DE112020007346T5

DE112020007346T5 - Schieberegister, gate-treiberschaltung, anzeigetafel und treiberverfahren dafür

Info

Publication number: DE112020007346T5
Application number: DE112020007346.7T
Authority: DE
Inventors: Zhen Wang; Jian Zhang; Jian Sun; Wei Yan; Deshuai Wang; Wenwen Qin; Jiguo WANG; Han Zhang; Yue SHAN; Xiaoyan Yang; Yadong Zhang; Shijun Wang; Jiantao Liu
Original assignee: BOE Technology Group Co Ltd
Current assignee: BOE Technology Group Co Ltd
Priority date: 2020-12-22
Filing date: 2020-12-22
Publication date: 2023-04-20
Also published as: US11875727B2; US20220398968A1; CN115244603A; WO2022133729A1

Abstract

Die Offenbarung stellt ein Schieberegister, eine Gate-Treiberschaltung, eine Anzeigetafel und ein Treiberverfahren dafür bereit. Das Schieberegister umfasst: eine Eingangsschaltung, die dazu konfiguriert ist, das Potential des Eingangssignalanschlusses unter der Steuerung des Signals am Eingangssteueranschluss in den Pull-up-Knoten einzugeben; eine Ausgangsschaltung, die dazu konfiguriert ist, ein Signal eines Taktsignalanschlusses an den Ausgangssignalanschluss unter der Steuerung des Potentials des Pull-up-Knotens zu liefern; eine erste Steuerschaltung, die dazu konfiguriert ist, das Potential des ersten Steuersignalanschlusses an den Pull-down-Knoten zu liefern und das Potential des Referenzsignalanschlusses an den Pull-down-Knoten gemäß dem Potenzial des Pull-up-Knotens zu liefern; und eine zweite Steuerschaltung, die mit dem Pull-down-Knoten, dem zweiten Steuersignalanschluss, dem Ausgangssignalanschluss und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Potentials des Pull-Down-Knotens und des Potentials des zweiten Steuersignalanschlusses, das Potential des Ausgangssignalanschlusses in der Anzeigephase herabzuziehen, und das Potential des Ausgangssignalanschlusses in der Ausschaltphase heraufzuziehen.

Description

TECHNISCHES GEBIET
Die vorliegende Offenbarung betrifft das Gebiet von Anzeigetechnik, und bezieht sich insbesondere auf ein Schieberegister, eine Gate-Treiberschaltung, eine Anzeigetafel und ein Treiberverfahren dafür.
STAND DER TECHNIK
In einer Anzeigevorrichtung wird üblicherweise eine Gate-Treiberschaltung verwendet, um eine Vielzahl von Subpixeln zur Anzeige anzusteuern. Wenn zum Beispiel die Anzeigevorrichtung eingeschaltet wird, wird die Gate-Treiberschaltung in der Anzeigevorrichtung eingeschaltet, so dass die Gate-Treiberschaltung ein Gate-Treibersignal erzeugt, das mehreren Subpixeln bereitgestellt wird, so dass diese Subpixel zur Anzeige eingeschaltet werden. Wenn die Anzeigevorrichtung ausgeschaltet wird, wird die Gate-Treiberschaltung abgeschaltet, wobei die Gate-Treiberschaltung normalerweise mehrere Schieberegister umfasst, die in Kaskade geschaltet sind, um mehrere sequentiell verschobene Ausgangssignale als Gate-Treibersignale zu erzeugen. Herkömmliche Gate-Treiberschaltungen neigen jedoch dazu, Anomalien der Anzeige beim Einschalten zu kommen.
OFFENBARUNG DER ERFINDUNG
Eine Ausführungsform der vorliegenden Offenbarung stellt ein Schieberegister bereit, umfassend:

eine Eingangsschaltung, die mit einem Eingangssignalanschluss, einem Eingangssteueranschluss und einem Pull-up-Knoten des Schieberegisters verbunden ist und dazu konfiguriert ist, das Potential des Eingangssignalanschlusses in den Pull-up-Knoten unter der Steuerung eines Signals des Eingangssteueranschlusses einzugeben;
eine Ausgangsschaltung, die mit dem Pull-up-Knoten, einem Taktsignalanschluss und einem Ausgangssignalanschluss verbunden ist und dazu konfiguriert ist, ein Signal eines Taktsignalanschlusses an den Ausgangssignalanschluss unter der Steuerung des Potentials des Pull-up-Knotens zu liefern;
eine erste Steuerschaltung, die mit einem ersten Steuersignalanschluss, dem Pull-up-Knoten, einem Referenzsignalanschluss und einem Pull-down-Knoten des Schieberegisters verbunden ist und dazu konfiguriert ist, das Potential des ersten Steuersignalanschlusses an den Pull-Down-Knoten zu liefern und das Potential des Referenzsignalanschlusses an den Pull-Down-Knoten gemäß dem Potential des Pull-Up-Knotens zu liefern; und
eine zweite Steuerschaltung, die mit dem Pull-down-Knoten, dem zweiten Steuersignalanschluss, dem Ausgangssignalanschluss und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Potentials des Pull-Down-Knotens und des Potentials des zweiten Steuersignalanschlusses, das Potential des Ausgangssignalanschlusses in der Anzeigephase herabzuziehen, und das Potential des Ausgangssignalanschlusses in der Ausschaltphase heraufzuziehen.

Beispielsweise umfasst die zweite Steuerschaltung:

eine Pull-down-Teilschaltung, die mit dem Pull-down-Knoten, dem Ausgangssignalanschluss und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, das Potential des Referenzsignalanschlusses an den Ausgangssignalanschluss unter der Steuerung des Potentials des Pull-down-Knotens zu liefern; und
eine untere elektronische Schaltung, die mit dem zweiten Steuersignalanschluss, dem Pull-down-Knoten, dem Ausgangssignalanschluss und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Signals des zweiten Steuersignalanschlusses, das Potential des zweiten Steuersignalanschlusses an den Ausgangssignalanschluss zu liefern, und das Potential des Referenzsignalanschlusses an den Pull-down-Knoten zu liefern.

Beispielsweise umfasst die untere elektronische Schaltung einen ersten Transistor und einen zweiten Transistor, wobei

das Gate und die erste Elektrode des ersten Transistors mit dem zweiten Steuersignalanschluss verbunden sind, und die zweite Elektrode des ersten Transistors mit dem Ausgangssignalanschluss verbunden ist; und
das Gate des zweiten Transistors mit dem zweiten Steuersignalanschluss verbunden ist, die erste Elektrode des zweiten Transistors mit dem Referenzsignalanschluss verbunden ist, und die zweite Elektrode des zweiten Transistors mit dem Pull-down-Knoten verbunden ist.

Beispielsweise umfasst die Pull-down-Teilschaltung einen dritten Transistor und einen ersten Kondensator, wobei
das Gate des dritten Transistors mit dem Pull-down-Knoten verbunden ist, die erste Elektrode des dritten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des dritten Transistors mit dem Ausgangssignalanschluss verbunden ist; und
ein erster Anschluss des ersten Kondensators mit dem Pull-down-Knoten verbunden ist, und ein zweiter Anschluss des ersten Kondensators mit dem Referenzsignalanschluss verbunden ist.
Beispielsweise umfasst die Pull-down-Teilschaltung ferner einen vierten Transistor, wobei das Gate des vierten Transistors mit dem Ausgangssignalanschluss verbunden ist, die erste Elektrode des vierten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des vierte Transistors mit dem Pull-Down-Knoten verbunden ist.
Beispielsweise umfasst die zweite Steuerschaltung einen fünften Transistor und einen zweiten Kondensator, wobei
das Gate des fünften Transistors mit dem Pull-down-Knoten verbunden ist, die erste Elektrode des fünften Transistors mit dem zweiten Steuersignalanschluss verbunden ist und die zweite Elektrode des fünften Transistors mit dem Ausgangssignalanschluss verbunden ist; und
ein erster Anschluss des zweiten Kondensators mit dem Pull-down-Knoten verbunden ist, und ein zweiter Anschluss des zweiten Kondensators mit dem Referenzsignalanschluss verbunden ist.
Beispielsweise umfasst das Schieberegister ferner: eine Rauschunterdrückungsschaltung, die mit dem Eingangssteueranschluss, dem Pull-down-Knoten und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Signals des Eingangssteueranschlusses das Potential des Referenzsignalanschlusses an den Pull-down-Knoten zu liefern.
Beispielsweise umfasst die Rauschunterdrückungsschaltung einen sechsten Transistor, wobei das Gate des sechsten Transistors mit dem Eingangssteueranschluss verbunden ist, die erste Elektrode des sechsten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des sechsten Transistors mit dem Pull-down-Knoten verbunden ist.
Beispielsweise umfasst das Schieberegister ferner: eine Rücksetzschaltung, die mit dem Rücksetzsteueranschluss, dem Rücksetzsignalanschluss und dem Pull-up-Knoten verbunden ist und dazu konfiguriert ist, unter der Steuerung des Signals des Rücksetzsteueranschlusses das Potential des Rücksetzsignalanschlusses an den Pull-up-Knoten zu liefern.
Beispielsweise umfassen die Pull-up-Knoten einen ersten Pull-up-Knoten, der mit der Eingangsschaltung verbunden ist, und einen zweiten Pull-up-Knoten, der mit der Ausgangsschaltung verbunden ist, wobei die erste Steuerschaltung einen siebten Transistor, einen achten Transistor, einen neunten Transistoren und einem zehnten Transistor umfasst, wobei
das Gate und die erste Elektrode des siebten Transistors mit dem ersten Steuersignalanschluss verbunden sind, und die zweite Elektrode des siebten Transistors mit dem Pull-down-Knoten verbunden ist;
das Gate des achten Transistors mit dem Pull-down-Knoten verbunden ist, die erste Elektrode des achten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des achten Transistors mit dem ersten Pull-up-Knoten verbunden ist;
das Gate des neunten Transistors mit dem ersten Pull-up-Knoten verbunden ist, die erste Elektrode des neunten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des neunten Transistors mit dem Pull-down-Knoten verbunden ist; und
das Gate des zehnten Transistors mit dem Leistungssignalanschluss verbunden ist, die erste Elektrode des zehnten Transistors mit dem ersten Pull-up-Knoten verbunden ist und die zweite Elektrode des zehnten Transistors mit dem zweiten Pull-up-Knoten verbunden ist.
Beispielsweise umfasst die Eingangsschaltung einen elften Transistor, das Gate des elften Transistors ist mit dem Eingangssteueranschluss verbunden, die erste Elektrode des elften Transistors ist mit dem Eingangssignalanschluss verbunden und die zweite Elektrode des elften Transistors ist mit dem Pull-up-Knoten verbunden.
Beispielsweise umfasst die Ausgangsschaltung einen zwölften Transistor und einen dritten Kondensator, wobei
das Gate des zwölften Transistors mit dem Pull-up-Knoten verbunden ist, die erste Elektrode des zwölften Transistors mit dem Taktsignalanschluss verbunden ist und die zweite Elektrode des zwölften Transistors mit dem Ausgangssignalanschluss verbunden ist; und
ein erster Anschluss des dritten Kondensators mit dem Pull-up-Knoten verbunden ist, und ein zweiter Anschluss des dritten Kondensators mit dem Ausgangssignalanschluss verbunden ist.
Beispielsweise umfasst die Rücksetzschaltung einen dreizehnten Transistor, das Gate des dreizehnten Transistors ist mit dem Rücksetzsteueranschluss verbunden, die erste Elektrode des dreizehnten Transistors ist mit dem Rücksetzsignalanschluss verbunden und die zweite Elektrode des dreizehnten Transistors ist mit dem Pull-up-Knoten verbunden.
Beispielsweise umfasst das Schieberegister ferner eine Gesamtrücksetzschaltung, die mit dem Gesamtrücksetzsignalanschluss, dem Pull-up-Knoten und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Signals des Gesamtrücksetzsignalanschlusses das Potential des Referenzsignalanschlusses an den Pull-up-Knoten zu liefern.
Beispielsweise umfasst die Gesamtrücksetzschaltung einen vierzehnten Transistor, das Gate des vierzehnten Transistors ist mit dem Gesamtrücksetzsignalanschluss verbunden, und die erste Elektrode des vierzehnten Transistors ist mit dem Referenzsignalanschluss verbunden, die zweite Elektrode des vierzehnten Transistors ist mit dem Pull-up-Knoten verbunden.
Eine Ausführungsform der vorliegenden Offenbarung stellt auch eine Gate-Treiberschaltung bereit, die N Stufen von kaskadierten Schieberegistern umfasst, von denen jede das oben erwähnte Schieberegister ist, wobei
der Eingangssignalanschluss jedes Schieberegisters verbunden ist, um ein Eingangssignal zu empfangen, der Rücksetzsignalanschluss verbunden ist, um ein Rücksetzsignal zu empfangen, und der zweite Steuersignalanschluss verbunden ist, um ein zweites Steuersignal zu empfangen;
der Eingangssteueranschluss des Schieberegisters der n-ten Stufe mit dem Ausgangssignalanschluss des Schieberegisters der (n-i)-ten Stufe verbunden ist, und der Rücksetzsteueranschluss des Schieberegisters der n-ten Stufe mit dem Ausgangssignalanschluss des Schieberegisters der (n+j)-ten Stufe verbunden ist; und
die N Stufen von kaskadierten Schieberegistern in mindestens eine Gruppe unterteilt sind, und jede Gruppe K Stufen von kaskadierten Schieberegistern umfasst, und die Taktsignalanschlüsse der K Stufen von kaskadierten Schieberegistern jeweils verbunden sind, um K Taktsignale zu empfangen, die erste Steuersignalanschlüsse der K Stufen von kaskadierten Schieberegistern jeweils verbunden sind, um die K Taktsignale zu empfangen, wobei N, K, n, i und j alle ganze Zahlen sind, 1 ≤ n ≤ N, 1 < K ≤ N.
Wenn z.B. i = j = 4 und K = 8 ist, umfassen die K Taktsignale das erste Taktsignal, das zweite Taktsignal, das dritte Taktsignal, das vierte Taktsignal, das fünfte Taktsignal, das sechste Taktsignal, das siebte Taktsignal und achtes Taktsignal, wobei in jeder Gruppe von Schieberegistern:

der Taktsignalanschluss des Schieberegisters der ersten Stufe verbunden ist, um das erste Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der ersten Stufe verbunden ist, um das fünfte Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der zweiten Stufe verbunden ist, um das zweite Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der zweiten Stufe verbunden ist, um das sechste Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der dritten Stufe verbunden ist, um das dritte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der dritten Stufe verbunden ist, um das siebte Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der vierten Stufe verbunden ist, um das vierte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der vierten Stufe verbunden ist, um das achte Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der fünften Stufe verbunden ist, um das fünfte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der fünften Stufe verbunden ist, um das erste Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der sechsten Stufe verbunden ist, um das sechste Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der sechsten Stufe verbunden ist, um das zweite Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der siebten Stufe verbunden ist, um das siebte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der siebten Stufe verbunden ist, um das dritte Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der achten Stufe verbunden ist, um das achte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der achten Stufe verbunden ist, um das vierte Taktsignal zu empfangen.

Wenn z.B. i = j = 2, K = 4 ist, umfassen die K Taktsignale das erste Taktsignal, das zweite Taktsignal, das dritte Taktsignal und das vierte Taktsignal, wobei in jeder Gruppe von Schieberegistern:

der Taktsignalanschluss des Schieberegisters der ersten Stufe verbunden ist, um das erste Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der ersten Stufe verbunden ist, um das dritte Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der zweiten Stufe verbunden ist, um das zweite Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der zweiten Stufe verbunden ist, um das vierte Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der dritten Stufe verbunden ist, um das dritte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der dritten Stufe verbunden ist, um das erste Taktsignal zu empfangen;
der Taktsignalanschluss des Schieberegisters der vierten Stufe verbunden ist, um das vierte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der vierten Stufe verbunden ist, um das zweite Taktsignal zu empfangen.

Ausführungsformen der vorliegenden Offenbarung stellen auch eine Anzeigetafel bereit, umfassend:

eine Vielzahl von Subpixeln, die in einem Array angeordnet sind; und
mindestens eine oben beschriebene Gate-Treiberschaltung, wobei die N Stufen von Schieberegistern in der Gate-Treiberschaltung jeweils mit mehreren Reihen von Subpixeln in dem Array verbunden sind.

Beispielsweise umfasst die Anzeigetafel zwei der Gate-Treiberschaltungen, und die zwei Gate-Treiberschaltungen sind entlang einer ersten Richtung jeweils auf beiden Seiten des Arrays von Subpixeln angeordnet, wobei die erste Richtung die Reihenrichtung des Arrays ist.
Beispielsweise umfasst die Anzeigetafel eine der Gate-Treiberschaltungen, wobei i = j = 2, K = 4, und wobei die Schieberegister der ungeraden Stufe und die Schieberegister der geraden Stufe in der Gate-Treiberschaltung entlang der ersten Richtung jeweils auf beiden Seiten des Arrays von Subpixeln angeordnet sind.
Beispielsweise umfasst das Schieberegister eine Eingangsschaltung, eine erste Steuerschaltung, eine zweite Steuerschaltung und eine Ausgangsschaltung, wobei die Eingangsschaltung, die erste Steuerschaltung, die zweite Steuerschaltung und die Ausgangsschaltung entlang der ersten Richtung hintereinander in Reihe angeordnet sind und die Größe jeder der Eingangsschaltung, der ersten Steuerschaltung, der zweiten Steuerschaltung und der Ausgangsschaltung in der zweiten Richtung das 0,8-1,4-fache der Größe des Subpixels in der zweiten Richtung ist, wobei die erste Richtung die Reihenrichtung des Arrays ist, wobei die zweite Richtung senkrecht zur ersten Richtung ist.
Beispielsweise umfasst die Anzeigetafel ferner eine Multiplexschaltung, die mit M Spalten von Subpixeln in dem Array verbunden ist, und dazu konfiguriert ist, unter der Steuerung des ersten Auswahlsignals und des zweiten Auswahlsignals die empfangenen m Eingangsdatensignale in M Ausgangsdatensignale zu multiplexen und jeweils den M Spalten von Subpixeln zuzufühen, wobei m und M ganze Zahlen größer als 1 sind und wobei M ein ganzzahliges Vielfaches von m ist.
Eine Ausführungsform der vorliegenden Offenbarung stellt auch ein Treiberverfahren für die oben erwähnte Gate-Treiberschaltung bereit, das folgendes umfasst:

in der Anzeigephase wird der Gate-Treiberschaltung ein Eingangssignal mit einem ersten Pegel bereitgestellt, und jedes Schieberegister gibt unter der Steuerung des Potentials des jeweiligen Eingangssteueranschlusses einen Gate-Treibersignal an einem jeweiligen Ausgangssignalanschluss basierend auf dem Eingangssignal aus;
in der Ausschaltphase werden das zweite Steuersignal mit einem ersten Pegel und das Eingangssignal mit einem zweiten Pegels an die Gate-Treiberschaltung geliefert, und jedes Schieberegister liefert das zweite Steuersignal mit dem ersten Pegel an jeweiliges Ausgangssignalanschluss, und jedes Schieberegisters liefert das Eingangssignal mit dem zweiten Pegel an den jeweiligen Pull-up-Knoten unter der Steuerung des Potentials des jeweiligen Eingangssteueranschlusses.

Beispielsweise umfasst die zweite Steuerschaltung jedes Schieberegisters eine Pull-down-Teilschaltung und eine untere elektronische Schaltung, wobei

in der Anzeigephase die Pull-down-Teilschaltung jedes Schieberegisters unter der Steuerung des Potentials des Pull-down-Knotens des Schieberegisters das Potential des Referenzsignalanschlusses des Schieberegisters an den Ausgangssignalanschluss des Schieberegisters liefert; und
in der Ausschaltphase die untere elektronische Schaltung jedes Schieberegisters das zweite Steuersignal am zweiten Steuersignalanschluss des Schieberegisters mit dem ersten Pegel an den Ausgangssignalanschluss des Schieberegisters liefert und das Potential des Referenzsignalanschluss des Schieberegisters an den Pull-down-Knoten des Schieberegisters liefert.

Beispielsweise umfasst die zweite Steuerschaltung jedes Schieberegisters einen fünften Transistor und einen zweiten Kondensator, wobei
in der Anzeigephase ein zweites Steuersignal mit einem zweiten Pegel an die Gate-Treiberschaltung geliefert wird, und die zweite Steuerschaltung jedes Schieberegisters unter der Steuerung des Potentials des Pull-down-Knotens des Schieberegisters das zweite Steuersignal mit dem zweiten Pegel an den Ausgangssignalanschluss des Schieberegisters liefert;
in der Ausschaltphase K Taktsignale, die den ersten Pegel beibehalten, an die Gate-Treiberschaltung geliefert werden, und die erste Steuerschaltung jedes Schieberegisters das am ersten Steuersignalanschluss des Schieberegisters empfangene Taktsignal mit dem ersten Pegel an den Pull-down-Knoten des Schieberegisters liefert, und das Potential des Pull-down-Knotens bewirkt, dass die zweite Steuerschaltung des Schieberegisters das zweite Steuersignal mit dem ersten Pegel an den Ausgangssignalanschluss des Schieberegisters liefert.
Beispielsweise werden in der Anzeigephase sequentiell verschobene K Taktsignale an die Gate-Treiberschaltung geliefert, und jedes Schieberegister gibt unter der Steuerung des Potentials des jeweiligen Eingangssteueranschlusses Gate-Treibersignale basierend auf dem Eingangssignal und dem empfangenen Taktsignal an jeweiligen Ausgangssignalanschlüssen aus, wobei das (k+1)-te Taktsignal um die Einheitsabtastzeit relativ zu dem k-ten Taktsignal verschoben ist, wobei k eine ganze Zahl ist, 1 ≤ k ≤ K-1, und die Einheitsabtastzeit die Zeit ist, die die Gate-Treiberschaltung benötigt, um eine Reihe von Pixeln abzutasten.
In der Gate-Treiberschaltung mit i = j = 4 und K = 8 sind beispielsweise die K Taktsignale während der Anzeigephase periodische Signale mit einem Tastverhältnis von 25% und einer Impulsbreite vom 2-fache der Einheitsabtastzeit.
In der Gate-Treiberschaltung mit i = j = 2 und K = 4 sind beispielsweise die K Taktsignale während der Anzeigephase periodische Signale mit einem Tastverhältnis von 50 % und einer Impulsbreite vom 2-fache der Einheitsabtastzeit.
In der Gate-Treiberschaltung mit i = j = 4 und K = 8 sind beispielsweise die K Taktsignale während der Anzeigephase periodische Signale mit einem Tastverhältnis von 12,5 % und einer Impulsbreite von einer Einheitsabtastzeit.
In der Gate-Treiberschaltung mit i = j = 2 und K = 4 sind beispielsweise die K Taktsignale während der Anzeigephase periodische Signale mit einem Tastverhältnis von 25% und einer Impulsbreite von einer Einheitsabtastzeit.
Figurenliste

1 zeigt ein Blockdiagramm eines Schieberegisters gemäß einem Ausführungsbeispiel der Offenbarung.
2A zeigt ein Schaltbild eines Schieberegisters gemäß einem Ausführungsbeispiel der Offenbarung.
2B zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
2C zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
2D zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
3 zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
4 zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
5 zeigt ein schematisches Diagramm einer Gate-Treiberschaltung gemäß einem Ausführungsbeispiel der Offenbarung.
6 zeigt ein schematisches Diagramm einer Gate-Treiberschaltung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Offenbarung.
7A zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
7B zeigt ein schematisches Diagramm der Anordnung der Anzeigetafel aus 7A.
7C zeigt ein schematisches Diagramm der Anordnung des Schieberegisters aus 7B.
8 zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
9 zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
10 zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
11 zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
12 zeigt ein Schaltbild einer Multiplexschaltung gemäß einem Ausführungsbeispiel der Offenbarung.
13 zeigt ein Signalzeitablaufdiagramm eines Schieberegisters in einer Anzeigephase gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
14 zeigt ein Signalzeitablaufdiagramm einer Gate-Treiberschaltung in einer Anzeigephase gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
15 zeigt ein Signalzeitablaufdiagramm einer Gate-Treiberschaltung in einer Anzeigephase gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
16 zeigt ein Betriebszeitablaufdiagramm einer Gate-Treiberschaltung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
17 zeigt ein Betriebszeitablaufdiagramm einer Gate-Treiberschaltung gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
18 zeigt ein Zeitablaufdiagramm einer Gate-Treiberschaltung in einer Einschaltphase gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
19A zeigt ein Signalzeitablaufdiagramm einer Anzeigetafel gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
19B zeigt ein schematisches Diagramm von Signalwellenformen einer Anzeigetafel gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
19C zeigt ein Simulationsdiagramm von Signalwellenformen einer Anzeigetafel gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
20 zeigt ein Signalzeitablaufdiagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
21A bis 21C zeigen Signalsimulationsdiagramme des Ausführungsbeispiels aus 20.
22 zeigt ein Signalwellenformdiagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
23A bis 23C zeigen Signalsimulationsdiagramme des Ausführungsbeispiels aus 22.
24 zeigt ein Flussdiagramm eines Treiberverfahrens einer Gate-Treiberschaltung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.

AUSFÜHRUNGSFORMEN DER ERFINDUNG
Um die Aufgaben, die technischen Lösungen und die Vorteile der Ausführungsformen der vorliegenden Offenbarung klarer zu machen, werden die technischen Lösungen in den Ausführungsformen der vorliegenden Offenbarung nachstehend in Verbindung mit den Zeichnungen in den Ausführungsformen der vorliegenden Offenbarung klar und vollständig beschrieben. Offensichtlich sind die beschriebenen Ausführungsformen einige, aber nicht alle der Ausführungsformen der vorliegenden Offenbarung. Basierend auf den beschriebenen Ausführungsformen der vorliegenden Offenbarung fallen alle anderen Ausführungsformen, die von Fachleuten ohne kreative Anstrengung erhalten werden, in den Schutzumfang der vorliegenden Offenbarung. Es sei darauf hingewiesen, dass in allen Zeichnungen dieselben Elemente mit denselben oder ähnlichen Bezugszeichen bezeichnet sind. In der folgenden Beschreibung dienen einige spezifische Ausführungsformen nur dem Zweck der Beschreibung und sollten nicht so ausgelegt werden, dass sie die vorliegende Offenbarung in irgendeiner Weise einschränken, sondern sind nur Beispiele der Ausführungsformen der vorliegenden Offenbarung. Herkömmliche Strukturen oder Konfigurationen werden weggelassen, sofern sie das Verständnis der vorliegenden Offenbarung beeinträchtigen würden. Es sollte beachtet werden, dass die Formen und Größen von Komponenten in den Zeichnungen keine realen Größen und Verhältnis widerspiegeln, sondern nur den Inhalt der Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
Sofern nicht anders definiert, sollen die in der Offenbarung verwendeten technischen oder wissenschaftlichen Begriffe die üblichen Bedeutungen haben, wie sie von Personen mit normalen Fertigkeiten auf dem Gebiet, zu dem diese Offenbarung gehört, verstanden werden. Die in der Offenbarung verwendeten Ausdrücke „erste“, „zweite“ und dergleichen weisen nicht auf eine Reihenfolge, Menge oder Wichtigkeit hin, sondern werden nur zur Unterscheidung verschiedener Bestandteile verwendet.
Die in der Offenbarung verwendeten Ausdrücke „verbunden“, „verbunden mit" können bedeuten, dass zwei Komponenten direkt verbunden sind, oder können auch bedeuten, dass die zwei Komponenten über eine oder mehrere andere Komponenten verbunden sind. Weiterhin können diese beiden Komponenten drahtgebunden oder drahtlos verbunden bzw. gekoppelt werden.
Außerdem werden in der Beschreibung der Ausführungsformen der vorliegenden Offenbarung die Begriffe „der erste Pegel“ und „der zweite Pegel“ nur verwendet, um die Amplituden der zwei Pegel zu unterscheiden. Beispielsweise werden in der folgenden Beschreibungen als Beispiel genommen, dass „der erste Pegel“ als hoher Pegel und „der zweite Pegel“ als niedriger Pegel dient. Der Fachmann versteht jedoch, dass die vorliegende Offenbarung nicht darauf beschränkt ist.
In den Ausführungsformen der vorliegenden Offenbarung verwendeten Transistoren können Dünnschichttransistoren oder Feldeffekttransistoren oder andere Bauelemente mit den gleichen Eigenschaften sein. Vorzugsweise kann der in den Ausführungsformen der vorliegenden Offenbarung verwendete Dünnfilmtransistor ein Oxid-Halbleiter-Transistor oder ein Dünnfilmtransistor aus Niedertemperatur-Polysilizium (LTPS, Low Temperature Poly-silicon) sein. Da Source und Drain des hier verwendeten Dünnschichttransistors symmetrisch sind, können Source und Drain ausgetauscht werden. In den Ausführungsformen der vorliegenden Offenbarung wird einer von Source und Drain als die erste Elektrode und der andere von Source und Drain als die zweite Elektrode bezeichnet. In den folgenden Beispielen wird ein Dünnschichttransistor vom N-Typ als Beispiel für die Beschreibung genommen. Fachleute können verstehen, dass die Ausführungsformen der vorliegenden Offenbarung offensichtlich auf den Fall eines Dünnfilmtransistors vom P-Typ angewendet werden können.
1 zeigt ein Blockdiagramm eines Schieberegisters gemäß einem Ausführungsbeispiel der Offenbarung.
Wie in 1 gezeigt, umfasst das Schieberegister 100 eine Eingangsschaltung 110, eine Ausgangsschaltung 120, eine erste Steuerschaltung 130 und eine zweite Steuerschaltung 140.
Die Eingangsschaltung 110 ist mit dem Eingangssignalanschluss CN, dem Eingangssteueranschluss STV und dem Pull-up-Knoten PU verbunden. Die Eingangsschaltung 110 kann das Potential des Eingangssignalanschlusses CN unter der Steuerung des Signals des Eingangssteueranschlusses STV an den Pull-down-Knoten PU eingeben.
Die Ausgangsschaltung 120 ist mit dem Pull-up-Knoten PU, dem Taktsignalanschluss CK und dem Ausgangssignalanschluss OUT verbunden. Die Ausgangsschaltung 120 kann das Signal des Taktsignalanschlusses CK unter der Steuerung des Potentials des Pull-up-Knotens PU an den Ausgangssignalanschluss OUT liefern.
Die erste Steuerschaltung 130 ist mit dem ersten Steuersignalanschluss CKB, dem Pull-up-Knoten PU, dem Pull-down-Knoten PD und dem Referenzsignalanschluss VGL verbunden. Die erste Steuerschaltung 130 kann das Potential des ersten Steuersignalanschlusses CKB an den Pull-down-Knoten PD liefern und das Potential des Referenzsignalanschlusses VGL an den Pull-down-Knoten PD gemäß dem Potential des Pull-up-Knotens PU liefern.
Die zweite Steuerschaltung 140 ist mit dem Pull-down-Knoten PD, dem zweiten Steuersignalanschluss EN, dem Ausgangssignalanschluss OUT und dem Referenzsignalanschluss VGL verbunden. Die zweite Steuerschaltung 140 kann unter der Steuerung des Potentials des Pull-down-Knotens PD und des Potentials des zweiten Steuersignalanschlusses EN das Potential des Ausgangssignalanschlusses OUT in der Anzeigephase herunterziehen und das Potential des Ausgangssignalanschlusses OUT in der Ausschaltphase heraufziehen.
Üblicherweise legt das Schieberegister alle Signalanschlüsse (z.B. den Eingangssteueranschluss, den Eingangssignalanschluss, den ersten Steuersignalanschluss, den Taktsignalanschluss und den Referenzsignalanschluss usw.) so auf einen aktiven Pegel (z.B. hohe Pegel), dass am Ausgangssignalanschluss ein hoher Pegel ausgegeben wird und somit eine Entladung realisiert wird.
Bei der Ausführungsform der vorliegenden Offenbarung ist eine zweite Steuerschaltung vorgesehen, die mit einem separaten zweiten Steuersignalanschluss verbunden ist. Dadurch können das Heraufziehen und Herunterziehen des Potentials des Ausgangssignalanschlusses basierend auf dem Signal des zweiten Steuersignalanschlusses gesteuert werden, so dass für die Entladung nicht notwendig ist, alle Signalanschlüsse beim Abgeschalten vom Schieberegisters auf einen aktiven Pegel (z. B. einen hohen Pegel) zu legen. Weil es nicht notwendig ist, alle Signalanschlüsse beim Ausschalten auf aktive Pegel zu legen, kann der Pegel des Pull-up-Knotens während der Ausschaltphase nach Bedarf eingestellt werden, beispielsweise kann der Pull-up-Knoten auf einen inaktiven Pegel (z. B. niedrigen Pegel) eingestellt werden, so dass beim Wiedereinschalten des Schieberegisters keine unerwartete Ausgabe bei der Einschaltphase wegen Nichtunterstützung von Zurücksetzen des Pull-up-Knoten in der Einschaltphase verursacht wird.
2A zeigt ein Schaltbild eines Schieberegisters gemäß einem Ausführungsbeispiel der Offenbarung.
Wie in 2A gezeigt, umfasst das Schieberegister 200A eine Eingangsschaltung 210, eine Ausgangsschaltung 220, eine erste Steuerschaltung 230 und eine zweite Steuerschaltung 240. Die Obige Beschreibungen über die Eingangsschaltung 110, die Ausgangsschaltung 120, die erste Steuerschaltung 130 und die zweite Steuerschaltung 140 gelten auch für die Eingangsschaltung 210, die Ausgangsschaltung 220, die erste Steuerschaltung 230 und die zweite Steuerschaltung 240.
Die Eingangsschaltung 210 umfasst einen elften Transistor T11, wobei das Gate des elften Transistors T11 ist mit dem Eingangssteueranschluss STV verbunden, die erste Elektrode des elften Transistors T11 mit dem Eingangssignalanschluss CN verbunden ist, und die zweite Elektrode des elften Transistors T11 mit dem Pull-up-Knoten PU verbunden ist.
Die Ausgangsschaltung 220 umfasst einen zwölften Transistor T12 und einen dritten Kondensator C3. Das Gate des zwölften Transistors T12 ist mit dem Pull-up-Knoten PU verbunden, die erste Elektrode des zwölften Transistors T12 ist mit dem Taktsignalanschluss CK verbunden und die zweite Elektrode des zwölften Transistors T12 ist mit dem Ausgangssignalanschluss OUT verbunden. Ein erster Anschluss des dritten Kondensators C3 ist mit dem Pull-up-Knoten PU verbunden, und ein zweiter Anschluss des dritten Kondensators C3 ist mit dem Ausgangssignalanschluss OUT verbunden.
Die erste Steuerschaltung 230 umfasst einen siebten Transistor T7, einen achten Transistor T8 und einen neunten Transistor T9. Das Gate und die erste Elektrode des siebten Transistors T7 sind mit dem ersten Steuersignalanschluss CKB verbunden, und die zweite Elektrode des siebten Transistors T7 ist mit dem Pull-down-Knoten PD verbunden. Das Gate des achten Transistors T8 ist mit dem Pull-Down-Knoten PD verbunden, die erste Elektrode des achten Transistors T8 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des achten Transistors T8 ist mit dem Pull-Up-Knoten PU verbunden. Das Gate des neunten Transistors T9 ist mit dem Pull-up-Knoten PU verbunden, die erste Elektrode des neunten Transistors T9 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des neunten Transistors T9 ist mit dem Pull-down-Knoten PD verbunden.
In 2A umfasst das Schieberegister 200A ferner eine Rücksetzschaltung 250. Die Rücksetzschaltung 250 umfasst einen dreizehnten Transistor T13, das Gate des dreizehnten Transistors T13 ist mit dem Rücksetzsteueranschluss RST verbunden, die erste Elektrode des dreizehnten Transistors T13 ist mit dem Rücksetzsignalanschluss CNB verbunden, und die zweite Elektrode des dreizehnten Transistor T13 ist mit dem Pull-up-Knoten PU verbunden. Die Rücksetzschaltung 250 und die Eingangsschaltung 210 können austauschbar verwendet werden, um eine Vorwärtsabtastung und eine Rückwärtsabtastung zu realisieren. Beispielsweise wird im Fall einer Vorwärtsabtastung ein Signal mit hohem Pegel am Eingangssignalanschluss CN angelegt, ein Signal mit niedrigem Pegel wird am Rücksetzsignalanschluss CNB angelegt, und die Eingangsschaltung 210 liefert ein Eingangssignal mit dem hohen Pegel an den Pull-up Knoten PU basierend auf dem hohen Pegel des Eingangssignalanschlusses CN. Die Rücksetzschaltung 250 setzt den Pull-up-Knoten PU basierend auf dem niedrigen Pegel des Rücksetzsignalanschlusses CNB auf einen niedrigen Pegel zurück. Im Fall der Rückwärtsabtastung wird ein Signal mit niedrigem Pegel am Eingangssignalanschluss CN angelegt, ein Signal mit hohem Pegel am Rücksetzsignalanschluss CNB angelegt, und die Rücksetzschaltung 250 liefert ein Eingangssignal mit dem hohen Pegel an den Pull-up-Knoten PU basierend auf dem hohen Pegel des Rücksetzsignalanschlusses CNB, und die Eingangsschaltung 210 setzt den Pull-up-Knoten PU basierend auf dem niedrigen Pegel des Eingangssignalanschlusses CN auf einen niedrigen Pegel zurück.
2B zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Das Schieberegister 200B in 2B ist ähnlich dem oben erwähnten Schieberegister 200A. Der Kürze halber werden hauptsächlich die Unterschiede unten im Detail beschrieben.
Ähnlich wie das Schieberegister 200A umfasst das Schieberegister 200B eine Eingangsschaltung 210, eine Ausgangsschaltung 220, eine erste Steuerschaltung 230 ' und eine Rücksetzschaltung 250. Anders als das Schieberegister 200A in 2A hat das Schieberegister 200B zwei Pull-Up-Knoten: der erste Pull-Up-Knoten PU1 und der zweite Pull-Up-Knoten PU2. Der erste Pull-up-Knoten PU1 ist mit der Eingangsschaltung 210 verbunden und der zweite Pull-up-Knoten PU2 ist mit der Ausgangsschaltung 220 verbunden. Zusätzlich zu dem siebten Transistor T7, dem achten Transistor T8 und dem neunten Transistor T9 umfasst die erste Steuerschaltung 230' auch einen zehnten Transistor T10, der zwischen dem ersten Pull-up-Knoten PU1 und dem zweiten Pull-up-Knoten PU2 geschaltet ist. Wie in 2B gezeigt, ist das Gate des zehnten Transistors T10 mit dem Leistungssignalanschluss VGH verbunden, die erste Elektrode des zehnten Transistors T10 ist mit dem ersten Pull-up-Knoten PU1 verbunden und die zweite Elektrode des zehnten Transistors T10 ist mit dem zweiten Pull-up-Knoten PU2 verbunden. Das Gate und die erste Elektrode des siebten Transistors T7 sind mit dem ersten Steuersignalanschluss CKB verbunden, und die zweite Elektrode des siebten Transistors T7 ist mit dem Pull-down-Knoten PD verbunden. Das Gate des achten Transistors T8 ist mit dem Pull-Down-Knoten PD verbunden, die erste Elektrode des achten Transistors T8 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des achten Transistors T8 ist mit dem ersten Pull-up-Knoten PU1 verbunden. Das Gate des neunten Transistors T9 ist mit dem ersten Pull-up-Knoten PU1 verbunden, die erste Elektrode des neunten Transistors T9 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des neunten Transistors T9 ist mit dem Pull-down-Knoten PD verbunden. Wenn der Leistungssignalanschluss VGH auf einem hohen Pegel ist, wird der zehnte Transistor T10 eingeschaltet, wodurch der erste Pull-up-Knoten PU1 elektrisch mit dem zweiten Pull-up-Knoten PU2 verbunden wird. Wenn der Leistungssignalanschluss VGH auf einem niedrigen Pegel ist, wird der zehnte Transistor T10 ausgeschaltet, wodurch der erste Pull-up-Knoten PU1 und der zweite Pull-up-Knoten PU2 galvanisch isoliert werden. Durch Vorsehen des zehnten Transistors T10 können der erste Pull-up-Knoten PU1 und der zweite Pull-up-Knoten PU2 nach Bedarf galvanisch isoliert oder elektrisch verbunden werden, so dass es vermieden wird, dass das Potential des zweiten Pull-up-Knotens PU2 zur Steuerung der Ausgangsschaltung 320 ggf. durch andere Schaltkreise beeinflusst wird.
In dem Schieberegister 200B von 2B umfasst die zweite Steuerschaltung eine Pull-down-Teilschaltung 2401 und eine untere elektronische Schaltung 2402.
Die Pull-down-Teilschaltung 2401 ist mit dem Pull-down-Knoten PD, dem Ausgangssignalanschluss OUT und dem Referenzsignalanschluss VGL verbunden. Die Pull-down-Teilschaltung 2401 kann das Potential des Referenzsignalanschlusses VGL unter der Steuerung des Potentials des Pull-down-Knotens PD an den Ausgangssignalanschluss OUT liefern. In 2B umfasst die Pull-down-Teilschaltung 2401 einen dritten Transistor T3 und einen ersten Kondensator C1. Das Gate des dritten Transistors T3 ist mit dem Pull-down-Knoten PD verbunden, die erste Elektrode des dritten Transistors T3 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des dritten Transistors T3 ist mit dem Ausgangssignalanschluss OUT verbunden. Ein erster Anschluss des ersten Kondensators C1 ist mit dem Pull-down-Knoten PD verbunden, und ein zweiter Anschluss des ersten Kondensators C1 ist mit dem Referenzsignalanschluss VGL verbunden.
Die untere elektronische Schaltung 2402 ist mit dem zweiten Steuersignalanschluss EN, dem Pull-down-Knoten PD, dem Ausgangssignalanschluss OUT und dem Referenzsignalanschluss VGL verbunden. Die untere elektronische Schaltung 2402 kann das Potential des zweiten Steuersignalanschlusses EN an den Ausgangssignalanschluss OUT und das Potential des Referenzsignalanschlusses VGL an den Pull-down-Knoten PD unter der Steuerung des Signals des zweiten Steuersignalanschlusses EN liefern. In 2B kann die untere elektronische Schaltung 2402 einen ersten Transistor T1 und einen zweiten Transistor T2 umfassen. Das Gate und die erste Elektrode des ersten Transistors T1 sind mit dem zweiten Steuersignalanschluss EN verbunden, und die zweite Elektrode des ersten Transistors T1 ist mit dem Ausgangssignalanschluss OUT verbunden. Das Gate des zweiten Transistors T2 ist mit dem zweiten Steuersignalanschluss EN verbunden, die erste Elektrode des zweiten Transistors T2 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des zweiten Transistors T2 ist mit dem Pull-down-Knoten PD verbunden.
In einigen Ausführungsformen, wie in 2B gezeigt, kann die Pull-down-Teilschaltung 2401 ferner einen vierten Transistor T4 umfassen, wobei das Gate des vierten Transistors T4 mit dem Ausgangssignalanschluss OUT verbunden ist und die ersten Elektrode des vierten Transistors T4 mit dem Referenzsignalanschluss VGL verbunden ist, und die zweite Elektrode des vierten Transistors T4 mit dem Pull-down-Knoten PD verbunden ist. Wenn der Ausgangssignalanschluss OUT auf einem hohen Pegel ist, wird der vierte Transistor T4 eingeschaltet, wodurch der Pull-down-Knoten PD auf den niedrigen Pegel des Referenzsignalanschlusses VGL heruntergezogen wird. Der vierte Transistor T4 dient dazu, das Potential des Pull-down-Knotens PD weiter zu stabilisieren.
In einigen Ausführungsformen, wie in 2B gezeigt, umfasst das Schieberegister 200B ferner eine Gesamtrücksetzschaltung 270. Die Gesamtrücksetzschaltung 270 ist mit dem Gesamtrücksetzsignalanschluss RESET, dem ersten Pull-up-Knoten PU1 und dem Referenzsignalanschluss VGL verbunden. Die Gesamtrücksetzschaltung 370 kann das Potential des Referenzsignalanschlusses VGL an den ersten Pull-up-Knoten PU1 unter der Steuerung des Signals des Gesamtrücksetzsignalanschlusses RESET liefern. In 2B umfasst die Gesamtrücksetzschaltung 270 einen vierzehnten Transistor T14, wobei das Gate des vierzehnten Transistors T14 mit dem Gesamtrücksetzsignalanschluss RESET verbunden ist, die erste Elektrode des vierzehnten Transistors T14 mit dem Referenzsignalanschluss VGL verbunden ist, und die zweite Elektrode des Vier-Transistors T14 mit dem ersten Pull-up-Knoten PU1 verbunden ist. Wenn der Gesamtrücksetzsignalanschluss RESET auf einem hohen Pegel ist, wird der vierzehnte Transistor T14 eingeschaltet, wodurch der erste Pull-up-Knoten PU1 auf einen niedrigen Pegel am Referenzsignalanschluss VGL zurückgesetzt wird.
2C zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Ähnlich wie das Schieberegister 200B umfasst das Schieberegister 200C eine Eingangsschaltung 210, eine Ausgangsschaltung 220, eine erste Steuerschaltung 230', eine Rücksetzschaltung 250 und eine Gesamtrücksetzschaltung 270.
Anders als bei dem Schieberegister 200B umfasst die zweite Steuerschaltung 240' des Schieberegisters 200C einen fünften Transistor T5 und einen zweiten Kondensator C2. Das Gate des fünften Transistors T5 ist mit dem Pull-down-Knoten PD verbunden, die erste Elektrode des fünften Transistors T5 ist mit dem zweiten Steuersignalanschluss EN verbunden und die zweite Elektrode des fünften Transistors T5 ist mit dem Ausgangssignalanschluss OUT verbunden. Ein erster Anschluss des zweiten Kondensators C2 ist mit dem Pull-down-Knoten PD verbunden, und ein zweiter Anschluss des zweiten Kondensators C2 ist mit dem Referenzsignalanschluss VGL verbunden.
2D zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Das Schieberegister 200D aus 2D ist dem Schieberegister 200B ähnlich, der Unterschied liegt zumindest in der Struktur der zweiten Steuerschaltung 240" und eine umgefasste Rauschunterdrückungsschaltung 260.
Wie in 2D gezeigt, ist die Rauschunterdrückungsschaltung 260 mit dem Eingangssteueranschluss STV, dem Pull-down-Knoten PD und dem Referenzsignalanschluss VGL verbunden. Die Rauschunterdrückungsschaltung 260 kann das Potential des Referenzsignalanschlusses VGL an den Pull-down-Knoten PD unter der Steuerung des Signal des Eingangssteueranschlusses STV liefern. In 2D umfasst die Rauschunterdrückungsschaltung 260 einen sechsten Transistor T6, wobei das Gate des sechsten Transistors T6 mit dem Eingangssteueranschluss STV verbunden ist, die erste Elektrode des sechsten Transistors T6 mit dem Referenzsignalanschluss VGL verbunden ist, und die zweite Elektrode des sechsten Transistors T6 mit dem Pull-down-Knoten PD verbunden ist.
In 2D umfasst die zweite Steuerschaltung 240" einen dritten Transistor T3, einen vierten Transistor T4 und einen ersten Kondensator C1. Das Gate des dritten Transistors T3 ist mit dem Pull-down-Knoten PD verbunden, die ersten Elektrode des dritten Transistors T3 ist mit dem zweiten Steuersignalanschluss EN verbunden, und die zweite Elektrode des dritten Transistors T3 ist mit dem Ausgangssignalanschluss OUT verbunden. Der erste Anschluss des ersten Kondensators C1 ist mit dem Pull-down-Knoten PD verbunden, und der zweite Anschluss des ersten Kondensators C1 ist mit dem Referenzsignalanschluss VGL verbunden, das Gate des vierten Transistors T4 ist mit dem Ausgangssignalanschluss OUT verbunden, die erste Elektrode des vierten Transistors T4 ist mit dem Referenzsignalanschluss VGL verbunden, und die zweite Elektrode des vierten Transistors T4 ist mit dem Pull-down-Knoten PD verbunden. Offensichtlich sind die Ausführungsformen der vorliegenden Offenbarung nicht darauf beschränkt, die erste Elektrode des dritten Transistors T3 kann in einigen Ausführungsformen mit dem Referenzsignalanschluss VGL aber nicht mit dem zweiten Steuersignalanschlusses EN verbunden sein.
3 zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Das Schieberegister 300 in 3 ist ähnlich dem oben erwähnten Schieberegister 200A. Der Kürze halber werden im Folgenden hauptsächlich die Unterschiede im Detail beschrieben.
Ähnlich wie das Schieberegister 200A umfasst das Schieberegister 300 eine Eingangsschaltung 310, eine Ausgangsschaltung 320, eine erste Steuerschaltung 330 und eine Rücksetzschaltung 350, wobei die obige Beschreibungen über die Eingangsschaltung 210, die Ausgangsschaltung 220, die erste Steuerschaltung 230 und die Rücksetzschaltung 250 ebenso für die Eingangsschaltung 310, die Ausgangsschaltung 320, die erste Steuerschaltung 330 und die Rücksetzschaltung 350 gelten.
Anders als bei dem Schieberegister 200A in 2A hat das Schieberegister 300 zwei Pull-up-Knoten, nämlich den ersten Pull-up-Knoten PU1 und den zweiten Pull-up-Knoten PU2. Der erste Pull-up-Knoten PU1 ist mit der Eingangsschaltung 310 verbunden, und der zweite Pull-up-Knoten PU2 ist mit der Ausgangsschaltung 320 verbunden. Zusätzlich zu dem siebten Transistor T7, dem achten Transistor T8 und dem neunten Transistor T9 umfasst die erste Steuerschaltung ferner einen zehnten Transistor T10, der zwischen den ersten Pull-up-Knoten PU1 und den zweiten Pull-up-Knoten PU2 geschaltet ist. Wie in 3 gezeigt, ist das Gate des zehnten Transistors T10 mit dem Leistungssignalanschluss VGH verbunden, die erste Elektrode des zehnten Transistors T10 ist mit dem ersten Pull-up-Knoten PU1 verbunden und die zweite Elektrode des zehnten Transistors T10 ist mit dem zweiten Pull-up-Knoten PU2 verbunden. Das Gate und die erste Elektrode des siebten Transistors T7 sind mit dem ersten Steuersignalanschluss CKB verbunden, und die zweite Elektrode des siebten Transistors T7 ist mit dem Pull-down-Knoten PD verbunden. Das Gate des achten Transistors T8 ist mit dem Pull-Down-Knoten PD verbunden, die erste Elektrode des achten Transistors T8 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des achten Transistors T8 ist mit dem ersten Pull-up-Knoten PU1 verbunden. Das Gate des neunten Transistors T9 ist mit dem ersten Pull-up-Knoten PU1 verbunden, die erste Elektrode des neunten Transistors T9 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des neunten Transistors T9 ist mit dem Pull-Down-Knoten PD verbunden. Wenn der Leistungssignalanschluss VGH auf einem hohen Pegel ist, wird der zehnte Transistor T10 eingeschaltet, wodurch der erste Pull-up-Knoten PU1 elektrisch mit dem zweiten Pull-up-Knoten PU2 verbunden wird. Wenn der Leistungssignalanschluss VGH auf einem niedrigen Pegel ist, wird der zehnte Transistor T10 ausgeschaltet, wodurch der erste Pull-up-Knoten PU1 und der zweite Pull-up-Knoten PU2 galvanisch isoliert werden. Durch Vorsehen des zehnten Transistors T10 können der erste Pull-up-Knoten PU1 und der zweite Pull-up-Knoten PU2 nach Bedarf galvanisch isoliert oder elektrisch verbunden werden, so dass es vermieden wird, dass das Potential des zweiten Pull-up-Knotens PU2 zur Steuerung der Ausgangsschaltung 320 ggf. durch andere Schaltkreise beeinflusst wird.
In 3 umfasst die zweite Steuerschaltung eine Pull-down-Teilschaltung 3401 und eine untere elektronische Schaltung 3402.
Die Pull-down-Teilschaltung 3401 ist mit dem Pull-down-Knoten PD, dem Ausgangssignalanschluss OUT und dem Referenzsignalanschluss VGL verbunden. Die Pull-down-Teilschaltung 3401 kann das Potential des Referenzsignalanschlusses VGL unter der Steuerung des Potentials des Pull-down-Knotens PD an den Ausgangssignalanschluss liefern. In 3 umfasst die Pull-down-Teilschaltung 3401 einen dritten Transistor T3 und einen ersten Kondensator C1. Das Gate des dritten Transistors T3 ist mit dem Pull-down-Knoten PD verbunden, die erste Elektrode des dritten Transistors T3 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des dritten Transistors T3 ist mit dem Ausgangssignalanschluss OUT verbunden. Ein erster Anschluss des ersten Kondensators C1 ist mit dem Pull-down-Knoten PD verbunden, und ein zweiter Anschluss des ersten Kondensators C1 ist mit dem Referenzsignalanschluss VGL verbunden.
Die untere elektronische Schaltung 3402 ist mit dem zweiten Steuersignalanschluss EN, dem Pull-down-Knoten PD, dem Ausgangssignalanschluss OUT und dem Referenzsignalanschluss VGL verbunden. Die untere elektronische Schaltung 3402 kann das Potential des zweiten Steuersignalanschlusses EN an den Ausgangssignalanschluss OUT und das Potential des Referenzsignalanschlusses VGL an den Pull-down-Knoten PD unter der Steuerung des Signals des zweiten Steuersignalanschlusses EN liefern. In 3 kann die untere elektronische Schaltung 3402 einen ersten Transistor T1 und einen zweiten Transistor T2 umfassen. Das Gate und die erste Elektrode des ersten Transistors T1 sind mit dem zweiten Steuersignalanschluss EN verbunden, und die zweite Elektrode des ersten Transistors T1 ist mit dem Ausgangssignalanschluss OUT verbunden. Das Gate des zweiten Transistors T2 ist mit dem zweiten Steuersignalanschluss EN verbunden, die erste Elektrode des zweiten Transistors T2 ist mit dem Referenzsignalanschluss VGL verbunden und die zweite Elektrode des zweiten Transistors T2 ist mit dem Pull-down verbunden Knoten PD.
In einigen Ausführungsformen, wie in 3 gezeigt, kann die Pull-down-Teilschaltung 3401 ferner einen vierten Transistor T4 umfassen, wobei das Gate des vierten Transistors T4 mit dem Ausgangssignalanschluss OUT verbunden ist und die erste Elektrode des vierten Transistors T4 mit dem Referenzsignalanschluss VGL verbunden ist, und die zweite Elektrode des vierten Transistors T4 mit dem Pull-down-Knoten PD verbunden ist. Wenn der Ausgangssignalanschluss OUT auf einem hohen Pegel ist, wird der vierte Transistor T4 eingeschaltet, wodurch der Pull-down-Knoten PD auf den niedrigen Pegel des Referenzsignalanschlusses VGL heruntergezogen wird. Der vierte Transistor T4 dient dazu, das Potential des Pull-down-Knotens PD weiter zu stabilisieren.
In einigen Ausführungsformen, wie in 3 gezeigt, umfasst das Schieberegister ferner eine Rauschunterdrückungsschaltung 360. Die Rauschunterdrückungsschaltung 360 ist mit dem Eingangssteueranschluss STV, dem Pull-down-Knoten PD und dem Referenzsignalanschluss VGL verbunden. Die Rauschunterdrückungsschaltung 360 kann das Potential des Referenzsignalanschlusses VGL unter der Steuerung des Signals des Eingangssteueranschlusses STV an den Pull-down-Knoten PD liefern. In 3 umfasst die Rauschunterdrückungsschaltung einen sechsten Transistor T6, wobei das Gate des sechsten Transistors T6 mit dem Eingangssteueranschluss STV verbunden ist, die erste Elektrode des sechsten Transistors T6 mit dem Referenzsignalanschluss VGL verbunden ist, und die zweite Elektrode des sechsten Transistors T6 mit dem Pull-down-Knoten PD verbunden ist.
Falls keine Rauschunterdrückungsschaltung 360 vorgesehen ist, wenn der Eingangssteueranschluss STV auf einem hohen Pegel ist, wird der elfte Transistor T11 eingeschaltet und der hohe Pegel am Eingangssignalanschluss CN an den ersten Pull-up-Knoten PU1 eingegeben, so dass der neunte Transistor T9 eingeschaltet wird. Dazwischen versetzt der hohe Pegel am ersten Steuersignalanschluss CKB den siebten Transistor T7 in einen leitenden Zustand, und der siebte Transistor T7 und der neunte Transistor T9 bilden einen Gleichstrompfad. Da das Breiten-zu-Längen-Verhältnis W/L des Kanals des neunten Transistors T9 mindestens das Zweifache das Breiten-zu-Längen-Verhältnis W/L des Kanals des siebten Transistors ist, ist der Widerstand des siebten Transistors T7 größer als der Widerstand von des neunten Transistors T9, und der Pull-down-Knoten PD befindet sich unter der Wirkung der Widerstandsspannungsteilung auf einem Zwischenpegel, der nahe bei, aber größer als der niedrige Pegel am Referenzsignalanschluss VGL ist. Der Zwischenpegel am Pull-down-Knoten PD bewirkt, dass der achte Transistor T8 eingeschaltet wird, wodurch das Potential des ersten Pull-up-Knotens PU1 heruntergezogen wird.
Durch Vorsehen der Rauschunterdrückungsschaltung 360, wenn der Eingangssteueranschluss STV auf einem hohen Pegel ist, wird der sechste Transistor T6 eingeschaltet, wodurch das Potential des Pull-down-Knotens PD mit dem niedrige Pegel des Referenzsignalanschlusses VGL weiter heruntergezogen wird, so dass es wiederum vermindert oder vermieden ist, das Potential des ersten Pull-up-Knotens PU1 durch das nicht ausreichend niedrige Potential des Pull-down-Knotens PD beeinflusst würde. Dadurch wird die Konkurrenzbeziehung zwischen dem Pull-up-Knoten PU und dem Pull-down-Knoten PD verbessert.
In einigen Ausführungsformen, wie in 3 gezeigt, umfasst das Schieberegister 300 ferner eine Gesamtrücksetzschaltung 370. Die Gesamtrücksetzschaltung 370 ist mit dem Gesamtrücksetzsignalanschluss RESET, dem ersten Pull-up-Knoten PU1 und dem Referenzsignalanschluss VGL verbunden. Die Gesamtrücksetzschaltung 370 kann das Potential des Referenzsignalanschlusses VGL an den ersten Pull-up-Knoten PU1 unter der Steuerung des Signals des Gesamtrücksetzsignalanschlusses RESET liefern. In 3 umfasst die Gesamtrücksetzschaltung 370 einen vierzehnten Transistor T14, wobei das Gate des vierzehnten Transistors T14 mit dem Gesamtrücksetzsignalanschluss RESET verbunden ist, die erste Elektrode des vierzehnten Transistors T14 mit dem Referenzsignalanschluss VGL verbunden ist, und die zweite Elektrode des vierzehnten Transistors T14 mit dem ersten Pull-up-Knoten PU1 verbunden ist. Wenn der Gesamtrücksetzsignalanschluss RESET auf einem hohen Pegel ist, wird der vierzehnte Transistor T14 eingeschaltet, wodurch der erste Pull-up-Knoten PU1 auf einen niedrigen Pegel am Referenzsignalanschluss VGL zurückgesetzt wird.
4 zeigt ein Schaltbild eines Schieberegisters gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Das Schieberegister 400 in 4 ist dem Schieberegister 300 in 3 ähnlich, der Unterschied liegt zumindest in der zweiten Steuerschaltung 440. Der Kürze halber werden im Folgenden hauptsächlich die Unterschiede im Detail beschrieben.
Ähnlich wie das Schieberegister 300 umfasst das Schieberegister 400 eine Eingangsschaltung 410, eine Ausgangsschaltung 420, eine erste Steuerschaltung 430, eine Rücksetzschaltung 450, eine Rauschunterdrückungsschaltung 460 und eine Gesamtrücksetzschaltung 470, wobei die obige Beschreibungen über die Eingangsschaltung 310, die Ausgangsschaltung 320, die ersten Steuerschaltung 330, die Rücksetzschaltung 350, die Rauschunterdrückungsschaltung 360 und die Gesamtrücksetzschaltung 370 auch für die Eingangsschaltung 410, die Ausgangsschaltung 420, die erste Steuerschaltung 430, die Rücksetzschaltung 450, die Rauschunterdrückungsschaltung 460 und die Gesamtrücksetzschaltung 470 gelten.
Anders als bei dem Schieberegister 300 umfasst die zweite Steuerschaltung 440 des Schieberegisters 400 einen fünften Transistor T5 und einen zweiten Kondensator C2. Das Gate des fünften Transistors T5 ist mit dem Pull-down-Knoten PD verbunden, die erste Elektrode des fünften Transistors T5 ist mit dem zweiten Steuersignalanschluss EN verbunden und die zweite Elektrode des fünften Transistors T5 ist mit dem Ausgangssignalanschluss OUT verbunden. Ein erster Anschluss des zweiten Kondensators C2 ist mit dem Pull-down-Knoten PD verbunden, und ein zweiter Anschluss des zweiten Kondensators C2 ist mit dem Referenzsignalanschluss VGL verbunden.
5 zeigt ein schematisches Diagramm einer Gate-Treiberschaltung gemäß einem Ausführungsbeispiel der Offenbarung.
Wie in 5 gezeigt, umfasst die Gate-Treiberschaltung 500 N Stufen von kaskadierten Schieberegistern. Zur Vereinfachung der Beschreibung sind in 5 acht Schieberegister GOA1 bis GOA8 gezeigt, die Ausführungsformen der vorliegenden Offenbarung sind jedoch nicht darauf beschränkt. Die Anzahl der Schieberegister ist bei Bedarf einstellbar. Jedes der Schieberegister GOA1 bis GOA8 kann durch das Schieberegister irgendeiner der obigen Ausführungsformen realisiert werden, wie zum Beispiel das Schieberegister 100, 200A, 200B, 200C, 200D, 300 oder 400.
Die jeweiligen Eingangssignalanschlüsse CN der Schieberegister GOA1 bis GOA8 sind verbunden, um das Eingangssignal CN zu empfangen, der Rücksetzsignalanschluss CNB ist verbunden, um das Rücksetzsignal CNB zu empfangen, und der zweite Steuersignalanschluss EN ist verbunden, um das zweite Steuersignal EN zu empfangen. Es sollte hier angemerkt werden, dass, da die Eingangssignalanschlüsse CN einzelner Schieberegister dasselbe Eingangssignal empfangen, werden hierin das Eingangssignal und der Eingangssignalanschluss zur vereinfachten Veranschaulichung mit demselben Bezugszeichen CN dargestellt. Aus dem gleichen Grund werden sowohl der Rücksetzsignalanschluss als auch das Rücksetzsignal mit CNB dargestellt, und sowohl der zweite Steuersignalanschluss EN als auch das zweite Steuersignal mit EN dargestellt.
Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ist der Eingangssteueranschluss STV des Schieberegisters der n-ten Stufe mit dem Ausgangssignalanschluss OUT des Schieberegisters der (n-i)-ten Stufe verbunden, und der Rücksetzsteueranschluss RST des Schieberegisters der n-te Stufe ist mit dem Ausgangssignalanschluss OUT des Schieberegisters der (n+j)-ten Stufe verbunden.
In 5, i = j = 4, ist der Eingangssteueranschluss STV des Schieberegisters der n-ten Stufe mit dem Ausgangssignalanschluss OUT des Schieberegisters der (n-4)-ten Stufe verbunden und der Rücksetzsteueranschluss RST des Schieberegister der n-ten Stufe ist mit dem Ausgangssignalanschluss OUT des Schieberegisters der (n+4)-ten Stufe verbunden. Beispielsweise ist der Ausgangssignalanschluss OUT des Schieberegisters GOA1 der ersten Stufe mit dem Eingangssteueranschluss STV des Schieberegisters GOA5 der fünften Stufe verbunden, und der Ausgangssignalanschluss OUT des Schieberegisters GOA2 der zweiten Stufe ist mit dem Eingangssteueranschluss STV des Schieberegisters GOA6 der sechsten Stufe verbunden, und so weiter. Der Rücksetzsteueranschluss RST des Schieberegisters GOA1 der ersten Stufe ist mit dem Ausgangssignalanschluss OUT des Schieberegisters GOA5 der fünften Stufe verbunden, der Rücksetzsteueranschluss RST des Schieberegisters GOA2 der zweiten Stufe ist mit dem Ausgangssignalanschluss OUT des Schieberegisters GOA6 der sechsten Stufe verbunden, und so weiter. Die Eingangssignalanschlüsse STV der Schieberegister GOA1 bis GOA4 der ersten bis vierten Stufe sind jeweils verbunden, um Startsignale STV1 bis STV4 zu empfangen.
Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung sind die N Stufen von kaskadierten Schieberegistern in mindestens eine Gruppe unterteilt, wobei jede Gruppe K Stufen von kaskadierten Schieberegistern umfasst, und die Taktsignalanschlüsse der K Stufen von kaskadierten Schieberegistern jeweils verbunden sind, um K Taktsignale zu empfangen, die erste Steuersignalanschlüsse der K Stufen von kaskadierten Schieberegistern jeweils verbunden sind, um die K Taktsignale zu empfangen, wobei N, K, n, i und j alle ganze Zahlen sind, 1 ≤ n ≤ N, 1 < K ≤ N. In 5, K =8, umfasst jede Gruppe von Schieberegistern achte Schieberegister, beispielsweise werden die Schieberegister GOA1 bis GOA8 der ersten Stufe bis achten Stufe als eine Gruppe angenommen und sind jeweils mit 8 Taktsignalen CK1 bis CK8 verbunden.
Bei einer in 5 gezeigten Gruppe von Schieberegistern GOA1 bis GOA8 ist der Taktsignalanschluss CK des Schieberegisters GOA1 der ersten Stufe verbunden, um das erste Taktsignal CK1 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA1 der ersten Stufe ist verbunden, um das fünfte Taktsignal CK5 zu empfangen. Der Taktsignalanschluss CK des Schieberegisters GOA2 der zweiten Stufe ist verbunden, um das zweite Taktsignal CK2 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA2 der zweiten Stufe ist verbunden, um das sechste Taktsignal CK6 zu empfangen. Der Taktsignalanschluss CK des Schieberegisters GOA3 der dritten Stufe ist verbunden, um das dritte Taktsignal CK3 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA3 der dritten Stufe ist verbunden, um das siebte Taktsignal CK7 zu empfangen. Der Taktsignalanschluss CK des Schieberegisters GOA4 der vierten Stufe ist verbunden, um das vierte Taktsignal CK4 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA4 der vierten Stufe ist verbunden, um das achte Taktsignal CK8 zu empfangen. Der Taktsignalanschluss CK des Schieberegisters GOA5 der fünften Stufe ist verbunden, um das fünfte Taktsignal CK4 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA5 der fünften Stufe ist verbunden, um das erste Taktsignal CK1 zu empfangen. Der Taktsignalanschluss CK des Schieberegisters GOA6 der sechsten Stufe ist verbunden, um das sechste Taktsignal CK6 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA6 der sechsten Stufe ist verbunden, um das zweite Taktsignal CK2 zu empfangen. Der Taktsignalanschluss CK des Schieberegisters GOA7 der siebten Stufe ist verbunden, um das siebte Taktsignal CK7 zu empfangen, der erste Steuersignalanschluss CKB des Schieberegisters GOA7 der siebten Stufe ist verbunden, um das dritte Taktsignal CK3 zu empfangen. Der Taktsignalanschluss CK des Schieberegister GOA8 der achten Stufe ist verbunden, um das achte Taktsignal CK8 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegister GOA8 der achten Stufe ist verbunden, um das vierte Taktsignal CK4 zu empfangen. Die zweite Gruppe von Schieberegistern GOA9 bis GOA16 sind jeweils in ähnlicher Weise wie GOA1 bis GOA8 verbunden, um Taktsignale CK1 bis CK8 zu empfangen, usw.
Die anderen Signalanschlüsse (falls vorhanden) der Schieberegister GOA1 bis GOA8 der Gate-Treiberschaltung 500 sind jeweils verbunden, um Signale für die Signalanschlüsse zu empfangen. Beispielsweise sind die Leistungssignalanschlüsse VGH der Schieberegister GOA1 bis GOA8 einzelner Stufen verbunden, um ein Leistungssignal zu empfangen, der Referenzsignalanschluss VGL ist verbunden, um das Referenzsignal zu empfangen, und der Gesamtrücksetzsignalanschluss RESET ist verbunden, um das Gesamtrücksetzsignal zu empfangen.
6 zeigt ein schematisches Diagramm einer Gate-Treiberschaltung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. Die Gate-Treiberschaltung 600 in 6 ist der Gate-Treiberschaltung 500 in 5 ähnlich, der Unterschied liegt zumindest darin, dass i = j = 2 und K = 4. Zur vereinfachten Veranschaulichung werden im Folgenden hauptsächlich die Unterschiede im Detail beschrieben.
Wie in 6 gezeigt, ist der Eingangssteueranschluss STV des Schieberegisters der n-ten Stufe mit dem Ausgangssignalanschluss OUT des Schieberegisters der (n-2)-ten Stufe verbunden, und der Rücksetzsteueranschluss RST des Schieberegisters der n-ten Stufe ist mit dem Ausgangssignalanschluss OUT des Schieberegisters der (n+2)-ten Stufe. Beispielsweise ist der Ausgangssignalanschluss OUT des Schieberegisters GOA1 der ersten Stufe mit dem Eingangssteueranschluss STV des Schieberegisters GOA3 der dritten Stufe verbunden, der Ausgangssignalanschluss OUT des Schieberegisters GOA2 der zweiten Stufe ist mit dem Eingangssteueranschluss STV des Schieberegisters GOA4 der vierten Stufe verbunden, und so weiter. Der Rücksetzsteueranschluss RST des Schieberegisters GOA1 der ersten Stufe ist mit dem Ausgangssignalanschluss OUT des Schieberegisters GOA3 der dritten Stufe verbunden, und der Rücksetzsteueranschluss RST des Schieberegisters GOA2 der zweiten Stufe ist mit dem Ausgangssignalanschluss OUT des Schieberegisters GOA4 der vierten Stufe verbunden, und so weiter. Die Eingangssignalanschlüsse STV des Schieberegisters GOA1 der ersten Stufe und des Schieberegisters GOA2 der zweiten Stufe sind jeweils verbunden, um Startsignale STV1 und STV2 zu empfangen.
Die Gate-Treiberschaltung 600 wird durch vier Taktsignale CK1 bis CK4 gesteuert, und die benachbarten vierstufigen Schieberegister sind als eine Gruppe verbunden, um jeweils die Taktsignale CK1 bis CK4 zu empfangen. In der ersten Gruppe von Schieberegistern GOA1 bis GOA4 ist beispielsweise der Taktsignalanschluss CK des Schieberegisters GOA1 der ersten Stufe verbunden, um das erste Taktsignal CK1 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA1 der ersten Stufe ist verbunden, um das dritte Taktsignal CK3 zu empfangen, der Taktsignalanschluss CK des Schieberegisters GOA2 der zweiten Stufe ist verbunden, um das zweite Taktsignal CK2 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA2 der zweiten Stufe ist verbunden, um das vierte Taktsignal CK4 zu empfangen; der Taktsignalanschluss CK des Schieberegisters GOA3 der dritten Stufe ist verbunden, um das dritte Taktsignal CK3 zu empfangen, und der erste Steuersignalanschluss CKB des Schieberegisters GOA3 der dritten Stufe ist verbunden, um das erste Taktsignal CK1 zu empfangen , der Taktsignalanschluss CK des Schieberegisters GOA4 der vierten Stufe ist verbunden, um das vierte Taktsignal CK4 zu empfangen; und der erste Steuersignalanschluss CKB des Schieberegisters GOA4 der vierten Stufe ist verbunden, um das zweite Taktsignal CK2 zu empfangen. Die zweite Gruppe von Schieberegistern GOA2 bis GOA8 sind in ähnlicher Weise wie die erste Gruppe von Schieberegistern GOA1 bis GOA4 verbunden, um jeweils Taktsignale CK1 bis CK4 zu empfangen.
7A zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
Wie in 7A gezeigt, umfasst die Anzeigetafel 700 mehrere Subpixel Pix, die in einem Array angeordnet sind, und eine Gate-Treiberschaltung 710. Die Gate-Treiberschaltung 710 kann durch die Gate-Treiberschaltung einer beliebigen der obigen Ausführungsformen implementiert werden, und die mehrstufigen Schieberegister in der Gate-Treiberschaltung 710 sind jeweils mit mehreren Reihen von Subpixeln Pix in dem Array verbunden. In 7A befinden sich mehrere Subpixel Pix im Anzeigebereich 720, und die mehreren Subpixel Pix sind in einem N×M-Array angeordnet, wobei N Reihen von Subpixeln Pix jeweils mit N Gate-Signalleitungen G1 bis GN verbunden sind, und M Spalten von Subpixeln Pix jeweils mit den M Datenleitungen D1 bis DM verbunden sind. N Ausgangssignale, die von den N Stufen von Schieberegistern in der Gate-Treiberschaltung 710 erzeugt werden, werden jeweils an die Gate-Signalleitungen G1 bis GN geliefert. Offensichtlich sind die Ausführungsformen der vorliegenden Offenbarung nicht darauf beschränkt. Die Subpixel Pix können nach Bedarf in anderen Formen von Arrays angeordnet sein, und die Reihen und Spalten der Subpixel Pix können auf unterschiedliche Weise mit den Gateleitungen und Datenleitungen verbunden sein. Der Ausgangssignalanschluss der Gate-Treiberschaltung 710 kann auf unterschiedliche Weise mit der Gateleitung verbunden werden. Beispielsweise kann eine Gateleitung mit zwei Reihen von Subpixeln verbunden sein. Alternativ können zwei Gateleitungen mit einer Reihe von Subpixeln verbunden sein. Als weiteres Beispiel kann jeder Ausgangssignalanschluss in der Gate-Treiberschaltung 710 mit einer Gateleitung oder mehreren Gateleitungen usw. verbunden sein.
7B zeigt ein schematisches Diagramm der Anordnung der Anzeigetafel von 7A. Wie in 7B gezeigt, kann die Gate-Treiberschaltung 710 aus der oben erwähnten Gate-Treiberschaltung bestehen, wobei die N Schieberegister GOA1 bis GOAN in der Gate-Treiberschaltung 710 entlang der y-Richtung (die Spaltenrichtung des Arrays von Subpixeln, auch als zweite Richtung bezeichnet, also die vertikale Richtung in 7B) in Reihen angeordnet sind und mit den Gateleitungen G1 bis GN eins zu eins zugeordnet verbunden sind, wodurch sie mit den Subpixeln Pix im Anzeigebereich 720 verbunden sind. Wie in 7B gezeigt, kann die Größe jedes Schieberegisters GOA1 bis GOAN in der y-Richtung das 0,8- bis 1 ,4-fache der Größe des Subpixels Pix in der y-Richtung sein. Vorzugsweise ist die Größe jedes Schieberegister GOA1 bis GOAN in der y-Richtung im Wesentlichen gleich wie die Größe des Subpixels Pix in der y-Richtung (beide in 7B mit d bezeichnet). Die hierin sogenannte Größe kann sich auf die Größe der Projektion auf dem Grundsubstrat der Anzeigetafel beziehen. Beispielsweise kann in 7B die Distanz, die durch die Projektion jedes der Schieberegister GOA1 bis GOAN auf das Grundsubstrat der Anzeigetafel in der y-Richtung überspannt wird, die Abmessung d des Schieberegisters in der y-Richtung darstellen. Ebenso kann, wie in 7B gezeigt, die Distanz, die durch die Projektion des Subpixels Pix auf das Grundsubstrat in der y-Richtung überspannt wird, die Abmessung d des Subpixels Pix in der y-Richtung darstellen.
7C zeigt ein schematisches Diagramm der Anordnung des Schieberegisters in 7B. Wie in 7C gezeigt, kann das Schieberegister durch das Schieberegister einer beliebigen der obigen Ausführungsformen implementiert werden, die zum Beispiel die obige Eingangsschaltung 110, die erste Steuerschaltung 130, die zweite Steuerschaltung 140 und die Ausgangsschaltung 120 umfassen. Die Eingangsschaltung 110, die erste Steuerschaltung 130, die zweite Steuerschaltung 140 und die Ausgangsschaltung 120 sind nacheinander entlang der x-Richtung (der Reihenrichtung des Arrays von Subpixeln, auch als erste Richtung bezeichnet, die senkrecht zur y-Richtung ist) in Reihen angeordnet. In 7C haben die Eingangsschaltung 110, die erste Steuerschaltung 130, die zweite Steuerschaltung 140 und die Ausgangsschaltung 120 jeweils eine Größe d in der y-Richtung, die gleich der Größe d des Subpixels in y-Richtung ist. In 7C wird das auf der linken Seite des Anzeigebereichs 720 angeordnete Schieberegister als Beispiel zur Veranschaulichung verwendet, und die Eingangsschaltung 110, die erste Steuerschaltung 130, die zweite Steuerschaltung 140 und die Ausgangsschaltung 120 sind von links nach rechts in Reihen angeordnet, so dass sie in dieser Reihenfolge zunehmend näher an dem Anzeigebereich 720 liegen. In ähnlicher Weise sind in dem Fall, dass sich das Schieberegister auf der rechten Seite des Anzeigebereichs 720 befindet, die Eingangsschaltung 110, die erste Steuerschaltung 130, die zweite Steuerschaltung 140 und die Ausgangsschaltung 120 von rechts nach links in Reihen angeordnet, wodurch sie in dieser Reihenfolge zunehmend näher an dem Anzeigebereich 720 liegen. Durch entlang derx-Richtung nacheinander Anordnen der Eingangsteilschaltung 110, der ersten Steuerschaltung 130, der zweiten Steuerschaltung 140 und der Ausgangsschaltung 120 kann die Anordnungsgröße jeder Schieberegistereinheit in der y-Richtung so weit wie möglich in der y-Richtung reduziert werden. Unter der Voraussetzung, dass das Breiten-zu-Längen-Verhältnis jedes TFT im Schieberegister gewährleistet ist, kann die Anzahl der Schieberegistereinheiten in der y-Richtung erhöht werden, was der Erhöhung der Auflösung der Anzeigetafel und der Schmalheit des Rahmens der Anzeigetafel in y-Richtung dient.
In 7B und 7C ist die Projektion des Schieberegisters und seiner Eingangsschaltung 110, ersten Steuerschaltung 130, zweiten Steuerschaltung 140 und Ausgangsschaltung 120 auf das Grundsubstrat als eine im Wesentlichen rechteckige Form gezeigt, deren Abmessung in y-Richtung durch die Seitenlänge des Rechtecks in y-Richtung dargestellt wird. Die Ausführungsformen der vorliegenden Offenbarung sind jedoch nicht darauf beschränkt, und die Projektion des Schieberegisters und seiner Eingangsschaltung, ersten Steuerschaltung, zweiten Steuerschaltung und Ausgangsschaltung auf das Grundsubstrat kann nach Bedarf in anderen Formen, sogar unregelmäßigen Formen ausgebildet sein, solange seine Größe in der y-Richtung im Wesentlichen gleich wie die des Subpixels in der y-Richtung ist.
8 zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Die Anzeigetafel 800 in 8 ist der Anzeigetafel 700 in 7A ähnlich, wobei der Unterschied zumindest darin besteht, dass die Anzeigetafel 800 zwei Gate-Treiberschaltungen 810A und 81 0B umfasst. Zur vereinfachten Veranschaulichung werden werden im Folgenden hauptsächlich die Unterschiede im Detail beschrieben. Wie in 8 gezeigt, umfasst die Anzeigetafel 800 einen Anzeigebereich 820, und die obige Beschreibung über den Anzeigebereich 720 gilt auch für den Anzeigebereich 820. Die Gate-Treiberschaltungen 810A und 81 0B befinden sich jeweils auf beiden Seiten des Arrays von Subpixeln entlang der x-Richtung (der Reihenrichtung des Arrays von Subpixeln, auch als die erste Richtung bezeichnet, die die horizontale Richtung in 8). Die Gate-Treiberschaltungen 810A und 810B sind jeweils implementiert durch die oben beschriebene Gate-Treiberschaltung 500. Der Kürze halber sind in 8 nur die kaskadierten Verbindungen zwischen den einzelnen Schieberegistern GOA1 bis GOAN gezeigt, wobei einige Verbindungen, wie z.B. die Verbindungen der Taktsignale und anderer Steuersignale zu den Schieberegistern weggelassen sind. Wie in 8 gezeigt, ist der Ausgangssignalanschluss des Schieberegisters GOA1 der ersten Stufe in der Gate-Treiberschaltung 810A von der linken Seite mit der Gateleitung G1 für die erste Reihe von Subpixeln verbunden, und der Ausgangssignalanschluss des Schieberegisters GOA1 der ersten Stufe in der Gate-Treiberschaltung 810B ist von der rechten Seite mit der Gateleitung G1 für die erste Reihe von Subpixeln verbunden; auf ähnliche Weise sind die jeweiligen Schieberegisters GOA2 der zweiten Stufen von Gate-Treiberschaltungen 810A und 810B jeweils von der linken bzw. rechten Seite mit der Gateleitung G1 verbunden und so weiter. Auf diese Weise können Gate-Treibersignale von beiden Seiten an die Gateleitungen angelegt werden, wodurch eine durch übermäßig lange Gateleitungen verursachte Signaldämpfung bei Großanzeigetafeln verringert werden kann.
9 zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Die Anzeigetafel 900 in 9 ist der Anzeigetafel 800 in 8 ähnlich, die ein Anzeigebereichs 920 und auf zwei Seiten des Anzeigebereichs 920 jeweils angeordnete Gate-Treiberschaltungen 910A und 910B umfasst. Im Unterschied zu der Anzeigetafel 800 sind die Gate-Treiberschaltungen 910A und 910B in der Anzeigetafel 900 jeweils durch die oben erwähnte Gate-Treiberschaltung 600 implementiert. Der Kürze halber zeigt 9 nur die kaskadierten Verbindungen zwischen den einzelnen Schieberegistern GOA1 bis GOAN, wobei einige Verbindungen, wie z.B. die Verbindungen der Taktsignale und anderer Steuersignale zu den Schieberegistern weggelassen sind. Ähnlich wie in 8 gezeigt sind die Schieberegister GOA1 bis GOAN der Gate-Treiberschaltung 910A in 9 jeweils von der linken Seite mit der Gateleitung G1 bis GN verbunden.
10 zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Ähnlich wie die Anzeigetafel 700 in 7A umfasst die Anzeigetafel 1000 in 10 eine Gate-Treiberschaltung und mehrere Subpixel, die sich in dem Anzeigebereich 1020 befinden, wobei die Gate-Treiberschaltung die Struktur der Gate-Treiberschaltung 500 annimmt, wobei die Schieberegister GOA1, GOA3,... GOA(N-1) der ungeradzahligen Stufen (in 10 durch einen gestrichelten Kasten 1010A dargestellt) entlang der x-Richtung auf einer Seite des Anzeigebereichs 1020 (linke Seite in Fig. 500) angeordnet sind, und die Schieberegister GOA2, GOA4,... GOAN der geradzahligen Stufen (dargestellt durch einen gestrichelten Kasten 1010B in 10) entlang der x-Richtung auf der anderen Seite des Anzeigebereichs 1020 (rechte Seite in 10) angeordnet sind. Der Kürze halber zeigt 10 nur die kaskadierten Verbindungen zwischen einzelnen den Schieberegistern GOA1 bis GOAN, wobei einige Verbindungen, wie z.B. die Verbindungen der Taktsignale und anderer Steuersignale zu den Schieberegistern weggelassen sind. Wie in 10 gezeigt, sind die Schieberegister GOA1, GOA3,... GOA(N-1) der ungeradzahligen Stufen jeweils von der linken Seite mit den Gateleitungen G1, G3,... G(N-1) verbunden, und die Schieberegister GOA2, GOA4,... GOAN der geradzahligen Stufen sind jeweils von der rechten Seite mit Gateleitungen G2, G4,... GN verbunden.
11 zeigt ein schematisches Diagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Ähnlich wie in 10 gezeigt, umfasst die Anzeigetafel 1100 von 11 eine Vielzahl von Subpixeln Pix, die sich in einem Anzeigebereich 1120 befinden, und eine Gate-Treiberschaltung 1110, die mit der Vielzahl von Subpixeln Pix verbunden ist, wobei die Gate-Treiberschaltung 1110 auf irgendeine der anhand der 8 bis 10 beschriebenen Weisen mit Subpixeln Pix verbinden kann. In 11 umfasst die Anzeigetafel 1100 ferner eine Multiplexschaltung 1130. Die Multiplexschaltung 1130 ist durch M Datenleitungen D1 bis DM mit M Spalten von Subpixeln in dem Array von Subpixeln verbunden. Die Multiplexschaltung 1130 ist zum Beispiel mit einer Datentreiberschaltung (wie etwa einem Treiber-IC) verbunden, um m Eingangsdatensignale Data1 bis Datam zu empfangen, und die Multiplexschaltung 1130 kann die empfangenen m Eingangsdatensignale Data1 bis Datam unter der Steuerung des ersten Auswahlsignals MUX1 und des zweiten Auswahlsignals MUX2 in M Ausgangsdatensignale multiplexieren und jeweils an Datenleitungen D1 bis DM liefern und wiederum an M Spalten von Subpixeln Pix liefern. m und M sind ganze Zahlen größer als 1, und M ist ein ganzzahliges Vielfaches von m, z. B. 2-fache von m.
12 zeigt ein Schaltbild einer Multiplexschaltung gemäß einem Ausführungsbeispiel der Offenbarung. Wie in 12 gezeigt, umfasst die Multiplexschaltung mehrere Multiplexeinheiten M1, M2,..., von dennen nur zwei Multiplexeinheiten M1 und M2 der Einfachheit halber in 12 gezeigt sind. In 12 ist M/m = 2, jede Multiplexeinheit der Multiplexschaltung 1130 kann ein empfangenes Eingangsdatensignal in zwei Ausgangsdatensignale multiplexen und diese jeweils an zwei Datenleitungen liefern, so dass es Multiplexen durch Teilen in zwei ermöglicht. Beispielsweise multiplext die Multiplexeinheit M1 das empfangene Eingangsdatensignal Data1 in zwei Ausgangsdatensignale und liefert diese jeweils an den Datenleitungen D1 und D2, und die Multiplexeinheit M2 multiplext das empfangene Eingangsdatensignal Data2 in zwei Ausgangsdatensignale und liefert diese jeweils an den Datenleitungen D3 und D4. In 12 umfasst jede Multiplexeinheit Transistoren Tm1 und Tm2. Beispielsweise ist in der Multiplexeinheit M1 das Gate des Transistors Tm1 mit der ersten Auswahlsignalleitung verbunden, um das erste Auswahlsignal MUX1 zu empfangen, die erste Elektrode ist verbunden, um das Eingangsdatensignal Data1 zu empfangen, die zweite Elektrode ist mit der Datenleitung D1 verbunden; das Gate des Transistors Tm2 ist mit der zweiten Auswahlsignalleitung verbunden, um das zweite Auswahlsignal MUX2 zu empfangen, die erste Elektrode ist verbunden, um das Eingangsdatensignal Data1 zu empfangen, die zweite Elektrode ist mit der Datenleitung D2 verbunden. Wenn das erste Auswahlsignal MUX1 auf einem hohen Pegel ist, wird der Transistor Tm1 eingeschaltet, wodurch das empfangene Eingangsdatensignal Data1 an die Datenleitung D1 geliefert wird; wenn das zweite Auswahlsignal MUX2 auf einem hohen Pegel ist, wird der Transistor Tm2 eingeschaltet an, wodurch das Eingangsdatensignal Data1 an die Datenleitung D2 geliefert wird. Andere Multiplexeinheiten funktionieren auf ähnliche Weise und werden hier nicht wiederholt beschrieben.
13 zeigt ein Signalzeitablaufdiagramm eines Schieberegisters in einer Anzeigephase gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Die Signalsequenz in 13 ist auf das Schieberegister in jeder der obigen Ausführungsformen anwendbar. Im Folgenden wird das Schieberegister 300 in 3 als Beispiel genommen, um die Signalsequenz in 13 zu veranschaulichen. In der Anzeigephase werden der Eingangssignalanschluss CN und der Leistungssignalanschluss VGH auf hohem Pegel gehalten, und der Rücksetzsignalanschluss RST und der Referenzsignalanschluss RST werden auf niedrigem Pegel gehalten.
In der Zeitspanne P1 ist der Eingangssteueranschluss STV auf einem hohen Pegel und der elfte Transistor T11 ist eingeschaltet, so dass der hohe Pegel des Eingangssignalanschlusses CN in den ersten Pull-up-Knoten PU1 eingegeben wird. Der hohe Pegel des Leistungssignalanschlusses VGH schaltet den zehnten Transistor T10 ein, so dass der zweite Pull-up-Knoten PU2 auf einem hohen Pegel liegt. Der hohe Pegel des zweiten Pull-up-Knotens PU2 schaltet den zwölften Transistor T12 ein. Da zu diesem Zeitpunkt das Taktsignal am Taktsignalanschluss CK auf niedrigem Pegel liegt, ist der Ausgangssignalanschluss OUT auf niedrigem Pegel. Der erste Steuersignalanschluss CKB ist auf einem hohen Pegel, der siebte Transistor T7 ist eingeschaltet und der hohe Pegel des ersten Pull-up-Knotens PU1 schaltet den neunten Transistor T9 ein, wodurch der niedrige Pegel des Referenzsignalanschlusses VGL zum Herunterziehen des Potentials des Pull-down-Knotens PD verwendet wird. Wenn es zu diesem Zeitpunkt keine Rauschunterdrückungsschaltung 360 gibt, wie oben diskutiert, kann das Potential am Pull-down-Knoten PD (dargestellt durch „PD (keine Rauschunterdrückung)“ in 13) den erwarteten niedrigen Pegelwert nicht erreichen, da der siebte Transistor T7 und der neunte Transistor T9 sich beide im leitenden Zustand befinden. Dadurch wird das Potential des ersten Pull-up-Knotens PU1 beeinflusst. Durch Vorsehen der Rauschunterdrückungsschaltung 360 kann der hohe Pegel des Eingangssteueranschlusses STV den sechsten Transistor T6 einschalten, wodurch das Potential des Referenzsignalanschlusses VGL verwendet wird, um das Potential des Pull-down-Knotens PD weiter herunterzuziehen (wie dargestellt durch „PD (mit Rauschunterdrückung)“ in 13). Es ist aus 13 ersichtlich, dass das Potential des Pull-down-Knotens PD im Vergleich zu dem Fall ohne Rauschunterdrückungsschaltung 360 verringert ist.
In der Zeitspanne P2 wird der Eingangssteueranschluss STV und der erste Steuersignalanschluss CKB auf einen niedrigen Pegel umgestellt, der elfte Transistor T11 und der siebte Transistor T7 werden ausgeschaltet. Aufgrund des Vorhandensein des Kondensators C3 bleiben der erste Pull-up-Knoten PU1 und der zweite Pull-up-Knoten PU2 jedoch auf den hohen Pegel. Da zu diesem Zeitpunkt der siebte Transistor T7 ausgeschaltet und der neunte Transistor T9 eingeschaltet ist, wird das Potential des Pull-down-Knotens PD weiter niedriger.
In der Zeitspanne P3 ist der Taktsignalanschluss CK auf einem hohen Pegel. Da zu diesem Zeitpunkt der zwölfte Transistor T12 in einem leitenden Zustand ist, wird der hohe Pegel des Taktsignalanschlusses CK an den Ausgangssignalanschluss OUT geliefert. Die Bootstrap-Funktion des dritten Kondensators C3 erhöht das Potential des zweiten Pull-Up-Knotens PU2 weiter.
In der Zeitspanne P4 wird der Taktsignalanschluss CK auf einen niedrigen Pegel umgestellt, und der eingeschaltete zwölfte Transistor T12 bewirkt, dass der Ausgangssignalanschluss OUT ebenfalls auf einen niedrigen Pegel wechselt. Der Bootstrap-Effekt des dritten Kondensators C3 senkt das Potential des zweiten Pull-up-Knotens PU2.
In der Zeitspanne P5 ist der Rücksetzsteueranschluss RST auf einem hohen Pegel, wodurch der niedrige Pegel am Rücksetzsignalanschluss CNB an den ersten Pull-up-Knoten PU1 geliefert wird, und der eingeschaltete zehnte Transistor T10 bewirkt, dass der zweite Pull-up-Knoten PU2 ebenfalls auf einen niedrigen Pegel wechselt. Der erste Steuersignalanschluss CKB ist auf einem hohen Pegel und der siebte Transistor T7 ist eingeschaltet, so dass der Pull-down-Knoten PD auf einen hohen Pegel wechselt. Der hohe Pegel des Pull-down-Knotens PD bewirkt, dass der dritte Transistor T3 eingeschaltet wird, wodurch der Ausgangssignalanschluss OUT auf den niedrigen Pegel des Referenzsignalanschlusses VGL heruntergezogen wird.
Während des obigen Prozesses behält der zweite Steuersignalanschluss EN auf einen niedrigen Pegel bei und der erste Transistor T1 und der zweite Transistor sind in einem ausgeschalteten Zustand.
Obwohl zur Veranschaulichung der Signalsequenz das Schieberegister 300 in der obigen Beschreibung als Beispiel genommen wird, gilt die obige Signalsequenz auch für andere Schieberegister in den Ausführungsformen der vorliegenden Offenbarung. Zum Beispiel kann das Schieberegister 400 auf ähnliche Weise wie oben basierend auf der Signalsequenz in 13 arbeiten, wobei der Unterschied darin liegt, dass in der Zeitspanne P5 der zweite Steuersignalanschluss auf niedrigem Pegel ist und der hohe Pegel des Pull-down-Knotens PD bewirkt, dass der fünfte Transistor T5 eingeschaltet wird, wodurch der Ausgangssignalanschluss OUT auf den niedrigen Pegel des Referenzsignalanschlusses VGL heruntergezogen wird.
14 zeigt ein Signalzeitablaufdiagramm einer Gate-Treiberschaltung in einer Anzeigephase gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Die Signalsequenz in 14 gilt für die oben beschriebene Gate-Treiberschaltung 500. Wie in 14 gezeigt, werden der Gate-Treiberschaltung 500 acht sequentiell verschobene Taktsignale CK1 bis CK8 geliefert, und jedes Schieberegister GOA1 bis GOAN in der Gate-Treiberschaltung 500 kann beispielsweise in der oben unter Bezugnahme 13 beschriebenen Weise arbeiten, um Gate-Treibersignale an den jeweiligen Ausgangssignalanschlüssen OUT basierend auf den Taktsignalen an den jeweiligen Taktsignalanschlüssen CK unter der Steuerung der Potentiale der jeweiligen Eingangssteueranschlüsse STV auszugeben. Die von den Schieberegistern GOA1 bis GOAN erzeugten N Gate-Treibersignale werden jeweils den damit verbundenen Gateleitungen G1 bis GN zugeführt. In 14 sind die Taktsignale CK1 bis CK8 periodische Signale mit einem Tastverhältnis von 12,5 % und einer Impulsbreite von einer Einheitsabtastzeit, wobei das (k+1)-te Taktsignal um eine Einheitsabtastzeit relativ zu dem k-ten Taktsignal verschoben ist, wobei k eine ganze Zahl ist, 1 ≤ k ≤ 7. Die sogenannte Einheitsabtastzeit bezieht sich hier auf die Zeit, die die Gate-Treiberschaltung benötigt, um eine Reihe von Pixeln abzutasten. Am Beispiel einer Anzeigetafel mit 8K-Auflösung sind die Subpixel im Anzeigebereich der Anzeigetafel in einem Array von 7680 × 4320 angeordnet. Bei einer Bildwiederholfrequenz von 60 Hz beträgt die Abtastzeit für ein Einzelbild 1/60 Sekunden, das heißt, es 1/60 Sekunde benötigt, 4320 Reihen von Subpixeln abzutasten, also beträgt die benötigte Zeit zum Abtasten jeder Reihe von Subpixeln (das heißt, die Einheitsabtastzeit) H = 1/60÷4320 ≈3,7 µs. Ebenso beträgt die Einheitsabtastzeit H bei einer Bildwiederholfrequenz von 120 Hz etwa 1,85 µs.
15 zeigt ein Signalzeitablaufdiagramm einer Gate-Treiberschaltung in einer Anzeigephase gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Die Signalsequenz in 15 gilt auch für die oben beschriebene Gate-Treiberschaltung 600. Wie in 15 gezeigt, werden der Gate-Treiberschaltung 600 vier sequentiell verschobene Taktsignale CK1 bis CK4 geliefert, und jedes Schieberegister GOA1 bis GOAN in der Gate-Treiberschaltung 600 kann beispielsweise in der oben unter Bezugnahme 13 beschriebenen Weise arbeiten, um Gate-Treibersignale an den jeweiligen Ausgangssignalanschlüssen OUT basierend auf den Taktsignalen an den jeweiligen Taktsignalanschlüssen CK unter der Steuerung der Potentiale der jeweiligen Eingangssteueranschlüsse STV auszugeben. Die von den Schieberegistern GOA1 bis GOAN erzeugten N Gate-Treibersignale werden jeweils den damit verbundenen Gateleitungen G1 bis GN zugeführt. In 15 sind die Taktsignale CK1 bis CK4 periodische Signale mit einem Tastverhältnis von 25 % und einer Impulsbreite einer Einheitsabtastzeit, wobei das (k+1)-te Taktsignal um eine Einheitsabtastzeit relativ zu dem k-ten Taktsignal verschoben ist, wobei k ist eine ganze Zahl, 1 ≤ k ≤ 3.
16 zeigt ein Betriebszeitablaufdiagramm einer Gate-Treiberschaltung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Das Betriebszeitablaufdiagramm von 16 ist auf die Gate-Treiberschaltung jeder der obigen Ausführungsformen anwendbar, und das oben beschriebene Schieberegister 300 wird in der Gate-Treiberschaltung verwendet. Der Betriebszeitablauf in 16 umfasst die Einschaltphase, Anzeigephase und Ausschaltphase. Wenn zum Beispiel die Gate-Treiberschaltung eingeschaltet wird, tritt sie in die Einschaltphase ein. Nachdem das Einschalten abgeschlossen ist, tritt sie in die Anzeigephase ein, und einzelne Schieberegister in der Gate-Treiberschaltung arbeiten in der oben unter Bezugnahme 13 beschriebenen Weise, um die Subpixel zur Anzeige anzusteuern. Wenn es erforderlich ist, die Gate-Treiberschaltung auszuschalten, tritt sie in die Ausschaltphase ein.
In der Anzeigephase ist das zweite Steuersignal auf niedrigem Pegel, so dass der zweite Steuersignalanschluss EN jedes Schieberegisters auf niedrigem Pegel ist. Unter Bezugnahme auf 3 bewirkt der niedrige Pegel des zweiten Steuersignalanschlusses EN, dass der erste Transistor T1 und der zweite Transistor T2 ausgeschaltet werden, wodurch der Anzeigebetrieb des Schieberegisters nicht beeinflusst wird.
In der Ausschaltphase sind das zweite Steuersignal und das Leistungssignal, die der Gate-Treiberschaltung zugeführt werden, auf einem hohen Pegel, so dass der zweite Steuersignalanschluss EN und der Leistungssignalanschluss VGH jedes Schieberegisters jeweils auf einem hohen Pegel sind. Andere an die Gate-Treiberschaltung gelieferte Signale, wie Gesamtrücksetzsignal, Eingangssignal, Rücksetzsignal, Startsignal STV1 bis STVx (wie z.B. STV1 bis STV4 in 5 oder STV1 und STV2 in 6), K Taktsignale und das Referenzsignal sind alle auf niedrigem Pegel, so dass der Gesamtrücksetzsignalanschluss RESET, der Eingangssignalanschluss CN, der Rücksetzsignalanschluss CNB, der Taktsignalanschluss CK, der erste Steuersignalanschluss CKB und der Referenzsignalanschluss VGL jedes Schieberegisters sind alle auf niedrigem Pegel. Unter Bezugnahme auf 3 bringt in jedem Schieberegister der hohe Pegel des zweiten Steuersignalanschlusses EN den ersten Transistor T1 und den zweiten Transistor T2 in den leitenden Zustand, so dass der hohe Pegel des zweiten Steuersignalanschlusses EN an den Ausgangssignalanschluss geliefert wird, und somit ein Ausgangssignal mit hohem Pegel ausgegeben wird, und der niedrige Pegel am Referenzsignalanschluss VGL wird an den Pull-down-Knoten PD geliefert. Da einzelne Schieberegister GOA1 bis GOAN in der Gate-Treiberschaltung einen hohen Pegel ausgeben, bewirkt die Kaskadenverbindung dass der Eingangssteueranschluss STV und der Rücksetzsteueranschluss RST jedes Schieberegisters beide auf hohen Pegel sind und der elfte Transistor T11 und der dreizehnte Transistor T13 eingeschaltet werden, wodurch die niedrigen Pegel an dem Eingangssignalanschluss CN und dem Rücksetzsignalanschluss CNB an den Pull-up-Knoten PU1 geliefert werden. Da sich der Leistungssignalanschluss VGH auf einem hohen Pegel befindet, wird der zehnte Transistor T10 eingeschaltet, so dass der zweite Pull-up-Knoten PU2 ebenfalls auf einem niedrigen Pegel liegt. Auf der obigen Weise wird das Ausschalten der Gate-Treiberschaltung realisiert, so dass der Ausgangssignalanschluss OUT jedes Schieberegisters auf einem hohen Pegel ist, der erste Pull-Up-Knoten PU1 und der zweite Pull-Up-Knoten PU2 sind beide auf einem hohen Pegel, und der Pull-down-Knoten auf einem niedrigen Pegel.
Durch Setzen der Pull-up-Knoten (beispielsweise des ersten Pull-up-Knotens PU1 und des zweiten Pull-up-Knotens PU2) während der Ausschaltphase auf einen niedrigen Pegel, wird dies nicht der Fall sein, dass beim Wiedereinschalten der Gate-Treiberschaltung der Pull-up-Knoten aufgrund dieses Einschaltvorgangs nicht auf einem niedrigen Pegel gesetzt werden kann und dies zur unerwarteten Ausgabe führt. Auf diese Weise hat der Einschaltvorgang nicht notwendigerweise die Funktion, den Pull-Up-Knoten herunterzuziehen, und die Einschaltbeschränkung wird gelockert. Zum Beispiel sind in 16 alle Signale, die während der Einschaltphase an die Gate-Treiberschaltung geliefert werden, auf Massepegel, wie etwa einem Zwischenpegel zwischen hohem Pegel und niedrigem Pegel, so dass die einzelnen Signalanschlüsse jedes Schieberegisters jeweils auf Massepegel sind. Mit anderen Worten, in der Ausführungsform aus 16 ist der Einschaltvorgang möglicherweise nicht erforderlich, und die Gate-Treiberschaltung kann in die Anzeigephase zum Ansteuern der Anzeige eintreten, nachdem sie gestartet wurde. Selbstverständlich sind die Ausführungsformen der vorliegenden Offenbarung nicht darauf beschränkt, und andere Signalsequenzen können in der Einschaltphase verwendet werden, um den Einschaltvorgang durchzuführen, der weiter unten im Detail beschrieben wird.
17 zeigt ein Betriebszeitablaufdiagramm einer Gate-Treiberschaltung gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Das Betriebszeitablaufdiagramm in 17 ist auf die Gate-Treiberschaltung jeder der obigen Ausführungsformen anwendbar, und das obige Schieberegister 400 wird in der Gate-Treiberschaltung verwendet. Der Betriebszeitablauf in 17 ist ähnlich wie in 16, der Unterschied liegt zumindest in der Ausschaltphase. Zur Vereinfachung der Beschreibung werden im Folgenden hauptsächlich die Unterschiede im Detail beschrieben.
In der Anzeigephase ist ähnlich wie in 16 das zweite Steuersignal auf niedrigem Pegel, so dass der zweite Steuersignalanschluss EN jedes Schieberegisters auf niedrigem Pegel ist. Unter Bezugnahme auf 4 wird der fünfte Transistor T5 beim hohen Pegel des Pull-down-Knoten PD eingeschaltet, und der niedrige Pegel des zweiten Steuersignalanschlusses EN wird dem Ausgangssignalanschluss OUT geliefert, damit es bewirkt, das Potential des Ausgangssignalanschlusses OUT herunterzuziehen.
In der Ausschaltphase sind das zweite Steuersignal, das Leistungssignal und die K Taktsignale, die alle an die Gate-Treiberschaltung geliefert werden, auf einem hohen Pegel, wodurch der zweite Steuersignalanschluss EN, der Leistungssignalanschluss VGH, das Taktsignalanschluss CK und der erste Steuersignalanschluss CKB jedes Schieberegisters jeweils auf einem hohen Pegel gesetzt werden. Andere an die Gate-Treiberschaltung gelieferte Signale, wie Gesamtrücksetzsignal, Eingangssignal, Rücksetzsignal, Startsignale STV1 bis STVx (wie z.B. STV1 bis STV4 in 5 oder STV1 und STV2 in 6) und Referenzsignale sind jeweils auf einem niedrigen Pegel, sodass der Gesamtrücksetzsignalanschluss RESET, der Eingangssignalanschluss CN, der Rücksetzsignalanschluss CNB und der Referenzsignalanschluss VGL jedes Schieberegisters alle auf niedrigem Pegel sind. In jedem Schieberegister bringt der hohe Pegel des ersten Steuersignalanschlusses CKB (unter Bezugnahme auf 4) den siebten Transistor T7 in den leitenden Zustand, so dass der hohe Pegel des zweiten Steuersignalanschlusses EN an den Ausgangssignalanschluss OUT geliefert wird. Da die Ausgangssignalanschlüsse OUT jedes Schieberegisters jeweils einen hohen Pegel ausgeben, bringt die Kaskadenschaltung den Eingangssteueranschluss STV und den Rücksetzsteueranschluss RST jedes Schieberegisters beide auf einen hohen Pegel, so dass der niedrige Pegel des Eingangssignalanschlusses CN und des Rücksetzsignalanschlusses CNB dem ersten Pull-up-Knoten PU1 zugeführt wird. Da sich der Leistungssignalanschluss VGH auf einem hohen Pegel befindet, wird der zehnte Transistor T10 eingeschaltet, und der zweite Pull-up-Knoten PU2 befindet sich ebenfalls auf einem niedrigen Pegel. Durch den Ausschaltsvorgang in 17 sind die Pull-up-Knoten PU1 und PU2 jedes Schieberegisters auf niedrigem Pegel, und der Pull-down-Knoten PD auf hohem Pegel.
Obwohl oben unter Bezugnahme auf 16 und 17 eine bestimmte Einschaltsequenz beschrieben wurde, sind Ausführungsformen der vorliegenden Offenbarung nicht darauf beschränkt, und andere Signalsequenzen können in der Einschaltphase nach Bedarf verwendet werden, wie Einschaltsequenz in 18.
18 zeigt ein Zeitablaufdiagramm einer Gate-Treiberschaltung in einer Einschaltphase gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Wie in 18 gezeigt, sind das Gesamtrücksetzsignal, K Taktsignale und Leistungssignale, die der Gate-Treiberschaltung zugeführt werden, in der Einschaltphase auf einem hohen Pegel, so dass der Gesamtrücksetzsignalanschluss RESET, der Taktsignalanschluss CK, der erste Steuersignalanschluss CKB und der Leistungssignalanschluss VGH von jedes Schieberegisters jeweils auf einem hohen Pegel sind. Andere an die Gate-Treiberschaltung gelieferte Signale, wie Eingangssignal, zweites Steuersignal, Rücksetzsignal, Startsignal STV1 bis STVx (x ist gleich 2 oder 4), Referenzsignal sind jeweils auf einem niedrigen Pegel, sodass der Eingangssignalanschluss CN, der zweite Steuersignalanschluss EN, der Rücksetzsignalanschluss CNB und der Referenzsignalanschluss VGL jedes Schieberegisters alle auf niedrigem Pegel sind. Unter Bezugnahme auf 3 und 4, bringt der hohe Pegel des Gesamtrücksetzsignalanschlusses RESET den vierzehnten Transistor T14 in den leitenden Zustand, so dass der erste Pull-up-Knoten PU1 auf den niedrigen Pegel des Referenzsignalanschlusses VGL heruntergezogen wird. Da der Leistungssignalanschluss VGH auf einem hohen Pegel ist, befindet sich der zehnte Transistor T10 im leitenden Zustand, so dass der zweite Pull-up-Knoten PU2 ebenfalls auf einem niedrigen Pegel liegt. Der hohe Pegel des ersten Steuersignalanschlusses CKB bringt den siebten Transistor T7 in den leitenden Zustand, so dass der Pull-down-Knoten PD auf einem hohen Pegel liegt. Durch diesen Einschaltvorgang kann der Pull-Up-Knoten auf einem niedrigen Pegel zurückgesetzt werden und der Pull-Down-Knoten kann auf einem hohen Pegel zurückgesetzt werden, so dass der Pull-Up-Knoten wieder heruntergezogen werden kann, bevor er in die Anzeigephase eintritt. Dadurch wird das folgende Problem weiterhin gemindert, dass die Signalausgabe in der Anzeigephase aufgrund des anormalen Potentials des Pull-up-Knoten beeinflusst wird.
19A zeigt ein Signalzeitablaufdiagramm einer Anzeigetafel gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Die Signalsequenz in 19 ist auf die Anzeigetafel einer beliebigen der obigen Ausführungsformen anwendbar, wie etwa die oben unter Bezugnahme auf 11 beschriebene Anzeigetafel 1100. Die Signalsequenz von 19A wird nachstehend unter Bezugnahme auf die Anzeigetafel 1100 von 11 beschrieben.
Unter Bezugnahme auf 11, liefert die Gate-Treiberschaltung 1110 unter der Steuerung von K Taktsignalen Gate-Treibersignale über mehrere Gateleitungen G1 bis GN an mehrere Reihen von Subpixeln in dem Array, um zumindest eine Reihe von Subpixeln aus den mehreren Reihen von Subpixeln einzuschalten. Die Multiplexschaltung 1130 multiplext die empfangenen m Eingangsdatensignale in M Ausgangsdatensignale unter der Steuerung des ersten Auswahlsignals MUX1 und des zweiten Auswahlsignals MUX2 und liefert sie jeweils an die Datenleitungen D1 bis DM, wodurch diese Ausgangsdatensignale an M Spalten von Subpixeln in dem Array geliefert werden, so dass die mindestens eine Reihe von eingeschalteten Subpixeln auf den empfangenen Ausgangsdatensignale Licht emittieren, wobei m und M ganze Zahlen größer als 1 sind und M ein ganzzahliges Vielfaches von m ist. In der Ausführungsform von 19A ist M = 2m, das heißt, jede Multiplexeinheit der Multiplexschaltung 1130 multiplext ein Eingangsdatensignal in zwei Ausgangsdatensignale und liefert sie jeweils an zwei Datenleitungen.
Wie in 19A gezeigt, ist in der Zeitspanne P1 die Gateleitung G1 auf einem hohen Pegel und die erste Reihe von Subpixeln ist eingeschaltet. In der ersten Teilzeitspanne der Zeitspanne P1 befindet sich die erste Auswahlsignalleitung MUX1 auf einem hohen Pegel, und die Multiplexschaltung 1130 liefert die empfangenen m Eingangsdatensignale an den Datenleitungen D_o in m ungeradzahligen Spalten (einschließlich D1, D3, D5...), so dass die m Subpixel, die sich in den ungeradzahligen Spalten und in der ersten eingeschalteten Reihe von Subpixeln befinden, Licht emittieren. Dann kommt in der zweiten Teilzeitspanne der Zeitspanne P1 der hohe Pegel der zweiten Auswahlsignalleitung MUX2, und die Multiplexerschaltung 1130 stellt die empfangenen m Eingangsdatensignale den Datenleitungen D_e von m geradzahligen Spalten (einschließlich D2, D4, D6...), so dass die m Subpixel, die sich in den geradzahligen Spalten und in der eingeschalteten ersten Reihe von Subpixeln befinden, Licht emittieren. In ähnlicher Weise befindet sich in der Zeitspanne P2 die Gateleitung G2 der zweiten Reihe von Subpixeln auf einem hohen Pegel, die zweite Reihe von Subpixeln wird eingeschaltet und das erste Auswahlsignal MUX1 und das zweite Auswahlsignal MUX2 sind nacheinander auf einem hohen Pegel gesetzt, wodurch zuerst Daten in Subpixeln in ungeradzahligen Spalten aus der zweiten Reihe von Subpixeln geschrieben werden und dann Daten in Subpixeln in geradzahligen Spalten aus der zweiten Reihe von Subpixeln geschrieben werden, und so weiter.
19B zeigt ein schematisches Diagramm von Signalwellenformen einer Anzeigetafel gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Wie in 19B gezeigt, ist unter oben gemäß 13-15 beschriebenen Signalsequenz die Impulsbreite des Gate-Treibersignals GATE (d.h. die Zeitdauer von dem Startpunkt der ansteigenden Flanke des Gate-Treibersignals GATE bis zu dem Endpunkt der abfallenden Flanke) H, wobei H die Einheitsabtastzeit repräsentiert. Das Gate-Treibersignal GATE kann das Gate-Treibersignal von irgendeinen Stufe in der Gate-Treiberschaltung darstellen, wie z. B. irgendeines der oben erwähnten G1 bis GN. Innerhalb eines Hochpegelimpulses des Gate-Treibersignals GATE gibt es ein erstes Zeitintervall GAP1 zwischen dem Startpunkt der ansteigenden Flanke des Gate-Treibersignals GATE und dem Startpunkt der ansteigenden Flanke des ersten Auswahlsignals MUX1, ein zweites Zeitintervall GAP2 zwischen dem Endpunkt der abfallenden Flanke des zweiten Auswahlsignals MUX2 und dem Startpunkt der abfallenden Flanke des Gate-Treibersignals GATE, und ein drittes Zeitintervall GAP3 zwischen dem Endpunkt der abfallenden Flanke des ersten Auswahlsignals MUX1 und dem Startpunkt der ansteigenden Flanke des zweiten Auswahlsignals MUX2.
Je länger die Zeitdauer des hohen Pegel des ersten Auswahlsignals MUX1 und des zweiten Auswahlsignals MUX2 ist, desto länger ist die verbleibende Zeit dafür, die Subpixel zu laden. Daher ist es während der Zeit, wenn eine Reihe von Subpixeln eingeschaltet ist, das heißt während der Periode, wenn das Gate-Treibersignal GATE auf einem hohen Pegel ist, wünschenswert, die GAP1, GAP2 sowie die Anstiegsdauer Tr des Gate-Treibersignal GATE (Zeitdauer vom Startpunkt der ansteigenden Flanke bis zur Endpunkt) und die Abfalldauer Tf des Gate-Treibersignal GATE (Zeitdauer vom Startpunkt der abfallenden Flanke bis zur Endpunkt) weitgehend zu verkürzen,
Jedoch ist unter dem in 13 bis 15 beschriebenen Signalsequenz, wie in dem Signalsimulationsdiagramm von 19C gezeigt, die Anstiegsdauer Tr des Gate-Treibersignals GATE relativ groß, so dass das Gate-Treibersignal GATE für eine gewisse Zeit nach dem Umsetzen zum hohen Pegel des ersten Auswahlsignals MUX1 den erwünschten hohen Pegel noch nicht erreichen kann, was zu einem unvollständigen Einschalten der Subpixel führt. Dies macht die dem ersten Auswahlsignal MUX1 entsprechende Subpixel-Laderate niedriger als die dem zweiten Auswahlsignal MUX2 entsprechende Subpixel-Laderate, wobei die sogenannte Laderate das Verhältnis der tatsächlich durch Subpixel erreichten Datenspannung zu der erwünschten Datenspannung ist.
20 zeigt ein Signalzeitablaufdiagramm einer Anzeigetafel gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. Das Signalzeitablaufdiagramm in 20 ist auf die oben erwähnte Gate-Treiberschaltung anwendbar, die vier Taktsignale verwendet, wie beispielsweise die Gate-Treiberschaltung 600. Die Signalsequenz in 20 ist ähnlich der in 15, wobei der Unterschied besteht darin, dass die vier Taktsignale CK1 bis CK4 periodische Signale mit einem Tastverhältnis von 50 % und einer Impulsbreite von 2H sind. Das erste Auswahlsignal MUX1 und das zweite Auswahlsignal MUX2 sind periodische Signale mit einem Tastverhältnis von 50 % und einer Impulsbreite kleiner als m/M.H. In dieser Ausführungsform ist M = 2m, und die Impulsbreiten des ersten Auswahlsignals MUX1 und des zweiten Auswahlsignals MUX2 sind kleiner als 1/2 H.
In der Zeitspanne P1 befindet sich das Gate-Treibersignal G1 auf einem hohen Pegel und die erste Reihe von Subpixeln sind eingeschaltet. Dieser Vorgang wird auch als Vorladestufe bezeichnet.
In der Zeitspanne P2 behält die Gate-Treiberschaltung G1 einen hohen Pegel bei, und das erste Auswahlsignal MUX1 und das zweite Auswahlsignal MUX2 wechselt nacheinander auf einen hohen Pegel, sodass in die ersten Reihe von eingeschalteten Subpixeln das Datensignal für die erste Reihe geschrieben wird. Während der Zeitspanne P2 ist das Gate-Treibersignal G2 auch auf einem hohen Pegel, um die zweite Reihe von Subpixeln vorzuladen, dazwischen die hohen Pegel des ersten Auswahlsignals MUX1 und des zweiten Auswahlsignals MUX2 bewirkt, dass in die zweiten Reihe von Subpixeln das Datensignal für die erste Reihe geschrieben wurde. Dieser Vorladevorgang hat jedoch keinen wesentlichen Einfluss auf die normale Anzeige der zweiten Reihe von Subpixeln, weil in der Zeitspanne P3 nach der Zeitspanne P2 das Datensignal für die zweite Reihe in die zweiten Reihe von Subpixeln in ähnlicher Weise wie oben geschrieben wird.
Durch das oben erwähnte Vorladen wird die Dauer des hohen Pegels des Gate-Treibersignals erhöht, so dass die dem ersten Auswahlsignal MUX1 entsprechenden Subpixel-Laderate und die dem zweiten Auswahlsignal MUX2 entsprechenden Subpixel-Laderate konsistent zueinander sind. Bei Produkten mit größerer Abmessung und höherer Auflösung, wie etwa 31 ,5-8K-Produkten, können jedoch einige Probleme in dem obigen Vorladeschema auftreten, die nachstehend unter Bezugnahme auf 21A bis 21C erläutert werden.
21A bis 21C zeigen Signalsimulationsdiagramme der Ausführungsform von 20.
Unter Bezugnahme auf die Struktur der Gate-Treiberschaltung 600 entlädt sie, beim hohen Pegel des Ausgangssignalanschlusses OUT des Schieberegisters GOA3 der dritten Stufe den Pull-Up-Knoten PU des Schieberegisters GOA1 der ersten Stufe, so dass der dritte Transistor T3 des Schieberegisters GOA1 der ersten Stufe ausgeschaltet wird, und gleichzeitig lädt der CKB des Schieberegisters GOA1 der ersten Stufe den Pull-Down-Knoten PD, so dass der vierte Transistor T4 eingeschaltet wird. Wenn im Schieberegister GOA1 der ersten Stufe der dritte Transistor T3 ausgeschaltet ist, aber der vierte Transistor T4 noch nicht eingeschaltet ist, befindet sich der Ausgangssignalanschluss OUT in einem schwebenden Zustand, und zu diesem Zeitpunkt steigt das Potential des Ausgangssignalanschluss OUT aufgrund der Wirkung der Kopplungskapazität zwischen den Ausgangssignalanschluss und Pull-down-Knoten PD an, wie in 21A durch die gestrichelte Linie gezeigt. Wenn in dem Schieberegister GOA1 der ersten Stufe der vierte Transistor T4 eingeschaltet wird, fällt das Potential des Ausgangssignalanschlusses OUT weiter ab, da das Kanalbreite-Längen-Verhältnis W/L des vierten Transistors T4 relativ klein ist, die Entladekapazität schwach ist, so dass die Entladezeit des Ausgangssignalanschlusses OUT relativ lang ist, so dass die Abfalldauer Tf des erzeugten Gate-Treibersignals G1 relativ lang ist, wie in 21A gezeigt.
Für eine 8K-Anzeigetafel mit einer Auflösung von 7680 × 4320, steuert jedes Taktsignal außerdem 1080 Pixelreihen beim Kaskadierungsschema von 4 Taktsignalen in 6 an. In diesem Fall, wie in der Ladesimulationswellenform in 21B gezeigt, unter mehreren Schieberegistern, die durch dieselbe Taktsignalleitung (zum Beispiel die Taktsignalleitung, die das Taktsignal CK1 liefert) gesteuert wird, gibt es einen großen Unterschied zwischen der ansteigenden Flanke des Gate-Treibersignals an der Gateleitung des weiter von der Taktsignalleitung entfernten Schieberegisters (beispielsweise der Gateleitung Gx, die mit dem Ausgangssignalanschluss des durch CK1 gesteuerten Schieberegisters der letzten Stufe verbunden ist) und der ansteigenden Flanke der Gateleitung des näher zu der Taktsignalleitung entfernten Schieberegisters (beispielsweise die Gateleitung G1, die mit dem Ausgangssignalanschluss des durch CK1 gesteuerten Schieberegisters der ersten Stufe verbunden ist). Wenn es einer Prozessschwankung hinsichtlich der Signalleitungsbreite und der Filmdicke des Signalleitungsmaterials im Prozess zu unterziehen ist, wird eine große Schwankungen in der RC-Last auf der Gateleitung verursacht, und kann der Unterschied sogar noch größer sein, sodass es sogar zu einer geteilten Bildschirmanzeige des Produkts führen kann.
Wie in dem Simulations-Wellenformdiagramm von 21C gezeigt, beträgt für 8K-Anzeigeprodukte die Subpixel-Laderate, die in dem Ansteuerschema von 20 erreicht wird, weniger als 95 %.
22 zeigt ein Signalwellenformdiagramm einer Anzeigetafel gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Das Signalzeitablaufdiagramm in 20 ist auf die oben erwähnte Gate-Treiberschaltung 500 anwendbar, die 8 Taktsignale verwendet, wie beispielsweise die Gate-Treiberschaltung 600. Die Signalsequenz in 22 ist ähnlich der in 22, wobei der Unterschied zumindest darin besteht, dass die acht Taktsignale periodische Signale mit einem Tastverhältnis von 25% und einer Impulsbreite von 2H sind. Das erste Auswahlsignal MUX1 und das zweite Auswahlsignal MUX2 sind periodische Signale mit einem Tastverhältnis von 50 % und einer Impulsbreite kleiner als 1/2 H.
23A bis 23C zeigen Signalsimulationsdiagramme der Ausführungsform von 22. Aus 23A ist ersichtlich, dass beispielsweise durch Anwenden des Kaskadierungsschemas von 8 Taktsignalen in 5 die abfallende Flanke des Gate-Treibersignals G1, das durch das Taktsignal CK1 gesteuert wird, mit der ansteigende Flanke des Gate-Treibersignals G5, das durch das Taktsignal CK5 gesteuert wird, nicht überlappt. Im Vergleich zur 21A, ist die Abfalldauer Tf von Gate-Treibersignale G1 bis GN relativ kleiner. Aus 23B ist ersichtlich, dass eben für die oben erwähnten 8K-Anzeigeprodukte beim Kaskadierungsschema von 8 Taktsignalen jedes Taktsignal 540 Reihen von Pixeln ansteuert. Im Vergleich zur 21B ist die Differenz zwischen den ansteigenden Flanken der Gate-Treibersignale an verschiedenen Gateleitungen (wie G1 und Gx), die durch dasselben Taktsignal gesteuert sind, verringert. Aus 23C ist ersichtlich, dass durch Verwendung des Treiberverfahrens in 22 die Subpixel-Laderate von 96 % erreicht werden kann.
Die oben unter Bezugnahme auf 19A bis 23 beschriebenen Signalwellenformen stellen die Signalwellenformen der Anzeigetafel in der Anzeigephase dar. Die Signalwellenformen der Anzeigetafel in der Einschaltphase und der Ausschaltphase können nach Bedarf ausgewählt werden Zum Beispiel können die Einschaltsequenz und die Ausschaltsequenz in jeder der obigen unter Bezugnahme auf 16 bis 18 Ausführungsformen herangezogen werden.
24 zeigt ein Flussdiagramm eines Treiberverfahrens für Gate-Treiberschaltung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Dieses Verfahren ist auf die Gate-Treiberschaltung in jeder der obigen Ausführungsformen anwendbar.
In Schritt S2401 wird in der Anzeigephase ein Eingangssignal mit einem ersten Pegel an die Gate-Treiberschaltung geliefert, und jedes Schieberegister gibt unter Steuerung des Potentials des jeweiligen Eingangssteueranschlusses STV basierend auf dem Eingangssignal ein Gate-Treibersignal am jeweiligen Ausgangsignalanschluss OUT aus.
In Schritt S2402 werden in der Ausschaltphase das zweite Steuersignal mit dem ersten Pegel und das Eingangssignal mit dem zweiten Pegel an die Gate-Treiberschaltung geliefert, und das zweite Steuersignal mit dem ersten Pegels wird von jedem Schieberegister an das jeweilige Ausgangssignalanschluss OUT geliefert, und jedes Schieberegister liefert das Eingangssignal mit dem zweiten Pegels an den jeweiligen Pull-up-Knoten PU unter der Steuerung des Potentials des jeweiligen Eingangssteueranschlusses STV.
Beispielsweise in dem Fall, dass die zweite Steuerschaltung jedes Schieberegisters eine Pull-down-Teilschaltung und eine untere elektronische Schaltung umfasst, wie beispielsweise bei der Verwendung des Schieberegisters 300, liefert die Pull-down Teilschaltung jedes Schieberegisters in der Anzeigephase das Potential des Referenzsignalanschlusses VGL des Schieberegisters unter der Steuerung des Potentials des Pull-down-Knotens PD des Schieberegisters an den Ausgangssignalanschluss OUT des Schieberegisters; liefert die untere elektronische Schaltung jedes Schieberegisters in der Ausschaltphase das zweite Steuersignal mit dem ersten Pegels am zweiten Steuersignalanschluss EN des Schieberegisters an den Ausgangssignalanschluss OUT des Schieberegisters und das Potential am Referenzsignalanschluss VGL des Schieberegisters Signalanschluss an den Pull-down-Knoten PD des Schieberegisters.
In dem Fall, dass die zweite Steuerschaltung jedes Schieberegisters beispielsweise den fünften Transistor T5 und den zweiten Kondensator C2 umfasst, beispielsweise bei der Verwendung des Schieberegisters 400, wird in der Anzeigephase das zweite Steuersignal mit dem zweiten Pegels an die Gate-Treiberschaltung geliefert, wobei die zweite Steuerschaltung jedes Schieberegisters das zweite Steuersignal mit dem zweiten Pegels unter der Steuerung des Potentials des Pull-down-Knotens PD des Schieberegisters an den Ausgangssignalanschluss OUT des Schieberegisters; werden in der Ausschaltphase K Taktsignale, die den ersten Pegel beibehalten, an die Gate-Treiberschaltung geliefert, wobei die erste Steuerschaltung jedes Schieberegister die am ersten Steuersignalanschluss CKB des Schieberegisters empfangenen Taktsignale mit ersten Pegel an den Pull-down-Knoten PD des Schieberegisters liefert, wobei das Potential des Pull-down-Knotens PD bewirkt, dass die zweite Steuerschaltung des Schieberegisters das zweite Steuersignal mit dem ersten Pegel an den Ausgangssignalanschluss OUT des Schieberegisters liefert.
In einigen Ausführungsformen werden während der Anzeigephase sequentiell verschobene K Taktsignale an die Gate-Treiberschaltung geliefert, wobei jedes Schieberegister unter Steuerung des Potentials des jeweiligen Eingangssteueranschlusses STV basierend auf dem Eingangssignal und den empfangenen Taktsignale ein Gate-Treibersignal an seinem jeweiligen Ausgangsignalanschluss OUT ausgibt, wobei das (k+1)-te Taktsignal um die Einheitsabtastzeit relativ zu dem k-ten Taktsignal verschoben ist, wobei k eine ganze Zahl ist, 1 ≤ k ≤ K - 1, wobei die Einheitsabtastzeit die zum Abtasten einer Reihe von Pixeln benötigte Zeit darstellt.
Der Fachmann versteht, dass die oben beschriebenen Ausführungsformen beispielhaft sind und vom Fachmann verbessert werden können, und dass die in verschiedenen Ausführungsformen beschriebenen Strukturen auf beliebiger weise miteinander kombinieren können, sofern diese Kombination nicht zur strukturellen oder prinzipiellen Konflikte führen würde.
Nachdem die bevorzugten Ausführungsformen der vorliegenden Offenbarung detailliert beschrieben sind, können Fachleute auf dem Gebiet klar verstehen, dass verschiedene Änderungen und Abwandlungen vorgenommen werden können, ohne vom Umfang und Geist der beigefügten Ansprüche abzuweichen, und die vorliegende Offenbarung auch nicht auf die in der Beschreibung dargelegten beispielhaften Ausführungsformen beschränkt.

Claims

Schieberegister, umfassend: eine Eingangsschaltung, die mit einem Eingangssignalanschluss, einem Eingangssteueranschluss und einem Pull-up-Knoten des Schieberegisters verbunden ist und dazu konfiguriert ist, das Potential des Eingangssignalanschlusses in den Pull-up-Knoten unter der Steuerung eines Signals des Eingangssteueranschlusses einzugeben; eine Ausgangsschaltung, die mit dem Pull-up-Knoten, einem Taktsignalanschluss und einem Ausgangssignalanschluss verbunden ist und dazu konfiguriert ist, ein Signal eines Taktsignalanschlusses an den Ausgangssignalanschluss unter der Steuerung des Potentials des Pull-up-Knotens zu liefern; eine erste Steuerschaltung, die mit einem ersten Steuersignalanschluss, dem Pull-up-Knoten, einem Referenzsignalanschluss und einem Pull-down-Knoten des Schieberegisters verbunden ist und dazu konfiguriert ist, das Potential des ersten Steuersignalanschlusses an den Pull-Down-Knoten zu liefern und das Potential des Referenzsignalanschlusses an den Pull-Down-Knoten gemäß dem Potential des Pull-Up-Knotens zu liefern; und eine zweite Steuerschaltung, die mit dem Pull-down-Knoten, dem zweiten Steuersignalanschluss, dem Ausgangssignalanschluss und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Potentials des Pull-Down-Knotens und des Potentials des zweiten Steuersignalanschlusses, das Potential des Ausgangssignalanschlusses in der Anzeigephase herabzuziehen, und das Potential des Ausgangssignalanschlusses in der Ausschaltphase heraufzuziehen.
Schieberegister nach Anspruch 1, wobei die zweite Steuerschaltung umfasst: eine Pull-down-Teilschaltung, die mit dem Pull-down-Knoten, dem Ausgangssignalanschluss und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, das Potential des Referenzsignalanschlusses an den Ausgangssignalanschluss unter der Steuerung des Potentials des Pull-down-Knotens zu liefern; und eine untere elektronische Schaltung, die mit dem zweiten Steuersignalanschluss, dem Pull-down-Knoten, dem Ausgangssignalanschluss und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Signals des zweiten Steuersignalanschlusses, das Potential des zweiten Steuersignalanschlusses an den Ausgangssignalanschluss zu liefern, und das Potential des Referenzsignalanschlusses an den Pull-down-Knoten zu liefern.
Schieberegister nach Anspruch 2, wobei die untere elektronische Schaltung einen ersten Transistor und einen zweiten Transistor umfasst, wobei das Gate und die erste Elektrode des ersten Transistors mit dem zweiten Steuersignalanschluss verbunden sind, und die zweite Elektrode des ersten Transistors mit dem Ausgangssignalanschluss verbunden ist; und das Gate des zweiten Transistors mit dem zweiten Steuersignalanschluss verbunden ist, die erste Elektrode des zweiten Transistors mit dem Referenzsignalanschluss verbunden ist, und die zweite Elektrode des zweiten Transistors mit dem Pull-down-Knoten verbunden ist.
Schieberegister nach Anspruch 2, wobei die Pull-down-Teilschaltung einen dritten Transistor und einen ersten Kondensator umfasst, wobei das Gate des dritten Transistors mit dem Pull-down-Knoten verbunden ist, die erste Elektrode des dritten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des dritten Transistors mit dem Ausgangssignalanschluss verbunden ist; und ein erster Anschluss des ersten Kondensators mit dem Pull-down-Knoten verbunden ist, und ein zweiter Anschluss des ersten Kondensators mit dem Referenzsignalanschluss verbunden ist.
Schieberegister nach Anspruch 4, wobei die Pull-down-Teilschaltung ferner einen vierten Transistor umfasst, wobei das Gate des vierten Transistors mit dem Ausgangssignalanschluss verbunden ist, die erste Elektrode des vierten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des vierte Transistors mit dem Pull-Down-Knoten verbunden ist.
Schieberegister nach Anspruch 1, wobei die zweite Steuerschaltung einen fünften Transistor und einen zweiten Kondensator umfasst, wobei das Gate des fünften Transistors mit dem Pull-down-Knoten verbunden ist, die erste Elektrode des fünften Transistors mit dem zweiten Steuersignalanschluss verbunden ist und die zweite Elektrode des fünften Transistors mit dem Ausgangssignalanschluss verbunden ist; und ein erster Anschluss des zweiten Kondensators mit dem Pull-down-Knoten verbunden ist, und ein zweiter Anschluss des zweiten Kondensators mit dem Referenzsignalanschluss verbunden ist.
Schieberegister nach Anspruch 1, ferner umfassend: eine Rauschunterdrückungsschaltung, die mit dem Eingangssteueranschluss, dem Pull-down-Knoten und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Signals des Eingangssteueranschlusses das Potential des Referenzsignalanschlusses an den Pull-down-Knoten zu liefern.
Schieberegister nach Anspruch 7, wobei die Rauschunterdrückungsschaltung einen sechsten Transistor umfasst, wobei das Gate des sechsten Transistors mit dem Eingangssteueranschluss verbunden ist, die erste Elektrode des sechsten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des sechsten Transistors mit dem Pull-down-Knoten verbunden ist.
Schieberegister nach Anspruch 1, ferner umfassend: eine Rücksetzschaltung, die mit dem Rücksetzsteueranschluss, dem Rücksetzsignalanschluss und dem Pull-up-Knoten verbunden ist und dazu konfiguriert ist, unter der Steuerung des Signals des Rücksetzsteueranschlusses das Potential des Rücksetzsignalanschlusses an den Pull-up-Knoten zu liefern.
Schieberegister nach Anspruch 1, wobei die Pull-up-Knoten einen ersten Pull-up-Knoten, der mit der Eingangsschaltung verbunden ist, und einen zweiten Pull-up-Knoten, der mit der Ausgangsschaltung verbunden ist, umfassen, wobei die erste Steuerschaltung einen siebten Transistor, einen achten Transistor, einen neunten Transistoren und einem zehnten Transistor umfasst, wobei das Gate und die erste Elektrode des siebten Transistors mit dem ersten Steuersignalanschluss verbunden sind, und die zweite Elektrode des siebten Transistors mit dem Pull-down-Knoten verbunden ist; das Gate des achten Transistors mit dem Pull-down-Knoten verbunden ist, die erste Elektrode des achten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des achten Transistors mit dem ersten Pull-up-Knoten verbunden ist; das Gate des neunten Transistors mit dem ersten Pull-up-Knoten verbunden ist, die erste Elektrode des neunten Transistors mit dem Referenzsignalanschluss verbunden ist und die zweite Elektrode des neunten Transistors mit dem Pull-down-Knoten verbunden ist; und das Gate des zehnten Transistors mit dem Leistungssignalanschluss verbunden ist, die erste Elektrode des zehnten Transistors mit dem ersten Pull-up-Knoten verbunden ist und die zweite Elektrode des zehnten Transistors mit dem zweiten Pull-up-Knoten verbunden ist.
Schieberegister nach Anspruch 1, wobei die Eingangsschaltung einen elften Transistor umfasst, wobei das Gate des elften Transistors mit dem Eingangssteueranschluss verbunden ist, die erste Elektrode des elften Transistors mit dem Eingangssignalanschluss verbunden ist und die zweite Elektrode des elften Transistors mit dem Pull-up-Knoten verbunden ist.
Schieberegister nach Anspruch 1, wobei die Ausgangsschaltung einen zwölften Transistor und einen dritten Kondensator umfasst, wobei das Gate des zwölften Transistors mit dem Pull-up-Knoten verbunden ist, die erste Elektrode des zwölften Transistors mit dem Taktsignalanschluss verbunden ist und die zweite Elektrode des zwölften Transistors mit dem Ausgangssignalanschluss verbunden ist; und ein erster Anschluss des dritten Kondensators mit dem Pull-up-Knoten verbunden ist, und ein zweiter Anschluss des dritten Kondensators mit dem Ausgangssignalanschluss verbunden ist.
Schieberegister nach Anspruch 9, wobei die Rücksetzschaltung einen dreizehnten Transistor umfasst, wobei das Gate des dreizehnten Transistors mit dem Rücksetzsteueranschluss verbunden ist, die erste Elektrode des dreizehnten Transistors mit dem Rücksetzsignalanschluss verbunden ist und die zweite Elektrode des dreizehnten Transistors mit dem Pull-up-Knoten verbunden ist.
Schieberegister nach Anspruch 1, ferner umfassend eine Gesamtrücksetzschaltung, die mit dem Gesamtrücksetzsignalanschluss, dem Pull-up-Knoten und dem Referenzsignalanschluss verbunden ist und dazu konfiguriert ist, unter der Steuerung des Signals des Gesamtrücksetzsignalanschlusses das Potential des Referenzsignalanschlusses an den Pull-up-Knoten zu liefern.
Schieberegister nach Anspruch 14, wobei die Gesamtrücksetzschaltung einen vierzehnten Transistor umfasst, das Gate des vierzehnten Transistors mit dem Gesamtrücksetzsignalanschluss verbunden ist, und die erste Elektrode des vierzehnten Transistors mit dem Referenzsignalanschluss verbunden ist, die zweite Elektrode des vierzehnten Transistors mit dem Pull-up-Knoten verbunden ist.
Gate-Treiberschaltung, die N Stufen von kaskadierten Schieberegistern umfasst, von denen jede das Schieberegister nach einem der Ansprüche 1 bis 15 ist, wobei der Eingangssignalanschluss jedes Schieberegisters verbunden ist, um ein Eingangssignal zu empfangen, der Rücksetzsignalanschluss verbunden ist, um ein Rücksetzsignal zu empfangen, und der zweite Steuersignalanschluss verbunden ist, um ein zweites Steuersignal zu empfangen; der Eingangssteueranschluss des Schieberegisters der n-ten Stufe mit dem Ausgangssignalanschluss des Schieberegisters der (n-i)-ten Stufe verbunden ist, und der Rücksetzsteueranschluss des Schieberegisters der n-ten Stufe mit dem Ausgangssignalanschluss des Schieberegisters der (n+j)-ten Stufe verbunden ist; und die N Stufen von kaskadierten Schieberegistern in mindestens eine Gruppe unterteilt sind, und jede Gruppe K Stufen von kaskadierten Schieberegistern umfasst, und die Taktsignalanschlüsse der K Stufen von kaskadierten Schieberegistern jeweils verbunden sind, um K Taktsignale zu empfangen, die erste Steuersignalanschlüsse der K Stufen von kaskadierten Schieberegistern jeweils verbunden sind, um die K Taktsignale zu empfangen, wobei N, K, n, i und j alle ganze Zahlen sind, 1 ≤ n ≤ N, 1 < K ≢ N.
Gate-Treiberschaltung nach Anspruch 16, wobei, i = j = 4, K = 8, die K Taktsignale ein erstes Taktsignal, ein zweites Taktsignal, ein drittes Taktsignal, ein viertes Taktsignal, ein fünftes Taktsignal, ein sechstes Taktsignal, ein siebtes Taktsignal und ein achtes Taktsignal das umfassen, wobei in jeder Gruppe von Schieberegistern: der Taktsignalanschluss des Schieberegisters der ersten Stufe verbunden ist, um das erste Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der ersten Stufe verbunden ist, um das fünfte Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der zweiten Stufe verbunden ist, um das zweite Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der zweiten Stufe verbunden ist, um das sechste Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der dritten Stufe verbunden ist, um das dritte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der dritten Stufe verbunden ist, um das siebte Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der vierten Stufe verbunden ist, um das vierte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der vierten Stufe verbunden ist, um das achte Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der fünften Stufe verbunden ist, um das fünfte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der fünften Stufe verbunden ist, um das erste Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der sechsten Stufe verbunden ist, um das sechste Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der sechsten Stufe verbunden ist, um das zweite Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der siebten Stufe verbunden ist, um das siebte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der siebten Stufe verbunden ist, um das dritte Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der achten Stufe verbunden ist, um das achte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der achten Stufe verbunden ist, um das vierte Taktsignal zu empfangen.
Gate-Treiberschaltung nach Anspruch 16, wobei, i = j = 2, K = 4, die K Taktsignale ein erstes Taktsignal, ein zweites Taktsignal, ein drittes Taktsignal und ein viertes Taktsignal umfassen, wobei in jeder Gruppe von Schieberegistern: der Taktsignalanschluss des Schieberegisters der ersten Stufe verbunden ist, um das erste Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der ersten Stufe verbunden ist, um das dritte Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der zweiten Stufe verbunden ist, um das zweite Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der zweiten Stufe verbunden ist, um das vierte Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der dritten Stufe verbunden ist, um das dritte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der dritten Stufe verbunden ist, um das erste Taktsignal zu empfangen; der Taktsignalanschluss des Schieberegisters der vierten Stufe verbunden ist, um das vierte Taktsignal zu empfangen, und der erste Steuersignalanschluss des Schieberegisters der vierten Stufe verbunden ist, um das zweite Taktsignal zu empfangen.
Anzeigetafel, umfassend: eine Vielzahl von Subpixeln, die in einem Array angeordnet sind; und mindestens eine Gate-Treiberschaltung nach einem der Ansprüche 16 bis 18, wobei die N Stufen von Schieberegistern in der Gate-Treiberschaltung jeweils mit mehreren Reihen von Subpixeln in dem Array verbunden sind.
Anzeigetafel nach Anspruch 19, wobei die Anzeigetafel zwei der Gate-Treiberschaltungen umfasst und die zwei Gate-Treiberschaltungen entlang einer ersten Richtung jeweils auf beiden Seiten des Arrays von Subpixeln angeordnet sind, wobei die erste Richtung die Reihenrichtung des Arrays ist.
Anzeigetafel nach Anspruch 19, wobei die Anzeigetafel eine der Gate-Treiberschaltungen umfasst, wobei i = j = 2, K = 4, und wobei die Schieberegister der ungeraden Stufe und die Schieberegister der geraden Stufe in der Gate-Treiberschaltung entlang der ersten Richtung jeweils auf beiden Seiten des Arrays von Subpixeln angeordnet sind.
Anzeigetafel nach einem der Ansprüche 19 bis 21, wobei das Schieberegister eine Eingangsschaltung, eine erste Steuerschaltung, eine zweite Steuerschaltung und eine Ausgangsschaltung umfasst, wobei die Eingangsschaltung, die erste Steuerschaltung, die zweite Steuerschaltung und die Ausgangsschaltung entlang der ersten Richtung hintereinander in Reihe angeordnet sind und die Größe jeder der Eingangsschaltung, der ersten Steuerschaltung, der zweiten Steuerschaltung und der Ausgangsschaltung in der zweiten Richtung das 0,8-1,4-fache der Größe des Subpixels in der zweiten Richtung ist, wobei die erste Richtung die Reihenrichtung des Arrays ist, wobei die zweite Richtung senkrecht zur ersten Richtung ist.
Anzeigetafel nach einem der Ansprüche 19 bis 21, die ferner eine Multiplexschaltung umfasst, die mit M Spalten von Subpixeln in dem Array verbunden ist, und dazu konfiguriert ist, unter der Steuerung des ersten Auswahlsignals und des zweiten Auswahlsignals die empfangenen m Eingangsdatensignale in M Ausgangsdatensignale zu multiplexen und jeweils den M Spalten von Subpixeln zuzufühen, wobei m und M ganze Zahlen größer als 1 sind und wobei M ein ganzzahliges Vielfaches von m ist.
Treiberverfahren für die Gate-Treiberschaltung nach einem der Ansprüche 16 bis 18, das folgendes umfasst: in der Anzeigephase wird der Gate-Treiberschaltung ein Eingangssignal mit einem ersten Pegel bereitgestellt, und jedes Schieberegister gibt unter der Steuerung des Potentials des jeweiligen Eingangssteueranschlusses einen Gate-Treibersignal an einem jeweiligen Ausgangssignalanschluss basierend auf dem Eingangssignal aus; in der Ausschaltphase werden das zweite Steuersignal mit einem ersten Pegel und das Eingangssignal mit einem zweiten Pegels an die Gate-Treiberschaltung geliefert, und jedes Schieberegister liefert das zweite Steuersignal mit dem ersten Pegel an jeweiliges Ausgangssignalanschluss, und jedes Schieberegisters liefert das Eingangssignal mit dem zweiten Pegel an den jeweiligen Pull-up-Knoten unter der Steuerung des Potentials des jeweiligen Eingangssteueranschlusses.
Treiberverfahren nach Anspruch 24, wobei die zweite Steuerschaltung jedes Schieberegisters eine Pull-down-Teilschaltung und eine untere elektronische Schaltung umfasst, wobei in der Anzeigephase die Pull-down-Teilschaltung jedes Schieberegisters unter der Steuerung des Potentials des Pull-down-Knotens des Schieberegisters das Potential des Referenzsignalanschlusses des Schieberegisters an den Ausgangssignalanschluss des Schieberegisters liefert; und in der Ausschaltphase die untere elektronische Schaltung jedes Schieberegisters das zweite Steuersignal am zweiten Steuersignalanschluss des Schieberegisters mit dem ersten Pegel an den Ausgangssignalanschluss des Schieberegisters liefert und das Potential des Referenzsignalanschluss des Schieberegisters an den Pull-down-Knoten des Schieberegisters liefert.
Treiberverfahren nach Anspruch 24, wobei die zweite Steuerschaltung jedes Schieberegisters einen fünften Transistor und einen zweiten Kondensator umfasst, wobei in der Anzeigephase ein zweites Steuersignal mit einem zweiten Pegel an die Gate-Treiberschaltung geliefert wird, und die zweite Steuerschaltung jedes Schieberegisters unter der Steuerung des Potentials des Pull-down-Knotens des Schieberegisters das zweite Steuersignal mit dem zweiten Pegel an den Ausgangssignalanschluss des Schieberegisters liefert; in der Ausschaltphase K Taktsignale, die den ersten Pegel beibehalten, an die Gate-Treiberschaltung geliefert werden, und die erste Steuerschaltung jedes Schieberegisters das am ersten Steuersignalanschluss des Schieberegisters empfangene Taktsignal mit dem ersten Pegel an den Pull-down-Knoten des Schieberegisters liefert, und das Potential des Pull-down-Knotens bewirkt, dass die zweite Steuerschaltung des Schieberegisters das zweite Steuersignal mit dem ersten Pegel an den Ausgangssignalanschluss des Schieberegisters liefert.
Treiberverfahren nach Anspruch 24, wobei in der Anzeigephase K sequentiell verschobene K Taktsignale an die Gate-Treiberschaltung geliefert werden, und jedes Schieberegister unter der Steuerung des Potentials des jeweiligen Eingangssteueranschlusses Gate-Treibersignale basierend auf dem Eingangssignal und dem empfangenen Taktsignal an jeweiligen Ausgangssignalanschlüssen ausgibt, wobei das (k+1)-te Taktsignal um die Einheitsabtastzeit relativ zu dem k-ten Taktsignal verschoben ist, wobei k eine ganze Zahl ist, 1 ≤ k ≤ K-1, und die Einheitsabtastzeit die Zeit ist, die die Gate-Treiberschaltung benötigt, um eine Reihe von Pixeln abzutasten.
Treiberverfahren nach Anspruch 27, wobei in der Gate-Treiberschaltung i = j = 4 und K = 8 ist, und die K Taktsignale in der Anzeigephase periodische Signale mit einem Tastverhältnis von 25% und einer Impulsbreite vom 2-fache der Einheitsabtastzeit sind.
Treiberverfahren nach Anspruch 27, wobei in der Gate-Treiberschaltung i = j = 2 und K = 4 ist, und die KTaktsignale in der Anzeigephase periodische Signale mit einem Tastverhältnis von 50% und einer Impulsbreite vom 2-fache der Einheitsabtastzeit sind.
Treiberverfahren nach Anspruch 27, wobei in der Gate-Treiberschaltung i = j = 4 und K = 8 ist, und die KTaktsignale in der Anzeigephase periodische Signale mit einem Tastverhältnis von 12,5% und einer Impulsbreite von einer Einheitsabtastzeit sind.
Treiberverfahren nach Anspruch 27, wobei in der Gate-Treiberschaltung i = j = 2 und K = 4 ist, und die KTaktsignale in der Anzeigephase periodische Signale mit einem Tastverhältnis von 25% und einer Impulsbreite von einer Einheitsabtastzeit sind.