DE112018006053T5 - Flip-chip-integration auf qubit-chips - Google Patents

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Abstract

Eine Quantenbit(Qubit)-Flip-Chip-Baugruppe wird gebildet, wenn ein Qubit auf einem ersten Chip gebildet wird und ein optisch durchlässiger Weg auf einem zweiten Chip gebildet wird. Die beiden Chips werden unter Verwendung von Lothöckern gebondet. Der optisch durchlässige Weg sorgt für einen optischen Zugang zu dem Qubit auf dem ersten Chip.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft die Chip-Herstellung und insbesondere Herstellungen von Chips zur Verwendung bei der Quantenberechnung.
  • HINTERGRUND
  • Technologien integrierter Schaltungen umfassen dreidimensionale integrierte Schaltungen. Eine Art einer dreidimensionalen integrierten Schaltung kann zwei oder mehr Schichten aktiver elektronischer Komponenten umfassen, die vertikal gestapelt und mit Durchkontaktierungen durch ein Substrat und Lothöcker elektrisch verbunden sind. Die dreidimensionale integrierte Schaltung kann zahlreiche Vorteile bieten, wie z.B. eine erhöhte Packungsdichte, eine kleinere Standfläche und eine verbesserte Bandbreite aufgrund der kurzen Verbindungslängen, die durch die Verwendung von Durchkontaktierungen durch Silicium ermöglicht werden. Die oben beschriebene dreidimensionale integrierte Schaltung kann durch zahlreiche bekannte Verfahren hergestellt werden. Einige dreidimensionale integrierte Schaltungen können einen Silicium-Interposer umfassen, welcher verwendet werden kann, um ein Schaltungssystem zwischen einem Träger und einem oder mehreren oberen Chips umzuleiten.
  • Bei der Quantenberechnung werden Rechensysteme verwendet, um quantenmechanische Phänomene zu manipulieren, wie z.B. Überlagerung und Verschränkung, um eine Informationsverarbeitung zu bewirken. Ein klassischer Computer, bei dem eine Von-Neumann-Architektur angewendet wird, verarbeitet Binärdaten, die als 1 oder 0 dargestellt sind. Bei der Quantenberechnung kann ein Quantenbit (oder „Qubit“) einen Zustand 0, 1 oder eine Überlagerung von Zuständen aufweisen.
  • KURZDARSTELLUNG
  • Ausführungsformen der vorliegenden Offenbarung können auf ein Verfahren zum Bilden einer Quantenbit(Qubit)-Flip-Chip-Baugruppe gerichtet sein. Auf einem ersten Chip kann ein Qubit gebildet werden und auf einem zweiten Chip kann ein optisch durchlässiger Weg gebildet werden. Der erste Chip und der zweite Chip können verbunden werden.
  • Der optisch durchlässige Weg kann oberhalb des Qubit angeordnet sein.
  • Ausführungsformen der vorliegenden Offenbarung können auf eine Flip-Chip-Vorrichtung mit einem ersten und einem zweiten Chip gerichtet sein. Der erste Chip kann ein Qubit enthalten und der zweite Chip kann mit Lothöckern mit dem ersten Chip verbunden sein. Der zweite Chip kann einen optisch durchlässigen Weg aufweisen, um einen optischen Zugang zu dem Qubit auf dem ersten Chip zu ermöglichen.
  • Die obige Kurzdarstellung soll nicht jede dargestellte Ausführungsform oder jede Realisierung der vorliegenden Offenbarung beschreiben.
  • Ausführungsformen der vorliegenden Offenbarung können auf ein Verfahren zum Bilden einer Quantenbit(Qubit)-Flip-Chip-Baugruppe gerichtet sein. Das Verfahren kann Bilden eines Qubit auf einem ersten Chip umfassen. Anschließend kann auf dem zweiten Chip ein optisch durchlässiger Weg gebildet werden. Der erste und der zweite Chip können verbunden werden, um den optisch durchlässigen Weg oberhalb des Qubit anzuordnen.
  • Ausführungsformen der vorliegenden Offenbarung können auf eine Flip-Chip-Vorrichtung gerichtet sein, welche einen ersten Chip mit Quantenbits (Qubits) und einen zweiten Chip aufweist. Der zweite Chip kann mit Lothöckern mit dem ersten Chip verbunden sein. Ein optisch durchlässiger Weg in dem zweiten Chip kann für einen optischen Zugang zu dem Qubit auf dem ersten Chip sorgen.
  • Figurenliste
  • Die in der vorliegenden Anmeldung enthaltenen Zeichnungen sind in die Beschreibung einbezogen und bilden einen Teil derselben. Sie veranschaulichen Ausführungsformen der vorliegenden Offenbarung und dienen zusammen mit der Beschreibung dazu, die Grundsätze der Offenbarung zu erläutern. Die Zeichnungen veranschaulichen lediglich bestimmte Ausführungsformen und beschränken die Offenbarung nicht.
    • 1 zeigt ein Qubit, welches einen Josephson-Übergang und einen Kondensator, die parallel verbunden sind, gemäß Ausführungsformen der vorliegenden Erfindung enthält.
    • 2 zeigt eine Draufsicht auf ein Substrat zur Herstellung eines Josephson-Übergangs gemäß Ausführungsformen der vorliegenden Erfindung.
    • 3 zeigt eine Draufsicht auf ein beispielhaftes Qubit, welches ein Laser-Tempern durchläuft, gemäß Ausführungsformen der vorliegenden Erfindung.
    • 4 zeigt ein beispielhaftes Schaubild einer Draufsicht auf eine Chip-Baugruppe gemäß Ausführungsformen der vorliegenden Erfindung.
    • 5 zeigt ein beispielhaftes Schaubild einer Draufsicht auf eine Flip-Chip-Baugruppe nach dem Bilden eines Durchgangslochs gemäß Ausführungsformen der vorliegenden Erfindung.
    • 6 zeigt eine Querschnittsansicht einer Flip-Chip-Baugruppe, die modifiziert worden ist, um eine Qubit-Behandlung zu ermöglichen, gemäß Ausführungsformen der vorliegenden Erfindung.
    • 7 zeigt eine Querschnittsansicht einer Flip-Chip-Baugruppe mit einem Qubit, welches ein Laser-Tempern durchläuft, gemäß Ausführungsformen der vorliegenden Erfindung.
    • 8A bis 8F zeigen Schaubilder eines Verfahrens zum Ätzen eines Durchgangslochs in einem ersten Chip einer Flip-Chip-Baugruppe gemäß Ausführungsformen der vorliegenden Erfindung.
    • 9A bis 9F zeigen Schaubilder eines Verfahrens zum Ätzen eines Durchgangslochs in einem oberen Chip einer Flip-Chip-Baugruppe unter Anwendung einer Technik eines tiefen reaktiven Ionenätzens gemäß Ausführungsformen der vorliegenden Erfindung.
    • 10 zeigt einen Ablaufplan eines beispielhaften Verfahrens 1100 zum Bilden einer Qubit-Flip-Chip-Baugruppe gemäß Ausführungsformen der vorliegenden Erfindung.
  • Obwohl die Erfindung für verschiedene Modifikationen und alternative Formen offen ist, sind spezielle Eigenschaften davon beispielhaft in den Zeichnungen dargestellt worden und werden noch detailliert beschrieben. Es versteht sich jedoch, dass die Erfindung nicht auf die speziellen beschriebenen Ausführungsformen beschränkt werden soll. Es sollen im Gegenteil alle Modifikationen, Äquivalente und Alternativen abgedeckt sein, die unter den Umfang der Erfindung fallen.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden hierin beispielhafte Ausführungsformen vollständiger unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in welchen die beispielhaften Ausführungsformen dargestellt sind. Die vorliegende Offenbarung kann jedoch in vielen verschiedenen Formen verkörpert sein und sollte nicht als auf die beispielhaften Ausführungsformen beschränkt ausgelegt werden, die hierin ausgeführt werden. Stattdessen werden diese beispielhaften Ausführungsformen so vorgestellt, dass die vorliegende Offenbarung gründlich und vollständig ist und dem Fachmann den Umfang der vorliegenden Offenbarung übermittelt. In der Beschreibung können Einzelheiten wohlbekannter Merkmale und Techniken weggelassen sein, um die Übersichtlichkeit der dargestellten Ausführungsformen zu bewahren.
  • Zum Zweck der Beschreibung sollen sich hierin im Folgenden die Begriffe „obere“, „untere“, „rechts“, „links“, „vertikal“, „horizontal“ und Ableitungen davon auf die offenbarten Strukturen und Verfahren beziehen, wie sie in den Zeichnungen orientiert sind. Begriffe wie „oberhalb“, „über ... liegend“, „oben auf“ „auf“, „positioniert auf“ oder „oben auf ... positioniert“ bedeuten, dass ein erstes Element, z.B. eine erste Struktur, auf einem zweiten Element, z.B. einer zweiten Struktur, vorliegt, wobei Zwischenelemente, z.B. eine Grenzflächenstruktur, zwischen dem ersten Element und dem zweiten Element angeordnet sein können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element, z.B. eine erste Struktur, und ein zweites Element, z.B. eine zweite Struktur, ohne dazwischen angeordnete leitende, isolierende oder Halbleiter-Schichten an der Grenzfläche der beiden Elemente verbunden sind. Die Begriffe im Wesentlichen oder weitgehend ähnlich beziehen sich auf Fälle, bei denen der Unterschied in der Länge, der Höhe oder der Orientierung keinen praktischen Unterschied zwischen der genauen Angabe (z.B. dem Ausdruck ohne den weitgehend ähnlichen Begriff) und den weitgehend ähnlichen Variationen vermittelt. In einer Ausführungsform bezeichnet wesentlich (und seine Ableitungen) einen Unterschied um eine allgemein akzeptierte Konstruktions- oder Herstellungstoleranz für ähnliche Einheiten bis zu einer Abweichung von beispielsweise 10 % eines Werts oder 10° eines Winkels.
  • Um die Übersichtlichkeit der Darstellung der Ausführungsformen der vorliegenden Erfindung zu bewahren, werden in der folgenden detaillierten Beschreibung einige Verarbeitungsschritte oder Operationen, die auf dem Fachgebiet bekannt sind, möglicherweise miteinander kombiniert dargestellt und veranschaulicht und in einigen Fällen nicht detailliert beschrieben. In anderen Fällen sind möglicherweise einige Verarbeitungsschritte oder Operationen, die auf dem Fachgebiet bekannt sind, überhaupt nicht beschrieben. Es versteht sich, dass sich die folgende Beschreibung stattdessen auf die unterscheidbaren Merkmale oder Elemente verschiedener Ausführungsformen der vorliegenden Erfindung konzentriert.
  • Gemäß Ausführungsformen kann bei der Quantenberechnung statt einer herkömmlichen integrierten Schaltung eine Qubit-Schaltung verwendet werden. In Qubit-Schaltungen kann es nützlich sein, die Frequenz eines bestimmten Qubit nach der Herstellung oder nach einer Operation zu ändern. In Ausführungsformen, wie hierin beschrieben, kann eine Frequenzeinstellung durch fokussiertes Tempern erfolgen, zum Beispiel unter Verwendung eines Laserstrahls oder eines fokussierten lonenstrahls. Aus verschiedenen Gründen kann das fokussierte Tempern (d.h. die Einstellung der Frequenz des Qubit) durchgeführt werden, nachdem ein Chip hergestellt ist, der das Qubit enthält. Die hergestellte Struktur kann ein Flip-Chip sein, welcher zwei oder mehr Chips aufweisen kann, die aufeinander gestapelt sind, und kann zum Beispiel durch Lothöcker elektrisch verbunden sein. Der Flip-Chip kann einen oberen Chip und einen unteren Chip enthalten. Der untere Chip kann ein oder mehrere Qubits enthalten und kann als ein Qubit-Chip bezeichnet werden und der obere Chip kann die Eingabe/Ausgabe-Schaltungen enthalten und als ein E/A-Chip bezeichnet werden.
  • Bei einem Flip-Chip, der mit dem E/A-Chip oben und dem Qubit-Chip unten ausgestaltet ist, kann das Qubit für ein fokussiertes Laser-Tempern unzugänglich bleiben. Daher kann ein Fenster oder ein anderer optisch durchlässiger Weg oder können andere optisch durchlässige Wege in dem oberen Chip den Zugang zu dem Qubit für eine Frequenzeinstellung durch fokussiertes Tempern ermöglichen. Der optisch durchlässige Weg ist eine Öffnung oder eine Wegstrecke, durch welche Licht eines beliebigen Spektrums (z.B. Infrarot, sichtbares Licht, Ultraviolett) durchgelassen werden kann. Gemäß Ausführungsformen der vorliegenden Erfindung kann der obere Chip auf verschiedene hierin beschriebene Weisen entworfen werden, um für einen optischen Zugang zu einem Qubit in dem unteren Chip zu sorgen.
  • Die Qubit-Flip-Chip-Baugruppe kann durch Befestigen eines Chips, der einen E/A-Chip umfasst, an einem Qubit-Chip hergestellt werden, der ein oder mehrere Qubits umfasst. Der E/A-Chip und der Qubit-Chip können unter Verwendung einer Mehrzahl von Lothöckern aneinander befestigt werden. In dem E/A-Chip kann ein optisch durchlässiger Weg, wie hierin beschrieben, erzeugt werden. Dieser Weg kann über eine Vielfalt von Techniken erzeugt werden, die hierin beschrieben werden. Der Weg kann derart erzeugt werden, dass er mit einem entsprechenden Qubit in Ausrichtung steht, wodurch ein optischer Zugang zu dem entsprechenden Qubit bereitgestellt wird. Der Weg kann eine Öffnung mit einem Durchmesser aufweisen, der groß genug ist, um einen für eine Behandlung des Qubit (z.B. Laser-Tempern zur Frequenzeinstellung, Sputtern, lonenätzen oder eine andere Behandlung) ausreichenden Zugang zu dem Qubit zu ermöglichen. In Ausführungsformen kann ein optisch transparentes Substrat in dem Qubit-Chip eine Behandlung des Qubit von der Rückseite der Chip-Baugruppe ermöglichen. In Ausführungsformen ist das transparente Substrat Magnesiumoxid (MgO).
  • Beim Erzeugen von Quantenberechnungssystemen werden Multi-Qubit-Chips eingesetzt. Jedoch trägt jedes zusätzliche Qubit, das zu einem Chip hinzugefügt wird, zur Entwurfskomplexität des Chips bei, da ein Qubit Quantenwechselwirkungen mit anderen in der Nähe befindlichen Qubits aufweisen kann, basierend auf ihrer Resonanzfrequenz. Ein derartiges Verhalten bildet eine Ausfallart, die als „Frequenzkollision“ bekannt ist. Frequenzkollisionen können durch Modellieren des quantenmechanischen Systems vorhergesagt werden. Ein nicht-beschränkendes Beispiel einer Frequenzkollision tritt auf, wenn die Resonanzfrequenzen zweier in der Nähe befindlicher Qubits ähnlich sind (wenn z.B. die Frequenz eines Qubit die gleiche ist wie die Frequenz eines anderen Qubit). Um eine hohe Leistungsfähigkeit zu erreichen, ist es wünschenswert, die Frequenz jedes Qubit sehr genau einstellen zu können. Herkömmlicherweise sind anpassbare Magnetfelder verwendet worden, um die Frequenz von Qubits zu verschieben, aber durch die notwendigen Einstellungsschaltungen wird gewöhnlich Rauschen eingeführt und in einem Multi-Qubit-System eine zusätzliche Komplexität hinzugefügt.
  • In beispielhaften Ausführungsformen der vorliegenden Erfindung umfasst das Qubit die folgenden Eigenschaften: während einer Messung wird das Qubit in einen von zwei unterschiedlichen Zuständen (| A〉 oder | B〉) projiziert. Ein Auslesen erfolgt, während die beiden Zustände |A〉 und |B〉 stabil sind, anschließend verliert das Qubit die Kohärenz. Der Auslese-Resonator erhält eine Resonanzfrequenz, die auf dem Zustand des projizierten Qubit basiert.
  • Der projizierte Zustand des Qubit kann auf Grundlage der Frequenz des Auslese-Resonators abgeleitet werden, welche auf Grundlage des Reflexions- oder des Transmissionskoeffizienten des Auslese-Resonators bestimmt werden kann. Dies kann durch verschiedene Techniken erreicht werden. In einer beispielhaften Technik wird ein Mikrowellensignal an den Eingang der Schaltung angelegt und wird auf eine Frequenz eingestellt, die ungefähr die gleiche ist wie die Resonanzfrequenz eines der quasistabilen Zustände nach der Messung gemäß einer beispielhaften Ausführungsform. Wenn das Qubit in den gemessenen Zustand projiziert wird, wird das angelegte Mikrowellensignal entweder zum Ausgang übertragen oder es wird von dem Auslese-Resonator reflektiert, was von der Kopplung des Qubit mit den Übertragungsleitungen abhängt. Deswegen nimmt das Mikrowellensignal in Abhängigkeit vom Zustand des Qubit eine spezielle Größe und Phase an. Die Bestimmung des Zustands des Qubit aus diesem Signal kann auf vielerlei Wegen erfolgen, zum Beispiel unter Verwendung von IQ-Mischern, Schwellenwertdetektoren usw. Verschiedene andere Verfahren zum Messen der Frequenz oder des Zustands können ebenso angewendet werden.
  • In einigen Fällen können zusätzliche Verstärker erforderlich sein, wie z.B. SQUID-Verstärker oder HEMT-Verstärker, ebenso wie Raumtemperatur-Mikrowellenelektronik, wie z.B. IQ-Mischer usw.
  • Nun Bezug nehmend auf 1, ist dort ein Qubit 300 gemäß Ausführungsformen der vorliegenden Erfindung dargestellt. In einigen Ausführungsformen enthält das Qubit 300 einen Josephson-Übergang 302 und einen Kondensator 304, die parallel geschaltet sind, wie in 1 dargestellt. Die parallele Anordnung des Josephson-Übergangs 302 und des Kondensators 304 ist durch einen Kopplungskondensator 310 kapazitiv mit der Struktur 306 gekoppelt sowie durch einen Kopplungskondensator 320 kapazitiv mit Masse gekoppelt. Obwohl nur eine einzige Struktur dargestellt ist, die kapazitiv mit dem Josephson-Übergang 302 und dem Kondensator 304 gekoppelt ist, können mehrere Strukturen an der dargestellten parallelen Anordnung des Josephson-Übergangs 302 und des Kondensators 304 befestigt sein. Beispielsweise können eine Auslesestruktur und Verbindungen zu anderen Qubit-Strukturen jeweils kapazitiv mit der parallelen Anordnung des Josephson-Übergangs 302 und des Kondensators 304 verbunden werden. Zusätzlich können, obwohl das Qubit 300 so abgebildet ist, dass der Kopplungskondensator 310 und der Kopplungskondensator 320 verwendet werden, andere Verfahren zum elektrischen Verbinden des Qubit angewendet werden. Gemäß einer beispielhaften Ausführungsform liegt der Kondensator 304 im Bereich von 0,1 Femtofarad (fF) bis 200 Femtofarad (fF). Gemäß einer beispielhaften Ausführungsform weist der Josephson-Übergang 302 eine effektive kritische Stromstärke im Bereich von ungefähr 10 Nanoampere bis 100 Nanoampere auf. Die kritische Stromstärke bezieht sich auf den Gesamtwiderstand des Josephson-Übergangs vor Erreichen eines supraleitenden Zustands, wie durch die Ambegaokar-Baratoff-Relation vorhergesagt. Insbesondere sagt die Relation vorher, dass der Widerstand des Josephson-Übergangs vor Erreichen des supraleitenden Zustands umgekehrt proportional zu der kritischen Stromstärke nach Erreichen des supraleitenden Zustands ist. Ferner ist diese kritische Stromstärke auch umgekehrt proportional zu der Induktivität des Josephson-Übergangs.
  • Als ein Ergebnis liegen die Resonanzfrequenzen des Qubit ungefähr in einem Bereich von einigen hundert MHz bis zu etwa 20 GHz. Der Kopplungskondensator 310 des Qubit kann für ein Auslesen mit hoher Genauigkeit (High Fidelity) konstruiert werden. Das in dieser beispielhaften Ausführungsform beschriebene Qubit ist auch als ein Einzelübergangs-Transmon-Qubit bekannt. Ein solches Qubit ist einer Einstellung unter Verwendung eines Magnetfelds nicht zugänglich und seine Resonanzfrequenz ist deswegen durch die Parameter des Kondensators und des Übergangs zur Zeit der Herstellung festgelegt. In anderen Ausführungsformen kann ein Qubit einer anderen Art (z.B. ein Phasen-Qubit, ein Ladungs-Qubit) verwendet werden. In anderen Ausführungsformen kann der einzelne Josephson-Übergang 302, der in 1 abgebildet ist, durch zwei oder mehr Josephson-Übergänge ersetzt werden, die als in Reihe oder parallel geschaltete Schaltungselemente angeordnet sind.
  • Nun Bezug nehmend auf 2, ist dort ein beispielhaftes Layout einer Ausführungsform des kapazitiv gekoppelten Qubit, das in 1 abgebildet ist, nach der Herstellung auf einem Substrat 400 gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht. Die Herstellung des Josephson-Übergangs 402 kann zum Beispiel durch (1) subtraktives Strukturieren eines dreischichtigen (Supraleiter-Isolator-Supraleiter) Materialstapels oder (2) die Dolan-Brücken-Technik fortgesetzt werden. Die Dolan-Brücken-Technik wird hierin als ein veranschaulichendes Beispiel beschrieben. Bei dieser Technik wird der Josephson-Übergang 402 zwischen kapazitiven Platten 404 strukturiert, welche über einen Kondensator 410 kapazitiv mit einer Leitung 406 gekoppelt sein können und über einen Kondensator 420 kapazitiv mit einer Masseleitung 408 gekoppelt sein können, die sich alle auf dem Substrat 400 befinden. Obwohl nur eine einzige Leitung 406 abgebildet ist, können mehrere Leitungen kommunikativ mit den kapazitiven Platten 404 gekoppelt sein, wodurch das Qubit 400 mit einer Mehrzahl von Strukturen kapazitiv verbunden ist.
  • In der beispielhaften Ausführungsform, die in 2 abgebildet ist, kann es sich bei dem Substrat 400, auf welchem die Qubit-Schaltung ausgebildet ist, um Acht-Inch-Silicium-Wafer mit hohem spezifischen Widerstand (Innenwiderstand) handeln. Eine Bischicht von Resist wird durch Schleuderbeschichten auf die Wafer aufgebracht, z.B. eine Copolymerschicht von Methylmethacrylat (MMA) und eine sich anschließende dünnere Schicht von Polymethylmethacrylat (PMMA). Durch Elektronenstrahllithographie wird eine Struktur für den Josephson-Übergang 402 in den Resist geschrieben. Diesem Schritt folgt ein Entwickeln in einer MIBK:IPA-Lösung (Methylisobutylketon (MIBK), Isopropylalkohol (IPA), 1:3) für etwa eine Minute, wodurch Bereiche des Resists entfernt werden, die dem Elektronenstrahl ausgesetzt waren. Die MMA-Schicht ist empfindlicher für den Elektronenstrahl, wodurch Bereiche von hinterschnittenem PMMA erzeugt werden. Daher kann eine überhängende Brücke aus dem PMMA, auch als eine Dolan-Brücke bezeichnet, hergestellt werden, unter der sich kein MMA befindet. Die Probe wird in einem Elektronenstrahlverdampfer angeordnet, wo AI in zwei Winkeln aufgedampft wird, mit Oxidation (in einer Ar/O2-Atmosphäre) zwischen AI-Verdampfungen. Der Übergang wird in dem Überlappungsbereich gebildet. Der verbleibende Resist und unerwünschtes Metall werden entfernt, indem die Probe in Aceton gegeben wird. Mit dieser Abhebetechnik können Übergangsbereiche hergestellt werden, die von 0,01 µm2 bis 1 µm2 reichen. Um andere Einheiten herzustellen, kann dieses grundsätzliche Fabrikationsverfahren mit anderen zusätzlichen Fabrikationsschritten angewendet werden, wie z.B. PECVD, optische Lithographie und RIE. In beispielhaften Ausführungsformen wird der Josephson-Übergang 402 unter Verwendung von Aluminium als eine Ausgangsverbindung auf einem Silicium(Si)-Substrat hergestellt, um eine AI/AIOx/AI-Struktur zu bilden. In einer beispielhaften Ausführungsform wird das Substrat 400 so gewählt, dass die dielektrische Verlustzahl bei niedrigen Temperaturen verringert wird. Das Substrat 400 kann auch so gewählt werden, dass es ein Material ist, welches selektiv zu dem supraleitenden und dielektrischen Material geätzt werden kann, das für den Josephson-Übergang 402 zu verwenden ist. Beispielsweise können Si-Wafer mit hohem spezifischem Widerstand eingesetzt werden.
  • In der beispielhaften Ausführungsform, die in 2 abgebildet ist, können kapazitive Platten 404 supraleitende Materialien aufweisen, wie zum Beispiel Nb, NbN, NbCN, NbTiN und Pb. In einer beispielhaften Ausführungsform können die kapazitiven Platten 404 etwa 1 Mikrometer bis 100 Mikrometer auseinander liegen. In einer beispielhaften Ausführungsform können die kapazitiven Platten 404 eine Breite von etwa 5 Mikrometer bis etwa 500 Mikrometer, eine Länge von etwa 1 Mikrometer bis etwa 200 Mikrometer und eine Höhe von etwa 10 Nanometer bis etwa 500 Nanometer von der Oberfläche des Substrats 400 aufweisen.
  • Als ein Ergebnis des Herstellungsverfahrens können die gebildeten Qubit-Strukturen weitgehend ähnliche Abmessungen (z.B. Größe und Form der kapazitiven Platten und des Josephson-Übergangs) zueinander aufweisen. Jedoch können die Fabrikationsbedingungen während der Bildung des Josephson-Übergangs 402 dadurch zu einer Variation des resultierenden Widerstands des Josephson-Übergangs 402 führen, dass Verfahrensparameter im Nanometer-Maßstab ungesteuert sind. Für Josephson-Übergänge, die in Einzelübergangs-Transmon-Qubits verwendet werden, kann diese Variation des Widerstands ± 2 % betragen. Durch eine Variation des Übergangswiderstands wird eine entsprechende Variation der Qubit-Frequenz eingeführt. Beispielsweise führt eine Variation der Übergangswiderstände von ± 2 % in einem Einzelübergangs-Transmon-Qubit zu einer Variation der Frequenzen der Qubits von ± 1 %. Gemäß 3 kann ein Tempern durchgeführt werden, um den Widerstand der Josephson-Übergänge 402 anzupassen, um sich dem ursprünglich gewünschten Widerstand anzugleichen, um die Wahrscheinlichkeit einer Frequenzkollision mit einem anderen Qubit zu verringern.
  • Bezug nehmend auf 3, kann das Qubit 500 getempert werden, um den Widerstand des Josephson-Übergangs 402 anzupassen, um die Frequenz des Qubit anzupassen. Das Tempern des Josephson-Übergangs 402 kann Erwärmen des Josephson-Übergangs 402 umfassen, um zu ermöglichen, dass eine physikalische Änderung innerhalb des Josephson-Übergangs 402 auftritt, die zu einer Änderung des Widerstands führt. Beim Tempern des Josephson-Übergangs 402 kann das Tempern unterhalb eines Dosierungsschwellenwerts zu einem Anstieg des Widerstands des Josephson-Übergangs 402 führen, während ein Tempern oberhalb dieses Schwellenwerts den Widerstand des Josephson-Übergangs 402 verringern kann. In einer Ausführungsform kann das Tempern des Josephson-Übergangs 402 durch Laser-Tempern über eine Wärmequelle 520 erfolgen, welche eine auf den Josephson-Übergang 402 lokalisierte Erwärmung ermöglichen kann. In einer beispielhaften Ausführungsform kann das Laser-Tempern unter Verwendung einer gedoppelten Nd:YAG-Quelle durchgeführt werden, welche einen Laser mit einer Wellenlänge von 532 nm emittiert. Es können jedoch verschiedene andere Lichtwellenlängen verwendet oder getestet werden, um einen optimalen Weg zum Verschieben der Frequenz des Qubit zu bestimmen. In der beispielhaften Ausführungsform kann ein Dosierungsschwellenwert etwa 1,4 W für 10 Sekunden betragen. Somit würde in der beispielhaften Ausführungsform ein Tempern des Josephson-Übergangs 402 mit Dosierungen von weniger als 1,4 W für 10 Sekunden zu einem Anstieg des Widerstands führen, während ein Tempern mit Dosierungen von mehr als 1,4 W für 10 Sekunden zu einer Abnahme des Widerstands führen würde. Auf Grundlage von Verfahren der Ausführungsform können Leistung, Lichtfrequenz und Dauer des Temperns getestet werden, um die richtige Frequenzverschiebung für eine gegebene Gruppe von Bedingungen zu bestimmen, und angepasst werden, um diese Frequenzverschiebung zu erreichen.
  • 4 zeigt ein beispielhaftes Schaubild einer Draufsicht auf eine Chip-Baugruppe gemäß Ausführungsformen. Der obere Chip 502 kann eine Ausrichtungsmarkierung 504 aufweisen. 5 zeigt ein beispielhaftes Schaubild einer Draufsicht auf eine Flip-Chip-Baugruppe 500 nach dem Bilden eines Durchgangslochs 506. In Ausführungsformen kann die Flip-Chip-Baugruppe 500 in 4 und in 5 eine Draufsicht auf die gleiche Chip-Baugruppe sein, bevor und nachdem ein optisch durchlässiger Weg (z.B. ein Durchgangsloch) gebohrt worden ist, z.B. unter Verwendung eines Hochleistungs-Laserstrahls. In ähnlicher Weise kann der Chip 502 in 4 und 5 den oberen Chip (d.h. den einzigen Chip, der in der Draufsicht sichtbar ist), welcher der E/A-Chip der Chip-Baugruppe ist, repräsentieren, bevor bzw. nachdem das Durchgangsloch gebohrt worden ist.
  • In Ausführungsformen kann der obere Chip 502 aus Silicium hergestellt sein. Wie hierin beschrieben, könnte der obere oder E/A-Chip auch aus einem transparenten Material hergestellt sein, zum Beispiel aus Saphir, wodurch das Erfordernis für das in dem Chip 502 vorhandene Durchgangsloch entfällt. Ein Material ist transparent, wenn es ermöglicht, dass ausreichend Licht durch das Material hindurch gelangt, um eine gewünschte Behandlung (z.B. Laser-Tempern) durchzuführen. In Ausführungsformen kann eine Ausrichtungsmarkierung 504 auf dem Silicium-Chip 502 hergestellt werden. Die Markierung kann als ein Werkzeug zum Anzeigen der richtigen Lokalisierung und Position für das Laser-Bohren dienen. Die Ausrichtungsmarkierung 504 der 4 kann die gleiche Ausrichtungsmarkierung wie 504 der 5 nach dem Bilden des Durchgangslochs 506 sein. In Ausführungsformen weist die Bildung des Durchgangslochs 506 Entfernen eines Teils des Materials von dem Chip auf, was zu einem Loch durch den Chip hindurch führt. In einer beispielhaften Ausführungsform kann das Durchgangsloch durch Laser-Bohren, mechanisches Bohren oder chemisches Ätzen (wie in 8A bis 8F und 9A bis 9F beschrieben) gebildet werden. Wie bei 5 veranschaulicht, kann ein Teil der Ausrichtungsmarkierung 504 nach dem Erzeugen des Durchgangslochs 506 zurückbleiben. In Ausführungsformen kann das Durchgangsloch einen Durchmesser von bis zu 100 Mikrometern aufweisen. In Ausführungsformen kann das Durchgangsloch einen Durchmesser aufweisen, der groß genug ist, um einen weiteren Zugang zu einem oder mehreren Qubits auf dem Qubit-Chip der Flip-Chip-Baugruppe 500 oder eine Behandlung dieser zu ermöglichen.
  • 6 zeigt eine Querschnittsansicht einer Flip-Chip-Baugruppe 500, die gemäß Ausführungsformen modifiziert worden ist, um eine Qubit-Behandlung zu ermöglichen. In Ausführungsformen kann die Flip-Chip-Fabrikation vor oder nach dem Bilden des Durchgangslochs durchgeführt werden, die in 4 und 5 abgebildet ist. Die Flip-Chip-Baugruppe 500 ist eine Querschnittsansicht der Flip-Chip-Baugruppe 500 der 4 und 5. Wie hierin beschrieben, weist die Flip-Chip-Baugruppe 500 einen oberen oder E/A-Chip 502 und einen unteren oder Qubit-Chip 503 auf. Der E/A-Chip 502 und der Qubit-Chip 503 sind durch eine Mehrzahl von Lothöckern (zusammenfassend Lothöcker 510) verbunden, umfassend die Lothöcker 510A und die Lothöcker 510B. In Ausführungsformen und gemäß bekannten Verfahren kann eine Mehrzahl von Lothöckern verwendet werden, um die beiden Chips zu verbinden, um die 3D-Chip-Baugruppe 500 zu bilden. Der Zusammenbau der 3D-Baugruppe kann physisches Stapeln einer oder mehrerer Komponenten (z.B. eines oberen oder E/A-Chips 502 und eines unteren oder Qubit-Chips 503) und Anwenden einer Temperatur und eines Drucks umfassen, um zu bewirken, dass die Lothöcker 510 aufschmelzen und eine elektromechanische Verbindung zwischen den beiden Komponenten bilden. In Ausführungsformen kann ein Thermokompressionswerkzeug, wie z.B. ein Flip-Chip-Bonder, verwendet werden, um die Temperatur und den Druck anzuwenden, wodurch die Lothöckerverbindungen gebildet werden.
  • In Ausführungsformen kann ein Aufschmelzen (Reflow) erforderlich sein. Die Aufschmelztemperaturen gewöhnlicher bleifreier Lothöcker können in einem Bereich von etwa 230 °C bis etwa 260 °C liegen und die Temperaturen, die in dem Thermokompressionswerkzeug angewendet werden, können in einem Bereich von etwa 230 °C bis etwa 400 °C liegen. Die angewendeten Temperaturen des Thermokompressionswerkzeugs können von dem Verbindungsmaterial und der Chipgröße abhängen. Während des Zusammenbaus der 3D-Baugruppe unter Verwendung des Thermokompressionswerkzeugs kann ein Druck in einem Bereich von etwa 6,0 × 104 Pa bis etwa 6,0 × 105 Pa angewendet werden, wenngleich dieser Druck auf Grundlage der Kontaktfläche und der zu verbindenden Materialien angepasst werden kann. In einer Ausführungsform kann eine Kraft in einem Bereich von etwa 5 N bis etwa 50 N angewendet werden. Die Kraft kann ebenfalls auf Grundlage der Kontaktfläche und der zu verbindenden Materialien angepasst werden. In einigen Fällen kann es 1.000 bis 170.000 Lothöckerverbindungen zwischen Komponenten geben.
  • In einigen Ausführungsformen können die Lothöcker 510 ein oder mehrere supraleitende Materialien aufweisen, zum Beispiel Indium. In Ausführungsformen kann der Qubit-Chip einen oder mehrere Josephson-Übergänge 508 enthalten.
  • Wie in 7 abgebildet, ist das Durchgangsloch 506 (welches ein optisch durchlässiger Weg ist) mit dem Josephson-Übergang 508 in Ausrichtung gebracht, um einen Zugang zu dem Josephson-Übergang 508 bereitzustellen, um zum Beispiel eine Behandlung durch einen Laser oder andere Qubit-Verarbeitungstechniken zu ermöglichen. Der Josephson-Übergang 508 der Flip-Chip-Baugruppe 500 der 6 bis 7 kann zum Beispiel eine Behandlung durch einen Laserstrahl 512 erhalten, um den Josephson-Übergang 508 zu tempern. In Ausführungsformen kann das Durchgangsloch 506 so ausgestaltet sein, dass es eine Laserstrahlbehandlung ermöglicht, wie oben beschrieben, es aber nicht notwendigerweise darauf beschränkt ist, einen Zugang ausschließlich für eine Behandlung durch einen Laserstrahl 512 bereitzustellen. Beispielsweise kann das Durchgangsloch 506 so konfiguriert sein, dass es einen Zugang zu dem Josephson-Übergang 508 für eine physische Behandlung (z.B. fokussierte lonenstrahlbehandlung, Sputtern) oder eine andere Behandlung bereitstellt. Daher sei angemerkt, dass, obwohl der Weg als „optisch durchlässig“ beschrieben wird, der Weg optisch durchlässig und außerdem physisch, elektrisch oder anderweitig durchlässig sein kann, wodurch eine Vielfalt von Behandlungen des Josephson-Übergangs 508 ermöglicht wird.
  • In Ausführungsformen kann der Josephson-Übergang 508 Teil eines supraleitenden Qubit sein. Jedes solche Qubit kann mindestens einen Josephson-Übergang (zum Beispiel den Josephson-Übergang 508) und einen oder mehrere Kondensatoren aufweisen. In Ausführungsformen kann das Durchgangsloch 506 (oder ein anderer optisch durchlässiger Weg) so ausgerichtet sein, dass es einen Zugang zu dem Josephson-Übergang (wie oben beschrieben), zu einem Kondensator des Qubit oder zu einer anderen Komponente des Qubit bereitstellt.
  • In Ausführungsformen, wie in 7 dargestellt, kann ein Laserstrahl 512 verwendet werden, um den Josephson-Übergang 508 durch das Durchgangsloch 506 hindurch zu behandeln. Das Durchgangsloch 506 ist, wie abgebildet, breit genug, um einen Zugang zu dem Josephson-Übergang 508 zu ermöglichen, zum Beispiel durch einen Laserstrahl 512. Zusätzlich oder alternativ kann das Durchgangsloch 506 verwendet werden, um für chemische oder mechanische Behandlungen auf den Josephson-Übergang 508 zuzugreifen, wie z.B. zum Ätzen, für Abscheidungen oder für Polierschritte. Der Laserstrahl 512 kann verwendet werden, um einen Josephson-Übergang innerhalb eines Qubits zu tempern, wie hierin beschrieben.
  • 8A bis 8F zeigen die Bildung eines optisch durchlässigen Wegs in einem E/A-Chip 900 (z.B. einem oberen Chip, einem ersten Chip) einer Flip-Chip-Baugruppe gemäß einem hierin beschriebenen Verfahren. Der schaubildartige Ablauf der 8A bis 8F zeigt den E/A-Chip 900 in verschiedenen Fabrikationsstufen des optisch durchlässigen Wegs (z.B. eines Durchgangslochs). Das Ätzen in 8A bis 8F kann durch ein Ätzen mit Tetramethylammoniumhydroxid (TMAH) durchgeführt werden. 8A zeigt einen E/A-Chip 900. Der E/A-Chip 900 kann aus Silicium aufgebaut sein. In anderen Ausführungsformen kann der E/A-Chip 900 auch andere Elemente enthalten, z.B. jene, die in einem typischen Chip vorhanden sein können. In Ausführungsformen kann der E/A-Chip 900 Teil einer Flip-Chip-Baugruppe sein. In Ausführungsformen kann der E/A-Chip 900 der in 4 bis 7 abgebildete (z.B. obere) E/A-Chip 502 sein. Der E/A-Chip 900 kann eine Reihe von Schritten in einem chemischen Ätzverfahren durchlaufen, bei welchem zum Beispiel ein Ätzen mit TMAH angewendet wird.
  • Bei 8A kann ein Chipsubstrat 901 zwei Oxidschichten aufweisen, eine erste Oxidschicht 902A und eine zweite Oxidschicht 902B (zusammenfassend die Oxidschichten 902), die auf einer oberen bzw. einer unteren Fläche angeordnet sind, welche gemäß bekannten Verfahren gebildet werden können. Die Oxidschichten 902 (d.h. die Oxidschichten 902 in 8A bis 8E) können als eine Hartmaske, Ätzstopp und ein Lithographie-Ermöglicher fungieren. Bei 8B kann eine erste Oxidschicht 902A geätzt werden. Über Photolithographie können die Ätzlöcher definiert werden, wie durch die Freiräume in der zusätzlichen Resistschicht (z.B. dem Photoresist 904) dargestellt, welche während des Ätzens ebenfalls entfernt werden kann. Jedes Durchgangsloch 906 (abgebildet in 8C bis 8F) kann einen Durchmesser von bis zu 100 Mikrometern an seinem schmalsten Punkt aufweisen.
  • Bei 8C kann ein Durchgangsloch 906 in dem Chipsubstrat 901 erzeugt werden. Ein Durchgangsloch 906 (abgebildet in 8C bis 8F) kann in dem Chipsubstrat 901 erzeugt werden, wie abgebildet. In Ausführungsformen kann der Photoresist 904, wie im E/A-Chip 900 bei 8B abgebildet, während des vorhergehenden Schritts entfernt worden sein, der dem Ätzen durch Silicium durch ein TMAH-Ätzen folgt. In Ausführungsformen kann durch das TMAH-Ätzen Material konisch entfernt werden, was zu einem kegelstumpfförmigen Durchgangsloch führt, und es kann eine Behandlung eines darunter liegenden Qubit ermöglicht werden, wie z.B. die Abgabe einer gewünschten Laserenergie an das Qubit. Wie in 8D abgebildet, kann die erste Oxidschicht 902A auf der oberen Fläche durch ein zusätzliches Oxidplasmaätzen oder chemisches Ätzen entfernt werden. Bei 8D wird der E/A-Chip 900 umgedreht. Teile der zweiten Oxidschicht 902B in Nachbarschaft zu jedem der Durchgangslöcher 906 können durch Photolithographie strukturiert und mit einem Oxidätzen geätzt werden. Das Oxidätzen mit Resistschutz kann ein Trockenätzen oder ein Dampfätzen mit Fluorwasserstoffsäure (HF) sein. In Ausführungsformen können durch das HF-Dampfätzen beide Seiten des Wafers auf einmal geätzt werden. In Ausführungsformen kann die Anwendung des HF-Dampfätzens ein Bewahren der zweiten Oxidschicht 902B oben auf den Ätzlöchern des Wafers ermöglichen (um z.B. eine weitere Verarbeitung durch Photolithographie zu ermöglichen). In Ausführungsformen kann für größere Löcher eine stöchiometrische Siliciumnitrid-Zugschicht verwendet werden.
  • Bei 8E kann auf der oberen Fläche des Chips 900 eine supraleitende Struktur 908 für ein Mikrowellenresonator-Schaltungssystem gebildet werden. Anschließend können durch Photolithographie die Mikrowellenresonatoren definiert werden, gefolgt von einem Abhebe/RIE(Reaktivionenätzen)-Ätzen des Metalls. Die supraleitende Struktur 908 kann Aluminium, Niob oder irgendein anderes supraleitendes Material aufweisen, welches durch herkömmliche Mittel abgeschieden wird, wie z.B. Sputtern, Verdampfen oder Atomschichtabscheidung. Der Schritt, der bei 8E abgebildet ist, kann auch zu der Entfernung des Metalls (z.B. der supraleitenden Struktur 908) führen, das oben auf der verbleibenden zweiten Oxidschicht 902B abgeschieden ist.
  • Bei 8F kann ein Trockenätzen von Oxid unter Verwendung einer oxidspezifischen Ätzchemie, zum Beispiel ein HF-Dampfätzen, durchgeführt werden. In Ausführungsformen, wobei das Ätzen oxidspezifisch ist, muss kein Strukturschutz erforderlich sein. In anderen Ausführungsformen kann ein Strukturresist um das Oxid herum verwendet werden (um z.B. die supraleitende Struktur 908 abzudecken). Auf diese Weise kann das Oxid dem Ätzen ausgesetzt werden, während der Photoresist die supraleitende Struktur 908 schützen kann. An diesem Punkt kann die supraleitende Struktur 908 für das Mikrowellenresonator-Schaltungssystem auf dem Chipsubstrat 901 der 8F verbleiben. Der Chip 900 kann über Höcker an einen anderen Chip gebondet werden, zum Beispiel an einen Qubit-Chip, wie hierin beschrieben.
  • 9A bis 9F zeigen die Bildung eines optisch durchlässigen Wegs in einem oberen Chip 1000 (z.B. einem E/A-Chip) einer Flip-Chip-Baugruppe gemäß einem hierin beschriebenen Verfahren (z.B. einem Ätzen nach dem Bosch-Verfahren). Der schaubildartige Ablauf der 9A bis 9F zeigt den oberen Chip 1000 in verschiedenen Fabrikationsstufen des optisch durchlässigen Wegs (z.B. eines Durchgangslochs). 9A zeigt einen oberen Chip 1000. Der obere Chip 1000 kann aus Silicium aufgebaut sein. In anderen Ausführungsformen kann der obere Chip 1000 auch andere Elemente enthalten, z.B. jene, die in einem typischen Chip vorhanden sein können. In Ausführungsformen kann der obere Chip 1000 ein Teil einer Flip-Chip-Baugruppe sein, zum Beispiel ein E/A-Chip. Der obere Chip 1000, der in 9A bis 9F abgebildet ist, kann eine Reihe von Schritten in einem chemischen Ätzverfahren durchlaufen, bei welchem zum Beispiel ein Ätzen nach dem Bosch-Verfahren angewendet wird.
  • Ein Substrat 1001 kann eine erste Oxidschicht 1002A und eine zweite Oxidschicht 1002B (zusammenfassend die Oxidschichten 1002) aufweisen, die sowohl auf einer oberen als auch auf einer unteren Fläche des Substrats 1001 angeordnet sind und gemäß bekannten Verfahren gebildet werden. Die Oxidschichten 1002 können als eine Hartmaske, Ätzstopp und/oder ein Lithographie-Ermöglicher fungieren. Teile der ersten Oxidschicht 1002A können so geätzt werden, dass der obere Chip 1000, wie in 9A abgebildet, in den oberen Chip 1000 überführt wird, wie in 9B abgebildet. Über Photolithographie können die Ätzlöcher 1003 definiert werden; die Ätzlöcher 1003 können ferner durch die zusätzliche Resistschicht (z.B. den Photoresist 1004) definiert sein, welche ebenfalls vor dem Ätzen abgeschieden und während des Ätzens entfernt werden kann. Jedes Ätzloch 1003 kann einen Durchmesser von bis zu 100 Mikrometern aufweisen.
  • Bei 9C kann gemäß Ausführungsformen ein Siliciumätzen in dem Substrat 1001 durchgeführt werden. Die Durchgangslöcher 1006 (z.B. die bei 9C bis 9F abgebildeten Durchgangslöcher 1006) können in dem Substrat 1001 erzeugt werden, wie abgebildet. In Ausführungsformen kann der Photoresist 1004, der bei 9B abgebildet ist, vor oder nach der Bildung des Durchgangslochs 1006 entfernt werden. Jedoch können durch die Durchführung des Ätzens gemäß dem Bosch-Verfahren vor dem Entfernen des Photoresists 1004 größere Schwierigkeiten beim Entfernen des Photoresists 1004 erzeugt werden. In Ausführungsformen wird durch das Ätzen gemäß dem Bosch-Verfahren Material in einer zylindrischen Form entfernt und es kann eine höhere Energie als bei einem anderen Ätzen, zum Beispiel beim TMAH-Ätzen, erforderlich sein, um die gewünschte Laserenergie an die Probe abzugeben, was zum Beispiel von der Dicke des Wafers und der Brennweite der Linse bei der Temperbehandlung abhängt, aufgrund des höheren Seitenverhältnisses im Vergleich zum TMAH-Ätzen (weniger Verjüngung als mit TMAH). Die erste Oxidschicht 1002A kann durch ein zusätzliches Oxidplasmaätzen oder chemisches Ätzen entfernt werden. Bei 9D kann der obere Chip 1000 umgedreht werden und die zweite Oxidschicht 1002B kann gemäß Ausführungsformen um jedes der Ätzlöcher herum durch Photolithographie und anschließendes Oxidätzen der zweiten Oxidschicht 1002B um die Ätzlöcher herum strukturiert werden. Das Oxidätzen mit Resistschutz kann ein Trockenätzen oder ein Dampfätzen mit Fluorwasserstoffsäure (HF) sein. In Ausführungsformen können durch das HF-Dampfätzen beide Seiten des Wafers auf einmal geätzt werden. In Ausführungsformen kann die Anwendung des HF-Dampfätzens ein Bewahren der zweiten Oxidschicht 1002B oben auf den Ätzlöchern des Wafers ermöglichen (um z.B. eine weitere Verarbeitung durch Photolithographie zu ermöglichen). In Ausführungsformen kann für größere Löcher eine stöchiometrische Siliciumnitrid-Zugschicht verwendet werden.
  • Bei 9E kann gemäß Ausführungsformen für ein Mikrowellenresonator-Schaltungssystem eine supraleitende Struktur 1008 auf der Oberfläche des Chips 1000 gebildet werden. Anschließend können durch Photolithographie die Mikrowellenresonatoren definiert werden, gefolgt von einem Abhebe/RIE(Reaktivionenätzen)-Ätzen des Metalls. Die supraleitende Struktur 1008 kann Aluminium, Niob oder irgendein anderes supraleitendes Material aufweisen, welches durch herkömmliche Mittel abgeschieden wird, wie z.B. Sputtern, Verdampfen oder Atomschichtabscheidung. Zusätzlich zur Bildung der supraleitenden Struktur 1008 kann der Schritt, der bei 8E abgebildet ist, auch zu der Entfernung des Metalls (z.B. der supraleitenden Struktur 1008) oben auf dem verbleibenden Oxid 802 führen.
  • Bei 9F kann gemäß Ausführungsformen auf dem oberen Chip 1000 ein Trockenätzen von Oxid unter Verwendung einer oxidspezifischen Ätzchemie durchgeführt werden, zum Beispiel ein HF-Dampfätzen. An diesem Punkt kann die supraleitende Struktur 1008 für das Mikrowellenresonator-Schaltungssystem auf dem Substrat 1001 verbleiben und der Chip kann dann an einen anderen Chip gebondet werden, zum Beispiel an einen Qubit-Chip, wie hierin beschrieben.
  • 10 zeigt einen Ablaufplan eines beispielhaften Verfahrens 1100 zum Bilden einer Qubit-Flip-Chip-Baugruppe gemäß Ausführungsformen. Das Verfahren 1100, wie hierin beschrieben, kann beginnen, wenn ein oder mehrere optisch durchlässige Kanäle in einem E/A-Chip erzeugt werden. Wie hierin beschrieben, können die optisch durchlässigen Kanäle ein Durchgangsloch oder ein anderer optisch durchlässiger Weg sein, welcher für einen optischen Zugang, physischen Zugang oder anderen Zugang zu dem Qubit des Chips (z.B. zu einem bestimmten Josephson-Übergang des Qubit) sorgt. Der optisch durchlässige Kanal (z.B. ein Durchgangsloch) kann erzeugt werden, wie hierin beschrieben. Nach der Erzeugung des Kanals kann der E/A-Chip an einem Qubit-Chip befestigt werden (1104). In Ausführungsformen können die Chips befestigt werden, um einen Flip-Chip aufzubauen, zum Beispiel unter Verwendung einer Mehrzahl von Lothöckern. In Ausführungsformen kann der E/A-Chip ein E/A-Schaltungssystem enthalten und der Qubit-Chip kann ein oder mehrere Qubits enthalten, wie hierin beschrieben. In Ausführungsformen können die Operation 1102 und die Operation 1104 in beliebiger Reihenfolge erfolgen, wobei die Kanäle entweder vor oder nach der Befestigung des E/A-Chips und des Qubit-Chips erzeugt werden.
  • Durch befolgen der obigen Schritte wird eine Struktur gebildet, bei der ein E/A-Chip an einem Qubit-Chip befestigt ist. Der E/A-Chip weist einen oder mehrere optisch transparente Wege auf, die oberhalb eines oder mehrerer Qubits des Qubit-Chips angeordnet sind. Die optisch transparenten Wege können Durchgangslöcher sein oder können alternativ ein transparentes Material sein. Der E/A-Chip kann ein supraleitendes Schaltungssystem enthalten, welches auf der oberen und/oder unteren Fläche des E/A-Chips angeordnet ist. Der E/A-Chip kann durch eine Mehrzahl von Lothöckern oder alternativ durch andere Mittel des chemischen oder mechanischen Befestigens zweier Chips aneinander mit dem Qubit-Chip verbunden sein.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung sind zu Veranschaulichungszwecken gegeben worden, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Dem Fachmann werden viele Modifikationen und Variationen ersichtlich sein, ohne vom Umfang und von der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde so gewählt, dass die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber marktüblichen Technologien bestmöglich erläutert werden oder anderen Fachleuten ermöglicht wird, die hierin offenbarten Ausführungsformen zu verstehen. Die vorliegende Erfindung soll daher nicht auf die beschriebenen und veranschaulichten genauen Formen und Einzelheiten beschränkt sein, sondern durch den Umfang der anhängenden Patentansprüche bestimmt sein.

Claims (20)

  1. Verfahren zum Bilden einer Quantenbit(Qubit)-Flip-Chip-Baugruppe, wobei das Verfahren aufweist: Bilden eines Qubit auf einem ersten Chip; Bilden eines optisch durchlässigen Wegs in einem zweiten Chip; und Bonden des ersten Chips an den zweiten Chip; und wobei der optisch durchlässige Weg oberhalb des Qubit angeordnet ist.
  2. Verfahren nach Anspruch 1, wobei der Weg eine Öffnung mit einem Durchmesser aufweist, der groß genug ist, um eine Behandlung des Qubit zu ermöglichen.
  3. Verfahren nach Anspruch 1, wobei der optisch durchlässige Weg eine Öffnung von 100 Mikrometern oder weniger aufweist.
  4. Verfahren nach Anspruch 1, ferner aufweisend Laser-Tempern des Qubit durch Anwenden eines Lasers durch eine Fläche des Qubit-Chips, die dem zweiten Chip gegenüberliegt.
  5. Verfahren nach Anspruch 1, ferner aufweisend lonenätzen des Qubit.
  6. Verfahren nach Anspruch 1, wobei das Bilden des optisch durchlässigen Wegs Bohren des zweiten Chips unter Verwendung eines Hochleistungs-Laserstrahls aufweist, um ein Durchgangsloch in dem zweiten Chip zu bilden.
  7. Verfahren nach Anspruch 1, wobei das Bilden des optisch durchlässigen Wegs Ätzen eines Durchgangslochs in dem zweiten Chip aufweist.
  8. Verfahren nach Anspruch 6, wobei das Ätzen tiefes reaktives lonenätzen aufweist.
  9. Verfahren nach Anspruch 6, wobei das Ätzen ein chemisches Ätzen aufweist und wobei das chemische Ätzen ein Ätzen mit Tetramethylammoniumhydroxid (TMAH) ist.
  10. Verfahren nach Anspruch 1, wobei der zweite Chip ein transparentes Substrat aufweist.
  11. Verfahren nach Anspruch 10, wobei das transparente Substrat Magnesiumoxid (MgO) ist.
  12. Flip-Chip-Vorrichtung, aufweisend: einen ersten Chip, der ein Qubit aufweist; einen zweiten Chip, der an den ersten Chip gebondet ist, wobei der erste Chip und der zweite Chip durch eine Mehrzahl von Lothöckern gebondet sind; und wobei ein optisch durchlässiger Weg in dem zweiten Chip für einen optischen Zugang zu dem Qubit auf dem ersten Chip sorgt.
  13. Vorrichtung nach Anspruch 12, wobei der zweite Chip ein transparentes Substrat aufweist.
  14. Vorrichtung nach Anspruch 13, wobei das transparente Substrat Saphir ist.
  15. Vorrichtung nach Anspruch 12, wobei der optisch durchlässige Weg einen Durchmesser aufweist, der groß genug ist, um eine Behandlung eines oder mehrerer der Mehrzahl von Qubits zu ermöglichen.
  16. Vorrichtung nach Anspruch 12, wobei das Qubit für ein Laser-Tempern über den optisch durchlässigen Weg zugänglich ist.
  17. Vorrichtung nach Anspruch 12, wobei der optisch durchlässige Weg des zweiten Chips mit dem Qubit auf dem ersten Chip in Ausrichtung gebracht ist.
  18. Vorrichtung nach Anspruch 12, wobei der optisch durchlässige Weg mit einem chemischen Ätzen gebildet ist.
  19. Vorrichtung nach Anspruch 12, wobei der optisch durchlässige Weg durch einen Hochleistungs-Laserstrahl gebildet ist.
  20. Vorrichtung nach Anspruch 12, wobei der erste Chip aus einem transparenten Substrat besteht.
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WO (1) WO2019105716A1 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068181B1 (en) * 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
EP3596669B1 (de) 2017-03-13 2022-06-22 Google LLC Integration von schaltungselementen in eine gestapelte quanten-computing-vorrichtung
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US10355193B2 (en) * 2017-11-28 2019-07-16 International Business Machines Corporation Flip chip integration on qubit chips
US10418540B2 (en) 2017-11-28 2019-09-17 International Business Machines Corporation Adjustment of qubit frequency through annealing
US10586911B1 (en) * 2018-09-07 2020-03-10 International Business Machines Corporation Gradiometric parallel superconducting quantum interface device
US10944039B2 (en) 2019-06-19 2021-03-09 International Business Machines Corporation Fabricating transmon qubit flip-chip structures for quantum computing devices
US10956828B2 (en) 2019-06-19 2021-03-23 International Business Machines Corporation Transmon qubit flip-chip structures for quantum computing devices
US10879202B1 (en) * 2019-07-26 2020-12-29 International Business Machines Corporation System and method for forming solder bumps
DE102019120716A1 (de) * 2019-07-31 2021-02-04 Universität Leipzig Verfahren und Vorrichtung zur Adressierung von Qubits sowie Verfahren zur Herstellung der Vorrichtung
CN114631229B (zh) 2019-11-12 2023-04-04 国际商业机器公司 包括粘附层的装置、其制造方法以及制造量子处理器的方法
US11552236B2 (en) 2020-01-24 2023-01-10 International Business Machines Corporation Superconducting qubit capacitance and frequency of operation tuning
JP7322832B2 (ja) * 2020-07-29 2023-08-08 信越半導体株式会社 量子コンピュータ用半導体装置の製造方法
JP2024526085A (ja) 2021-06-11 2024-07-17 シーク, インコーポレイテッド 超伝導量子回路のための磁束バイアスのシステム及び方法
CN115295534B (zh) * 2022-10-08 2023-02-03 合肥本源量子计算科技有限责任公司 一种倒装芯片和对准方法
EP4404260A1 (de) 2023-01-20 2024-07-24 Quantum Brilliance GmbH Flip-chip-anordnung
CN116709894A (zh) * 2023-03-13 2023-09-05 苏州浪潮智能科技有限公司 一种基于超导量子比特3d晶格的超导量子处理器
CN118201467B (zh) * 2024-05-20 2024-07-23 北京量子信息科学研究院 一种基于半导体薄膜的量子信号转换器件的制备方法

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4163156A (en) 1976-05-19 1979-07-31 International Business Machines Corporation Method of modifying the performance characteristics of a Josephson junction
US4220959A (en) 1979-03-23 1980-09-02 Sperry Corporation Josephson tunnel junction with polycrystalline silicon, germanium or silicon-germanium alloy tunneling barrier
US4535219A (en) 1982-10-12 1985-08-13 Xerox Corporation Interfacial blister bonding for microinterconnections
US4490901A (en) 1983-05-05 1985-01-01 International Business Machines Corporation Adjustment of Josephson junctions by ion implantation
JPH09252026A (ja) * 1992-04-06 1997-09-22 Seiko Instr Inc 超伝導装置
JP3198655B2 (ja) 1992-09-14 2001-08-13 株式会社デンソー 複合型ジョセフソン接合デバイスとその製造方法
WO1998022985A2 (en) 1996-11-18 1998-05-28 Nkt Research Center A/S Superconductive josephson junction, method of its preparation, and its use in squids
US6184463B1 (en) 1998-04-13 2001-02-06 Harris Corporation Integrated circuit package for flip chip
US6232212B1 (en) 1999-02-23 2001-05-15 Lucent Technologies Flip chip bump bonding
US20020074544A1 (en) 1999-12-21 2002-06-20 Sung Gun Yong Ramp-edge josephson junction devices and methods for fabricating the same
US7132841B1 (en) 2000-06-06 2006-11-07 International Business Machines Corporation Carrier for test, burn-in, and first level packaging
AUPQ980700A0 (en) 2000-08-31 2000-09-21 Unisearch Limited Fabrication of nanoelectronic circuits
TW536795B (en) 2001-05-30 2003-06-11 Apack Comm Inc Flip chip package of monolithic microwave integrated circuit
DE10130786C1 (de) 2001-06-26 2003-02-13 Infineon Technologies Ag Laser-Programmierung integrierter Schaltkreise sowie zugehöriger integrierter Schaltkreis
AUPR728901A0 (en) 2001-08-27 2001-09-20 Unisearch Limited Method and system for introducing an ion into a substrate
US6911664B2 (en) 2002-04-15 2005-06-28 D-Wave Systems, Inc. Extra-substrate control system
US6946428B2 (en) 2002-05-10 2005-09-20 Christopher M. Rey Magnesium -boride superconducting wires fabricated using thin high temperature fibers
AU2002950888A0 (en) 2002-08-20 2002-09-12 Unisearch Limited Quantum device
JP4152778B2 (ja) * 2003-03-11 2008-09-17 富士通株式会社 超伝導システムおよび超伝導回路チップ
US7343059B2 (en) 2003-10-11 2008-03-11 Hewlett-Packard Development Company, L.P. Photonic interconnect system
JP4838982B2 (ja) 2004-01-30 2011-12-14 株式会社 日立ディスプレイズ レーザアニール方法およびレーザアニール装置
GB0403865D0 (en) 2004-02-20 2004-03-24 Powerlase Ltd Laser multiplexing
JP3984248B2 (ja) 2004-08-30 2007-10-03 株式会社東芝 量子コンピューター
US7122837B2 (en) 2005-01-11 2006-10-17 Apollo Diamond, Inc Structures formed in diamond
US7411187B2 (en) 2005-05-23 2008-08-12 The Regents Of The University Of Michigan Ion trap in a semiconductor chip
SG133432A1 (en) 2005-12-20 2007-07-30 Tinggi Tech Private Ltd Localized annealing during semiconductor device fabrication
JP2007193778A (ja) 2005-12-21 2007-08-02 Keio Gijuku 量子計算基本素子及び量子計算方法
US8120949B2 (en) 2006-04-27 2012-02-21 Avalanche Technology, Inc. Low-cost non-volatile flash-RAM memory
US7679166B2 (en) 2007-02-26 2010-03-16 International Business Machines Corporation Localized temperature control during rapid thermal anneal
US20080258049A1 (en) 2007-04-18 2008-10-23 Kuzmich Alexander M Quantum repeater using atomic cascade transitions
US7899092B2 (en) 2007-05-22 2011-03-01 Magiq Technologies, Inc. Fast quantum gates with ultrafast chirped pulses
US7977668B2 (en) 2007-05-23 2011-07-12 Northwestern University Multilayer structure with zirconium-oxide tunnel barriers and applications of same
ATE532105T1 (de) 2007-12-21 2011-11-15 Zeiss Carl Smt Gmbh Beleuchtungsmethode
JP2010048952A (ja) 2008-08-20 2010-03-04 Toshiba Corp 量子計算機および量子計算方法
EP2202545A1 (de) 2008-12-23 2010-06-30 Karlsruher Institut für Technologie Strahlentransformationsmodul mit Axikon in Doppeldurchlaufmodus
DE102009033566B4 (de) 2009-07-16 2022-02-24 Universität Paderborn Verfahren zur Einstellung eines Zustands eines Quantenbits
DE102010001551A1 (de) 2010-02-03 2011-08-04 TRUMPF Laser- und Systemtechnik GmbH, 71254 Adaptive Linse
US8111083B1 (en) 2010-12-01 2012-02-07 Northrop Grumman Systems Corporation Quantum processor
US9054298B2 (en) 2010-12-10 2015-06-09 Avalanche Technology, Inc. Magnetic random access memory (MRAM) with enhanced magnetic stiffness and method of making same
US8954125B2 (en) 2011-07-28 2015-02-10 International Business Machines Corporation Low-loss superconducting devices
US8816325B2 (en) 2011-10-07 2014-08-26 The Regents Of The University Of California Scalable quantum computer architecture with coupled donor-quantum dot qubits
US9355362B2 (en) 2011-11-11 2016-05-31 Northrop Grumman Systems Corporation Quantum bits and method of forming the same
US20130258595A1 (en) * 2012-03-27 2013-10-03 Microsoft Corporation Heat Transfer For Superconducting Integrated Circuits At Millikelvin Temperatures
US20140026107A1 (en) 2012-07-19 2014-01-23 Microsoft Corporation Method and system for optimal decomposition of single-qubit quantum circuits using standard quantum gates
US9231707B2 (en) 2012-07-21 2016-01-05 Christopher Papile Methods and materials for integer quantum computing
US9082637B2 (en) 2012-08-17 2015-07-14 The University Of Connecticut Optoelectronic integrated circuit
AU2013360022B2 (en) 2012-12-11 2017-04-06 Newsouth Innovations Pty Limited Optical addressing of individual targets in solids
US9159033B2 (en) * 2013-03-14 2015-10-13 Internatinal Business Machines Corporation Frequency separation between qubit and chip mode to reduce purcell loss
US9219298B2 (en) * 2013-03-15 2015-12-22 International Business Machines Corporation Removal of spurious microwave modes via flip-chip crossover
US9350460B2 (en) 2013-04-23 2016-05-24 Raytheon Bbn Technologies Corp. System and method for quantum information transfer between optical photons and superconductive qubits
US11271034B2 (en) 2013-05-06 2022-03-08 Yimin Guo Method of manufacturing magnetic memory devices
EP2827395A1 (de) 2013-07-16 2015-01-21 Imec Verfahren zur Strukturierung eines Magnettunnelübergangsstapels
US9858531B1 (en) 2013-08-02 2018-01-02 University Of Maryland Fault tolerant scalable modular quantum computer architecture with an enhanced control of multi-mode couplings between trapped ion qubits
US10442719B2 (en) 2013-12-17 2019-10-15 Corning Incorporated Edge chamfering methods
JP6223838B2 (ja) 2014-01-16 2017-11-01 株式会社東芝 量子計算機及び量子計算方法
CN103745969B (zh) * 2014-01-28 2016-08-17 中国工程物理研究院电子工程研究所 光通讯互联txv 3d集成封装及封装方法
EP3111381B1 (de) 2014-02-28 2021-01-06 Rigetti & Co., Inc. Betrieb einer mehrdimensionalen anordnung von qubit-vorrichtungen
GB2524039A (en) 2014-03-12 2015-09-16 Nokia Technologies Oy Method and apparatus for adiabatic quantum annealing
AU2015230964B2 (en) 2014-03-21 2018-05-24 Google Llc Chips including classical and quantum computing processors
DE102014007248A1 (de) 2014-05-16 2015-12-03 Gerhart Schroff Verfahren zur wechselwirkungsfreien Verschränkung von Quantenbits in Quantencomputern
US9515247B1 (en) 2015-05-18 2016-12-06 International Business Machines Corporation Sacrificial shorting straps for superconducting qubits
US9748976B2 (en) 2015-05-22 2017-08-29 Northrop Grumman Systems Corporation Fault tolerant syndrome extraction and decoding in Bacon-Shor quantum error correction
JP6495752B2 (ja) 2015-06-11 2019-04-03 株式会社東芝 量子計算機及び量子計算方法
US9524470B1 (en) 2015-06-12 2016-12-20 International Business Machines Corporation Modular array of vertically integrated superconducting qubit devices for scalable quantum computing
US10134972B2 (en) * 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
US9847121B2 (en) 2015-09-13 2017-12-19 International Business Machines Corporation Providing controlled pulses for quantum computing
US9503063B1 (en) 2015-09-16 2016-11-22 International Business Machines Corporation Mechanically tunable superconducting qubit
US10170680B2 (en) 2015-09-16 2019-01-01 International Business Machines Corporation Qubits by selective laser-modulated deposition
CN108475352B (zh) 2015-10-27 2022-05-27 D-波系统公司 用于量子处理器中的简并减轻的系统和方法
WO2017079424A1 (en) 2015-11-05 2017-05-11 Massachusetts Institute Of Technology Shielded through via structures and methods for fabricating shielded through via structures
CN117202767A (zh) 2015-12-15 2023-12-08 谷歌有限责任公司 超导凸起接合件
US9647662B1 (en) 2016-06-24 2017-05-09 Northrop Grumman Systems Corporation Superconducting tunable coupler
US10381541B2 (en) * 2016-10-11 2019-08-13 Massachusetts Institute Of Technology Cryogenic electronic packages and methods for fabricating cryogenic electronic packages
US10608157B2 (en) 2017-05-18 2020-03-31 International Business Machines Corporation Qubit network non-volatile identification
US10826713B2 (en) 2017-05-18 2020-11-03 International Business Machines Corporation Qubit network secure identification
CN110462836B (zh) 2017-09-19 2024-01-05 谷歌有限责任公司 作为用于芯片间精确分离的挡块的柱
US10170681B1 (en) 2017-11-28 2019-01-01 International Business Machines Corporation Laser annealing of qubits with structured illumination
US10355193B2 (en) * 2017-11-28 2019-07-16 International Business Machines Corporation Flip chip integration on qubit chips
US10423888B1 (en) 2018-06-07 2019-09-24 International Business Machines Corporation Frequency allocation in multi-qubit circuits

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