DE112012007206B4 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Verfahren zum Herstellen einer Halbleitervorrichtung Download PDF

Info

Publication number
DE112012007206B4
DE112012007206B4 DE112012007206.5T DE112012007206T DE112012007206B4 DE 112012007206 B4 DE112012007206 B4 DE 112012007206B4 DE 112012007206 T DE112012007206 T DE 112012007206T DE 112012007206 B4 DE112012007206 B4 DE 112012007206B4
Authority
DE
Germany
Prior art keywords
opening
semiconductor substrate
insulating film
diffusion layer
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112012007206.5T
Other languages
English (en)
Other versions
DE112012007206T5 (de
Inventor
Fumihito MASUOKA
Katsumi Nakamura
Takao KACHI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112012007206T5 publication Critical patent/DE112012007206T5/de
Application granted granted Critical
Publication of DE112012007206B4 publication Critical patent/DE112012007206B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung aufweisend:Bilden eines Isolierfilms (2) auf einer Hauptoberfläche eines Halbleitersubstrats (1), das einen aktiven Bereich und einen Abschlussbereich enthält;Ätzen des Isolierfilms (2) im aktiven Bereich, um eine erste Öffnung (3) auszubilden;Benutzen des Isolierfilms (2) als Maske und Implantieren einer Störstelle in das Halbleitersubstrat (1) in einer um 20° oder mehr zu einer Richtung senkrecht auf die Hauptoberfläche des Halbleitersubstrats (1) geneigten Richtung, während das Halbleitersubstrat (1) gedreht wird, um eine Diffusionsschicht (7) im aktiven Bereich auszubilden;Ätzen des Isolierfilms (2) im Abschlussbereich, um eine zweite Öffnung (4) auszubilden, während die erste Öffnung (3) gleichzeitig ausgebildet wird; undImplantieren der Störstelle in das Halbleitersubstrat (1), um die Diffusionsschicht (7) im aktiven Bereich und eine Ringschicht (8) im Abschlussbereich gleichzeitig auszubilden,wobei sich die Diffusionsschicht (7) auf der Seite des Abschlussbereichs weiter als die erste Öffnung (3) bis unter den Isolierfilm (2) erstreckt,wobei ein erster dünner Film (5) in der ersten Öffnung (3) verbleibt und ein zweiter dünner Film (6) in der zweiten Öffnung (4) verbleibt, wenn die erste und die zweite Öffnung (3, 4) ausgebildet werden, undwobei die Störstelle in das Halbleitersubstrat (1) über den ersten und den zweiten dünnen Film (5, 6) implantiert wird, um die Diffusionsschicht (7) und die Ringschicht (8) auszubilden,wobei ein dritter dünner Film (15) an einem Ende der ersten Öffnung (3) auf der Seite des Abschlussbereichs verbleibt, wenn die erste Öffnung (3) ausgebildet wird,eine Dicke des dritten dünnen Films (15) kleiner als eine Dicke des ersten dünnen Films (5) ist, unddie Störstelle in das Halbleitersubstrat (1) über den ersten und den dritten dünnen Film (5, 15) implantiert wird, um die Diffusionsschicht (7) auszubilden.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung, die in einem Leistungsmodul mit hoher Spannungsfestigkeit (≥ 600 V) angewendet wird.
  • TECHNISCHER HINTERGRUND
  • Halbleitervorrichtungen, wie beispielsweise Dioden, die in einem Leistungsmodul mit hoher Spannungsfestigkeit angewendet werden, oder IGBTs, sind mit einem Abschlussbereich um einen aktiven Bereich versehen, um eine Spannungsfestigkeit zu verbessern. Hierbei bezieht sich der aktive Bereich auf einen Bereich, durch den ein Hauptstrom fließt, wenn eine Halbleitervorrichtung eingeschaltet ist. Der Abschlussbereich ist ein Bereich, in dem in einem eingeschalteten Zustand kein Hauptstrom fließt und der eine Verarmungsschicht in einer lateralen Richtung der Vorrichtung erweitert, um die Spannungsfestigkeit in einem ausgeschalteten Zustand (wenn eine Sperrvorspannung angelegt wird) aufrecht zu erhalten.
  • In herkömmlichen Halbleitervorrichtungen steigt eine Trägerkonzentration während eines Erholungsbetriebs an einer Grenze zwischen einem Abschlussbereich und einem aktiven Bereich an, wodurch eine elektrische Feldstärke auf einer Anodenseite ansteigt und eine kritische elektrische Feldstärke übersteigt, was eine Stoßionisation fördert. Wenn eine Stromdichte in diesem Teil ansteigt, steigen dadurch lokale Temperaturen und überschreiten eine kritische Temperatur (800 K oder höher), was zu einer thermischen Zerstörung führt (siehe z.B. Nicht-Patentliteratur 1). Als eine Gegenmaßnahme dafür gibt es einen Vorschlag, an einem Ende einer Anodenschicht des aktiven Bereichs einen Belastungswiderstand vorzusehen (siehe z.B. Nicht-Patentliteratur 2).
  • ENTGEGENHALTUNGSLISTE
  • Nicht-Patentliteratur
    • Nicht-Patentliteratur 1: K. Nakamura, et al., „Advanced RFC Technology with New Cathode Structure of Field Limiting Rings for High Voltage Planar Diode", Proc. ISPSD' 10, Seiten 133-136, 2010
    • Nicht-Patentliteratur 2: A. Nishii, et al., Proc. ISPSD' 11, Seiten 96-99, 2011
  • US 2011 / 0 233 714 A1 beschreibt einen Abschlussbereich einer Halbleitervorrichtung mit hoher Spannungsfestigkeit. Diese weist ein Gebiet bestehend aus mehreren nebeneinanderliegenden Dotierungsbereichen auf, die gemeinsam ausgebildet werden, indem eine Implantation durch nebeneinanderliegende Öffnungen in einer Oxidschicht durchgeführt wird, wobei die Dotierungsbereiche lateral überlappen. Dabei nimmt der Durchmesser der Öffnungen mit steigender Entfernung vom aktiven Bereich ab.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Technisches Problem
  • Es ist möglich, eine Erholungsdurchbruchspannung durch Vorsehen eines Belastungswiderstandes zu verbessern. Da jedoch der Belastungswiderstand herkömmlicherweise in einem anderen Schritt als die Anodenschicht gebildet wird, gibt es ein Problem, dass der Herstellungsprozess kompliziert wird.
  • Die vorliegende Erfindung wurde gemacht, um das oben beschriebene Problem zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung vorzusehen, die eine Erholungsdurchbruchspannung ohne Vergrößern der Anzahl an Herstellungsschritten verbessern kann.
  • Vorteilhafte Wirkungen der Erfindung
  • Die vorliegende Erfindung macht es möglich, eine Erholungsdurchbruchspannung ohne Vergrößern der Anzahl an Herstellungsschritten zu verbessern.
  • Figurenliste
    • 1 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Erläuterungsbeispiel 1 veranschaulicht.
    • 2 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Erläuterungsbeispiel 1 veranschaulicht.
    • 3 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Erläuterungsbeispiel 2 veranschaulicht.
    • 4 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung veranschaulicht.
    • 5 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung veranschaulicht.
    • 6 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung veranschaulicht.
    • 7 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 4 der vorliegenden Erfindung veranschaulicht.
    • 8 zeigt eine Querschnittsansicht und eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 5 der vorliegenden Erfindung veranschaulichen.
    • 9 zeigt eine Querschnittsansicht und eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 6 der vorliegenden Erfindung veranschaulichen.
  • BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß den Erläuterungsbeispielen und den Ausführungsbeispielen der vorliegenden Erfindung wird Bezug nehmend auf die Zeichnungen beschrieben. Gleiche Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet und auf ihre wiederholte Beschreibung wird verzichtet.
  • Erläuterungsbeispiel 1
  • 1 und 2 sind Querschnittsansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Erläuterungsbeispiel 1 veranschaulichen.
  • Zuerst wird, wie in 1 dargestellt, ein Oxidfilm 2 auf einer Hauptoberfläche eines Halbleitersubstrats 1 des n--Typs, das einen aktiven Bereich und einen Abschlussbereich enthält, ausgebildet. Der Oxidfilm 2 im aktiven Bereich wird mittels einer Lichtdruckprozesstechnik geätzt, um eine Öffnung 3 auszubilden, während der Oxidfilm 2 im Abschlussbereich geätzt wird, um mehrere Öffnungen 4 auszubilden. Hierbei bleibt ein dünner Film 5 in der Öffnung 3 und bleibt ein dünner Film 6 in den mehreren Öffnungen 4.
  • Als nächstes wird unter Verwendung des Oxidfilms 2 als Maske eine Störstelle in das n--Halbleitersubstrat 1 über die dünnen Filme 5 und 6 in einer Richtung implantiert, die um 20° oder mehr von einer Richtung senkrecht auf die Hauptoberfläche des n--Halbleitersubstrats 1 geneigt ist, während das n--Halbleitersubstrat 1 gedreht wird, und es wird ein Hochtemperatur-Eintreiben durchgeführt. So werden eine p-Anodenschicht 7 und mehrere p-Ringschichten 8 im aktiven Bereich bzw. im Abschlussbereich gleichzeitig gebildet. Die p-Anodenschicht 7 erstreckt sich auf der Seite des Abschlussbereichs weiter als die Öffnung 3 bis unter den Oxidfilm 2. Ihre Eindringtiefe beträgt w1.
  • Als nächstes wird, wie in 2 dargestellt, an einem Ende des Abschlussbereichs eine n-Kanal-Sperrschicht 9 gebildet. Die dünnen Filme 5 und 6 werden durch ein Nassätzen überätzt, um eine Anodenelektrode 10 und eine Ringelektrode 11 zu bilden. Ein Passivierungsfilm 12 aus SiOx, SiN oder dergleichen wird im Abschlussbereich gebildet, um Einflüsse von außen zu minimieren. Ein Material auf Polyimid-Basis kann in Abhängigkeit von der zu haltenden Spannungsfestigkeit ebenfalls auf dem Passivierungsfilm 12 ausgebildet werden. Eine n-Kathodenschicht 13 wird auf der Rückseite des n--Halbleitersubstrats 1 gebildet, und eine damit verbundene Kathodenelektrode 14 wird ausgebildet.
  • Da im vorliegenden Erläuterungsbeispiel eine Störstelle in der um 20° oder mehr zur Richtung senkrecht auf die Hauptoberfläche des Halbleitersubstrats geneigten Richtung implantiert wird, wird die p-Anodenschicht 7 bezüglich der Öffnung 3 lateral erweitert. Dies bewirkt, dass die p-Anodenschicht 7 sich auf der Seite des Abschlussbereichs weiter als die Öffnung 3 bis unter den Oxidfilm 2 erstreckt. Dieser erweiterte Bereich bildet einen Belastungswiderstand. Das Vorsehen des Belastungswiderstandes an einem Ende der p-Anodenschicht 7 im aktiven Bereich auf diese Weise kann eine thermische Zerstörung verhindern, die durch eine Konzentration von Trägern verursacht wird, die sich während eines Erholungsbetriebs (Abschaltbetriebs)im Abschlussbereich am Ende der p-Anodenschicht 7 sammeln. Es ist deshalb möglich, eine Erholungsdurchbruchspannung zu verbessern, ohne die Anzahl an Herstellungsschritten zu erhöhen.
  • Ferner werden im vorliegenden Erläuterungsbeispiel die im aktiven Bereich und im Abschlussbereich angeordneten Öffnungen gleichzeitig ausgebildet und werden die Diffusionsschichten in beiden Bereichen gleichzeitig ausgebildet. Dies macht es möglich, den Herstellungsprozess ohne negative Beeinflussung der Vorrichtungseigenschaften (z.B. Spannungsfestigkeit VRRM, Leckstrom IRRM, Abreißwiderstand oder dergleichen) zu vereinfachen.
  • Die Dicke jedes der dünnen Filme 5 und 6 ist auf eine Dicke eingestellt, die für einen darunter liegenden Oxidfilm entsprechend der zu implantierenden Ionenart erforderlich ist. Es ist deshalb möglich, die Beschädigung des n--Halbleitersubstrats 1 zu verringern und die elektrischen Eigenschaften zu stabilisieren. Da es keine Notwendigkeit gibt, einen separaten, darunter liegenden Oxidfilm zu bilden, ist es auch möglich, den Herstellungsprozess zu vereinfachen. Ferner ist es durch Einstellen der Dicke der dünnen Filme 5 und 6 möglich, die effektive Dosis auf einen optimalen Wert für die Diffusionsschicht in den zwei Bereichen einzustellen.
  • Wenn die Dosis der p-Anodenschicht 7 reduziert wird, wird dabei eine Vorwärtsspannung VF größer und wird ein Erholungsverlust (EREC) kleiner. Mit anderen Worten wird eine VF-EREC-Bilanzkurve zu einer Hochgeschwindigkeitsseite verschoben. Da der Vorteil des Verringerns des EREC groß ist, selbst wenn VF für eine in einen Umrichter für Hochfrequenzanwendungen integrierte Freilaufdiode größer wird, ist es deshalb wünschenswert, die Dosis der p-Anodenschicht 7 auf ein Maß zu reduzieren, dass es möglich ist, die elektrostatische Spannungsfestigkeit zu sichern.
  • Die Temperaturabhängigkeit der VF der pn-Verbindung ist grundsätzlich positiv, und Strom fließt einfacher, wenn die Temperatur größer ist. Da es häufig der Fall ist, dass Leistungschips in einem Leistungsmodul großer Kapazität parallel geschaltet sind, kann, falls eine Abweichung in der Temperaturverteilung der Chips im Modul auftritt, eine positive Rückkopplung auftreten, wodurch Strom weiter in einen Chip fließt, was eine große Wärmemenge erzeugt, und es wird Wärme erzeugt, was eine Zerstörung des Moduls verursachen kann. Aus diesem Grund ist ein Schnittpunkt, der ein Stromwert ist, an dem sich die VF-Kurve der Raumtemperatur und die Hochtemperatur-VF-Kurve schneiden, bevorzugt niedrig. Deshalb wird der Schnittpunkt durch Verringern der effektiven Dosis der Anode und der Kathode und Verringern der Effizienz der Trägerimplantierung von beiden abgesenkt.
  • Man beachte, dass die Dosis, die Diffusionstiefe, die Breite und die Anzahl der Schichten der p-Anodenschicht 7 und der p-Ringschicht 8 sowie das Design der Anodenelektrode 10, der Ringelektrode 11 und des Oxidfilms 2 Design-Parameter sind, die in Abhängigkeit von der zu haltenden Spannungsfestigkeit variieren.
  • Erläuterungsbeispiel 2
  • 3 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Erläuterungsbeispiel 2 veranschaulicht. Eine Filmdicke t1 des dünnen Films 5 und eine Filmdicke t2 des dünnen Films 6 sind durch Durchführen eines Lichtdruckprozesses und eines Ätzens für mehrere Male unterschiedlich gemacht. Da hier t1>t2 ist, ist die Dosis in der p-Anodenschicht 7 im aktiven Bereich niedriger als die Dosis der p-Ringschicht 8 im Abschlussbereich. Wie im Fall des Erläuterungsbeispiels 1 wird eine Störstelle über die dünnen Filme 5 und 6 in einer um 20° oder mehr zur Richtung senkrecht auf die Hauptoberfläche des n--Halbleitersubstrats 1 geneigten Richtung in das n--Halbleitersubstrat 1 implantiert, während das n--Halbleitersubstrat 1 gedreht wird, und es wird ein Hochtemperatur-Eintreiben durchgeführt.
  • Wie oben beschrieben, haben im vorliegenden Erläuterungsbeispiel der dünne Film 5 und der dünne Film 6 unterschiedliche Filmdicken. Es ist dadurch möglich, die p-Anodenschicht 7 und die p-Ringschicht 8 mit einer geeigneten Dosis durch eine Ionenimplantation auszubilden.
  • Hier steht eine Technik zur Verfügung, um eine Diode zu erhalten, die für einen Hochgeschwindigkeits-Erholungsbetrieb (niedriger EREC) sowie einen Niedergeschwindigkeits-Erholungsbetrieb (niedrige Vorwärtsspannung VF) durch Einstellen der Dosis in der p-Anodenschicht 7 geeignet ist. Diese p-Anodenschicht 7 hat jedoch einen großen Einfluss auf elektrische Eigenschaften der Diode. Ein Vergrößern der Dosis macht das Auftreten eines Spannungsoszillationsphänomens während der Erholung wahrscheinlicher. Dagegen lässt ein Verringern der Dosis die Eindringtiefe der Verarmungsschicht auf der Anodenseite größer werden, was die Spannungsfestigkeit reduziert. Das heißt, es gibt eine Grenze für den Steuerbereich der VF-EREC-Bilanzkennlinie durch die p-Anodenschicht 7. Andererseits gibt es optimale Dosen für die p-Ringschicht 8 im Abschlussbereich und eine RESURF-Struktur.
  • Daher sind im vorliegenden Erläuterungsbeispiel die dünnen Filme 5 und 6 mit unterschiedlichen Filmdicken gemacht. Dies macht es möglich, einen Unterschied in der Dosis der Diffusionsschicht zwischen dem aktiven Bereich und dem Abschlussbereich vorzusehen. Da es keine Notwendigkeit gibt, beide Bereiche separat auszubilden, ist es außerdem möglich, den Herstellungsprozess zu vereinfachen und eine Fehlausrichtung der Überlappung im aktiven Bereich und im Abschlussbereich im Lichtdruckprozess zu vermeiden.
  • Durch t1>t2 ist es möglich, die p-Anodenschicht 7 im aktiven Bereich mit einer niedrigen Oberflächenkonzentration und einer kleinen Diffusionstiefe und die p-Ringschicht 8 im Abschlussbereich mit einer hohen Oberflächenkonzentration und einer großen Diffusionstiefe gleichzeitig auszubilden. Es ist dadurch möglich, eine Halbleitervorrichtung für einen Hochgeschwindigkeits-Schaltbetrieb zu erhalten, wobei die statische Spannungsfestigkeit ohne vergrößern der Anzahl an Herstellungsschritten erhalten bleibt.
  • Ausführungsbeispiel 1
  • 4 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 1 der vorliegenden Erfindung veranschaulicht. Wenn die Öffnung 3 gebildet wird, bleibt ein dünner Film 15 an einem Ende der Öffnung 3 auf der Seite des Abschlussbereichs. Die p-Anodenschicht 7 wird durch Implantieren einer Störstelle über die dünnen Filme 5 und 15 in das n--Halbleitersubstrat 1 gebildet. Eine Filmdicke t3 des dünnen Films 15 ist kleiner als die Filmdicke t1 des dünnen Films 5 (t1<t3), und die Filmdicke t3 ist zum Beispiel auf die gleiche Filmdicke wie t2 oder eine Filmdicke zwischen t2 und t1 eingestellt. Wie im Fall des Erläuterungsbeispiels 1 wird eine Störstelle in das n--Halbleitersubstrat 1 in einer um 20° oder mehr zur Richtung senkrecht auf die Hauptoberfläche des n--Halbleitersubstrats 1 geneigten Richtung implantiert, während das n--Halbleitersubstrat 1 gedreht wird, und es wird ein Hochtemperatur-Eintreiben durchgeführt.
  • Falls t1>t3, kann ferner die Eindringtiefe w1 der p-Anodenschicht 7 vergrößert werden und es ist dadurch möglich, eine Erholungsdurchbruchspannung weiter zu verbessern. Falls t1>t3, wird außerdem ein tiefer Teil an einem Ende der p-Anodenschicht 7 auf der Seite des Abschlussbereichs ausgebildet. Eine Breite w2 dieses tiefen Teils ist in der Größenordnung von 15 µm größer als die Eindringtiefe w1 gemacht. Dies macht es möglich, während der Erholung ein elektrisches Feld am Ende der p-Anodenschicht 7 zu unterdrücken und eine Erholungs-Durchbruchspannung weiter zu verbessern.
  • Ausführungsbeispiel 2
  • 5 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 2 der vorliegenden Erfindung veranschaulicht. Der dünne Film 5 ist mit mehreren Stufen versehen. Dies erlaubt es, die Dosis der p-Anodenschicht 7 einzustellen. Die übrige Konfiguration und die übrigen Wirkungen sind gleich jenen in Ausführungsbeispiel 1.
  • Ausführungsbeispiel 3
  • 6 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 3 der vorliegenden Erfindung veranschaulicht. Eine Filmdicke des dünnen Films 5 ist t4 an einem Ende der Öffnung 3 auf der Seite des Abschlussbereichs, was größer ist als die Filmdicke t1 des anderen Teils des dünnen Films 5 (t4>t1). Wie im Fall von Erläuterungsbeispiel 1 wird eine Störstelle in das n--Halbleitersubstrat 1 über die dünnen Filme 5 und 6 in einer um 20° oder mehr zur Richtung senkrecht auf die Hauptoberfläche des n--Halbleitersubstrats 1 geneigten Richtung implantiert, während das n--Halbleitersubstrat 1 gedreht wird, und es wird ein Hochtemperatur-Eintreiben durchgeführt.
  • Am Ende der Öffnung 3 auf der Seite des Abschlussbereichs wird die Filmdicke des dünnen Films 5 zur Seite des Abschlussbereichs hin größer. Dies lässt die Dosis des dünnen Films 5 in dem Teil, der sich auf der Seite des Abschlussbereichs bis unter den Oxidfilm 2 erstreckt, im Vergleich zu anderen Teilen kleiner werden. Dies macht es möglich, die Erholungs-Durchbruchspannung weiter zu verbessern.
  • Ausführungsbeispiel 4
  • 7 ist eine Querschnittsansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 4 der vorliegenden Erfindung veranschaulicht. Der dünne Film 5 verläuft an einem Ende der Öffnung 3 auf der Seite des Abschlussbereichs schräg, und die Filmdicke des dünnen Films 5 wird zur Seite des Abschlussbereichs hin größer. Wirkungen ähnlich jenen des Ausführungsbeispiels 3 können dadurch erzielt werden.
  • Ausführungsbeispiel 5
  • 8 zeigt eine Querschnittsansicht und eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 5 der vorliegenden Erfindung veranschaulichen. Der Oxidfilm 2 ist jedoch in der Draufsicht nicht gezeigt.
  • Zuerst wird der Oxidfilm 2 auf der Hauptoberfläche des n--Halbleitersubstrats 1, das den aktiven Bereich und den Abschlussbereich enthält, ausgebildet. Als nächstes wird der Oxidfilm 2 im aktiven Bereich geätzt, um die Öffnung 3 auszubilden, wobei dünne Filme 16 und 17 mit unterschiedlichen Filmdicken verbleiben. Der dünne Film 17 hat eine Streifenform. Während des Ätzens zum Ausbilden der Öffnung 3 wird der Oxidfilm 2 auch im Abschlussbereich geätzt, um die Öffnung 4 mit einem verbleibenden dünnen Film 18 auszubilden.
  • Als nächstes wird eine Störstelle in das n--Halbleitersubstrat über die dünnen Filme 16 und 17 implantiert und wird ein Hochtemperatur-Eintreiben durchgeführt. Auf diese Weise werden eine p--Anodenschicht 19 und eine p-Anodenschicht 20 mit unterschiedlichen Störstellenkonzentrationen im aktiven Bereich gebildet. Hierbei hat die p-Anodenschicht 20 eine Streifenform. Gleichzeitig wird eine Störstelle in das n--Halbleitersubstrat 1 über den dünnen Film 18 implantiert, um die p-Ringschicht 8 im Abschlussbereich auszubilden. Nachfolgende Schritte sind die gleichen wie jene in Erläuterungsbeispiel 1.
  • Durch Vorsehen von Stufen in dem in der Öffnung 3 verbleibenden dünnen Film ist es möglich, die p--Anodenschicht 19 und die p-Anodenschicht 20 mit unterschiedlichen Oberflächenkonzentrationen und Diffusionstiefen gemeinsam auszubilden. Außerdem macht es die p-Anodenschicht 20 mit einer hohen Störstellenkonzentration möglich, einen Ohm'schen Kontakt mit der Elektrode zu sichern. Das Einstellen der Störstellenkonzentration der p--Anodenschicht 19 erlaubt auch einen Hochgeschwindigkeits-Schaltbetrieb.
  • Ausführungsbeispiel 6
  • 9 zeigt eine Querschnittsansicht und eine Draufsicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Ausführungsbeispiel 6 der vorliegenden Erfindung veranschaulichen. Im vorliegenden Ausführungsbeispiel hat, da der dünne Film 17 eine punktartige Form hat, die p-Anodenschicht 20 ebenfalls eine punktartige Form. Die übrige Konfiguration ist gleich jener von Ausführungsbeispiel 5, und Wirkungen ähnlich jenen von Ausführungsbeispiel 5 können erzielt werden.
  • Die oben beschriebenen Wirkungen können unabhängig von einer Spannungsfestigkeitsklasse erzielt werden. Die Halbleitervorrichtung des vorliegenden Ausführungsbeispiels ist nicht auf eine aus Silizium beschränkt, sondern eine Halbleitervorrichtung aus einem Halbleiter mit weitem Bandabstand, der einen weiteren Bandabstand als Silizium hat, kann ebenfalls die oben beschriebenen Wirkungen vorsehen. Beispiele des Halbleiters mit weitem Bandabstand enthalten Siliziumcarbid, Material auf Galliumnitridbasis oder Diamant. Die aus einem solchen Halbleiter mit weitem Bandabstand gebildete Halbleitervorrichtung hat eine hohe Spannungsfestigkeit und eine hohe maximal zulässige Stromdichte und kann deshalb verkleinert werden. Eine Verwendung dieser verkleinerten Halbleitervorrichtung erlaubt auch die Verkleinerung eines diese Halbleitervorrichtung integrierenden Halbleitermoduls. Da die Halbleitervorrichtung einen hohen Wärmewiderstand besitzt, ist es außerdem möglich, Kühlrippen ihres Kühlers zu verkleinern, ein Luftkühlsystem für ihren Wasserkühlabschnitt einzusetzen und das Halbleitermodul weiter zu verkleinern. Ferner hat die Vorrichtung einen geringen Energieverlust und eine hohe Effizienz, und es ist deshalb möglich, ein effizienteres Halbleitermodul vorzusehen.
  • Bezugszeichenliste
    • 1
    n--Halbleitersubstrat (Halbleitersubstrat)
    2
    Oxidfilm (Isolierfilm)
    3
    Öffnung (erste Öffnung)
    4
    Öffnung (zweite Öffnung)
    5, 16
    dünner Film (erster dünner Film)
    6, 17
    dünner Film (zweiter dünner Film)
    7
    p-Anodenschicht (Diffusionsschicht)
    8
    p-Ringschicht (Ringschicht)
    15
    dünner Film (dritter dünner Film)
    19
    p-Anodenschicht (erste Diffusionsschicht)
    20
    p-Anodenschicht (zweite Diffusionsschicht)

Claims (5)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung aufweisend: Bilden eines Isolierfilms (2) auf einer Hauptoberfläche eines Halbleitersubstrats (1), das einen aktiven Bereich und einen Abschlussbereich enthält; Ätzen des Isolierfilms (2) im aktiven Bereich, um eine erste Öffnung (3) auszubilden; Benutzen des Isolierfilms (2) als Maske und Implantieren einer Störstelle in das Halbleitersubstrat (1) in einer um 20° oder mehr zu einer Richtung senkrecht auf die Hauptoberfläche des Halbleitersubstrats (1) geneigten Richtung, während das Halbleitersubstrat (1) gedreht wird, um eine Diffusionsschicht (7) im aktiven Bereich auszubilden; Ätzen des Isolierfilms (2) im Abschlussbereich, um eine zweite Öffnung (4) auszubilden, während die erste Öffnung (3) gleichzeitig ausgebildet wird; und Implantieren der Störstelle in das Halbleitersubstrat (1), um die Diffusionsschicht (7) im aktiven Bereich und eine Ringschicht (8) im Abschlussbereich gleichzeitig auszubilden, wobei sich die Diffusionsschicht (7) auf der Seite des Abschlussbereichs weiter als die erste Öffnung (3) bis unter den Isolierfilm (2) erstreckt, wobei ein erster dünner Film (5) in der ersten Öffnung (3) verbleibt und ein zweiter dünner Film (6) in der zweiten Öffnung (4) verbleibt, wenn die erste und die zweite Öffnung (3, 4) ausgebildet werden, und wobei die Störstelle in das Halbleitersubstrat (1) über den ersten und den zweiten dünnen Film (5, 6) implantiert wird, um die Diffusionsschicht (7) und die Ringschicht (8) auszubilden, wobei ein dritter dünner Film (15) an einem Ende der ersten Öffnung (3) auf der Seite des Abschlussbereichs verbleibt, wenn die erste Öffnung (3) ausgebildet wird, eine Dicke des dritten dünnen Films (15) kleiner als eine Dicke des ersten dünnen Films (5) ist, und die Störstelle in das Halbleitersubstrat (1) über den ersten und den dritten dünnen Film (5, 15) implantiert wird, um die Diffusionsschicht (7) auszubilden.
  2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, bei welchem der erste und der zweite dünne Film (5, 6) unterschiedliche Filmdicken haben.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung aufweisend: Bilden eines Isolierfilms (2) auf einer Hauptoberfläche eines Halbleitersubstrats (1), das einen aktiven Bereich und einen Abschlussbereich enthält; Ätzen des Isolierfilms (2) im aktiven Bereich, um eine erste Öffnung (3) auszubilden; Benutzen des Isolierfilms (2) als Maske und Implantieren einer Störstelle in das Halbleitersubstrat (1) in einer um 20° oder mehr zu einer Richtung senkrecht auf die Hauptoberfläche des Halbleitersubstrats (1) geneigten Richtung, während das Halbleitersubstrat (1) gedreht wird, um eine Diffusionsschicht (7) im aktiven Bereich auszubilden; Ätzen des Isolierfilms (2) im Abschlussbereich, um eine zweite Öffnung (4) auszubilden, während die erste Öffnung (3) gleichzeitig ausgebildet wird; und Implantieren der Störstelle in das Halbleitersubstrat (1), um die Diffusionsschicht (7) im aktiven Bereich und eine Ringschicht (8) im Abschlussbereich gleichzeitig auszubilden, wobei sich die Diffusionsschicht (7) auf der Seite des Abschlussbereichs weiter als die erste Öffnung (3) bis unter den Isolierfilm (2) erstreckt, wobei ein erster dünner Film (5) in der ersten Öffnung (3) verbleibt und ein zweiter dünner Film (6) in der zweiten Öffnung (4) verbleibt, wenn die erste und die zweite Öffnung (3, 4) ausgebildet werden, wobei die Störstelle in das Halbleitersubstrat (1) über den ersten und den zweiten dünnen Film (5, 6) implantiert wird, um die Diffusionsschicht (7) und die Ringschicht (8) auszubilden, wobei an einem Ende der ersten Öffnung (3) auf der Seite des Abschlussbereichs eine Dicke des ersten dünnen Films (5) zur Seite des Abschlussbereichs hin größer wird.
  4. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend: Ausbilden eines Isolierfilms (2) auf einer Hauptoberfläche eines Halbleitersubstrats (1), das einen aktiven Bereich und einen Abschlussbereich enthält; Ätzen des Isolierfilms (2) im aktiven Bereich, um einen ersten und einen zweiten dünnen Film (16, 17) mit unterschiedlichen Dicken zu belassen; und Implantieren einer Störstelle in das Halbleitersubstrat (1) über den ersten und den zweiten dünnen Film (16, 17), um eine erste und eine zweite Diffusionsschicht (19, 20) mit unterschiedlichen Störstellenkonzentrationen auszubilden.
  5. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 4, bei welchem die zweite Diffusionsschicht (20) eine Streifenform oder eine punktartige Form besitzt.
DE112012007206.5T 2012-12-07 2012-12-07 Verfahren zum Herstellen einer Halbleitervorrichtung Active DE112012007206B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/081833 WO2014087543A1 (ja) 2012-12-07 2012-12-07 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE112012007206T5 DE112012007206T5 (de) 2015-09-10
DE112012007206B4 true DE112012007206B4 (de) 2021-07-01

Family

ID=50882987

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112012007206.5T Active DE112012007206B4 (de) 2012-12-07 2012-12-07 Verfahren zum Herstellen einer Halbleitervorrichtung

Country Status (6)

Country Link
US (1) US9455148B2 (de)
JP (1) JP5822032B2 (de)
CN (1) CN104838504B (de)
DE (1) DE112012007206B4 (de)
TW (1) TWI478216B (de)
WO (1) WO2014087543A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016013472A1 (ja) * 2014-07-23 2016-01-28 富士電機株式会社 半導体装置および半導体装置の製造方法
CN108122758A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109560122A (zh) * 2019-01-24 2019-04-02 派恩杰半导体（杭州）有限公司 一种带有沟槽结构的高压宽禁带二极管芯片
EP3742476A1 (de) 2019-05-20 2020-11-25 Infineon Technologies AG Verfahren zur implantation von spezies in ein substrat in verschiedene tiefen
JP7450516B2 (ja) * 2020-10-22 2024-03-15 三菱電機株式会社 電力用半導体装置
CN113782440A (zh) * 2021-08-31 2021-12-10 上海华力集成电路制造有限公司 FinFET的阈值电压调节方法
CN116110943A (zh) * 2023-04-11 2023-05-12 通威微电子有限公司 一种耐压器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233714A1 (en) * 2010-03-24 2011-09-29 Fuji Electric Systems Co. Ltd. Semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04119632A (ja) 1990-09-10 1992-04-21 Kawasaki Steel Corp 半導体素子の高耐圧ｐｎ接合形成方法
JPH04254323A (ja) 1991-02-06 1992-09-09 Fujitsu Ltd 半導体装置の製造方法
JPH07193018A (ja) * 1993-12-27 1995-07-28 Takaoka Electric Mfg Co Ltd 高耐圧半導体素子の製造方法
JPH07221326A (ja) 1994-02-07 1995-08-18 Fuji Electric Co Ltd プレーナ型半導体素子
KR0154702B1 (ko) * 1995-06-09 1998-10-15 김광호 항복전압을 향상시킨 다이오드 제조 방법
JP3211865B2 (ja) 1996-05-31 2001-09-25 日本電気株式会社 イオン注入方法
US6043112A (en) 1996-07-25 2000-03-28 International Rectifier Corp. IGBT with reduced forward voltage drop and reduced switching loss
JP3119190B2 (ja) * 1997-01-24 2000-12-18 日本電気株式会社 半導体装置の製造方法
JP3266117B2 (ja) * 1998-11-11 2002-03-18 サンケン電気株式会社 半導体装置及びその製造方法
JP2007096006A (ja) 2005-09-29 2007-04-12 Nippon Inter Electronics Corp ガードリングの製造方法および半導体装置
JP2007184439A (ja) * 2006-01-10 2007-07-19 Shindengen Electric Mfg Co Ltd 半導体装置
US7944018B2 (en) * 2006-08-14 2011-05-17 Icemos Technology Ltd. Semiconductor devices with sealed, unlined trenches and methods of forming same
JP5605073B2 (ja) 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
WO2013153668A1 (ja) 2012-04-13 2013-10-17 三菱電機株式会社 ダイオード

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233714A1 (en) * 2010-03-24 2011-09-29 Fuji Electric Systems Co. Ltd. Semiconductor device

Also Published As

Publication number Publication date
TW201423845A (zh) 2014-06-16
US9455148B2 (en) 2016-09-27
WO2014087543A1 (ja) 2014-06-12
CN104838504B (zh) 2017-08-15
JP5822032B2 (ja) 2015-11-24
JPWO2014087543A1 (ja) 2017-01-05
TWI478216B (zh) 2015-03-21
US20150255290A1 (en) 2015-09-10
DE112012007206T5 (de) 2015-09-10
CN104838504A (zh) 2015-08-12

Similar Documents

Publication Publication Date Title
DE112012007206B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112016001611B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112015004515B4 (de) Halbleitervorrichtungen
DE112013002518B4 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE112016003509B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE112010005443B4 (de) Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung
DE112010005626B4 (de) Halbleitervorrichtung
DE112010005272B4 (de) Pin-diode
DE112017005529B4 (de) Siliciumcarbid-halbleitereinheit und leistungswandlereinheit
DE102014209931B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102016219094B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102013106946B4 (de) Verfahren zum Bilden von lateral variierenden Dotierungskonzentrationen und eines Halbleiterbauelements
DE112013002213T5 (de) Halbleitereinrichtung
DE112015004766T5 (de) Halbleitervorrichtung
DE112014001208B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE112011103230B4 (de) Non-Punch-Through-Bipolarleistungshalbleiterbauelement und ein Verfahren zum Herstellen eines derartigen Halbleiterbauelements
DE112016005685T5 (de) Halbleiterbauteil
DE102017201147A1 (de) Halbleitervorrichtung
DE112014006296T5 (de) Leistungshalbleitervorrichtung
DE102014201521A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112014006289T5 (de) Leistungshalbleitervorrichtung
DE112014005661B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112014007266T5 (de) Halbleitervorrichtung
DE112019003976T5 (de) KRISTALLSCHNEIDEVERFAHREN, VERFAHREN ZUR HERSTELLUNG VON SiC- HALBLEITERVORRICHTUNGEN, UND SiC-HALBLEITERVORRICHTUNGEN

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: PRUEFER & PARTNER GBR, DE

Representative=s name: PRUEFER & PARTNER MBB PATENTANWAELTE RECHTSANW, DE

R084 Declaration of willingness to licence
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029861000

Ipc: H01L0021266000

R020 Patent grant now final