DE112012000609T5 - Herstellungsverfahren für eine Siliziumcarbid-Halbleitervorrichtung - Google Patents

Herstellungsverfahren für eine Siliziumcarbid-Halbleitervorrichtung Download PDF

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Toshimasa Yamamoto
Yukihiko Watanabe
Hidefumi Takaya
Masahiro Sugimoto
Narumasa Soejima
Tsuyoshi Ishikawa
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Toyota Motor Corp
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Abstract

Ein Herstellungsverfahren für eine Siliziumcarbid-Halbleitervorrichtung umfasst: Ausbilden einer Driftschicht (2) auf einem Siliziumcarbid-Substrat (1); Ausbilden einer Basisschicht (3) auf oder in einem Oberflächenabschnitt der Driftschicht (2); Ausbilden eines Sourcebereichs (4) in einem Oberflächenabschnitt der Basisschicht (3); Ausbilden eines Grabens (6), so dass dieser die Basisschicht (3) durchtritt und die Driftschicht (2) erreicht; Ausbilden einer Gateelektrode (8) auf einem Gateisolationsfilm (7) in dem Graben (6); Ausbilden einer Sourceelektrode (9) in elektrischer Verbindung mit dem Sourcebereich (4) und der Basisschicht (3); und Ausbilden einer Drainelektrode (11) an einer rückseitigen Fläche des Substrats (1). Das Ausbilden des Grabens (6) umfasst das Einebnen einer Substratoberfläche und das Ätzen zur Ausbildung des Grabens (6) nach dem Einebnen.

Description

  • QUERVERWEIS AUF ZUGEHÖRIGE ANMELDUNG
  • Diese Anmeldung basiert auf der japanischen Patentanmeldung Nr. 2011-207181 , angemeldet am 22. September 2011; auf den dortigen Offenbarungsgehalt wird Bezug genommen.
  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Siliziumcarbid-(d. h. SiC-)Halbleitervorrichtung mit einem Transistor mit einer Grabengatestruktur vom Vertikaltyp.
  • STAND DER TECHNIK
  • Eine bekannte SiC-Halbleitervorrichtung mit einem MOSFET vom Vertikaltyp als Transistor mit einer Grabengatestruktur vom Vertikaltyp ist bekannt (beispielsweise Patentdokument Nr. 1). Der MOSFET vom Vertikaltyp hat einen Aufbau derart, dass ein Basisbereich vom P Leitfähigkeitstyp auf einer Driftschicht vom N– Leitfähigkeitstyp ausgebildet ist und ein Sourcebereich vom N+ Leitfähigkeitstyp in einem Oberflächenabschnitt des Basisbereichs vom P Leitfähigkeitstyp ausgebildet ist; ein Graben ist so ausgebildet, dass er den Sourcebereich vom N+ Leitfähigkeitstyp und den Basisbereich vom P Leitfähigkeitstyp durchtritt und die Driftschicht vom N– Leitfähigkeitstyp erreicht, und eine Gateelektrode und ein Gateoxidfilm sind im Graben eingebettet. Der MOSFET vom Vertikaltyp mit obigem Aufbau hat eine Anzahl von Kanälen pro Flächeneinheit, die größer als bei einem Leistungs-MOSFET vom Planartyp ist, so dass der Einschaltwiderstand verringert ist.
  • Bei der SiC-Halbleitervorrichtung, die einen Transistor mit einer Grabengatestruktur oder dergleichen hat, sind eine hohe Kanalmobilität und die Zuverlässigkeit des Gateoxidfilms ein wichtiger Faktor bei der Bestimmung der Vorrichtungsleistungsfähigkeit. Die hohe Kanalmobilität und die Zuverlässigkeit des Gateoxidfilms werden durch die Ebenheit (d. h. Glätte) einer Grabenseitenfläche beeinflusst. Daher ist es bevorzugt, den Gateoxidfilm an einer Innenwand des Grabens so flach als möglich auszubilden.
  • Jedoch hat die Grabenseitenfläche des Transistors mit der herkömmlichen Grabengatestruktur eine Oberflächenrauigkeit Ra in einem Bereich zwischen einigen wenigen Nanometern und einigen wenigen – zig Nanometern. Damit ist die Ebenheit nicht gut.
  • Die vorliegenden Erfinder haben Untersuchungen an der obigen Grabengatestruktur angestellt. Im Ergebnis wurden die folgenden Erkenntnisse erhalten. Die 8A bis 8C sind Diagramme, welche die Ebenheitszustände der Grabenseitenfläche zeigen, wenn der Graben gebildet wird. 8A ist eine Fotografie, die den Zustand einer Grabenseitenfläche zeigt, 8B ist eine schematische Darstellung von 8A, und 8C ist eine Schnittansicht entlang Linie VIIIC-VIIIC in 8A. Die 8A und 8B entsprechen Ansichten auf die Seitenfläche des Grabens entlang einer schrägen Richtung. 8C entspricht einer Ansicht auf den Graben von oben her unter der Annahme, dass eine Richtung von oben nach unten in der Zeichnung als Längsrichtung des Grabens definiert sei. Wie in den 8A bis 8C gezeigt, sind eine Konkavität und eine Konvexität an der Grabenseitenfläche ausgebildet, so dass die Ebenheit verschlechtert ist. Um eine bevorzugte Kanalmobilität und eine Zuverlässigkeit des Gateoxidfilms zu erhalten, ist es notwendig, dass die Oberflächenrauigkeit Ra der Grabenseitenfläche gleich oder kleiner als 10 Nanometer ist, und bevorzugt ist die Oberflächenrauigkeit Ra als die Ebenheit gleich oder kleiner als 1 Nanometer. Unter den vorliegenden Bedingungen werden eine ausreichende Kanalmobilität und eine Zuverlässigkeit des Gateoxidfilms nicht erhalten.
  • DRUCKSCHRIFTLICHER STAND DER TECHNIK
  • PATENTLITERATUR
    • Patentdokument 1: JP-B2-3489358
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Herstellungsverfahren einer Siliziumcarbid-Halbleitervorrichtung, die einen Transistor mit einer Grabengatestruktur hat, auf: Ausbilden einer Driftschicht, die aus Siliziumcarbid ist und einen ersten Leitfähigkeitstyp einer Verunreinigungskonzentration niedriger als die eines Substrats hat, auf einem Substrat mit dem ersten Leitfähigkeitstyp oder einem zweiten Leitfähigkeitstyp und bestehend aus Siliziumcarbid; Ausbilden einer Basisschicht, welche den zweiten Leitfähigkeitstyp hat und aus Siliziumcarbid ist, auf oder in einem Oberflächenabschnitt der Driftschicht; nach dem Implantieren einer Verunreinigung des ersten Leitfähigkeitstyps in Ionenform in einem Oberflächenabschnitt der Basisschicht das Aktivieren der ionenimplantierten Verunreinigung des ersten Leitfähigkeitstyps, so dass ein Sourcebereich aus einem Siliziumcarbid mit dem ersten Leitfähigkeitstyp mit einer Verunreinigungskonzentration höher als die der Driftschicht gebildet wird; Ausbilden eines Grabens durch ein Ätzverfahren, um die Basisschicht zu durchdringen und um die Driftschicht zu erreichen; Ausbilden eines Gateisolationsfilms an einer Innenfläche des Grabens (6); Ausbilden einer Gateelektrode auf dem Gateisolationsfilm in dem Graben; Ausbilden einer Sourceelektrode, die elektrisch mit dem Sourcebereich und der Basisschicht verbunden ist; und Ausbilden einer Drainelektrode an einer rückseitigen Fläche des Substrats. Das Ausbilden des Grabens umfasst: Einebnen einer Substratoberfläche vor dem Ausbilden des Grabens; und Ätzen zum Bilden des Grabens nach dem Einebnen.
  • Bei dem obigem Verfahren wird ein Einebnungsschritt durchgeführt, um die Ebenheit der Substratoberfläche vor der Ausbildung des Grabens zu verbessern. Wenn folglich der Graben gebildet wird, ist es möglich, die Ebenheit der Seitenfläche des Grabens zu verbessern. Damit werden in dem Transistor mit der Grabengatestruktur die Kanalmobilität und die Zuverlässigkeit des Gates verbessert.
  • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die obigen und weitere Einzelheiten, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich besser aus der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügte Zeichnung. In der Zeichnung ist:
  • 1 eine Schnittansicht einer SiC-Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2A eine Schnittansicht zur Veranschaulichung eines Herstellungsverfahrens der SiC-Halbleitervorrichtung von 1;
  • 2B eine Schnittansicht des Herstellungsverfahrens der SiC-Halbleitervorrichtung von 1 nach 2A;
  • 2C eine Schnittansicht des Herstellungsverfahrens der SiC-Halbleitervorrichtung von 1 nach 2B;
  • 3A eine Schnittansicht des Herstellungsverfahrens der SiC-Halbleitervorrichtung nach 2C,
  • 3B eine Schnittansicht des Herstellungsverfahrens der SiC-Halbleitervorrichtung nach 3A;
  • 4A eine Schnittansicht einer Zustands, wenn ein Graben 6 in einem Fall gebildet wird, bei dem eine Oberflächenrauigkeit Ra einer Substratoberfläche 100 Nanometer beträgt;
  • 4B eine Schnittansicht einer Zustands, wenn ein Graben 6 in einem Fall gebildet wird, bei dem eine Oberflächenrauigkeit Ra einer Substratoberfläche 1 Nanometer beträgt;
  • 5 eine Darstellung, die eine Beziehung zwischen Ausfallzeit und Ausfallrate für einen Fall zeigt, bei dem eine Oberflächenrauigkeit Ra einer Substratoberfläche 100 Nanometer und 1 Nanometer beträgt;
  • 6A eine Schnittansicht eines Herstellungsverfahrens einer SiC-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 6B eine Schnittansicht des Herstellungsverfahrens der SiC-Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung nach 6A;
  • 6C eine Schnittansicht des Herstellungsverfahrens der SiC-Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung nach 6B;
  • 7A eine Schnittansicht des Herstellungsverfahrens der SiC-Halbleitervorrichtung nach 6C;
  • 7B eine Schnittansicht des Herstellungsverfahrens der SiC-Halbleitervorrichtung nach 7A;
  • 8A eine Darstellung eines Zustands, bei dem eine Ebenheit einer Grabenseitenfläche untersucht wird, wenn der Graben ausgebildet wird, und eine Fotografie, die einen Zustand der Grabenseitenfläche zeigt;
  • 8B eine Darstellung eines Zustands, bei dem eine Ebenheit einer Grabenseitenfläche untersucht wird, wenn der Graben ausgebildet wird, und eine schematische Ansicht von 8A; und
  • 8C eine Darstellung eines Zustands, bei dem eine Ebenheit einer Grabenseitenfläche untersucht wird, wenn der Graben ausgebildet wird, und eine Schnittansicht entlang Linie VIIIC-VIIIC in 8A.
  • AUSFÜHRUNGSFORMEN ZUR DURCHFÜHRUNG DER ERFINDUNG
  • (Erste Ausführungsform)
  • Eine erste Ausführungsform der vorliegenden Erfindung wird erläutert. Hierbei wird als ein Beispiel ein vertikaler MOSFET vom Inversionstyp als ein Transistor mit einer Grabengatestruktur in einer SiC-Halbleitervorrichtung erläutert.
  • 1 ist eine Schnittansicht eines vertikalen MOSET mit einer Grabengatestruktur gemäß der vorliegenden Ausführungsform. 1 entspricht einer Zelle eines aus der Vorrichtung erhaltenen MOSFET. Obgleich 1 nur eine Zelle des MOSFET zeigt, ist eine Mehrzahl von Reihen von MOSFETs mit einem ähnlichen Aufbau wie der MOSFET von 1 einander benachbart angeordnet.
  • Im MOSFET von 1 ist als Halbleitersubstrat ein N+ leitfähiges Substrat 1 aus SiC vorgesehen. Das Substrat 1 vom N+ Leitfähigkeitstyp hat eine Verunreinigungskonzentration vom N Leitfähigkeitstyp, beispielsweise Stickstoff, von zum Beispiel 1.0 × 1019/cm3 und eine Dicke von ungefähr 300 Mikrometer. Eine Driftschicht 2 vom N– Leitfähigkeitstyp aus SiC ist auf der Oberfläche des Substrats 1 vom N+ Leitfähigkeitstyp ausgebildet. Die Driftschicht 2 hat eine Verunreinigungskonzentration vom N Leitfähigkeitstyp, beispielsweise Stickstoff, in einem Bereich zwischen 3.0 × 1015/cm3 und 1.0 × 1016/cm3 und eine Dicke in einem Bereich zwischen 10 Mikrometer und 15 Mikrometer. Die Verunreinigungskonzentration der Driftschicht 2 vom N– Leitfähigkeitstyp kann entlang einer Tiefenrichtung konstant sein. Alternativ kann die Konzentrationsverteilung einen Gradienten haben. Beispielsweise kann ein Teil der Driftschicht 2 vom N– Leitfähigkeitstyp auf der Seite des Substrats vom N+ Leitfähigkeitstyp eine Konzentration höher als in einem anderen Teil der Driftschicht 2 vom N– Leitfähigkeitstyp auf einer Seite entfernt vom Substrat 1 vom N+ Leitfähigkeitstyp haben. Umgekehrt kann ein Oberflächenteil der Driftschicht 2 vom N– Leitfähigkeitstyp eine hohe Konzentration haben. Wenn somit ein Teil der Driftschicht 2 vom N– Leitfähigkeitstyp eine hohe Verunreinigungskonzentration hat, kann ein Innenwiderstand verringert werden. Damit ist es möglich, den Einschaltwiderstand zu verringern.
  • Ein Basisbereich 3 vom p Leitfähigkeitstyp ist auf einer Oberfläche oder in einem Oberflächenabschnitt der Driftschicht 2 vom N– Leitfähigkeitstyp ausgebildet. Weiterhin ist eine Kontaktschicht 5 vom P+ Leitfähigkeitstyp in einem oberen Abschnitt des Basisbereichs vom p Leitfähigkeitstyp ausgebildet. Die Kontaktschicht 5 dient als ein Kontaktbereich des Sourcebereichs 4 vom N+ Leitfähigkeitstyp und des Basisbereichs 3 vom P Leitfähigkeitstyp.
  • Der Basisbereich 3 vom P Leitfähigkeitstyp hat eine Verunreinigungskonzentration vom P Leitfähigkeitstyp, beispielsweise Bor oder Aluminium, in einem Bereich zwischen 5.0 × 1016/cm3 und 2.0 × 1019/cm3 und eine Dicke von ungefähr 2.0 Mikrometer. Der Sourcebereich 4 vom N+ Leitfähigkeitstyp hat eine Verunreinigungskonzentration vom N Leitfähigkeitstyp, beispielsweise Phosphor, in einem Oberflächenabschnitt hiervon (d. h. eine Oberflächenverunreinigungskonzentration) von beispielsweise 1.0 × 1021/cm3 und eine Dicke von ungefähr 0.3 Mikrometer. Die Kontaktschicht 5 vom P+ Leitfähigkeitstyp hat eine Verunreinigungskonzentration vom P Leitfähigkeitstyp, beispielsweise Bor oder Aluminium, in einem Oberflächenabschnitt hiervon (d. h. eine Oberflächenverunreinigungskonzentration) von beispielsweise 1.0 × 1021/cm3 und eine Dicke von ungefähr 0.3 Mikrometer.
  • Der Basisbereich 3 vom P Leitfähigkeitstyp, der Sourcebereich 4 vom N+ Leitfähigkeitstyp und die Kontaktschicht 5 vom p+ Leitfähigkeitstyp liegen an beiden Seiten einer Grabengatestruktur, die später noch beschrieben wird. Der Sourcebereich 4 vom N+ Leitfähigkeitstyp und die Kontaktschicht 5 vom p+ Leitfähigkeitstyp, welche jeweils eine geradlinig verlaufende Form haben, sind abwechselnd angeordnet, so dass sich ein Streifenmuster bildet. In der vorliegenden Ausführungsform fallen eine Längsrichtung sowohl des Sourcebereichs 4 vom N+ Leitfähigkeitstyp als auch der Kontaktschicht 5 vom p+ Leitfähigkeitstyp mit einer Längsrichtung der Grabengatestruktur zusammen.
  • Weiterhin ist ein Graben 6 ausgebildet, der den Basisbereich 3 vom P Leitfähigkeitstyp und den Sourcebereich 4 vom N+ Leitfähigkeitstyp durchdringt und die Driftschicht 2 vom N– Leitfähigkeitstyp erreicht. Der Graben 6 hat eine Breite im Bereich zwischen 0.7 Mikrometer und 2.0 Mikrometer und eine Tiefe gleich oder größer als 2.0 Mikrometer (z. B. 2.4 Mikrometer). Ein Graben 6 ist in jeder Zelle angeordnet. Die Längsrichtung eines jeden Grabens 6 läuft in die gleiche Richtung, so dass ein Streifenmuster gebildet wird. Der Basisbereich vom P Leitfähigkeitstyp und der Sourcebereich 4 vom N+ Leitfähigkeitstyp, die oben beschrieben sind, sind so angeordnet, dass sie eine Seitenwand des Grabens 6 kontaktieren.
  • Weiterhin bedeckt ein Gateoxidfilm 7 entsprechend einem Gateisolationsfilm die Innenwand des Grabens 6. Eine Gateelektrode 8, die aus dotiertem Polysilizium an einer Oberfläche des Gateoxidfilms 7 gebildet ist, füllt den Graben 6 vollständig. Der Gateoxidfilm 7 wird durch ein thermisches Oxidationsverfahren oder ein CVD-Verfahren an einer Innenwand des Grabens 6 gebildet. Die Dicke des Gateoxidfilms 7 an einer Seitenwand und an einem Boden des Grabens 6 beträgt jeweils ungefähr 100 Nanometer.
  • Damit ist die Grabengatestruktur gebildet. Die Grabengatestruktur erstreckt sich als ihre Längsrichtung entlang einer Richtung senkrecht zur Zeichenebene. Die Grabengatestruktur, die in jeder Zelle angeordnet ist, verläuft in der Zeichnung in einer Richtung von rechts nach links, so dass ein Streifenmuster gebildet ist.
  • Eine Sourceelektrode 9 und eine Gateverdrahtung (nicht gezeigt) sind auf der Oberfläche des Sourcebereichs 4 vom N+ Leitfähigkeitstyp, der Kontaktschicht 5 vom P+ Leitfähigkeitstyp und der Gateelektrode 8 gebildet. Die Sourceelektrode 9 und die Gateverdrahtung sind aus einem Mehrfachmetall (zum Beispiel Nickel/Aluminium). Wenigstens ein Teil, der das SiC vom N Leitfähigkeitstyp kontaktiert (insbesondere den Sourcebereich 4 vom N+ Leitfähigkeitstyp und die Gateelektrode 8 im Fall einer Verunreinigungsdotierung vom N Leitfähigkeitstyp) ist aus einem Metall, das in der Lage ist, ohmschen Kontakt mit dem SiC vom N Leitfähigkeitstyp zu machen. Wenigstens ein Teil, der das SiC vom P Leitfähigkeitstyp kontaktiert (insbesondere die Kontaktschicht 5 vom P+ Leitfähigkeitstyp und die Gateelektrode 8 im Fall einer Verunreinigungsdotierung vom P Leitfähigkeitstyp) ist aus einem Metall, das in der Lage ist, ohmschen Kontakt mit dem SiC vom P Leitfähigkeitstyp zu machen.
  • Die Sourceelektrode 9 und die Gateverdrahtung sind auf einem Isolationszwischenfilm 10 ausgebildet, so dass sie elektrisch isoliert sind. Die Sourceelektrode 9 ist elektrisch mit dem Sourcebereich 4 vom N+ Leitfähigkeitstyp und der Kontaktschicht 5 vom P+ Leitfähigkeitstyp über eine Kontaktöffnung verbunden, die in dem Isolationszwischenfilm 10 ausgebildet ist. Die Gateverdrahtung ist elektrisch mit der Gateelektrode 8 über die Kontaktöffnung verbunden, obgleich dies in der Zeichnung nicht dargestellt ist.
  • Eine Drainelektrode 11, die elektrisch mit dem Substrat 1 vom N+ Leitfähigkeitstyp verbunden ist, ist an der Rückseite des Substrats 1 vom N+ Leitfähigkeitstyp gebildet. Der obige Aufbau liefert einen vertikalen N-Kanal-MOSFET vom Inversionstyp mit einer Grabengatestruktur.
  • Nachfolgend wird ein Herstellungsverfahren für den vertikalen MOSFET vom Inversionstyp mit der Grabengatestruktur gemäß der vorliegenden Ausführungsform erläutert. Die 2A bis 2C und die 3A bis 3B sind Schnittdarstellungen, welche den Herstellungsprozess für den vertikalen MOSFET von 1 zeigen. Das Verfahren wird unter Bezugnahme auf diese Figuren beschrieben.
  • (Schritt gemäß Fig. 2A)
  • Zunächst werden das Substrat 1 vom N+ Leitfähigkeitstyp mit der Verunreinigungskonzentration vom N Leitfähigkeitstyp, beispielsweise Stickstoff, von beispielsweise 1.0 × 1019/cm3 und einer Dicke von ungefähr 300 Mikrometer bereitgestellt. Die Driftschicht 2 vom N– Leitfähigkeitstyp aus SiC wird epitaxial auf der Oberfläche des Substrats 1 vom N+ Leitfähigkeitstyp aufgewachsen. Die Driftschicht 2 hat eine Verunreinigungskonzentration vom N Leitfähigkeitstyp in einem Bereich zwischen 3.0 × 1015/cm3 und 1.0 × 1016/cm3 und eine Dicke in einem Bereich zwischen 10 Mikrometer und 15 Mikrometer.
  • (Schritt gemäß Fig. 2B)
  • Eine Basisschicht 3 vom P Leitfähigkeitstyp wird auf der Oberfläche der Driftschicht 2 vom N– Leitfähigkeitstyp durch epitaxiales Aufwachsen einer Verunreinigungsschicht vom P Leitfähigkeitstyp gebildet, die eine Verunreinigungskonzentration vom P Leitfähigkeitstyp, beispielsweise Bor oder Aluminium, in einem Bereich zwischen 5.0 × 1016/cm3 und 2.0 × 1019/cm3 und eine Dicke von ungefähr 2.0 Mikrometer aufweist. Obgleich die Basisschicht 3 vom P Leitfähigkeitstyp durch ein epitaxiales Wachstum gebildet wird, kann die Basisschicht 3 vom P Leitfähigkeitstyp gebildet werden, indem eine Verunreinigung vom P Leitfähigkeitstyp in Ionenform in einem Oberflächenabschnitt der Driftschicht 2 vom N– Leitfähigkeitstyp implantiert wird.
  • Dann wird eine (nicht gezeigte) Maske aus beispielsweise einem LTO-Film auf der Basisschicht 3 vom P Leitfähigkeitstyp abgeschieden. Nachdem ein fotolithografischer Schritt durchgeführt worden ist, ist eine Öffnung in der Maske am Ausbildungsbereich der Kontaktschicht 5 vom P+ Leitfähigkeitstyp gebildet. Dann wird die Verunreinigung vom P Leitfähigkeitstyp (beispielsweise Bor oder Aluminium) in Ionenform implantiert. Dann werden die implantierten Ionen aktiviert, so dass die Kontaktschicht 5 vom P+ Leitfähigkeitstyp gebildet ist. Die Kontaktschicht 5 hat eine Verunreinigungskonzentration vom P Leitfähigkeitstyp, beispielsweise Bor oder Aluminium, (d. h. die Oberflächenkonzentration) von beispielsweise 1.0 × 1021/cm3 und eine Dicke von ungefähr 0.3 Mikrometer. Danach wird die Maske entfernt.
  • Weiterhin wird eine andere (nicht gezeigte) Maske abgeschieden. Nachdem ein fotolithografischer Schritt durchgeführt worden ist, ist eine Öffnung in der Maske am Ausbildungsbereich des Sourcebereichs 4 vom N+ Leitfähigkeitstyp gebildet. Dann wird die Verunreinigung vom N Leitfähigkeitstyp, beispielsweise Stickstoff, in Ionenform über die Maske implantiert, so dass der Sourcebereich 4 vom N+ Leitfähigkeitstyp gebildet ist. Nachdem die Maske entfernt worden ist, wird ein Aktivierungstemperprozess durchgeführt, so dass die implantierten Ionen aktiviert werden.
  • (Schritt gemäß Fig. 2C)
  • Ein Einebnungsschritt zum Verbessern der Ebenheit der Substratoberfläche wird durchgeführt. Genauer gesagt, die Oberfläche des Sourcebereichs 4 vom N+ Leitfähigkeitstyp und die Oberfläche der Basisschicht 3 vom P Leitfähigkeitstyp werden als die Substratoberfläche definiert, und der Einebnungsschritt wird so durchgeführt, dass die Oberflächenrauigkeit Ra der Substratoberfläche gleich oder kleiner als 1 Nanometer wird. Der Einebnungsschritt kann durch jegliches Verfahren durchgeführt werden. Beispielsweise kann der Einebnungsschritt durch ein CMP-Verfahren (chemisch/mechanisches Polieren) oder ein CARE-Verfahren (catalyst-referred etching) durchgeführt werden. In diesem Fall wird die Oberflächenrauigkeit Ra gleich oder kleiner als 1 Nanometer. Vorzugsweise kann die Oberflächenrauigkeit Ra gleich oder kleiner als 0.5 Nanometer werden. Besonders bevorzugt kann die Oberflächenrauigkeit Ra gleich oder kleiner als 0.3 Nanometer werden.
  • (Schritt gemäß Fig. 3A)
  • Nachdem eine nicht gezeigte Ätzmaske auf der Basisschicht 3 vom P Leitfähigkeitstyp abgeschieden worden ist, wird eine Öffnung in der Ätzmaske an einem Ausbildungsbereich für den Graben 6 gebildet. Dann wird in dem Zustand, in welchem die Ätzmaske die Schicht 3 abdeckt, ein anisotroper Ätzschritt unter Verwendung eines Ätzgases wie CF4 + O2 oder Cl2 durchgeführt, so dass der Graben 6 gebildet wird. Dann wird die Ätzmaske entfernt.
  • Wenn das obige Ätzen durchgeführt wird (Schritt gemäß 2C), wird die Oberflächenrauigkeit Ra der Substratoberfläche verbessert. In diesem Fall erfolgt eine Anpassung derart, dass die Ebenheit der Seitenwand und des Bodens des Grabens 6 verbessert ist, nachdem der Graben 6 gebildet wurde. Wenn beispielsweise angenommen wird, dass die Oberflächenrauigkeit Ra 100 Nanometer in einem Fall beträgt, bei dem das Einebnen der Substratoberfläche nicht durchgeführt wird, beträgt die Oberflächenrauigkeit Ra von Seitenwand und Boden des Grabens 6 ungefähr 100 Nanometer. Wenn die Oberflächenrauigkeit Ra 1 Nanometer für den Fall beträgt, dass das Einebnen der Substratoberfläche durchgeführt wird, kann bestätigt werden, dass die Oberflächenrauigkeit Ra von Seitenwand und Boden des Grabens 6 ungefähr 10 Nanometer beträgt.
  • Die 4A und 4B sind Querschnittsansichten, welche Zustände des Grabens 6 zeigen, der unter der Bedingung gebildet wird, dass die Oberflächenrauigkeit Ra der Substratoberfläche 100 Nanometer beträgt, und unter der Bedingung, dass die Oberflächenrauigkeit Ra 1 Nanometer beträgt. 5 zeigt experimentelle Ergebnisse einer Beziehung zwischen Ausfallzeit und Ausfallrate, wenn der Graben 6 ausgebildet ist und der Gateoxidfilm 7 an der Innenwand des Grabens 6 unter der Bedingung gebildet wird, dass die Oberflächenrauigkeit Ra der Substratoberfläche 100 Nanometer beträgt, und unter der Bedingung, dass die Oberflächenrauigkeit Ra 1 Nanometer beträgt. Wie in den Zeichnungen gezeigt, ist, wenn die Oberflächenrauigkeit Ra der Substratoberfläche 100 Nanometer beträgt, die Oberflächenrauigkeit Ra der Seitenwand des Grabens 6 ungefähr 100 Nanometer. In diesem Fall ist die Ausfallzeit kurz und die Ausfallrate ist hoch. Wenn andererseits die Oberflächenrauigkeit Ra der Substratoberfläche 1 Nanometer beträgt, beträgt die Oberflächenrauigkeit Ra der Seitenwand des Grabens 6 ungefähr 10 Nanometer. In diesem Fall ist die Ausfallzeit lang, so dass die Lebensdauer des Gateoxidfilms 7 um drei bis vier Stellen verbessert ist.
  • Somit findet sich eine Korrelation zwischen der Ebenheit der Substratoberfläche und der Ebenheit der Seitenwand des Grabens 6. Damit wird, bevor der Graben 6 gebildet wird, der Einebnungsschritt durchgeführt, um die Ebenheit der Substratoberfläche zu verbessern. Der Vorgang des Ausbildens des Grabens im vertikalen MOSFET mit der Grabengatestruktur wird für gewöhnlich in der folgenden Reihenfolge durchgeführt: Ausbilden des Sourcebereichs 4 vom N+ Leitfähigkeitstyp durch das Ionenimplantierungsverfahren; Wärmebehandeln zur Aktivierung; Ausbilden des Grabens 6; und Ausbilden des Gateoxidfilms 7. Nach der Aktivierungswärmebehandlung ist sogenanntes „step bunching” erzeugt. Weiterhin wird das step bunching auch durch das epitaxiale Wachstum von SiC erzeugt. Nachdem das step bunching erzeugt worden ist, wird der Graben 6 ohne Durchführung des Einebnungsschritts der Substratoberfläche gebildet. In diesem Fall lässt sich betrachten, dass die Ebenheit der Seitenwand des Grabens 6 verringert ist. Folglich wird, bevor der Graben 6 ausgebildet wird, der Einebnungsschritt durchgeführt, um die Ebenheit der Substratoberfläche zu verbessern. Wenn in diesem Fall der Graben 6 gebildet wird, ist es möglich, die Ebenheit der Seitenwand des Grabens 6 zu verbessern.
  • (Schritt gemäß Fig. 3B)
  • Falls notwendig, wird ein Abrundungsprozess des Grabens 6 durch ein Wasserstoffätzverfahren, ein Opferoxidationsverfahren oder ein Trockenätzverfahren durchgeführt. Danach werden der Ausbildungsschritt für den Gateoxidfilm und der Ausbildungsschritt für die Gateelektrode durchgeführt. Beispielsweise wird der Gateoxidfilm 7 durch ein thermisches Oxidationsverfahren oder ein CVD-Verfahren gebildet. Nachdem eine Polysiliziumschicht, in welche die Verunreinigung vom N Leitfähigkeitstyp eindotiert ist, auf der Oberfläche des Gateoxidfilms 7 abgeschieden worden ist, wird ein Rückätzschritt oder dergleichen durchgeführt, so dass ein Ausbildungsschritt für den Gateoxidfilm 7 und die Gateelektrode 8 im Graben 6 durchgeführt wird.
  • Obgleich die letzteren Schritte in der Zeichnung nicht dargestellt sind, da diese letzteren Schritte ähnlich bei einem herkömmlichen Prozess sind, wird der Isolationszwischenfilm 10 abgeschieden. Danach wird der Isolationszwischenfilm 10 gemustert, so dass die Kontaktöffnung zur Verbindung mit dem Sourcebereich 4 vom N+ Leitfähigkeitstyp und der Kontaktschicht 5 vom P+ Leitfähigkeitstyp gebildet wird. Weiterhin wird die Kontaktöffnung zur Verbindung mit der Gateelektrode 8 an einem anderen Querschnitt gebildet. Danach wird Elektrodenmaterial abgeschieden, um die Kontaktöffnung zu füllen. Das Elektrodenmaterial wird gemustert, so dass die Sourceelektrode 9 und die Gateverdrahtung gebildet werden. Weiterhin wird die Drainelektrode 11 an der Rückseite des Substrats 1 vom n+ Leitfähigkeitstyp gebildet. Die Ausbildungsreihenfolge von Sourceelektrode 9 etc. und Drainelektrode 11 kann umgekehrt werden. Damit wird der vertikale MOSFET gemäß 1 fertiggestellt.
  • Wie oben beschrieben, wird im Herstellungsverfahren des vertikalen MOSFET mit der Grabengatestruktur gemäß der vorliegenden Ausführungsform vor der Ausbildung des Grabens 6 der Einebnungsschritt zum Verbessern der Ebenheit der Substratoberfläche durchgeführt. Wenn folglich der Graben 6 gebildet wird, ist es möglich, die Ebenheit der Seitenwand des Grabens 6 zu verbessern. Damit ist es möglich, die Kanalmobilität und die Gatezuverlässigkeit des vertikalen MOSFET mit der Grabengatestruktur zu verbessern.
  • Insbesondere wird bei der vorliegenden Ausführungsform die Oberflächenrauigkeit Ra betreffend die Ebenheit der Substratoberfläche vor Ausbildung des Grabens 6 in dem Einebnungsschritt verringert, um gleich oder kleiner als 1 Nanometer zu sein. Damit wird die Oberflächenrauigkeit Ra der Seitenwand des Grabens 6 auf gleich oder kleiner als 10 Nanometer verringert. Es ist möglich, eine hohe Kanalmobilität und hohe Gatezuverlässigkeit zu erhalten.
  • Weiterhin kann der Einebnungsschritt durchgeführt werden, um die Oberflächenrauigkeit Ra der Substratoberfläche auf gleich oder kleiner als 0.5 Nanometer und bevorzugter auf gleich oder kleiner als 0.3 Nanometer zu verringern. Damit werden Schwankungen in der Lebensdauer des Gateoxidfilms 7 beschränkt, so dass es möglich ist, eine SiC-Halbleitervorrichtung höherer Zuverlässigkeit zu erhalten. Um die Schwankungen so weit zu verringern, dass sie in einem Bereich zwischen +1% und –1% liegen, ist es bevorzugt, die Oberflächenrauigkeit Ra der Seitenwand des Grabens 6 auf gleich oder kleiner als 1% der Dicke des Gateoxidfilms 7 zu verringern. Wenn folglich die Dicke des Gateoxidfilms 7 100 Nanometer beträgt, ist es bevorzugt, die Oberflächenrauigkeit Ra der Seitenwand des Grabens 6 auf gleich oder kleiner als 1 Nanometer zu verringern. Um diese Bedingung zu erfüllen, wird folglich im Einebnungsschritt die Oberflächenrauigkeit Ra der Substratoberfläche auf gleich oder kleiner als 0.5 Nanometer, bevorzugter auf gleich oder kleiner als 0.3 Nanometer verringert. Wenn folglich der Einebnungsschritt durchgeführt wird, um die Oberflächenrauigkeit Ra der Substratoberfläche auf gleich oder kleiner als 0.5 Nanometer, bevorzugter auf gleich oder kleiner als 0.3 Nanometer zu verringern, werden Schwankungen in der Lebensdauer des Gateoxidfilms 7 beschränkt. Damit ist es möglich, eine SiC-Halbleitervorrichtung höherer Zuverlässigkeit zu erhalten.
  • (Zweite Ausführungsform)
  • Eine zweite Ausführungsform der vorliegenden Erfindung wird nun erläutert. In der vorliegenden Ausführungsform ist ein Teil des Herstellungsprozesses der SiC-Halbleitervorrichtung der ersten Ausführungsform abgeändert. Andere Teile sind ähnlich zur ersten Ausführungsform. Somit wird nur der Unterschied zur ersten Ausführungsform erläutert.
  • Die 6A bis 6C sind Querschnittsansichten, die einen Herstellungsprozess des vertikalen MOSFET gemäß der vorliegenden Ausführungsform zeigen. Bezug nehmend auf die Zeichnung wird ein Herstellungsverfahren des vertikalen MOSFET gemäß der vorliegenden Ausführungsform erläutert.
  • (Schritt gemäß Fig. 6A)
  • Wenn Schritte ähnlich zu den Schritten der 2A und 2B gemäß der ersten Ausführungsform durchgeführt werden, wird die Driftschicht 2 vom N– Leitfähigkeitstyp auf dem Substrat 1 vom N+ Leitfähigkeitstyp gebildet, und die Basisschicht 3 vom P Leitfähigkeitstyp wird auf der Driftschicht 2 vom N– Leitfähigkeitstyp gebildet. Weiterhin wird die Kontaktschicht 5 vom P+ Leitfähigkeitstyp an einer bestimmten Position der Basisschicht 3 vom P Leitfähigkeitstyp gebildet.
  • (Schritt gemäß Fig. 6B)
  • Ähnlich zum Schritt in 2C wird der Einebnungsschritt zur Verbesserung der Ebenheit der Substratoberfläche durchgeführt. Insbesondere ist die Oberfläche der Basisschicht 3 vom P Leitfähigkeitstyp als Substratoberfläche definiert, so dass der Einebnungsschritt zur Verringerung der Oberflächenrauigkeit Ra der Substratoberfläche auf gleich oder kleiner als 1 Nanometer durchgeführt wird.
  • (Schritt gemäß Fig. 6C)
  • Ähnlich zum Schritt in 3A wird die Ätzmaske mit der Öffnung an dem Grabenausbildungsbereich angeordnet und der Graben 6 wird durch das anisotrope Ätzen unter Verwendung eines Ätzgases, zum Beispiel CF4 + O2-Gas oder Cl2-Gas, durchgeführt. Danach wird die Ätzmaske entfernt. Da der Schritt des Einebnens der Substratoberfläche vor der Ausbildung des Grabens 6 durchgeführt wird, hat die Seitenwand des Grabens 6, der zu diesem Zeitpunkt gebildet wird, eine ausgezeichnete Ebenheit.
  • (Schritt gemäß Fig. 7A)
  • Nachdem die Maske 30 angeordnet worden ist, um den Graben 6 zu füllen, wird der Musterungsprozess durchgeführt, so dass die Maske 30 nur im Graben 6 verbleibt. Weiterhin wird die Maske 31 auf der Substratoberfläche ausgebildet und die Öffnung wird in der Maske an dem Ausbildungsbereich des Sourcebereichs 4 vom N+ Leitfähigkeitstyp gebildet. Dann werden die Ionen der Verunreinigung vom N Leitfähigkeitstyp (beispielsweise Stickstoff) über die Masken 30 und 31 implantiert, so dass der Sourcebereich 4 vom N+ Leitfähigkeitstyp gebildet wird. Nachdem die Masken 30 und 31 entfernt worden sind, wird der Aktivierungswärmebehandlungsprozess durchgeführt, so dass die Ionen aktiviert werden.
  • (Schritt gemäß Fig. 7B)
  • Ähnlich zum Schritt in 3B wird bei Bedarf ein Abrundungsprozess des Grabens 6 durch ein Wasserstoffätzverfahren, ein Opferoxidationsverfahren oder ein Trockenätzverfahren durchgeführt. Danach werden der Ausbildungsschritt für den Gateoxidfilm und der Ausbildungsschritt für die Gateelektrode durchgeführt.
  • Obgleich die letzteren Schritte in der Zeichnung nicht gezeigt sind, da die letzteren Schritte ähnlich zu einem herkömmlichen Prozess sind, wie bei der ersten Ausführungsform beschrieben, werden der Ausbildungsschritt für den Isolationszwischenfilm, der Ausbildungsschritt für die Gateverdrahtung und die Sourceelektrode und der Ausbildungsschritt für die Drainelektrode durchgeführt, so dass die SiC-Halbleitervorrichtung mit einem ähnlichen Aufbau wie in 1 fertiggestellt ist.
  • Wie oben beschrieben, wird bei der vorliegenden Ausführungsform nach Ausbildung des Grabens 6 der Sourcebereich 4 vom N+ Leitfähigkeitstyp gebildet. Somit wird in einem Fall, in dem der Sourcebereich 4 vom N+ Leitfähigkeitstyp gebildet wird, nachdem der Graben 6 ausgebildet worden ist, der Einebnungsschritt vor Ausbildung des Grabens 6 durchgeführt, so dass die Ebenheit der Seitenwand des Grabens 6 verbessert ist. Damit ist es möglich, die Kanalmobilität und die Gatezuverlässigkeit im vertikalen MOSFET mit der Grabengatestruktur zu verbessern.
  • (Andere Ausführungsformen)
  • In den obigen Ausführungsformen wird der MOSFET vom N Kanaltyp als ein Beispiel derart erläutert, dass der erste Leitfähigkeitstyp der N Leitfähigkeitstyp ist und der zweite Leitfähigkeitstyp der P Leitfähigkeitstyp ist. Alternativ können die vorliegenden Ausführungsformen bei einem MOSFET vom P Kanaltyp angewendet werden, bei dem der Leitfähigkeitstyp eines jeden Elements umgekehrt ist. Weiterhin wird in der obigen Erläuterung als Beispiel ein MOSFET mit Grabengatestruktur erläutert. Alternativ können die vorliegenden Ausführungsformen bei einem IGBT mit einer ähnlichen Grabengatestruktur angewendet werden. Im IGBT wird der Leitfähigkeitstyp des Substrats 1 in jeder der obigen Ausführungsformen vom N Leitfähigkeitstyp zum P Leitfähigkeitstyp geändert, und die verbleibenden Aufbauten und Herstellungsverfahren sind ähnlich zu den obigen Ausführungsformen.
  • Die vorliegende Erfindung hat die folgenden Aspekte.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Herstellungsverfahren einer Siliziumcarbid-Halbleitervorrichtung, die einen Transistor mit einer Grabengatestruktur hat, auf: Ausbilden einer Driftschicht, die aus Siliziumcarbid ist und einen ersten Leitfähigkeitstyp einer Verunreinigungskonzentration niedriger als die eines Substrats hat, auf einem Substrat mit dem ersten Leitfähigkeitstyp oder einem zweiten Leitfähigkeitstyp und bestehend aus Siliziumcarbid; Ausbilden einer Basisschicht, welche den zweiten Leitfähigkeitstyp hat und aus Siliziumcarbid ist, auf oder in einem Oberflächenabschnitt der Driftschicht; nach dem Implantieren einer Verunreinigung des ersten Leitfähigkeitstyps in Ionenform in einem Oberflächenabschnitt der Basisschicht das Aktivieren der ionenimplantierten Verunreinigung des ersten Leitfähigkeitstyps, so dass ein Sourcebereich aus einem Siliziumcarbid mit dem ersten Leitfähigkeitstyp mit einer Verunreinigungskonzentration höher als die der Driftschicht gebildet wird; Ausbilden eines Grabens durch ein Ätzverfahren, um die Basisschicht zu durchdringen und um die Driftschicht zu erreichen; Ausbilden eines Gateisolationsfilms an einer Innenfläche des Grabens (6); Ausbilden einer Gateelektrode auf dem Gateisolationsfilm in dem Graben; Ausbilden einer Sourceelektrode, die elektrisch mit dem Sourcebereich und der Basisschicht verbunden ist; und Ausbilden einer Drainelektrode an einer rückseitigen Fläche des Substrats. Das Ausbilden des Grabens umfasst: Einebnen einer Substratoberfläche vor dem Ausbilden des Grabens; und Ätzen zum Bilden des Grabens nach dem Einebnen.
  • In dem obigen Verfahren wird der Einebnungsschritt zur Verbesserung der Ebenheit der Substratoberfläche vor Ausbildung des Grabens durchgeführt. Wenn folglich der Graben gebildet wird, ist es möglich, die Ebenheit der Seitenwand des Grabens zu verbessern. Damit ist es möglich, die Kanalmobilität und die Gatezuverlässigkeit in dem Transistor mit der Grabengatestruktur zu verbessern.
  • Alternativ kann beim Einebnen der Substratoberfläche eine Oberflächenrauigkeit der Substratoberfläche gleich oder kleiner als 1 Nanometer gemacht werden. In diesem Fall ist, wenn die Oberflächenrauigkeit Ra betreffend die Ebenheit der Substratoberfläche in dem Einebnungsschritt gleich oder kleiner als 1 Nanometer gemacht wird, die Oberflächenrauigkeit Ra der Seitenwand des Grabens gleich oder kleiner als 10 Nanometer. Somit werden die hohe Kanalmobilität und die Gatezuverlässigkeit erhalten.
  • Alternativ kann bei der Einebnung der Substratoberfläche die Oberflächenrauigkeit der Substratoberfläche gleich oder kleiner als 0.5 Nanometer gemacht werden. Weiterhin kann alternativ beim Einebnen der Substratoberfläche die Oberflächenrauigkeit der Substratoberfläche gleich oder kleiner als 0.3 Nanometer gemacht werden. In diesem Fall werden Schwankungen in der Lebensdauer des Gateisolationsfilms eingeschränkt, so dass es möglich ist, eine SiC-Halbleitervorrichtung mit hoher Zuverlässigkeit zu erhalten. Um die Schwankungen auf einen Bereich zwischen –1% und +1% zu verringern, ist es bevorzugt, die Oberflächenrauigkeit Ra der Seitenwand des Grabens auf gleich oder kleiner als 1% der Dicke des Gateisolationsfilms zu verringern. Wenn folglich die Dicke des Gateisolationsfilms ungefähr 100 Nanometer beträgt, ist es bevorzugt, die Oberflächenrauigkeit Ra der Seitenwand des Grabens auf gleich oder kleiner als 1 Nanometer zu verringern. Um dieses Merkmal zu realisieren, ist es bevorzugt, wenn die Oberflächenrauigkeit Ra der Substratoberfläche im Einebnungsschritt gleich oder kleiner als 0.5 Nanometer gemacht wird. Bevorzugter ist die Oberflächenrauigkeit Ra gleich oder kleiner als 0.3 Nanometer.
  • Alternativ kann eine Oberfläche des Sourcebereichs und eine Oberfläche des Basisbereichs als die Substratoberfläche nach Ausbildung des Sourcebereichs eingeebnet werden.
  • Alternativ kann eine Oberfläche des Basisbereichs als die Substratoberfläche vor Ausbildung des Sourcebereichs eingeebnet werden.
  • Die vorliegende Erfindung wurde anhand von Ausführungsformen hiervon beschrieben; es versteht sich, dass die Erfindung nicht auf die Ausführungsformen und Aufbauten beschränkt ist. Die vorliegende Erfindung beabsichtigt, verschiedene Abwandlungen und äquivalente Anordnungen mit abzudecken. Weiterhin können trotz verschiedener Kombinationen und Ausgestaltungen andere Kombinationen und Ausgestaltungen mit mehr, weniger oder nur einem einzelnen Element ebenfalls im Rahmen und im Umfang der vorliegenden Erfindung liegen.

Claims (8)

  1. Ein Herstellungsverfahren einer Siliziumcarbid-Halbleitervorrichtung, die einen Transistor mit einer Grabengatestruktur aufweist, mit: Ausbilden einer Driftschicht (2), die aus einem Siliziumcarbid ist und einen ersten Leitfähigkeitstyp einer Verunreinigungskonzentration niedriger als die eines Substrats hat, auf einem Substrat (1) mit dem ersten Leitfähigkeitstyp oder einem zweiten Leitfähigkeitstyp und bestehend aus einem Siliziumcarbid; Ausbilden einer Basisschicht (3), welche den zweiten Leitfähigkeitstyp hat und aus einem Siliziumcarbid ist, auf oder in einem Oberflächenabschnitt der Driftschicht (2); nach dem Implantieren einer Verunreinigung des ersten Leitfähigkeitstyps in Ionenform in einem Oberflächenabschnitt der Basisschicht (3) das Aktivieren der ionenimplantierten Verunreinigung des ersten Leitfähigkeitstyps, so dass ein Sourcebereich (4) aus einem Siliziumcarbid mit dem ersten Leitfähigkeitstyp mit einer Verunreinigungskonzentration höher als die der Driftschicht (2) gebildet wird; Ausbilden eines Grabens (6) durch ein Ätzverfahren, um die Basisschicht (3) zu durchdringen und um die Driftschicht (2) zu erreichen; Ausbilden eines Gateisolationsfilms (7) an einer Innenfläche des Grabens (6); Ausbilden einer Gateelektrode (8) auf dem Gateisolationsfilm (7) in dem Graben (6); Ausbilden einer Sourceelektrode (9), die elektrisch mit dem Sourcebereich (4) und der Basisschicht (3) verbunden ist; und Ausbilden einer Drainelektrode (11) an einer rückseitigen Fläche des Substrats (1), wobei: das Ausbilden des Grabens (6) umfasst: Einebnen einer Substratoberfläche vor Ausbilden des Grabens (6); und Ätzen zum Bilden des Grabens (6) nach dem Einebnen.
  2. Das Herstellungsverfahren für die Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei: eine Oberflächenrauigkeit der Substratoberfläche beim Einebnen der Substratoberfläche gleich oder kleiner als 1 Nanometer gemacht wird.
  3. Das Herstellungsverfahren für die Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei: eine Oberflächenrauigkeit der Substratoberfläche beim Einebnen der Substratoberfläche gleich oder kleiner als 0.5 Nanometer gemacht wird.
  4. Das Herstellungsverfahren für die Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei: eine Oberflächenrauigkeit der Substratoberfläche beim Einebnen der Substratoberfläche gleich oder kleiner als 0.3 Nanometer gemacht wird.
  5. Das Herstellungsverfahren für die Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1–4, wobei: eine Oberfläche des Sourcebereichs (4) und eine Oberfläche des Basisbereichs (3) nach Ausbildung des Sourcebereichs (4) als die Substratoberfläche eingeebnet werden.
  6. Das Herstellungsverfahren für die Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1–4, wobei: vor Ausbildung des Sourcebereichs (4) eine Oberfläche des Basisbereichs (3) als die Substratoberfläche eingeebnet wird.
  7. Das Herstellungsverfahren für die Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1–6, wobei: das Einebnen der Substratoberfläche durchgeführt wird durch ein chemisch/mechanisches Polierverfahren oder ein katalytisches Ätzverfahren.
  8. Das Herstellungsverfahren für die Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1–7, wobei: bei der Ausbildung des Grabens (6) der Graben (6) den Sourcebereich (4) durchtritt.
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