DE112011103915B4 - MOS-Transistor, welcher eine Struktur von kombinierter Quelle mit niedrigem Stromverbrauch aufweist und Verfahren zu seiner Herstellung - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 25
- 238000000206 photolithography Methods 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000000137 annealing Methods 0.000 claims description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 229910052691 Erbium Inorganic materials 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- -1 hafnium nitride Chemical class 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 239000007769 metal material Substances 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims description 2
- 238000005240 physical vapour deposition Methods 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 239000000654 additive Substances 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000005641 tunneling Effects 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 9
- 230000005669 field effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- ZINJLDJMHCUBIP-UHFFFAOYSA-N ethametsulfuron-methyl Chemical compound CCOC1=NC(NC)=NC(NC(=O)NS(=O)(=O)C=2C(=CC=CC=2)C(=O)OC)=N1 ZINJLDJMHCUBIP-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229920001817 Agar Polymers 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 101100116570 Caenorhabditis elegans cup-2 gene Proteins 0.000 description 1
- 208000032750 Device leakage Diseases 0.000 description 1
- 101100116572 Drosophila melanogaster Der-1 gene Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 210000002023 somite Anatomy 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000007514 turning Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
Abstract
MOS-Transistor, welcher eine Struktur von kombinierter Source mit niedrigem Stromverbrauch aufweist, wobei er eine Elektrodenschicht (3) für ein Steuer-Gate, eine dielektrische Gate-Schicht (2), ein Halbleitersubstrat (1), einen hochdotierten Sourcebereich (5) und einen hochdotierten Drainbereich (6) aufweist, wobei eine Seite des hochdotierten Sourcebereichs (5), welche von einem Kanal weit entfernt ist, mit einem Schottky-Sourcebereich (7) verbunden ist, ein Ende des Steuer-Gates sich zu dem hochdotierten Sourcebereich (5) erstreckt, um eine T-Form zu bilden, ein sich erstreckender Bereich des Steuer-Gates ein sich erstreckendes Steuer-Gate (3b) ist und ein verbleibender Bereich des Steuer-Gates ein Haupt-Gate (3a) ist, ein aktiver Bereich, welcher durch das sich erstreckende Gate (3b) bedeckt ist, ein Kanalbereich ist, und ein Material des Kanalbereichs das gleiche ist wie dasjenige des Substrats (1), und ein Schottky-Übergang zwischen dem Schottky-Sourcebereich (7) und dem Kanal unter dem sich erstreckenden Gate (3b) gebildet ist.
Description
- GEBIET DER ERFINDUNG
- Die vorliegende Erfindung betrifft eine logische Vorrichtung mit Feldeffekttransistor und einen Schaltkreis in dem Gebiet von integrierten Schaltkreisen mit CMOS mit sehr großer Bandbreite (ULSI) und betrifft noch genauer einen MOS-Transistor, welcher eine kombinierte Quelle aufweist, welche eine Sperre bzw. Barriere nach Schottky und ein T-förmiges Gate kombiniert, sowie ein Verfahren zur Herstellung desselbigen. Feldeffekttransistoren und Verfahren zu ihrer Herstellung sind aus der
US 2005/0212055 A1 US 2005/0093033 A1 - HINTERGRUND DER ERFINDUNG
- Bei einem kontinuierlichen Kleinerwerden einer Größe von einem Feldeffekttransistor aus Metalloxidsilicium (MOSFET), insbesondere einer Merkmalsgröße einer Vorrichtung, die in einen Nanobereich eintritt, wird eine nachteilige Beeinflussung, wie zum Beispiel ein kurzer Kanaleffekt der Vorrichtung immer deutlicher. Ein durch einen Drain hervorgerufener Barriere-Absenkungseffekt (DIBL) und ein Tunnelungseffekt von Band-zu-Band bringen einen Leckagestrom im ausgeschalteten Zustand der Vorrichtung dazu, erhöht zu sein, und zusammen mit einer Abnahme der Schwellen-wertspannung der Vorrichtung wird ein Stromverbrauch eines integrierten Schaltkreises erhöht. Des Weiteren kann ein Gefälle eines unteren Schwellenwertes des herkömmlichen MOSFET nicht mit der Verringerung der Größe der Vorrichtung reduziert werden aufgrund einer theoretischen Beschränkung von KT/q. Währenddessen nimmt ein Leckagestrom eines unteren Schwellenwertes konstant zu, wenn die Schwellenwertspannung reduziert wird. Um mehr und mehr Herausforderungen zu begegnen, mit welchen sich der MOSFET im Bereich einer Nanogröße konfrontiert sieht, wird eine neue Struktur einer Vorrichtung und ein neuer Prozess eines Herstellungsverfahrens ein Schwerpunkt auf dem Gebiet von Vorrichtungen mit geringer Größe werden.
- Bereits so früh wie in den 1960er Jahren wurde von Lepselter und Sze eine Struktur eines MOSFET-Feldeffekttransistors mit einer Barriere nach Schottky (Schottky-Barriere-MOSFET) vorgeschlagen, bei welchem eine Quelle (engl. source) und ein Abfluss (engl. drain) jeweils ein Metall oder ein Silicid benutzen, um eine herkömmliche Dotierung zu ersetzen, und ein Anschalten des Transistors wird durch eine direkte Tunnelung der Barriere von Trägern als dem Quellenanschluss erzielt. Der Schottky-Barriere-MOSFET reduziert stark einen parasitären Quellen-/Drain-Widerstand des Transistors und erreicht eine sehr flache Verbindung von der Quelle/Drain. Unterdessen erfordert ein einfacher Vorgang für die Herstellung des Transistors ein geringeres thermisches Budget, wobei somit ein mögliches Lösungsverfahren für eine Verwendung eines hohen K und eines metallischen Gate-Materials bereit gestellt wird. Jedoch ist eine Anwendung des Schottky-Barrieren-MOSFET stark begrenzt aufgrund eines großen Leckagestroms im ausgeschalteten Zustand und eines geringen Stroms der Verbindung nach Schottky im angeschalteten Zustand. Des Weiteren haben kürzlich im Hinblick auf ein Problem, das ein Gefälle eines unteren Schwellenwerts des MOSFET eine theoretische Grenze von 60 mV/dec aufweist, Forscher eine mögliche Lösung vorgeschlagen, in welcher ein Tunnelungs-Feldeffekttransistor (TFET) verwendet wird. Der TFET bewirkt ein Anschalten durch eine Steuerung einer Tunnelung von Band-zu-Band von einer umgekehrt-beeinflussten PIN-Verbindung durch einen Gate und weist einen sehr geringen Leckagestrom auf. Der TFET weist viele exzellente Eigenschaften auf, wie zum Beispiel einen niedrigen Leckagestrom, ein geringes Gefälle des unteren Schwellenwerts bzw. Grenze, eine niedrige Betriebsspannung und einen niedrigen Stromverbrauch. Aufgrund einer Beschränkung der Wahrscheinlichkeit einer Tunnelung und eines Bereichs einer Tunnelung von dem Quellen-/Drain-Bereich steht jedoch auch der TFET vor einem Problem eines niedrigen Stroms im angeschalteten Zustand, welcher der gleiche ist, wie bei dem Schottky-Barriere-MOSFET. Ein Patent (
CN 101719517A ) schlägt einen Transistor mit einer Tunnelung nach Schottky vor, welcher ein Problem einer Selbstausrichtung des TFET löst durch Verwenden einer Verbindung nach Schottky an der Quelle/Drain bzw. Quelle/Abfluss. Er weist jedoch ebenso das Problem eines niedrigen Stroms im angeschalteten Zustand auf. - ZUSAMMENFASSUNG DER ERFINDUNG
- Es ist eine Aufgabe der vorliegenden Erfindung, einen MOS-Transistor bereit zu stellen, welcher eine Struktur von kombinierter Quelle mit einem niedrigen Stromverbrauch aufweist, welcher eine Verbindung nach Schottky und einen Tunnelungsmechanismus von Band-zu-Band kombiniert, sowie ein Verfahren zur Herstellung desselbigen. Da sie kompatibel ist mit einem konventionellen CMOS-Prozess und einen identischen Bereich eines aktiven Bereichs zu einem MOSFET aufweist, kann die Struktur gemäß der Erfindung beträchtlich einen Strom im eingeschalteten Zustand des Transistors verbessern, einen Leckagestrom und einen parasitären Widerstand reduzieren, und eine bessere Charakteristik bzw. Eigenschaft eines unteren Schwellenwerts aufweisen.
- Eine technische Lösung der vorliegenden Erfindung wird wie nachfolgend dargestellt.
- Ein MOS-Transistor, welcher eine Struktur einer kombinierten Quelle mit einem niedrigen Stromverbrauch aufweist, umfasst eine Elektrodenschicht für ein Steuer-Gate, eine dielektrische Gate-Schicht, ein Halbleitersubstrat und einen hochdotierten Quellenbereich und einen hochdotierten Abflussbereich, wobei eine Seite des hochdotierten Quellenbereichs, welche von einem Kanal weit entfernt ist, mit einem Quellenbereich nach Schottky verbunden ist, ein Ende des Steuer-Gates sich zu dem hochdotierten Quellenbereich erstreckt, um eine T-Form zu bilden, bei welchem ein sich erstreckender Bereich des Steuer-Gates ein sich erstreckendes Gate ist, und wobei der verbleibende Bereich des Steuer-Gates ein Haupt-Gate ist, ein aktiver Bereich, welcher durch das sich erstreckende Gate bedeckt wird, ein Kanalbereich ist, und ein Material davon das Substratmaterial ist, der hochdotierte Quellenbereich durch ein hohes Dotieren eines Halbleiters gebildet ist, und an beiden Enden von dem sich erstreckenden Gate in einer Breitenrichtung des aktiven Bereichs angeordnet ist, der Quellenbereich nach Schottky aus einem Metall oder einem metallischen Silicid gebildet ist, und eine Verbindung nach Schottky (eine Metall-Halbleiter-Verbindung) zwischen dem Quellenbereich nach Schottky und dem Kanal unter dem sich erstreckenden Gate gebildet ist. Der hochdotierte Abflussbereich, welcher an der sich nicht erstreckenden Seite des Steuer-Gates vorgesehen ist, ist durch ein hohes Dotieren gebildet, und eine Dotierungsart davon ist entgegengesetzt zu derjenigen des hochdotierten Quellenbereichs.
- Eine Breite des sich erstreckenden Gates muss geringer sein als diejenige einer Injektionsbreite des aktiven Bereichs an dem Quellenanschluss, um sicher zu stellen, dass der Quellenbereich teilweise das sich erstreckende Gate umgibt, und um einen großen Tunnelungsbereich sicher zu stellen. Die Breite des sich erstreckenden Gates muss zu einem gewissen Wert hin klein sein (in dem Bereich von 1 bis 2 μm gemäß den verschiedenen Konzentrationen des Kanals und des aktiven Bereichs), so dass ein eingebautes Potential der Quellenverbindung an beiden Seiten von dem sich erstreckenden Gate den Kanalbereich unter dem sich erstreckenden Gate dazu bringen kann, vermindert bzw. aufgebraucht zu sein, und somit kann ein statischer Leckagestrom der Vorrichtung reduziert sein.
- Die Länge des sich erstreckenden Gates kann in irgendeiner Richtung liegen, abhängig von der gewünschten Größe an Strom, jedoch normalerweise nicht die Kante des aktiven Bereichs an dem Quellenanschluss überschreiten.
- Ein gewisser Rand kann zwischen dem Haupt-Gate und dem hochdotierten Abfluss (engl. drain) zurückgelassen werden, um ein bipolares Anschaltphänomen dieser Struktur zu verhindern, wo der hauptsächliche Gate-Bereich eine Steuerungsfähigkeit verlieren kann, um ein besseres Gefälle eines unteren Schwellenwerts zu erhalten.
- Ein Verfahren zur Herstellung des oben erwähnten MOS-Transistors, welcher die Struktur von kombinierter Quelle aufweist, welche eine Verbindung nach Schottky und ein T-förmiges Gate kombiniert, umfasst die nachfolgenden Schritte:
- 1) Definieren eines aktiven Bereichs über einem Halbleitersubstrat durch eine flache Isolierung;
- 2) Aufbauen einer dielektrischen Gate-Schicht;
- 3) Ablagern einer Elektrodenschicht des Gates und dann Bilden eines Musters eines Haupt-Gates und eines sich erstreckenden Gates durch ein Bearbeiten mittels Fotolithographie und Ätzen der Elektrodenschicht des Gates;
- 4) Ausführen einer Bearbeitung mittels Fotolithographie zum Bilden eines dotierten Quellenbereichs und Ausführen einer Ionenimplantation unter Verwenden eines Fotolacks und des Gates als eine Maskierung zum Bilden eines hochdotierten Quellenbereichs;
- 5) Bearbeiten mittels Fotolithographie eines dotierten Abflussbereichs (engl. drain region) und Ausführen einer Ionenimplantation unter Verwenden eine Fotolacks und des Gates als eine Maskierung, um einen hochdotierten Abflussbereich zu bilden, und Ausführen eines schnellen Glühens bei hoher Temperatur, um dotierte Unreinheiten zu aktivieren;
- 6) Bearbeiten mittels Fotolithographie eines metallischen Bereichs in der Quelle, Sputtern einer metallischen Schicht und Ausführen eines Glühens bei niedriger Temperatur, um einen Verbund zu bilden, der aus dem Metall und dem Halbleiter hergestellt ist, und dann Entfernen des nicht reagierten Metalls zum Bilden eines Quellenbereichs nach Schottky;
- 7) Ausführen von konventionellen, nachfolgenden CMOS-Prozessen, welche ein Ablagern einer Passivierungsschicht, ein Öffnen eines Kontaktlochs und eine Metallbeschichtung usw. umfassen, um den MOS-Transistor zu bilden.
- Bei dem obigen Herstellungsverfahren wird im Schritt 1) das Material des Halbleitersubstrats ausgewählt aus einem von Si, Ge, SiGe, GaAs oder andern binären oder ternären Verbundhalbleitern aus der Gruppe II-VI, III-V und IV-IV, Silicium auf einem Isolator (SOI) oder einem Germanium auf einem Isolator (GOI).
- Bei dem obigen Herstellungsverfahren wird in dem Schritt 2) ein Material der dielektrischen Gate-Schicht ausgewählt aus Siliciumoxid, Hafniumoxid und Hafniumnitrid.
- Bei dem obigen Herstellungsverfahren wird in dem Schritt 2) ein Verfahren zum Aufbauen der dielektrischen Gate-Schicht ausgewählt aus einem der nachfolgenden Verfahren: eine konventionelle thermische Oxidation, eine nitrierte thermische Oxidation, eine chemische Dampfablagerung sowie eine physikalische Dampfablagerung.
- Bei dem obigen Herstellungsverfahren wird in dem Schritt 3) ein Material der Elektrodenschicht des Gates ausgewählt aus einem dotierten Polysilicium, Kobalt und Nickel und anderen metallenen und metallischen Siliciden.
- Bei dem obigen Herstellungsverfahren wird in dem Schritt 6) das metallische Material ausgewählt aus Pt, Er, Co, Ni und anderen Metallen, welche mit dem Halbleitermaterial des Substrats durch ein Glühen reagieren, um einen Verbund zu bilden.
- Die Vorteile und vorteilhaften Wirkungen der vorliegenden Erfindung sind wie folgt.
- 1. Diese Struktur kann ein Oberflächenpotential des Kanals auf effizientere Weise steuern unter Verwenden des T-förmigen Gates, um so ein Leitungsband abzusenken oder ein Valenzband anzuheben in den Energiebändern der Kanaloberfläche, um ein elektrisches Feld an der Quellenverbindung zu erhöhen bzw. zu verbessern, wobei somit ein Auftreten einer Band-zu-Band-Tunnelung unterstützt wird und ein Anschaltstrom erzeugt wird und folglich ein Durchbrechen der Beschränkung eines unteren Schwellenwerts eines konventionellen MOSFET hervorgerufen wird.
- 2. Diese Struktur macht vollständig Gebrauch von den drei Kanten des sich erstreckenden Gates, wo die drei Kanten das Anschalten erreichen unter Verwenden von jeweils der Band-zu-Band-Tunnelung des Tunnelungsmechanismus der Verbindung nach Schottky. Durch ein Einstellen einer Länge der Kante des sich erstreckenden Gates wird ein großer Tunnelungsbereich erzielt, der Anschaltstrom der Vorrichtung wird stark erhöht und das Gefälle des unteren Schwellenwerts der Vorrichtung wird verbessert.
- 3. Der parasitäre Widerstand der Vorrichtung wird reduziert durch ein Erzeugen des Quellenbereichs nach Schottky. Des Weiteren wird durch ein striktes Steuern einer Breite des sich erstreckenden Gates der Kanalbereich unter dem sich erstreckenden Gate abgebaut, so dass ein Problem eines Leckagestroms, welcher durch die Verbindung nach Schottky hervorgerufen wird, stark reduziert ist, und ein niedriger Leckagestrom erzielt wird.
- 4. Das Prozessverfahren zur Herstellung der Vorrichtungsstruktur ist vollständig kompatibel mit einem konventionellen MOSFET-Herstellungsprozess.
- Kurz gesagt wird eine Struktur von kombinierter Quelle in der Vorrichtung gemäß der Erfindung verwendet, welche eine Barriere nach Schottky und ein T-förmiges Gate kombiniert und somit wird die Leistungsfähigkeit der Vorrichtung mit einem einfachen Herstellungsverfahren verbessert. Im Vergleich zu einem konventionellen MOSFET kann unter der gleichen Prozessbedingung und der gleichen Größe des aktiven Bereichs der MOSFET der vorliegenden Erfindung einen höheren Anschaltstrom erhalten, einen niedrigeren Leckagestrom und ein steileres Gefälle eines unteren Schwellenwerts und er kann in dem Gebiet von Vorrichtungen mit niedrigem Stromverbrauch angewendet werden, und weist einen höheren praktischen Nutzen auf.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 ist eine schematische Darstellung von Prozessschritten zum Aufbauen einer dielektrischen Gate-Schicht und zum Ablagern einer Gate-Elektrode über einem Halbleitersubstrat; -
2a ist eine Querschnittsansicht einer Vorrichtung nachdem eine Gate-Elektrode durch ein Bearbeiten mittels Fotolithographie und durch Ätzen gebildet ist, welche in der Richtung der gestrichelten Linie der2b genommen ist, und2b eine entsprechende Draufsicht der Vorrichtung; -
3a ist eine Querschnittsansicht einer Vorrichtung nach einem Bilden eines dotierten Quellenbereichs durch ein Bearbeiten mittels Fotolithographie eines hochdotierten Quellenbereichs und einem Ausführen einer Ionenimplantation, welche in der Richtung der gestrichelten Linie der3b genommen ist, und3b ist eine entsprechende Draufsicht der Vorrichtung; -
4a ist eine Querschnittsansicht einer Vorrichtung nach einem Bilden eines dotierten Abflussbereichs (engl. drain region) durch ein Bearbeiten mittels Fotolithographie eines hochdotierten Abflussbereichs und eines Ausführens einer Ionenimplantation, welche in der Richtung der gestrichelten Linie der4b genommen ist, und4b ist eine entsprechende Draufsicht der Vorrichtung; -
5a ist eine Querschnittsansicht einer Vorrichtung nach einem Bearbeiten mittels Fotolithographie eines Quellenbereichs nach Schottky, Sputtern von Metall und Ausführen eines Glühens zum Bilden eines Silicids, welche in der Richtung der gestrichelten Line der5b genommen ist, und5b ist eine entsprechende Draufsicht der Vorrichtung; -
6 ist eine Draufsicht einer MOS-Transistorvorrichtung, welche eine Struktur einer kombinierten Quelle gemäß der vorliegenden Erfindung aufweist; -
7a ist eine Querschnittsansicht eines Transistors gemäß der vorliegenden Erfindung, welche in der Richtung einer Linie AA' der6 genommen ist; -
7b ist eine Querschnittsansicht eines Transistors gemäß der vorliegenden Erfindung, welche in der Richtung der Linie BB' der6 genommen ist. - In den Zeichnungen:
bezeichnet das Bezugszeichen „1 ” ein Halbleitersubstrat;
bezeichnet das Bezugszeichen „2 ” eine dielektrische Gate-Schicht;
bezeichnet das Bezugszeichen „3 ” eine Gate-Elektrodenschicht (wobei das Bezugszeichen „3a ” ein Haupt-Gate bezeichnet, das Bezugszeichen „3b ” ein sich erstreckendes Gate bezeichnet);
bezeichnet das Bezugszeichen „4 ” einen Fotolack;
bezeichnet das Bezugszeichen „5 ” einen hochdotierten Quellenbereich;
bezeichnet das Bezugszeichen „6 ” einen hochdotierten Abflussbereich; und
bezeichnet das Bezugszeichen „7 ” einen Quellenbereich nach Schottky. - DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
- Im Nachfolgenden wird hier die vorliegende Erfindung weiter durch Beispiele beschrieben werden. Es sei angemerkt, dass die Ausführungsformen offenbart werden, um das weitere Verständnis der vorliegenden Erfindung zu unterstützen. Es wird den Fachleuten des Gebiets jedoch deutlich sein, dass verschiedene Änderungen und Modifikationen möglich sein werden, ohne von der Idee und der Reichweite der vorliegenden Erfindung, wie sie in den nachfolgenden Ansprüchen definiert ist, abzuweichen. Die vorliegende Erfindung sollte nicht so verstanden werden, dass sie auf den Inhalt durch die offenbarten Ausführungsformen beschränkt ist und die Reichweite der vorliegenden Erfindung wird vielmehr durch die angehängten Ansprüche definiert.
- Ein spezifisches Beispiel eines Herstellungsverfahrens der vorliegenden Erfindung umfasst die Prozessschritte, wie sie in den
1 bis5b gezeigt sind. - 1. Eine Isolationsschicht für einen aktiven Bereich wird über ein loses Siliciumsubstrat
1 hergestellt mit einer Kristallausrichtung von (100) unter Verwenden einer flachen bzw. oberflächlichen Isolationstechnologie, wobei das Substrat leicht dotiert ist. Eine dielektrische Gate-Schicht2 wird thermisch aufgebaut, wobei die dielektrische Gate-Schicht2 ein SiO2 ist und eine Dicke von 1–5 nm aufweist. Eine Eltrodenschicht3 eines Gates wird abgelagert, wobei die Elektrodenschicht3 des Gates eine dotierte Polysiliciumschicht ist und eine Dicke von 150–300 nm aufweist, wie es in der1 gezeigt ist. - 2. Ein Gate-Muster, welches ein Haupt-Gate
3a und sich erstreckendes Gate3b umfasst, wird durch ein Bearbeiten mittels Fotolithographie gebildet. Die Elektrodenschicht3 des Gates wird zu der dielektrischen Gate-Schicht2 geätzt, wobei eine Breite des sich erstreckenden Gates 1–2 μm ist, wie es in den2a und2b gezeigt ist. - 3. Ein Muster eines dotierten Quellenbereichs wird durch ein Bearbeiten mittels Fotolithographie gebildet, wobei ein Abstand von einer linken Seite des Haupt-Gates zu einer rechten Seite des dotierten Quellenbereichs 0–1 μm ist. Ein Prozess einer Ionenimplantation wird an der Quelle ausgeführt unter Verwenden eines Fotolacks
4 als eine Maskierung, um einen hochdotierten Quellenbereich5 zu bilden, wobei eine Energie der Ionenimplantation 40 keV ist und die dotierten Unreinheiten BF+ sind, wie es in den3a und3b gezeigt ist. - 4. Ein Muster eines dotierten Abflussbereichs wird durch ein Bearbeiten mittels Fotolithographie gebildet. Ein Prozess einer Ionenimplantation wird an dem Abflussbereich ausgeführt unter Verwenden eines Fotolacks als eine Maskierung, um einen hochdotierten Abflussbereich
6 zu bilden, wobei eine Energie der Ionenimplantation 50 keV ist, und die dotierten Unreinheiten As+ sind, wie es in den4a und4b gezeigt ist. Ein schnelles Glühen bei hoher Temperatur wird ausgeführt, um die Unreinheiten, welche in der Quelle und dem Abfluss dotiert sind, zu aktivieren. - 5. Ein Muster eines metallischen Bereichs der Quelle wird durch ein Bearbeiten mittels Fotolithographie gebildet. Eine metallische Ni-Schicht wird gesputtert unter Verwenden eines Fotolacks als eine Maskierung (eine Passivierungs-schicht kann als erstes aufgebaut werden und ein Bearbeiten mittels Fotolithographie und Ätzen werden ausgeführt, um das Muster des metallischen Bereichs zu bilden). Ein Glühen bei niedriger Temperatur wird ausgeführt, um ein metallisches Silicid als einen Quellenbereich
7 nach Schottky der Vorrichtung zu bilden, wie es in den5a und5b gezeigt ist. - Schließlich werden konventionelle, nachfolgende CMOS-Prozesse, einschließlich ein Ablagern einer Passivierungsschicht, ein Öffnen eines Kontaktlochs und eine Metallbeschichtung usw. ausgeführt, um den MOS-Transistor zu bilden, welcher eine Struktur von kombinierter Quelle mit einem niedrigen Stromverbrauch aufweist.
Claims (8)
- MOS-Transistor, welcher eine Struktur von kombinierter Source mit niedrigem Stromverbrauch aufweist, wobei er eine Elektrodenschicht (
3 ) für ein Steuer-Gate, eine dielektrische Gate-Schicht (2 ), ein Halbleitersubstrat (1 ), einen hochdotierten Sourcebereich (5 ) und einen hochdotierten Drainbereich (6 ) aufweist, wobei eine Seite des hochdotierten Sourcebereichs (5 ), welche von einem Kanal weit entfernt ist, mit einem Schottky-Sourcebereich (7 ) verbunden ist, ein Ende des Steuer-Gates sich zu dem hochdotierten Sourcebereich (5 ) erstreckt, um eine T-Form zu bilden, ein sich erstreckender Bereich des Steuer-Gates ein sich erstreckendes Steuer-Gate (3b ) ist und ein verbleibender Bereich des Steuer-Gates ein Haupt-Gate (3a ) ist, ein aktiver Bereich, welcher durch das sich erstreckende Gate (3b ) bedeckt ist, ein Kanalbereich ist, und ein Material des Kanalbereichs das gleiche ist wie dasjenige des Substrats (1 ), und ein Schottky-Übergang zwischen dem Schottky-Sourcebereich (7 ) und dem Kanal unter dem sich erstreckenden Gate (3b ) gebildet ist. - MOS-Transistor, welcher die Struktur von kombinierter Source mit niedrigem Stromverbrauch aufweist, nach Anspruch 1, wobei hoch dotierte Sourcebereiche (
5 ) auf beiden Seiten des sich erstreckenden Gates (3b ) in einer Breitenrichtung des aktiven Bereichs angeordnet sind und eine Breite des sich erstreckenden Gates (3b ) in der Breitenrichtung des zwischen den hochdotierten Sourcebereichen (5 ) liegenden aktiven Bereichs 1–2 μm ist. - Verfahren zum Herstellen eines MOS-Transistors, welcher eine Struktur von kombinierter Source mit niedrigem Stromverbrauch aufweist, welches die nachfolgenden Schritte umfasst: 1) Definieren eines aktiven Bereichs über einem Halbleitersubstrat (
1 ) durch eine flache Isolierung; 2) Aufbauen einer dielektrischen Gate-Schicht (2 ); 3) Ablagern einer Elektrodenschicht (3 ) des Gates und dann Bilden eines Musters eines Haupt-Gates (3a ) und eines Musters eines sich erstreckenden Gates (3b ) durch ein Bearbeiten mittels Fotolithographie und Ätzen der Elektrodenschicht des Gates; 4) Ausführen einer Bearbeitung mittels Fotolithographie zum Bilden eines dotierten Sourcebereichs (5 ) und Ausführen einer Ionenimplantation unter Verwenden eines Fotolacks und des Gates als eine Maskierung zum Bilden eines hochdotierten Sourcebereichs (5 ); 5) Ausführen einer Bearbeitung mittels Fotolithographie zum Bilden eines dotierten Drainbereichs (6 ) und Ausführen einer Ionenimplantation unter Verwenden eines Fotolacks und des Gates als einer Maskierung zum Bilden eines hochdotierten Drainbereichs (6 ) und Ausführen eines schnellen Glühens bei hoher Temperatur zum Aktivieren der dotierten Zusatzstoffe; 6) Ausführen einer Bearbeitung mittels Fotolithographie zum Bilden eines metallischen Bereichs in der Source, Sputtern einer metallischen Schicht und Ausführen eines Glühens bei niedriger Temperatur, um eine Verbindung zu bilden, die aus dem Metall und dem Halbleiter hergestellt ist, und dann Entfernen des nicht reagierten Metalls zum Bilden eines Schottky-Sourcebereichs; und 7) Ausführen von konventionellen, nachfolgenden CMOS-Prozessen, welche ein Ablagern einer Passivierungsschicht, ein Öffnen eines Kontaktlochs und eine Metallbeschichtung umfassen, um den MOS-Transistor nach Anspruch 1 zu bilden. - Verfahren nach Anspruch 3, wobei im Schritt 1) das Substratmaterial ausgewählt wird aus Si, Ge, SiGe, GaAs oder anderen binären oder ternären Verbundhalbleitern aus der Gruppe II-VI, III-V und IV-IV, einem Silicium auf einem Isolator oder einem Germanium auf einem Isolator.
- Verfahren nach Anspruch 3, wobei im Schritt 2) ein Material der dielektrischen Gate-Schicht (
2 ) ausgewählt wird aus einem Siliciumoxid, einem Hafniumoxid, einem Hafniumnitrid. - Verfahren nach Anspruch 3, wobei im Schritt 2) ein Verfahren zum Aufbauen der dielektrischen Gate-Schicht (
2 ) ausgewählt wird aus einem der nachfolgenden Verfahren: eine konventionelle thermische Oxidation, eine nitrierte thermische Oxidation, eine chemische Dampfablagerung und eine physikalische Dampfablagerung. - Verfahren nach Anspruch 3, wobei im Schritt 3) ein Material der Elektrodenschicht (
3 ) des Gates ausgewählt wird aus dotiertem Polysilicium, Kobalt, Nickel und anderen metallenen oder metallischen Siliciden. - Verfahren nach Anspruch 3, wobei im Schritt 6) das metallische Material ausgewählt wird aus Pt, Er, Co, Ni und anderen Metallen, welche mit dem Substratmaterial des Halbleiters reagieren und einen Verbund durch ein Glühen bilden.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010105601764A CN102074583B (zh) | 2010-11-25 | 2010-11-25 | 一种低功耗复合源结构mos晶体管及其制备方法 |
| CN201010560176.4 | 2010-11-25 | ||
| CNCN-201010560176.4 | 2010-11-25 | ||
| PCT/CN2011/080779 WO2012068928A1 (zh) | 2010-11-25 | 2011-10-14 | 一种低功耗复合源结构mos晶体管及其制备方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE112011103915T5 DE112011103915T5 (de) | 2013-09-26 |
| DE112011103915T8 DE112011103915T8 (de) | 2014-02-27 |
| DE112011103915B4 true DE112011103915B4 (de) | 2016-09-29 |
Family
ID=44033038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE112011103915.8T Expired - Fee Related DE112011103915B4 (de) | 2010-11-25 | 2011-10-14 | MOS-Transistor, welcher eine Struktur von kombinierter Quelle mit niedrigem Stromverbrauch aufweist und Verfahren zu seiner Herstellung |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8710557B2 (de) |
| CN (1) | CN102074583B (de) |
| DE (1) | DE112011103915B4 (de) |
| WO (1) | WO2012068928A1 (de) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102074583B (zh) | 2010-11-25 | 2012-03-07 | 北京大学 | 一种低功耗复合源结构mos晶体管及其制备方法 |
| US10103226B2 (en) * | 2012-04-30 | 2018-10-16 | International Business Machines Corporation | Method of fabricating tunnel transistors with abrupt junctions |
| CN102664192B (zh) * | 2012-05-08 | 2015-03-11 | 北京大学 | 一种自适应复合机制隧穿场效应晶体管及其制备方法 |
| CN102945861B (zh) * | 2012-11-26 | 2015-12-23 | 北京大学 | 条形栅调制型隧穿场效应晶体管及其制备方法 |
| CN102983168B (zh) * | 2012-11-29 | 2015-04-15 | 北京大学 | 带双扩散的条形栅隧穿场效应晶体管及其制备方法 |
| DE102012221932A1 (de) * | 2012-11-30 | 2014-06-05 | Leibniz-Institut für Festkörper- und Werkstoffforschung e.V. | Aufgerollte, dreidimensionale Feldeffekttransistoren und ihre Verwendung in der Elektronik, Sensorik und Mikrofluidik |
| CN103151391B (zh) | 2013-03-18 | 2015-08-12 | 北京大学 | 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法 |
| CN107170828B (zh) * | 2017-06-08 | 2021-05-18 | 湘潭大学 | 一种铁电场效应晶体管及其制备方法 |
| CN111146278B (zh) * | 2018-11-06 | 2022-09-09 | 无锡华润上华科技有限公司 | 绝缘体上半导体器件及其制造方法 |
| CN113571585B (zh) * | 2021-07-07 | 2023-10-13 | 沈阳工业大学 | 低功耗双层阻挡接触式双向异或非门集成电路及制造方法 |
| CN113809174B (zh) * | 2021-11-16 | 2022-03-11 | 深圳市时代速信科技有限公司 | 一种半导体器件及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20050093033A1 (en) * | 2003-09-05 | 2005-05-05 | Atsuhiro Kinoshita | Field effect transistor and manufacturing method thereof |
| US20050212055A1 (en) * | 2004-03-26 | 2005-09-29 | Kabushiki Kaisha Toshiba | Field effect transistor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB9127093D0 (en) | 1991-02-26 | 1992-02-19 | Samsung Electronics Co Ltd | Field-effect transistor |
| TW352463B (en) | 1997-03-27 | 1999-02-11 | Powerchip Semiconductor Corportion | Process for forming inverted T gate metal oxide semiconductor field-effect transistor |
| US6674139B2 (en) * | 2001-07-20 | 2004-01-06 | International Business Machines Corporation | Inverse T-gate structure using damascene processing |
| JP2005285913A (ja) * | 2004-03-29 | 2005-10-13 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US20060125041A1 (en) * | 2004-12-14 | 2006-06-15 | Electronics And Telecommunications Research Institute | Transistor using impact ionization and method of manufacturing the same |
| CN101719517B (zh) * | 2009-11-19 | 2011-12-14 | 复旦大学 | 一种肖特基隧穿晶体管的制备方法 |
| CN102074583B (zh) | 2010-11-25 | 2012-03-07 | 北京大学 | 一种低功耗复合源结构mos晶体管及其制备方法 |
-
2010
- 2010-11-25 CN CN2010105601764A patent/CN102074583B/zh active Active
-
2011
- 2011-10-14 US US13/501,241 patent/US8710557B2/en active Active
- 2011-10-14 DE DE112011103915.8T patent/DE112011103915B4/de not_active Expired - Fee Related
- 2011-10-14 WO PCT/CN2011/080779 patent/WO2012068928A1/zh active Application Filing
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US20050212055A1 (en) * | 2004-03-26 | 2005-09-29 | Kabushiki Kaisha Toshiba | Field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| DE112011103915T5 (de) | 2013-09-26 |
| DE112011103915T8 (de) | 2014-02-27 |
| WO2012068928A1 (zh) | 2012-05-31 |
| US8710557B2 (en) | 2014-04-29 |
| CN102074583B (zh) | 2012-03-07 |
| US20120313154A1 (en) | 2012-12-13 |
| CN102074583A (zh) | 2011-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R012 | Request for examination validly filed | ||
| R016 | Response to examination communication | ||
| R018 | Grant decision by examination section/examining division | ||
| R020 | Patent grant now final | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |