DE112008002818T5 - Elektronisches Bauelement mit einem gesteuerten elektrischen Feld - Google Patents

Elektronisches Bauelement mit einem gesteuerten elektrischen Feld Download PDF

Info

Publication number
DE112008002818T5
DE112008002818T5 DE112008002818T DE112008002818T DE112008002818T5 DE 112008002818 T5 DE112008002818 T5 DE 112008002818T5 DE 112008002818 T DE112008002818 T DE 112008002818T DE 112008002818 T DE112008002818 T DE 112008002818T DE 112008002818 T5 DE112008002818 T5 DE 112008002818T5
Authority
DE
Germany
Prior art keywords
layer
surface layer
region
thickness
electric field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112008002818T
Other languages
English (en)
Other versions
DE112008002818B9 (de
DE112008002818B4 (de
Inventor
Hacene Lahreche
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Picogiga International
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Picogiga International filed Critical Picogiga International
Publication of DE112008002818T5 publication Critical patent/DE112008002818T5/de
Application granted granted Critical
Publication of DE112008002818B4 publication Critical patent/DE112008002818B4/de
Publication of DE112008002818B9 publication Critical patent/DE112008002818B9/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Elektronisches Bauelement, das aus Materialien der Gruppe III/N ausgebildet ist und von der Basis zu der Oberfläche hin umfasst:
– ein Haltesubstrat (1),
– eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten,
– eine Grenzschicht (4),
– eine Oberflächenschicht (7), die sich wenigstens auf einem Teil der Fläche der Grenzschicht (4) erstreckt,
dadurch gekennzeichnet, dass die Oberflächenschicht (7) ein elektrisches Feld aufweist, dessen Intensität derart gesteuert wird, dass in wenigstens einem ersten Bereich (A) der Oberflächenschicht das elektrische Feld schwächer ist als in einem zweiten Bereich (B) der Oberflächenschicht.

Description

  • Erfindungsfeld
  • Die vorliegende Erfindung betrifft ein elektronisches Bauelement auf der Basis von Materialien der Gruppe III/N wie etwa einen Gleichrichter oder einen Feldeffekt-Transistor, wobei es sich zum Beispiel um einen Transistor des HEMT-Typs (High Electron Mobility Transistor) oder des MIS-Typs (Metal Insulator Semiconductor) handeln kann.
  • Hintergrund der Erfindung
  • Die Materialien der Gruppe III/N wie zum Beispiel GaN weisen piezoelektrische Eigenschaften auf.
  • In einem elektronischen Bauelement auf der Basis von Materialien der Gruppe III/N ist eine spontane Polarisation gegeben, die ein elektrisches Feld erzeugt, das inhärent für den nicht zentro-symmetrischen kristallographischen Aufbau des Materials ist. Weiterhin wird ein weiteres piezoelektrisches Feld durch die verschiedenen mechanischen Spannungen in den verschiedenen Schichten des Aufbaus induziert. Dieses elektrische Feld mit einer piezoelektrischen Beschaffenheit ist auf der Oberfläche des Bauelements im wesentlichen konstant, sofern diese nicht zum Beispiel durch ein Ätzen modifiziert wurde.
  • Um die Leistung der elektronischen Bauelemente zu verbessern, ist es vorteilhaft, wenn die Verteilung des elektrischen Felds auf der Oberfläche des Bauelements gesteuert werden kann, sodass also mit einer präzisen räumlichen Auflösung Bereiche auf der Oberfläche des Bauelements, in denen das elektrische Feld schwach ist, und andere Berieche, in denen das elektrische Feld stark ist, erzeugt werden können.
  • Wie in 1 gezeigt, umfasst der Typ von elektronischem Bauelement, der durch die Erfindung verbessert werden soll, gewöhnlich von der Basis zu der Oberfläche hin: eine Halteschicht 1, eine Pufferschicht 2, eine Kanalschicht 3, eine Grenzschicht 4 und eine Oberflächenschicht 7. Das Bauelement kann auch eine Ohmsche Kontaktelektrode 5 und eine Schottky-Kontaktelektrode 8 umfassen.
  • Unter der Oberfläche des Bauelements ist die obere Schicht des Bauelements zu verstehen, d. h. in diesem Fall die Oberflächenschicht 7, auf der Elektroden vorgesehen werden können. Diese Oberfläche kann flach sein oder auch nicht (zum Beispiel, wenn sie geätzt wurde).
  • Um die folgende Beschreibung verständlicher zu machen, ist ein orthogonaler Bezug (x, y, z) für das Bauelement definiert. Die x- und die y-Richtungen definieren eine horizontale Ebene parallel zu der Basis des Bauelements, und die z-Richtung erstreckt sich vertikal und senkrecht zu dieser Ebene. Dieser Bezug wird durchgängig in der folgenden Beschreibung verwendet.
  • Wenn versucht wird, die Leistung eines derartigen elektronischen Bauelements zu optimieren, werden allgemein der Aufbau und das elektrische Feld des elektronischen Bauelements in der z-Achse optimiert, sodass also der Aufbau entlang der Dicke verbessert wird.
  • Die vorliegende Erfindung schlägt vor, die Leistung des Bauelements in den x- und y-Richtungen auf der Oberfläche des Bauelements durch einen Kompromiss zwischen den folgenden Beschränkungen zu optimieren:
    • – Einerseits soll ein guter Schottky-Kontakt sichergestellt werden, wobei die Zielsetzung darin besteht, ein schwaches elektrisches Feld in der Oberflächenschicht nahe der Oberfläche zu erzeugen (siehe zum Beispiel die Veröffentlichung Toshihide Kikkawa, „Fujitsu proves reliability of GaN HEMTs", in Compound semiconductor, July 2006).
    • – Andererseits sind parallele Leitungen in der Oberflächenschicht und in der Grenzschicht zu vermeiden, weil diese den Betrieb des Bauelements beeinträchtigen.
  • Die Erfindung erfüllt diese Aufgabe, indem sie ein starkes elektrisches Feld in den Bereichen der Oberflächenschicht in der freien Zone des Bauelements aufrechterhält (die Zone ist der Teil der Oberfläche des Bauelements, in dem keine Elektrode vorgesehen ist).
  • Es wird deshalb vorgeschlagen, die Verteilung des elektrischen Felds in der Oberflächenschicht in Abhängigkeit von den Bereichen des elektronischen Bauelements zu steuern, sodass erzeugt wird:
    • – ein starkes elektrisches Feld in den freien Zonen, d. h. in den Bereichen zwischen der Ohmschen Kontaktelektrode und der Schottky-Kontaktelektrode, wenn sich die Ohmsche Kontaktelektrode auf der Oberfläche des Bauelements befindet, und
    • – ein schwaches elektrisches Feld unter der Schottky-Kontaktelektrode.
  • Die bekannten Epitaxie-Methoden gestatten jedoch nur ein homogenes Wachstum einer dotierten Schicht auf der gesamten Oberfläche (d. h. mit einer gleichen Konzentration durch das Dotieren aller Punkte (x, y) dieser Schicht), wenn die Epitaxie kontinuierlich, d. h. beispielsweise ohne einen dazwischen durchgeführten Ätzschritt ausgeführt wird.
  • Um die Modifikation der (x, y)-Verteilung des elektrischen Felds auf der Oberfläche des Bauelements zu steuern, kann ein Verfahren zum kontrollierten Dotieren des Aufbaus verwendet werden, wobei genauer gesagt ein Dotierungsgradient auf der Oberfläche des Bauelements oder auf bestimmten Teilen dieser Oberfläche verwendet wird.
  • Es ist zu beachten, dass die Dotierung auch in der z-Richtung der Tiefe des Bauelements kontrolliert werden muss, weil nicht unbedingt alle Schichten des Bauelements dotiert werden müssen.
  • Die bekannten Verfahren zum Implantieren und Diffundieren eines Dotiermittels durch eine Maske gestatten jedoch kein lokalisiertes Dotieren mit einer angemessenen räumlichen Auflösung in der Tiefe z.
  • Tatsächlich wird das Implantieren von Dotierungsspezies in einer Größenordnung von ungefähr 100 Nanometern gesteuert, wobei das Implantierungsprofil eine Gaußsche Verteilung entlang der z-Achse aufweist.
  • Eine derartige Implantierung führt notwendigerweise zu einer Dotierung eines Bereichs in der Tiefe des Bauelements, gestattet jedoch nicht die Dotierung einer Oberflächenschicht 7, deren Dicke gewöhnlich zwischen 10 und 30 nm beträgt.
  • Es ist also derzeit kein Verfahren verfügbar, mit dem das elektrische Feld an der Oberfläche des Bauelements in Übereinstimmung mit den Bereichen der Oberflächenschicht verschieden gesteuert werden könnte.
  • Es ist deshalb eine der Zielsetzungen der Erfindung, die Verteilung des elektrischen Felds in der Oberflächenschicht mit einer räumlichen Auflösung in (x, y, z) zu steuern, die für die Dimensionen des Bauelements geeignet ist.
  • Kurzbeschreibung der Erfindung
  • Diese Zielsetzung wird erfüllt, indem an der Oberfläche des Bauelements eine Schicht gebildet wird, deren Aufbau und deren elektrische Eigenschaften (insbesondere das elektrische Feld) in einer Draufsicht in Übereinstimmung mit den verschiedenen Bereichen des Bauelements variieren.
  • Gemäß der Erfindung wird ein elektronisches Bauelement angegeben, das aus Materialien der Gruppe III/N ausgebildet ist, wobei das elektronische Bauelement von der Basis zu der Oberfläche hin umfasst:
    • – ein Haltesubstrat,
    • – eine Schicht, die ausgebildet ist, um ein Elektronengas zu enthalten,
    • – eine Grenzschicht,
    • – eine Oberflächenschicht, die sich auf wenigstens einem Teil der Oberfläche der Grenzschicht erstreckt,
    wobei das Bauelement dadurch gekennzeichnet ist, dass die Oberflächenschicht ein elektrisches Feld aufweist, dessen Strom derart gesteuert wird, dass in wenigstens einem ersten Bereich der Oberflächenschicht das elektrische Feld schwächer ist als in einem zweiten Bereich der Oberflächenschicht.
  • Vorzugsweise wird die Differenz des elektrischen Felds in der Oberflächenschicht in einer Größenordnung von einem Nanometer gesteuert.
  • Gemäß einer ersten Ausführungsform des Bauelements wird in dem zweiten Bereich eine Oberflächenschicht durch das Überlagern einer „Deckschicht” auf eine „Flächenschicht” gebildet und wird in dem ersten Bereich die Oberflächenschicht nur durch die Deckschicht gebildet.
  • Gemäß einer zweiten Ausführungsform des Bauelements wird in dem zweiten Bereich die Oberflächenschicht durch das Überlagern einer „Deckschicht” auf eine „Flächenschicht” gebildet und wird in dem ersten Bereich die Oberflächenschicht durch das Überlagern der Deckschicht auf einen Teil der Dicke der Flächenschicht gebildet.
  • Gemäß anderen möglichen Merkmalen des Bauelements gemäß der Erfindung:
    • – umfassen die Materialien der Flächenschicht und der Deckschicht wenigstens ein Material aus der Gruppe III und Stickstoff,
    • – weist die Flächenschicht einen Dotiermittelanteil zwischen 0 und 5,1017 Atomen/cm3 auf und weist die Deckschicht einen Dotiermittelanteil zwischen 5,1017 und 5,1019 Atomen/cm3 auf, wobei der Dotiermittelanteil der Deckschicht höher als derjenige der Flächenschicht ist,
    • – sind die Flächenschicht und die Deckschicht aus demselben Material ausgebildet,
    • – beträgt in dem ersten Bereich die Dicke der Flächenschicht zwischen 0 und 10 nm und die Dicke der Deckschicht zwischen 1 und 20 nm,
    • – ist unter dem ersten Bereich die Grenzschicht dünner als unter dem zweiten Bereich,
    • – umfasst das Bauelement weiterhin wenigstens eine Ohmsche Kontaktelektrode und eine Schottky-Kontaktelektrode,
    • – ist die Schottky-Kontaktelektrode vorteilhaft über dem ersten Bereich der Oberflächenschicht angeordnet und ist der zweite Bereich der Bereich der Oberflächenschicht zwischen der Ohmschen Kontaktelektrode und der Schottky-Kontaktelektrode,
    • – weist die Oberfläche der Deckschicht atomare Stufen auf, die durch Platten mit einer Breite von mehr als 2 nm voneinander getrennt sind.
  • Weiterhin gibt die Erfindung ein Verfahren zum Herstellen eines elektronischen Bauelements an, das Materialien der Gruppe III/N umfasst, wobei das Bauelement von der Basis zu der Oberfläche hin umfasst:
    • – ein Haltesubstrat,
    • – eine Schicht, die ausgebildet ist, um ein Elektronengas zu enthalten,
    • – eine Grenzschicht,
    wobei das Verfahren dadurch gekennzeichnet ist, dass es das Ausbilden einer Oberflächenschicht auf der Grenzschicht umfasst, wobei das elektrische Feld in der Oberflächenschicht derart gesteuert wird, dass in wenigstens einem ersten Bereich der Oberflächenschicht das elektrische Feld schwächer als in einem zweiten Bereich des Oberflächenschicht ist.
  • Gemäß einer ersten Implementierung des Verfahrens umfasst das Ausbilden der Oberflächenschicht die folgenden Schritte:
    • a) epitaktisches Züchten einer Oberflächenschicht auf der Grenzschicht,
    • b) Ätzen eines Grabens in dem ersten Bereich der Flächenschicht, wobei der Graben flacher ist als die Dicke der Flächenschicht, sodass eine Restdicke der Flächenschicht zurückbleibt,
    • c) erneutes epitaktisches Züchten, um eine dotierte Deckschicht auf dem resultierenden Aufbau vorzusehen,
    sodass die Oberflächenschicht in dem ersten Bereich durch das Überlagern der Restdicke der Flächenschicht und der Deckschicht gebildet wird und in dem zweiten Bereich durch das Überlagern der Flächenschicht und der Deckschicht gebildet wird.
  • Gemäß einer zweiten Implementierung des Verfahrens umfasst das Ausbilden der Oberflächenschicht die folgenden Schritte:
    • a) epitaktisches Züchten einer Flächenschicht auf der Grenzschicht,
    • b) Ätzen eines Grabens in dem ersten Bereich der Flächenschicht, wobei der Graben tiefer oder gleich der Dicke der Deckschicht ist,
    • c) erneutes epitaktisches Züchten einer dotierten Deckschicht auf dem resultierenden Aufbau,
    sodass die Oberflächenschicht in dem ersten Bereich nur durch die Deckschicht gebildet wird und in dem zweiten Bereich durch das Überlagern der Flächenschicht und der Deckschicht gebildet wird.
  • Während des Schritts b) kann auch ein Teil der Dicke der Grenzschicht unter dem ersten Bereich geätzt werden.
  • Kurzbeschreibung der Zeichnungen
  • Die Erfindung wird im Folgenden ausführlicher beschrieben, wobei weitere Vorteile und Merkmale anhand von verschiedenen Ausführungsformen und Implementierungsbeispielen mit Bezug auf die beigefügten Zeichnungen verdeutlicht werden.
  • 1 ist eine Querschnittansicht eines elektronischen Bauelements aus dem Stand der Technik.
  • 2 bis 5 sind Querschnittansichten, die die verschiedenen Phasen der Herstellung eines elektronischen Bauelements gemäß der Erfindung zeigen.
  • 6 ist eine Simulationskurve des elektrischen Felds in einem ersten Bereich des Bauelements.
  • 7 ist eine Simulationskurve des elektrischen Felds in einem zweiten Bereich des Bauelements.
  • 8 ist eine Querschnittansicht eines elektronischen Bauelements gemäß einer ersten Ausführungsform der Erfindung.
  • 9 ist eine Querschnittansicht eines elektronischen Bauelements gemäß einer zweiten Ausführungsform der Erfindung.
  • 10 zeigt einen HEMT-Transistor gemäß der Erfindung.
  • Ausführliche Beschreibung der Erfindung
  • Zuerst wird der Grundaufbau eines elektronischen Bauelements, auf das die vorliegende Erfindung angewendet wird, von der Basis zu der Oberfläche hin beschrieben.
  • Wie in 2 gezeigt, umfasst ein derartiges Bauelement an seiner Basis ein Haltesubstrat 1, dessen Aufgabe vor allem darin besteht, eine Steifigkeit für das Bauelement vorzusehen. Das Haltesubstrat 1 ist aus einem Halbleitermaterial wie zum Beispiel Si, SiC, GaN, Al2O3 oder AIN ausgebildet. Das Substrat 1 kann auch ein Verbundsubstrat wie etwa ein SOI (Silizium auf Isolator) oder ein SopSiC (Silizium auf pSIC) sein.
  • Das Haltesubstrat 1 ist mit einer Pufferschicht 2 und einer Schicht bedeckt, die ausgebildet ist, um ein Elektronengas zu enthalten. Diese zwei Schichten können separat vorgesehen sein, wobei in diesem Fall die Schicht, die ausgebildet ist, um das Elekronengas zu enthalten, allgemein als „Kanalschicht” 3 bezeichnet wird. Die zwei Schichten können aber auch miteinander verbunden sein, wobei in diesem Fall die Pufferschicht 2 aufgrund des Hetero-Übergangs an der Schnittfläche mit der Grenzschicht 4 gestatten kann, dass ein Elektronengas zirkuliert. In diesem Fall wird der Kanal in dem oberen Teil der Pufferschicht durch den Hetero-Übergang mit der Grenzschicht definiert, ohne dass er zu einer Schicht gehört, die separat zu der Pufferschicht vorgesehen ist.
  • Die Pufferschicht 2 weist eine gute kristallographische Qualität und Eigenschaften für das epitaktische Züchten der anderen bedeckenden Schichten auf. Dadurch kann der kristallographische Übergang zwischen der Halteschicht 1 und der auf der Pufferschicht ausgebildeten Schicht sichergestellt werden. Die Pufferschicht 2 wird durch eine binäre, ternäre oder quaternäre Legierung von Elementen aus der Gruppe III/N wie zum Beispiel GaN gebildet.
  • Wenn die Pufferschicht auch ausgebildet ist, um das Elektronengas zu enthalten, muss sie aus einem Material ausgebildet werden, dessen verbotenes Band schwächer als dasjenige der Grenzschicht ist, um die Bildung und Zirkulation des Elektronengases zu gestatten.
  • Wenn eine Kanalschicht 3 separat zu der Pufferschicht 2 vorgesehen ist, kann sie aus einem Gallium-basierten Material der Gruppe III/N ausgebildet sein, wobei es sich um eine binäre, ternäre oder quaternäre Legierung wie etwa GaN, BGaN, InGaN, AlGaN mit einem verbotenen Band, das schwächer als dasjenige der Grenzschicht ist, handeln kann.
  • Die Funktion der Grenzschicht 4 besteht darin, die freien Elektronen für den Aufbau vorzusehen, sodass die Grenzschicht 4 also eine Spenderschicht ist. Die Grenzschicht 4 umfasst ein Material, das aus einer binären, ternären oder quaternären Legierung von Elementen der Gruppe III/N gebildet wird. Die Wahl der Materialien der Grenzschicht und der Schicht, die das Elektronengas enthalten kann, kann beliebig getroffen werden, solange das Material der zuletzt genannten Schicht stets ein verbotenes Band aufweist, das schwächer als dasjenige des Materials der Grenzschicht ist.
  • Allgemein umfasst das Verfahren der Erfindung:
    • a) epitaktisches Züchten einer „Flächenschicht” 7a auf der Oberfläche des oben (mit Bezug auf 3) beschriebenen Aufbaus, wobei die Materialien, die für die Flächenschicht 7a verwendet werden können, weiter unten beschrieben werden,
    • b) wie 4 gezeigt, Ausführen eines kontrollierten Ätzens auf wenigstens einem Bereich der Flächenschicht 7a, um wenigstens einen Graben 10 zu erzeugen, dessen Tiefe kleiner, gleich oder größer als die Dicke der Flächenschicht 7a sein kann,
    • c) erneutes epitaktisches Züchten einer dotierten „Deckschicht” 7b, die die Flächenschicht 7a und den Graben 10 bedeckt.
  • Das verwendete Ätzen kann ein Plasmaätzen auf der Basis von Chloridelementen oder ein chemisches Ätzen sein, das insbesondere für GaN eine Oxidation und Materialabtragung in einer atomaren Nano-Größenordnung gestattet.
  • Die Breite des Grabens 10 kann zum Beispiel perfekt mit der Breite des Gates ausgerichtet sein. Im Fall eines Standard-HEMT-Transistors mit einem 250 nm breiten Gate kann das Ätzen ausgeführt werden, um einen Graben mit einer Breite von ebenfalls 250 nm zu erzeugen.
  • Unter einem „erneuten epitaktischen Züchten” ist ein Epitaxieschritt zu verstehen, der ausgeführt wird, nachdem ein Verarbeitungsschritt auf einer durch Epitaxie erhaltenen Schicht ausgeführt wurde.
  • Der Verarbeitungsschritt kann ein Ätzen sein, das gewöhnlich eine Operation umfasst, während welcher das epitaktische Züchten der Schicht unterbrochen wird.
  • Es ist zu beachten, dass die Epitaxie eine gerichtete Züchtungstechnik von zwei Kristallen ist, die eine bestimmte Anzahl von gemeinsamen Symmetrieelementen in ihren Kristallgittern aufweisen.
  • Es können verschiedene Techniken angewendet werden, wobei es sich neben einer Molekularstrahlepitaxie (MBE) zum Beispiel um eine MOCVD (metallorganische Gasphasenepitaxie), eine LPCVD (Niederdruck-CVD) oder um eine HVPE (Hybridgasphasenepitaxie) handeln kann.
  • Durch eine entsprechende Wahl und Steuerung der Parameter dieser verschiedenen Techniken wie etwa der Gasflüsse, der Ablagerungstemperatur, des Drucks oder der Vektorgase kann eine Materialablagerung in einer nur ein Atom dicken Schicht bewerkstelligt werden.
  • Die Erfindung kann unter Verwendung einer beliebigen dieser Techniken implementiert werden. Vorzugsweise gestattet das erneute epitaktische Züchten, dass Kristallfehler in der Schicht 7a repariert werden, wodurch Stromlecks an der Fläche zwischen der Oberflächenschicht 7 und der Passivierungsschicht 9 begrenzt werden.
  • In einer weiteren Ausführungsform wird eine Maske auf der Grenzschicht an der Position der Schottky-Kontaktelektrode ausgebildet, um eine nicht-dotierte Flächenschicht 7a an der Position der freien Zonen des Bauelements abzulagern. Die Maske wird dann entfernt, um die dotierte Schicht 7b durch ein erneutes epitaktisches Züchten auf der gesamten Fläche abzulagern.
  • Die Flächenschicht 7a wird aus einem Material ausgebildet, das durch Stickstoff und wenigstens ein Element der Spalte III des Periodensystems gebildet wird. Diese Schicht ist im Prinzip nicht gezielt dotiert. Vorzugsweise handelt es sich um ein GaN, AlGaN oder InGaN, das derart gewählt wird, dass das verbotene Band kleiner als dasjenige der Grenzschicht 4 ist. Das ist zum Beispiel der Fall, wenn die Grenzschicht aus AlGaN 50 bis 70% Aluminium enthält und die Flächenschicht durch AlGaN mit einem Aluminiumgehalt von ungefähr 20% gebildet wird. Wenn die Grenzschicht aus AlGaN einen Aluminiumgehalt von ungefähr 20% aufweist, ist der Aluminiumgehalt der Flächenschicht 7a vorzugsweise kleiner oder gleich 5%.
  • Das Material der Schicht 7b wird durch Stickstoff und wenigstens ein Element der Spalte III des Periodensystems gebildet, wobei es identisch mit dem Material der Schicht 7a sein kann. Für die Dotierung wird gewöhnlich Silizium oder Germanium im Bereich von 5,1017 bis 5,1019 Atomen/cm3 verwendet.
  • In einer spezifischen Ausführungsform kann die Flächenschicht 7a ebenfalls geringfügig dotiert sein, zum Beispiel kann diese Schicht 7a aus GaN bestehen, das im Bereich von 0 bis 5,1017 Atomen/cm3 dotiert wurde, wodurch Elektronenfallen vorteilhaft reduziert werden können. In diesem Fall ist die Deckschicht 7b aus einem stärker dotierten GaN ausgebildet, wobei die Konzentration zum Beispiel im Bereich von 5,10e17 bis 5,10e19 Atomen/cm3 liegt.
  • Die Deckschicht 7b weist eine Dicke auf, die im wesentlichen entlang der gesamten Fläche des Bauelements konstant ist, wobei das Profil in der z-Achse demjenigen des Grabens folgt. Weiterhin ist die Deckschicht 7b, sofern sie durch Epitaxie ausgebildet wurde, gleichmäßig entlang der x- und y-Achsen über die gesamte Fläche dotiert.
  • Aufbau der Oberflächenschicht und Beschaffenheit des entsprechenden elektrischen Felds
  • Wie in 5A gezeigt, wird also eine Oberflächenkonfiguration erhalten, die das Relief des Grabens 10 reproduziert, wobei in einer Draufsicht verschiedene Bereiche vorgesehen sind, die nicht den gleichen Dotierungsgradienten aufweisen:
    • – die Oberflächenschicht 7 umfasst nur in dem Bereich A die dotierte Deckschicht 7b oder (in dem in 5B gezeigten Fall, in dem der Graben 10 nur auf einem Teil der Dicke der Schicht 7a geätzt wurde) die Schicht 7b auf dem nicht-geätzten Teil 7a' der Dicke der Schicht 7a, sodass das elektrische Feld in diesem ersten Bereich gering ist,
    • – die Oberflächenschicht 7 umfasst in dem Bereich B zwei überlagerte Schichten: die nicht-dotierte Flächenschicht 7a und die dotierte Deckschicht 7b. Die Überlagerung dieser zwei Schichten, die jeweils verschieden dotiert sind, erzeugt ein starkes elektrisches Feld in diesem zweiten Bereich der Oberflächenschicht 7.
  • Es soll hier darauf hingewiesen werden, dass ein Ätzschritt, wenn auch nur teilweise, auf der Oberflächenschicht 7a in dem Bereich A ausgeführt wird, wobei dann ein erneutes epitaktisches Züchten auf dem Restteil 7a' ausgeführt wird, sodass eine Differenz in dem elektrischen Feld in der Oberflächenschicht 7 vorhanden ist. Das elektrische Feld in dem Bereich A ist jedoch optimal (d. h. am geringsten), wenn die gesamte Dicke der Schicht 7a geätzt wird.
  • Der Bereich A entspricht dem Graben 10 in dem Bauelement. Vorzugsweise ist dieser Graben an der Position angeordnet, die für die Schottky-Kontaktelektrode vorgesehen ist.
  • Der Bereich B entspricht der/den freien Zone(n) des Bauelements, d. h. also der/den Zone(n) zwischen der Schottky-Kontaktelektrode und der Ohmschen Kontaktelektrode.
  • Die Steuerung des elektrischen Felds in den Bereichen A und B gestattet eine Erhöhung der Durchschlagspannung des Bauelements und damit eine Verlängerung der Lebensdauer.
  • Tatsächlich kann durch ein geringes elektrisches Feld (in dem Bereich A) in der Oberflächenschicht in Kontakt mit der Schottky-Kontaktelektrode die Bildung eines Durchschlagpunkts vermieden werden, der allgemein an der Schnittfläche zwischen dem Metall der Elektrode und dem Halbleitermaterial der Oberflächenschicht vorhanden ist.
  • Weiterhin wird durch ein starkes elektrisches Feld (in dem Bereich B) die Anzahl der freien Ladungen in der Oberflächenschicht 7 reduziert, wodurch parallele Leitungen oder Stromlecks reduziert werden und die Bildung von Durchschlagspunkten in den freien Zonen des Bauelements vermieden wird.
  • Die Steuerung des elektrischen Felds unter dem Schottky-Kontakt und in den freien Zonen gestattet eine Differenz des Felds zwischen diesen beiden Bereichen von zum Beispiel ungefähr 20%. Das elektrische Feld unter dem Schottky-Kontakt kann zum Beispiel zwischen 0 und 500 kVolt/cm betragen, während das Feld der freien Zonen zwischen 500 und 1000 kVolt/cm betragen kann. Der Maximalwert des Felds in den freien Zonen entspricht dem Wert des kritischen Felds des Materials, über den hinaus das Material beschädigt wird. Weil es unter Verwendung der verfügbaren Techniken noch nicht möglich ist, das elektrische Feld in GaN zu messen, handelt es sich bei den oben angegebenen Werten um Schätzungen.
  • Diese Differenzen in dem elektrischen Feld können in den Simulationskurven des Leitungsstreifen-Energiediagramms beobachtet werden, das die Tiefe des Bauelements auf der X-Achse wiedergibt (der Ursprung O entspricht der oberen Fläche der Oberflächenschicht) und in der Ordinate die Energie E wiedergibt. In diesen Kurvendiagrammen entspricht der Wert des elektrischen Felds der Steigung der Kurve.
  • 6 zeigt die Simulation des elektrischen Felds in Abhängigkeit von der Dicke des Aufbaus in und unter dem Bereich A, wobei die Deckschicht 7b aus GaN mit einer Si-Dotierung von 3,1019 Atomen/cm3 ausgebildet ist und eine Dicke von 5 nm aufweist. Die Steigung der Kurve ist im Ursprung gleich 0, sodass das elektrische Feld im Bereich A gleich null ist.
  • 7 zeigt die Simulation des elektrischen Felds in Abhängigkeit von der Dicke des Aufbaus in und unter dem Bereich B. In diesem Bereich ist eine Deckschicht 7b aus GaN mit einer Si-Dotierung von 2,1019 Atomen/cm3 und mit einer Dicke von 5 nm auf einer Flächenschicht 7a aus einem nicht-dotierten GaN mit einer Dicke von 5 nm auf einer Grenzschicht 4 aus AlGaN mit einer Dicke von 20 nm vorgesehen. Es ist deutlich zu erkennen, dass die Kurve am Ursprung stark steigt, sodass also das elektrische Feld in dem Bereich B der Oberflächenschicht 7 stark ist.
  • Die Erfindung gestattet also, dass das elektrische Feld auf der Oberfläche des Bauelements (d. h. also in der Oberflächenschicht) mit einer räumlichen Auflösung gesteuert wird, die den Dimensionen des Bauelements angepasst ist, insbesondere was die Dicke der Oberflächenschicht betrifft. Die verwendeten Verfahren, d. h. das Ätzen und die Epitaxie, weisen eine sehr feine räumliche Auflösung auf, die gewöhnlich in einer Größenordnung von einem Nanometer liegt. Die Erfindung gestattet also, dass die Differenz des elektrischen Felds in einer Größenordnung von einem Nanometer gesteuert wird. Dadurch können an zwei nur einen Nanometer voneinander entfernen Punkten der Oberflächenschicht jeweils verschiedene elektrische Feldströme vorgesehen werden.
  • In dem oben beschriebenen Aufbau werden wenigstens eine Ohmsche Kontaktelektrode 5, eine Schottky-Kontaktelektrode 8 und eine Passivierungsschicht (nicht gezeigt) aufgetragen. Die Reihenfolge der Schritte zum Ausbilden derselben kann in Übereinstimmung mit dem elektronischen Bauelement variiert werden. Folglich wird im Fall eines MIS-Transistors die Schottky-Kontaktelektrode auf der isolierenden Passivierungsschicht ausgebildet, während bei einem Gleichrichter oder einem HEMT-Transistor die Schottky-Kontaktelektrode an dem Kontakt der Oberflächenschicht 7 aus einem Halbleitermaterial ausgebildet wird.
  • Die Passivierungsschicht ist zum Beispiel aus ZnO, Si3N4 oder MgO ausgebildet und umgibt das Bauelement. Allgemein sieht eine Passivierungsschicht einen Schutz für die Halbleiteroberfläche vor.
  • Ausbildung der Schottky-Kontaktelektrode
  • 8 zeigt einen HEMT-Transistor, der der Einfachheit halber nur mit einer Ohmschen Kontaktelektrode 5 gezeigt ist. Wie in 8 gezeigt, wird die Schottky-Kontaktelektrode 8 auf der Oberflächenschicht 7 vorgesehen.
  • Vorzugsweise wird die Schottky-Kontaktelektrode in dem Bereich A vorgesehen, d. h. also in dem Graben 10. Tatsächlich sieht die dünnere Dicke der Oberflächenschicht 7 in diesem Bereich einen geometrischen Effekt vor, durch den die Dichte des Elektronengasses in der Kanalschicht 3 erhöht werden kann. Weiterhin gestattet die engere Positionierung der Schottky-Kontaktelektrode 8 und der Kanalschicht 3 eine bessere Steuerung der Elektronen unter dieser Elektrode. Schließlich umfasst die Oberflächenschicht 7 in dem Bereich A nur die dotierte Deckschicht 7b (oder eine Überlagerung der Deckschicht 7b und der restlichen Dicke 7a' der Oberflächenschicht), sodass das elektrische Feld schwach ist, was wie beschrieben vorteilhaft für den Schottky-Kontakt ist.
  • Gemäß einer in 9 gezeigten Variante der Ausführungsform der Erfindung kann der Graben 10 unter der Schottky-Kontaktelektrode 8 nicht nur in der Oberflächenschicht 7a, sondern ach in einem Teil der Grenzschicht 4 ausgebildet werden. Die größere Tiefe des Grabens 10 gestattet eine weitere Verbesserung der Steuerung der Elektronen aufgrund einer engeren Positionierung mit der Kanalschicht 3. Weil jedoch die Grenzschicht 4 die freien Elektronen für die Kanalschicht 3 bereitstellt, muss sie eine Dicke aufweisen, die ausreicht, um eine zufrieden stellende Dichte des Elektronengases vorzusehen. Deshalb muss ein Kompromiss zwischen einer Verbesserung des Betriebs durch eine engere Anordnung der Schottky-Kontaktelektrode 8 und der Kanalschicht 3 auf der einen Seite und einer Reduktion in der Dichte des Elektronengases durch das Ätzen der Grenzschicht 4 auf der anderen Seite gefunden werden. In der Praxis muss die restliche Dicke der Grenzschicht 4 größer als 2 nm sein.
  • Ausbildung der Ohmschen Kontaktelektrode
  • Die Ohmsche Kontaktelektrode 5 gestattet das Injizieren oder Sammeln von Trägern. Bei dem in 10 gezeigten HEMT-Transistor sind zwei Ohmsche Kontaktelektroden vorgesehen: die Source 5 ist die Elektrode, die die Träger in den Aufbau injiziert, während der Drain 6 die Elektrode ist, die die Träger sammelt. Die Ohmsche Kontaktelektrode 5 wird durch das Überlagern von Metallschichten auf die obere Fläche der Grenzschicht 4 gebildet, um einen guten Ohmschen Kontakt sicherzustellen.
  • Zu diesem Zweck wird vorzugsweise die Oberflächenschicht 7 in ihrer gesamten Dicke bis zu der Grenzschicht 4 oder sogar in die Dicke der Grenzschicht 4 hinein geätzt. Dabei gestattet der direkte Kontakt zwischen der Elektrode 5 und der Grenzschicht 4, die reich an freien Elektroden ist, dass der Ohmsche Kontakt verbessert wird und zu einer Verbesserung des Betriebs des elektronischen Bauelements beiträgt.
  • Im Falle eines Gleichrichters kann eine einzelne Ohmsche Kontaktelektrode an der Rückfläche des Bauelements angeordnet sein.
  • Durchführen des isolierenden Ätzens
  • Gemäß einer spezifischen Ausführungsform können mehrere Bauelemente in derselben Platte voneinander isoliert werden, wobei ein Isolationsgraben geätzt wird, der in 8 durch das Bezugszeichen 11 angegeben ist.
  • Das Ätzen wird auf dem gesamten Umfang des Bauelements mit einer derartigen Tiefe durchgeführt, dass die isolierende Pufferschicht 2 erreicht werden kann. Das Ätzen wird nach der Bildung der Oberflächenschicht 7a, aber vor dem erneuten epitaktischen Züchten zum Ausbilden der Deckschicht 7b durchgeführt.
  • Das erneute epitaktische Züchten hat einen positiven Effekt auf die Defekte, die durch das Ätzen des Oberflächenschicht 7a zum Ausbilden des Grabens 10 oder des isolierenden Grabens 11 verursacht werden können. Es konnte beobachtet werden, dass das erneute epitaktische Züchten ein Reparieren des geätzten Kristallsystems gestattet und damit Leckströme an der Schnittfläche zwischen der Oberflächenschicht 7 und der Passivierungsschicht beseitigt.
  • Tatsächlich bewirkt das erneute epitaktische Züchten eine Neuformung und Reparatur des Kristallgitters der durch das Ätzen beschädigten Oberflächenschicht 7a, sodass Leckströme an der Schnittfläche zwischen der Deckschicht 7b und der Passivierungsschicht beschränkt werden können.
  • Es konnte beobachtet werden, dass eine durch Ätzen beschädigte Fläche durch eine Reihe von atomaren Stufen gekennzeichnet ist, die weniger als 2 nm voneinander entfernt sind. Zwischen zwei benachbarten Stufen können Platten definiert sein, die eine Breite von weniger als 2 nm aufweisen.
  • Das erneute epitaktische Züchten auf dieser beschädigten Fläche gestattet das Züchten einer Deckschicht, deren Oberfläche atomaren Stufen enthält, die durch wenigstens 2 nm voneinander entfernt sind, sodass also Platten mit einer Breite von mehr als 2 nm vorgesehen werden.
  • Implementierungsbeispiele der Erfindung
  • Beispiel 1
  • Unter Verwendung einer Technik wie etwa MBE (Molekularstrahlepitaxie) oder MOCVD (metallorganische Gasphasenepitaxie) wird ein Aufbau erzeugt, der von der Basis zu der Oberfläche hin umfasst:
    • – eine Kanalschicht aus GaN mit einer Dicke zwischen 2 und 50 nm auf einem Haltesubstrat,
    • – eine Grenzschicht aus AlGaN mit einem Aluminiumgehalt von ungefähr 30% und eine Dicke zwischen 2 und 50 nm,
    • – eine Flächenschicht aus GaN, die nicht gezielt dotiert ist und eine Dicke zwischen 1 und 10 nm aufweist.
  • Auf diesem Aufbau wird ein Ätzen ausgeführt, um die Gate-Vertiefung auszubilden. Dazu wird eine Maskierung angewendet, um den Rest des Aufbaus zu schützen. Dann wird der ungeschützte Bereich zum Beispiel unter Verwendung eines Chlor-basierten Plasmas durch ein Trocken- oder Nassätzen geätzt. Der Typ der Maske und die Anisotropie des Ätzens werden derart gewählt, dass die seitlichen Schrägen des Ätzens entsprechend gesteuert werden. Auf diese Weise wird eine Gate-Vertiefung in der Flächenschicht mit einer Dicke von mindestens 1 nm und maximal bis zu der Grenzschicht ausgebildet.
  • Optional kann ein isolierendes Ätzen bis zu dem Isolationsmaterial der Pufferschicht durchgeführt werden.
  • Dann kann ein erneutes epitaktisches Züchten ausgeführt werden, um eine Deckschicht auszubilden, die aus GaN mit einer Dotierung zu 1019 Atome/cm3 und mit einer Dicke von 1 bis 20 nm besteht.
  • Die Deckschicht und die Flächenschicht können dann bis zu der Grenzschicht an der Position der Ohmschen Kontakte geätzt werden.
  • Schließlich werden die Drain-, Gate und Source-Elektroden ausgebildet und wird eine Passivierungsschicht aufgetragen.
  • Beispiel 2
  • Unter einer Verwendung einer Technik wie etwa MBE oder MOCVD wird ein Aufbau gebildet, der von der Basis zu der Oberfläche hin umfasst:
    • – eine Kanalschicht aus GaN mit einer Dicke zwischen 2 und 50 nm auf einem Haltesubstrat,
    • – eine Grenzschicht aus AlGaN mit einem Aluminiumgehalt von ungefähr 60% und einer Dicke von 6 nm,
    • – eine Flächenschicht aus GaN, die nicht gezielt dotiert ist und eine Dicke zwischen 1 und 10 nm aufweist.
  • Auf diesem Aufbau wird ein Ätzen ausgeführt, um eine Gate-Vertiefung mit der Dicke der Grenzschicht auszubilden. Die restliche Dicke der Grenzschicht in diesem Bereich beträgt nach dem Ätzen wenigstens 2 nm.
  • Es kann ein isolierendes Ätzen bis zu dem Isolationsmaterial des Aufbaus durchgeführt werden.
  • Dann wird ein erneutes epitaktisches Züchten ausgeführt, um eine Deckschicht aus GaN mit einer Dotierung zu 1018 Atomen/cm3 und einer Dicke von 1 bis 20 nm auszubilden.
  • Die Deckschicht und die Flächenschicht können dann bis zu der Grenzschicht an der Position der Ohmschen Kontakte geätzt werden.
  • Schließlich werden die Drain-, Gate und Source-Elektroden ausgebildet und wird eine Passivierungsschicht aufgetragen.
  • Beispiel 3
  • Unter einer Verwendung einer Technik wie etwa MBE oder MOCVD wird ein Aufbau gebildet, der von der Basis zu der Oberfläche hin umfasst:
    • – eine Kanalschicht aus GaN mit einer Dicke zwischen 2 und 50 nm auf einem Haltesubstrat,
    • – eine Grenzschicht aus AlInN mit einem Aluminiumgehalt von ungefähr 18% und einer Dicke von 6 nm,
    • – eine Flächenschicht aus GaN, die nicht gezielt dotiert ist und eine Dicke von 2 nm aufweist.
  • Auf diesem Aufbau wird die Flächenschicht über die gesamte Dicke durch ein Trockenätzen geätzt, um eine Gate-Vertiefung auszubilden.
  • Es kann ein isolierendes Ätzen bis zu dem Isolationsmaterial des Aufbaus durchgeführt werden.
  • Dann wird ein erneutes epitaktisches Züchten ausgeführt, um eine Deckschicht aus GaN mit einer Dotierung zu 1019 cm–3 und einer Dicke von 2 nm auszubilden.
  • Die Deckschicht und die Flächenschicht können dann bis zu der Grenzschicht an der Position der Ohmschen Kontakte geätzt werden.
  • Schließlich werden die Drain-, Gate und Source-Elektroden ausgebildet und wird eine Passivierungsschicht aufgetragen.
  • Beispiel 4
  • Unter einer Verwendung einer Technik wie etwa MBE oder MOCVD wird ein Aufbau gebildet, der von der Basis zu der Oberfläche hin umfasst:
    • – eine Kanalschicht aus GaN mit einer Dicke zwischen 2 und 50 nm auf einem Haltesubstrat,
    • – eine Grenzschicht aus BGaN mit einem Borgehalt von ungefähr 10% und einer Dicke von 6 nm,
    • – eine Flächenschicht aus GaN, die nicht gezielt dotiert ist und eine Dicke von 2 nm aufweist.
  • Auf diesem Aufbau wird die Flächenschicht über die gesamte Dicke durch ein Trockenätzen geätzt, um eine Gate-Vertiefung auszubilden.
  • Es kann ein isolierendes Ätzen auf dem gesamten Aufbau durchgeführt werden.
  • Dann wird ein erneutes epitaktisches Züchten ausgeführt, um eine Deckschicht aus GaN mit einer Dotierung zu 1019 cm–3 und einer Dicke von 2 nm auszubilden.
  • Die Deckschicht und die Flächenschicht können dann bis zu der Grenzschicht an der Position der Ohmschen Kontakte geätzt werden.
  • Schließlich werden die Drain-, Gate und Source-Elektroden ausgebildet und wird eine Passivierungsschicht aufgetragen.
  • Zusammenfassung
  • Die vorliegende Erfindung betrifft ein elektronisches Bauelement, das aus Materialien der Gruppe III/N ausgebildet ist und von der Basis zu der Oberfläche hin umfasst:
    • – ein Haltesubstrat (1),
    • – eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten,
    • – eine Grenzschicht (4),
    • – eine Oberflächenschicht (7), die sich wenigstens auf einem Teil der Fläche der Grenzschicht (4) erstreckt,
    dadurch gekennzeichnet, dass die Oberflächenschicht (7) ein elektrisches Feld aufweist, dessen Strom derart gesteuert wird, dass in wenigstens einem ersten Bereich (A) der Oberflächenschicht das elektrische Feld schwächer ist als in einem zweiten Bereich (B) der Oberflächenschicht.
  • Die Erfindung betrifft weiterhin ein Verfahren zum Herstellen eines derartigen elektronischen Bauelements.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • - Toshihide Kikkawa, „Fujitsu proves reliability of GaN HEMTs”, in Compound semiconductor, July 2006 [0009]

Claims (16)

  1. Elektronisches Bauelement, das aus Materialien der Gruppe III/N ausgebildet ist und von der Basis zu der Oberfläche hin umfasst: – ein Haltesubstrat (1), – eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten, – eine Grenzschicht (4), – eine Oberflächenschicht (7), die sich wenigstens auf einem Teil der Fläche der Grenzschicht (4) erstreckt, dadurch gekennzeichnet, dass die Oberflächenschicht (7) ein elektrisches Feld aufweist, dessen Intensität derart gesteuert wird, dass in wenigstens einem ersten Bereich (A) der Oberflächenschicht das elektrische Feld schwächer ist als in einem zweiten Bereich (B) der Oberflächenschicht.
  2. Bauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Differenz des elektrischen Felds in der Oberflächenschicht (7) in der Größenordnung von einem Nanometer gesteuert wird.
  3. Bauelement nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass in dem zweiten Bereich (B) die Oberflächenschicht (7) durch das Überlagern einer Deckschicht (7b) auf eine Flächenschicht (7a) gebildet wird und dass in dem ersten Bereich (A) die Oberflächenschicht (7) nur durch die Deckschicht (7b) gebildet wird.
  4. Bauelement nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass in dem zweiten Bereich (B) die Oberflächenschicht (7) durch das Überlagern einer Deckschicht (7b) auf eine Flächenschicht (7a) gebildet wird und dass in dem ersten Bereich (A) die Oberflächenschicht (7) durch das Überlagern der Deckschicht (7b) auf einen Teil (7a') der Dicke der Flächenschicht (7a) gebildet wird.
  5. Bauelement nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die Materialien der Flächenschicht (7a) und der Deckschicht (7b) wenigstens ein Material aus der Gruppe III und Stickstoff umfassen.
  6. Bauelement nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die Flächenschicht (7a) einen Dotiermittelgehalt zwischen 0 und 5,1017 Atomen/cm3 aufweist und die Deckschicht (7b) einen Dotiermittelgehalt zwischen 5,1017 und 5,1019 Atomen/cm3 aufweist, wobei der Dotiermittelgehalt der Deckschicht (7b) höher ist als derjenige der Flächenschicht (7a).
  7. Bauelement nach Anspruch 6, dadurch gekennzeichnet, dass die Flächenschicht (7a) und die Deckschicht (7b) aus demselben Material ausgebildet sind.
  8. Bauelement nach einem der Ansprüche 3 bis 7, dadurch gekennzeichnet, dass in dem ersten Bereich (A) die Dicke der Flächenschicht (7a) zwischen 0 und 10 nm liegt und die Dicke der Deckschicht (7b) zwischen 1 und 20 nm liegt.
  9. Bauelement nach Anspruch 3, dadurch gekennzeichnet, dass unter dem ersten Bereich (A) die Grenzschicht (4) dünner als unter dem zweiten Bereich (B) ist.
  10. Bauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Bauelement weiterhin wenigstens eine Ohmsche Kontaktelektrode (5) und eine Schottky-Kontaktelektrode (8) umfasst.
  11. Bauelement nach Anspruch 10, dadurch gekennzeichnet, dass die Schottky-Kontaktelektrode über dem ersten Bereich (A) der Oberflächenschicht (7) angeordnet ist und dass der zweite Bereich (B) der Bereich der Oberflächenschicht (7) ist, der zwischen der Ohmschen Kontaktelektrode (5) und der Schottky-Kontaktelektrode (8) liegt.
  12. Bauelement nach einem der Ansprüche 3 bis 11, dadurch gekennzeichnet, dass die Oberfläche der Deckschicht (7b) atomare Stufen aufweist, die durch Platten mit einer Breite von mehr als 2 nm voneinander getrennt sind.
  13. Verfahren zum Herstellen eines elektronischen Bauelements, das Materialien der Gruppe III/N umfasst, wobei das Bauelement von der Basis zu der Oberfläche hin umfasst: – ein Haltesubstrat (1), – eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten, – eine Grenzschicht (4), gekennzeichnet durch das Ausbilden einer Oberflächenschicht (7) auf der Grenzschicht (4), wobei das elektrische Feld in der Oberflächenschicht (7) derart gesteuert wird, dass in wenigstens einem ersten Bereich (A) der Oberflächenschicht (7) das elektrische Feld schwächer als in einem zweiten Bereich (B) der Oberflächenschicht (7) ist.
  14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Ausbilden der Oberflächenschicht (7) die folgenden Schritte umfasst: a) epitaktisches Züchten einer Flächenschicht (7a) auf der Grenzschicht (4), b) Ätzen eines Grabens (10) in dem ersten Bereich (A) der Flächenschicht (7a), wobei die Tiefe des Grabens (10) kleiner als die Dicke der Flächenschicht (7a) ist, sodass eine restliche Dicke (7a') der Flächenschicht verbleibt, c) erneutes epitaktisches Züchten einer dotierten Deckschicht (7b) auf dem resultierenden Aufbau, sodass die Oberflächenschicht (7) in dem ersten Bereich (A) durch das Überlagern der restlichen Dicke (7a') der Flächenschicht und der Deckschicht (7b) und in dem zweiten Bereich (B) durch das Überlagern der Flächenschicht (7a) und der Deckschicht (7b) gebildet wird.
  15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Ausbilden der Oberflächenschicht (7) die folgenden Schritte umfasst: a) epitaktisches Züchten einer Flächenschicht (7a) auf der Grenzschicht (4), b) Ätzen eines Grabens (10) in dem ersten Bereich (A) der Flächenschicht (7a), wobei die Tiefe des Grabens (10) größer oder gleich der Dicke der Flächenschicht (7a) ist, c) erneutes epitaktisches Züchten einer dotierten Deckschicht (7b) auf dem resultierenden Aufbau, sodass die Oberflächenschicht (7) in dem ersten Bereich (A) nur durch die Deckschicht (7b) und in dem zweiten Bereich (B) durch das Überlagern der Flächenschicht (7a) und der Deckschicht (7b) gebildet wird.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass in dem Schritt b) auch ein Teil der Dicke der Grenzschicht (4) unter dem ersten Bereich (A) geätzt wird.
DE112008002818.4T 2007-11-27 2008-11-26 Elektronisches Bauelement mit einem gesteuerten elektrischen Feld und Verfahren Active DE112008002818B9 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0759330 2007-11-27
FR0759330A FR2924271B1 (fr) 2007-11-27 2007-11-27 Dispositif electronique a champ electrique controle
PCT/EP2008/066244 WO2009068566A1 (en) 2007-11-27 2008-11-26 Electronic device with controlled electrical field

Publications (3)

Publication Number Publication Date
DE112008002818T5 true DE112008002818T5 (de) 2011-02-17
DE112008002818B4 DE112008002818B4 (de) 2022-06-30
DE112008002818B9 DE112008002818B9 (de) 2022-09-22

Family

ID=39338565

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112008002818.4T Active DE112008002818B9 (de) 2007-11-27 2008-11-26 Elektronisches Bauelement mit einem gesteuerten elektrischen Feld und Verfahren

Country Status (7)

Country Link
US (1) US8431964B2 (de)
JP (1) JP5589189B2 (de)
KR (1) KR20100094467A (de)
CN (1) CN101878533B (de)
DE (1) DE112008002818B9 (de)
FR (1) FR2924271B1 (de)
WO (1) WO2009068566A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5724339B2 (ja) * 2010-12-03 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
JPWO2013125126A1 (ja) * 2012-02-23 2015-07-30 日本碍子株式会社 半導体素子および半導体素子の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3326928B2 (ja) * 1993-12-08 2002-09-24 富士通株式会社 電界効果トランジスタの製造方法
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US7382001B2 (en) 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
JP4955384B2 (ja) * 2004-03-30 2012-06-20 日本電気株式会社 半導体装置
WO2006025006A1 (en) * 2004-08-31 2006-03-09 Koninklijke Philips Electronics N.V. Method for producing a multi-stage recess in a layer structure and a field effect transistor with a multi-recessed gate
US7834380B2 (en) * 2004-12-09 2010-11-16 Panasonic Corporation Field effect transistor and method for fabricating the same
JP4606940B2 (ja) * 2005-05-19 2011-01-05 日本電信電話株式会社 半導体装置およびその製造方法
JP4751150B2 (ja) 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
TW200715570A (en) * 2005-09-07 2007-04-16 Cree Inc Robust transistors with fluorine treatment
US8114717B2 (en) * 2005-11-15 2012-02-14 The Regents Of The University Of California Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices
JP5100002B2 (ja) * 2005-12-14 2012-12-19 新日本無線株式会社 窒化物半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Toshihide Kikkawa, "Fujitsu proves reliability of GaN HEMTs", in Compound semiconductor, July 2006

Also Published As

Publication number Publication date
JP5589189B2 (ja) 2014-09-17
KR20100094467A (ko) 2010-08-26
CN101878533A (zh) 2010-11-03
US20100258846A1 (en) 2010-10-14
CN101878533B (zh) 2012-06-13
DE112008002818B9 (de) 2022-09-22
FR2924271A1 (fr) 2009-05-29
WO2009068566A1 (en) 2009-06-04
JP2011523197A (ja) 2011-08-04
DE112008002818B4 (de) 2022-06-30
FR2924271B1 (fr) 2010-09-03
US8431964B2 (en) 2013-04-30

Similar Documents

Publication Publication Date Title
DE112006001893B4 (de) Normalerweise abgeschaltetes Gruppe-III-Nitrid-Halbleiter-Bauteil und Verfahren zur Herstellung desselben
DE102012207370B4 (de) Selbstsperrender HEMT und Verfahren zu dessen Herstellung
DE112008002817T5 (de) Verfahren zum Herstellen eines elektronischen Bauelements
DE112016003510T5 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102010061295B4 (de) Halbleitervorrichtung mit metallischem Träger
DE102019008579A1 (de) ELEKTRONISCHE VORRICHTUNG EINSCHLIEßLICH EINES HEMT MIT EINEM VERGRABENEN BEREICH
DE102016114896B4 (de) Halbleiterstruktur, HEMT-Struktur und Verfahren zu deren Herstellung
DE112011104322T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE112016005022T5 (de) Epitaxialsubstrat für halbleiterelemente, halbleiterelement und produktionsverfahren für epitaxialsubstrate für halbleiterelemente
DE102013211374A1 (de) Transistor und Verfahren zur Herstellung eines Transistors
DE112011103470T5 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE112011103385T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE112011103705T5 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE112008000410T5 (de) Epitaxialer Galliumnitridkristall, Verfahren zu dessen Herstellung und Feldeffekttransistor
DE112011103772T5 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE112011103588T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102014118834A1 (de) Halbleiterbauelement und Verfahren
DE112018005908T5 (de) Halbleiterbauteil
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE112019007609T5 (de) Halbleitereinheit und herstellungsverfahren für dieselbe
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe
DE112017003513B4 (de) Halbleitereinheit und Verfahren zur Herstellung derselben
DE102018104102A1 (de) Verfahren zur Herrstellung einer Halbleitervorrichtung
DE102004055038B4 (de) Nitridhalbleitervorrichtung und deren Herstellungsverfahren
DE112011105316T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

R081 Change of applicant/patentee

Owner name: SOITEC, FR

Free format text: FORMER OWNER: PICOGIGA INTERNATIONAL, BERNIN, FR

Effective date: 20140725

R082 Change of representative

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20140725

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Effective date: 20140725

R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final