CN101878533A - 具有受控电场的电子器件 - Google Patents
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Abstract
本发明涉及电子器件，该电子器件包括III族/N材料，该电子器件从其基部到其表面依次包括：支承衬底(1)；适于包含电子气的层(2、3)；阻挡层(4)；在所述阻挡层(4)的表面的至少一部分上延伸的表层(7)，其特征在于，所述表层(7)具有电场，所述电场的电流被控制为使得所述电场在所述表层的至少一个第一区域(A)中比在所述表层(7)的第二区域(B)中弱。本发明还涉及这样的电子器件的制造方法。
Description
技术领域
本发明涉及例如高电子迁移率晶体管(HEMT)型或金属绝缘体半导体(MIS)型的基于III族/N材料的电子器件，如整流器或场效应晶体管。
背景技术
诸如GaN的III族/N材料例如具有压电特性。
在基于III族/N材料的电子器件中，存在着自发极化，自发极化产生了这种材料的非中心对称结晶结构所固有的电场。此外，在该结构的不同层中出现的不同应力还引起了另一个压电电场。具有压电特性的该电场在器件的表面上大致恒定，只要该器件没有例如因刻蚀而改性即可。
然而，为了提高电子器件的性能，优选的是能够控制电场在器件的表面上的分布，即，能够以精确的空间分辨率在器件的表面上产生弱电场的区域和强电场的其它区域。
参照图1，本发明将要改进的电子器件的类型从其基部到其表面通常包括：支承层1、缓冲层2、沟道层3、阻挡层4以及表层7。该器件还可以包括欧姆接触电极5和肖特基接触电极8。
器件的表面表示器件的的上层，在此情况下是表层7，在该表层7上可以淀积电极。该表面可以是平坦的或不平坦的(例如，如果该表面被刻蚀过)。
为使更容易理解以下的描述，定义了附加到该器件的正交参考系(x，y，z)。x方向和y方向限定了与器件的基部平行的水平平面，z方向与该平面垂直并与该平面成直角。在整个描述中都将保留该参考系。
总体上，在寻求优化这样的电子器件的性能时，是在寻求在该电子器件的z轴上对该电子器件的结构和电场进行优化，即，通过沿该电子器件的厚度方向对结构进行改进。
发明内容
本发明提出通过在以下约束条件之间达成妥协，根据该器件的表面的(x，y)来优化该器件的性能：
-为了保证良好的肖特基接触，在表层中靠近表面处产生弱电场(为此，可参见公开Toshihide Kikkawa，“Fujitsu proves reliability of GaNHEMTs”，Compound semiconductor，July 2006)。
-此外，由于并联导电损害器件的运行，因此避免在表层和阻挡层中出现并联导电。
本发明提出通过在表层的位于器件的自由区(其中，自由区是器件表面的不具有电子的部分)中的区域中保持强电场来实现这个目的。
因此，提出了根据电子器件的区域来控制表层中的电场分布，即：
-在自由区中产生强电场，即，当欧姆接触电极在器件的表面上时在欧姆接触电极与肖特基接触电极之间的区域中产生强电场，和
-在肖特基接触电极下方产生弱电场。
已知对表层进行掺杂会在表层中产生附加电场。该电场与压电电场组合，从而允许改变该压电电场。
已经具体地示出，对表层进行强掺杂抵消了表层中的电场。
然而，例如，如果持续地执行外延，而中间没有刻蚀步骤的话，已知的外延法只允许在被掺杂层在整个表面上均匀生长(即，通过对该层的所有的点(x，y)进行掺杂而具有相同的浓度)。
为了根据器件表面的电场的(x，y)来控制对分布的修改，一种设想的方法是以受控的方式来对结构进行掺杂；更准确地说，在器件的表面上，或者在该表面的某些部分上，使用掺杂梯度。
已指出，由于不需要对形成器件的所有层都进行掺杂，因此还必须在器件的深度z方向上对掺杂进行控制。
但是，通过掩模来注入或扩散杂质的已知方法不允许使用根据深度z的恰当空间分辨率来获得局部的掺杂。
事实上，按大约100纳米的尺度控制杂质组分的注入，而且注入分布以在z轴上延伸的高斯分布的形式分布。
这样的注入必然导致对位于器件的深度上的区域进行掺杂，但是将不允许对厚度通常在10nm到30nm之间的表层7进行掺杂。
因此，目前没有提出或允许根据表层的区域来差异地控制器件表面的电场的方法。
因此，本发明的一个目的是以根据适合于器件的尺寸的(x，y，z)的空间分辨率来控制表层内的电场的分布。
这个目的是通过在器件的表面形成这样的层来实现的，即，从俯视角度看，该层的结构和电属性(特别是电场)虽器件的区域不同而不同。
根据本发明，提出了一种电子器件，该电子器件包括III族/N材料，该电子器件从其基部到其表面依次包括：
-支承衬底，
-适于包含电子气的层，
-阻挡层，
-在所述阻挡层的表面的至少一部分上延伸的表层，
其中，该器件的特征在于：所述表层具有电场，所述电场的电流被控制为，所述电场在所述表层的至少一个第一区域中比在所述表层的第二区域中弱。
特别有利的是，按一个纳米的尺度控制所述表层中的电场差异。
根据该器件的第一实施方式，在所述第二区域中，所述表层是通过在“表面”层上叠加“覆盖”层来形成的，而在所述第一区域中，所述表层只由所述覆盖层形成。
根据该器件的第二实施方式，在所述第二区域中，所述表层是通过在“表面”层上叠加“覆盖”层来形成的，而在所述第一区域中，所述表层是通过在所述表面层的一部分厚度上叠加所述覆盖层来形成的。
根据本发明的器件的其它可能特征为：
-所述表面层与所述覆盖层的材料包括氮和至少一种III族材料；
-所述表面层的杂质含量在0到5.1017原子/cm3之间，而所述覆盖层的杂质含量在5.1017到5.1019原子/cm3之间，其中所述覆盖层的杂质含量高于所述表面层的杂质含量；
-所述表面层与所述覆盖层都由相同材料制成；
-在所述第一区域中，所述表面层的厚度在0到10nm之间，而所述覆盖层的厚度在1到20nm之间；
-所述阻挡层在所述第一区域下方比在所述第二区域下方薄；
-该器件还包括肖特基接触电极和至少一个欧姆接触电极；
-所述肖特基接触电极有利地位于所述表层的所述第一区域上方，而所述第二区域是所述表层的位于所述欧姆接触电极与所述肖特基接触电极之间的区域；
-所述覆盖层的表面具有由宽度大于2nm的平台分隔的原子台阶。
本发明的另一个目的涉及一种制造包括III族/N材料的电子器件的方法，所述电子器件从其基部到其表面依次包括：
-支承衬底，
-适于包含电子气的层，
-阻挡层，
其中，所述方法的特征在于，该方法包括在所述阻挡层上形成表层的步骤，所述表层中的电场被控制为，在所述表层的至少一个第一区域中比在所述表层的第二区域中弱。
根据该方法的第一实施方式，所述形成表层的步骤包括以下步骤：
a)在所述阻挡层上外延生长表面层，
b)在所述表面层的所述第一区域中刻蚀出槽，其中所述槽浅于所述表面层的厚度，从而保留了所述表面层的残留厚度，
c)在得到的结构上进行外延再生长以生长掺杂的覆盖层，
从而在所述第一区域中通过叠加所述表面层的残留厚度和所述覆盖层来形成所述表层，而在所述第二区域中通过叠加所述表面层和所述覆盖层来形成所述表层。
根据该方法的第二实施方式，所述形成表层的步骤包括以下步骤：
a)在所述阻挡层上外延生长表面层，
b)在所述表面层的所述第一区域中刻蚀出槽，其中所述槽的深度大于或等于所述表面层的厚度，
c)在得到的结构上进行外延再生长以生长掺杂的覆盖层，
从而在所述第一区域中仅由所述覆盖层形成所述表层，而在所述第二区域中通过叠加所述表面层和所述覆盖层来形成所述表层。
在步骤b)中，也可以对所述第一区域下方的所述阻挡层的部分厚度进行刻蚀。
附图说明
根据以下结合附图对若干个实施方式和实现示例的描述，将更加清楚地理解本发明，并且其它优点和特征将变得更加明显。在附图中：
图1是现有技术的电子器件的横截面图，
图2到图5是例示了根据本发明的制造电子器件的不同步骤的横截面图，
图6是该器件的第一区域中的电场的模拟曲线，
图7是该器件的第二区域中的电场的模拟曲线，
图8是根据本发明第一实施方式的电子器件的横截面图，
图9是根据本发明第二实施方式的电子器件的横截面图，
图10例示了根据本发明的HEMT晶体管。
具体实施方式
首先描述应用了本发明的电子器件从其基部到其表面的基本结构。
参照图2，这样的器件在其基部包括支承衬底1，支承衬底的作用基本上是提供器件的刚性。支承衬底1由半导体材料制成或非半导体材料(如Si、SiC、GaN、Al2O3或AlN)制成。衬底1甚至可以是诸如SOI(绝缘体上硅)或SopSiC(pSiC上硅)的复合衬底。
支承衬底1覆盖有缓冲层2和适于包含电子气的层。这两层可以是不同的，在该情况下，通常把适于包含电子气的层称为“沟道层”3。然而，也可以将这两层融合，其中由于在与缓冲层4的界面处形成了异质结，因此缓冲层2能够允许电子气流动。在该情况下，在缓冲层的上部由与缓冲层形成的异质结限定了沟道，该沟道不属于与缓冲层不同的层。
缓冲层2具有适于外延生长覆盖缓冲层的其它层的良好结晶质量和属性。因此，缓冲层使得支承层1和形成在缓冲层上的层之间的结晶过渡可以得到保证。缓冲层2由III族/N元素的二元、三元或四元合金(例如GaN)构成。
如果缓冲层还适于包含电子气，则缓冲层必须由禁带比阻挡层的禁带弱的材料制成，以允许在缓冲层中形成电子气并使电子气流动。
如果存在与缓冲层2不同的沟道层3，则该层由基于镓的III族/N材料制成，该材料可以是禁带弱于阻挡层的诸如GaN、BGaN、InGaN、AlGaN等的二元、三元或四元合金。
阻挡层4的作用是向结构提供自由电子：阻挡层是施体层。阻挡层4包括由III族/N元素的二元、三元或四元合金形成的材料。可以自由地选择阻挡层和适于包含电子气的层的材料，只要适于包含电子气的层的材料的禁带总是弱于阻挡层的材料的禁带即可。
总体上，本发明的方法包括以下步骤：
a)在前述的结构的表面通过外延来形成“表面”层7a(参照图3)。下面将描述可以用于表面层7a的材料；
b)参照图4，在表面层7a的至少一个区域上执行受控的刻蚀，以产生至少一个槽10，槽10的深度可以小于、等于或大于表面层7a的厚度；
c)通过外延再生长来形成掺杂的“覆盖”层7b，覆盖层7b覆盖了表面层7a和槽10。
所使用的刻蚀可以是基于氯元素的等离子体刻蚀，或者是使得可以按原子单层尺度对材料(特别是GaN)进行氧化和去除的化学刻蚀。
槽10的宽度例如可以完全对准栅极的宽度：在栅极的横向尺寸为250nm的标准HEMT晶体管的情况下，可以执行刻蚀来形成同样是250nm的槽。
“外延再生长”表示在通过外延获得的层上执行了技术步骤之后再执行的外延步骤。
所述技术步骤通常可以是刻蚀；这通常涉及需要使层的外延再生长中断的操作。
注意，外延是两种在晶格中拥有一定量对称公共元素的晶体相对于彼此的取向生长(oriented growth)技术。
该术语包含不同的技术：除了分子束外延(MBE)以外，可以列举诸如金属有机化学气相淀积(MOCVD)或低压化学气相淀积(LPCVD)或者甚至氢化物气相外延(HVPE)的技术。
对这些不同技术的诸如气流、淀积温度、压力或矢量气体的参数的选择和控制，例如使得可以在原子单层尺度淀积材料。
可以使用这些技术中的任一种来实现本发明。有利的是，外延再生长使得可以修复层7a中的结晶缺陷，因而限制了表层7和钝化层9之间的表面处的泄漏电流。
另一个实施方式包括在阻挡层上肖特基接触电极的位置处形成掩模以在器件的自由区的位置处淀积未掺杂的表面层7a。随后移除该掩模以在整个表面上通过外延再生长来淀积掺杂层7b。
表面层7a由元素周期表的III族中的至少一种元素以及氮所形成的材料形成。该层原则上不专门进行掺杂。该层优选地由GaN或AlGaN或InGaN形成，且必须被选择为使其禁带小于阻挡层4的禁带。这例如对应于由AlGaN制成的阻挡层包括50-70％的铝，而表面层由铝含量为约20％的AlGaN形成的情况。如果由AlGaN制成的阻挡层的铝含量为约20％，则表面层7a的铝含量优选地少于或等于5％。
层7b的材料由氮和元素周期表的III族中的至少一种元素所形成；层7b的材料可以与表面层7a的材料相同。掺杂通常使用5.1017到5.1019原子/cm3范围内的硅或者锗。
根据一个具体实施方式，也可以对表面层7a进行轻掺杂，例如，该层7a可以由有利于允许减少电子陷阱的0到5.1017原子/cm3范围内掺杂的GaN制成。在该情况下，覆盖层7b将由浓度例如为5.1017到5.1019原子/cm3的更强掺杂的GaN制成。
覆盖层7b在器件的整个表面上具有大致恒定的厚度，并且其在z轴上的外形依照槽的外形。此外，当通过外延而形成覆盖层7b时，按照覆盖层7b的整个表面上的x轴和y轴对其进行均匀掺杂。
表层和相应电场的结构
参照图5A，获得了这样的表面结构，即，从上向下观察，其以不具有相同掺杂梯度的区域再现了槽10的起伏：
-在区域A中，表层7只包括掺杂的覆盖层7b，或者(在图5B示出的只针对层7a的厚度的一部分刻蚀出槽10的情况下)包括层7a的厚度上未被刻蚀的部分7a’上的层7b，因此电场在该第一区域中较低，
-在区域B中，表层7包括两个叠加的层：未被掺杂的表面层7a和掺杂的覆盖层7b。对这两个差别掺杂的层的叠加在表层7的第二区域中产生了强电场。
需要指出的是，针对将在表层7中观察到的电场差异，在区域A中对表面层7a(甚至表面层7a的一部分)执行刻蚀步骤，随后在残留的部分7a’上执行外延再生长，就足够了。但是，当刻蚀了层7a的整个厚度时，区域A中的电场最优(即，最低)。
区域A对应于在器件中形成的槽10；优选地，该槽位于设置给肖特基接触电极的位置处。
区域B对应于器件的(多个)自由区，即，肖特基接触电极与欧姆接触电极之间的(多个)区域。
对区域A和区域B中的电场进行控制使得可以提高器件的击穿电压，从而增加器件的寿命。
实际上，与肖特基接触电极相接触的表层中(区域A中)的低电场避免了形成击穿点，该击穿点通常位于该电极的金属与表层的半导体材料之间的界面处。
此外，(区域B中的)强电场减少了表层7中的自由电荷的数量，减少了并联导电或电流泄漏，从而避免了在器件的自由区中形成击穿点。
对肖特基接触下方和自由区中的电场进行控制，使得这两个区域之间的电场可以具有例如大约20％的差异。肖特基接触下方的电场例如可以在0到500kVolt/cm之间，而自由区中的电场可以在500到1000kVolt/cm之间。自由区中的电场的最大值对应于材料的临界场值，超出该临界场值材料会被损坏。由于还不能使用有效的技术来测量GaN中的电场，因此以上值是估计值。
在导电带能量图的模拟曲线上，在纵坐标能量E中可以观察到电场的这些差异，该模拟曲线在X轴(原点O对应于表层的上表面)上示出了器件的深度。在这些图中，电场的值对应于曲线的斜率。
图6示出了根据区域A中和区域A下方的结构的厚度对电场的模拟，其中覆盖层7b由被以Si掺杂为3.1019原子/cm3的GaN制成，并且具有5nm的厚度。曲线的斜率在原点为空：因此电场在区域A中为空。
图7示出了根据区域B中和区域B下方的结构的厚度对电场的模拟。在该区域中，在由AlGaN制成的厚度为20nm的阻挡层4上、在厚度为5nm的由未掺杂的GaN制成的表面层7a上，存在着由以Si掺杂为2.1019原子/cm3的GaN制成、厚度为5nm的覆盖层7b。可以看出，该曲线在原点处相当倾斜：因此电场在表层7的区域B中较强。
本发明因而允许以适于器件尺寸(特别是适于表层厚度)的空间分辨率在该器件的表面(即，在表层中)对电场进行控制。所使用的方法(即，刻蚀和外延)具有非常精细的空间分辨率(通常，达到一纳米的级别)。本发明因此使得可以将电场的差异控制到一纳米的级别。这表示可以在表层的相距一纳米的两个点处获得不同的电场电流。
在上述的结构中，随后淀积至少一个欧姆接触电极5、肖特基接触电极8和钝化层(未示出)。形成这些欧姆接触电极、肖特基接触电极和钝化层的步骤的顺序可以根据所关注的电子器件而不同。结果，在MIS晶体管的情况下，在绝缘的钝化层上形成肖特基接触电极，而在整流器和HEMT类型晶体管的情况下，与由半导体材料制成的表层7相接触地形成肖特基接触电极。
由例如ZnO、Si3N4或MgO制成的钝化层封装器件。通常，钝化层使得可以保护半导体的表面。
肖特基接触电极的形成
参照图8，其示出了HEMT类型的晶体管，为了使图简化，示出了仅一个欧姆接触电极5，肖特基接触电极8淀积在表层7上。
优选地，肖特基接触电极淀积在区域A上，即，淀积在槽10中。实际上，该区域中表层的较薄厚度具有使得可以提高沟道层3中的电子气浓度的几何效应。此外，更加接近地设置肖特基接触电极8和沟道层3使得可以更好地控制该电极下的电子。最后，在区域A中，表层7仅包括掺杂的覆盖层7b或者包括覆盖层7b与表面层的残留厚度7a’的叠加，其中电场较弱，如上所述地这有助于肖特基接触。
根据本发明的实施方式的一个变型例，如图9所示，肖特基接触电极8下方的槽10不仅可以形成在表面层7a中，而且还可以形成在阻挡层4的一部分中。由于被设置得更加靠近沟道层3，因此槽10的更大的深度使得可以进一步改进对电子的控制。然而，由于阻挡层4形成了沟道层3的自由电子库，因此沟道层的厚度必须足以保持电子气的良好浓度。因此，必须在通过使肖特基接触电极8与沟道层3更加靠近以提供性能改进的方面与由于对阻挡层4进行刻蚀而引起的电子气浓度降低的另一方面之间达成妥协。在实践中，认为阻挡层4的剩余厚度必须大于2nm。
欧姆接触电极的形成
欧姆接触电极5使得可以注入或收集载流子。在如图10所示的HEMT类型的晶体管的情况下，存在两种欧姆接触电极：源极5是将载流子注入到结构中的电极，而漏极6是收集载流子的电极。欧姆接触电极5是通过对淀积在阻挡层4的上表面上的金属层进行叠加而形成的，以确保良好的欧姆接触。
为此，通常优选地对表层7的整个厚度进行刻蚀，直到到达阻挡层4为止，或者甚至到达阻挡层4的厚度内。实际上，电极5与富含自由电子的阻挡层4之间的直接接触使得可以改进欧姆接触，因而有助于改进电子器件的操作。
在整流器的情况下，单个欧姆接触电极可以设置在器件的背面。
隔离刻蚀的形成
根据一个具体实施方式，为了隔离在同一块板中制作的不同器件，可以刻蚀出隔离槽，在图8中以标号11表示。
在器件的整个外周上按照使得可以到达起绝缘作用的阻挡层2的深度来执行这样的刻蚀。在形成表面层7a之后但在使得可以形成覆盖层7b的外延再生长之前，执行该刻蚀。
最后，外延再生长对可能由于对表面层7a进行刻蚀以形成槽10或隔离槽11而产生的缺陷具有明显效果。实际上已经观察到，外延再生长使得可以修复经过刻蚀的晶体系统，因此消除了表层7与钝化层之间的界面处的泄漏电流。
实际上，外延再生长的效果是重新形成并修复表面层7a的被刻蚀损坏的晶格，这在覆盖层7b与钝化层之间的界面处导致了对泄漏电流的限制。
实际上已经观察到，被刻蚀损坏的表面的特征是相距不足2nm的一系列原子台阶。在两个相邻的台阶之间，可以限定宽度小于2nm的平台。
但是，在该受损表面上的外延再生长使得可以生长覆盖层，该覆盖层的表面包括至少隔开2nm的原子台阶，即，平台的宽度大于2nm。
本发明的实现示例
示例1
使用诸如MBE(分子束外延)或MOCVD(金属氧化物化学气相淀积)的技术，形成一种结构，该结构从其基部到其表面包括：
-支承衬底上由GaN制成的2到50nm厚的沟道层，
-由铝含量为大约30％的AlGaN制成的2到50nm厚的阻挡层，
-由未被专门掺杂的GaN制成的1到10nm厚的表面层。
在该结构上，执行刻蚀以形成栅极凹陷。为此，施加掩模以保护该结构的其余部分，随后通过干法刻蚀或湿法刻蚀例如使用基于氯元素的等离子体来刻蚀未受保护的区域。选择掩模的类型和刻蚀的各向异性以控制刻蚀的边坡。栅极凹陷因而形成在表面层中至少达1nm的厚度，最多到达阻挡层。
可选地，可以执行隔离刻蚀一直到缓冲层的绝缘材料为止。
随后，执行外延再生长以形成覆盖层，该覆盖层由被掺杂为1019原子/cm3的GaN形成，厚度为1到20nm。
随后，可以在欧姆接触的位置处对覆盖层和表面层进行刻蚀，直到阻挡层为止。
最后，形成漏极、栅极和源极，并且淀积钝化层。
示例2
使用诸如MBE或MOCVD的技术，形成一种结构，该结构从其基部到其表面包括：
-支承衬底上由GaN制成的2到50nm厚的沟道层，
-由铝含量为大约60％的AlGaN制成的6nm厚的阻挡层，
-由未被专门掺杂的GaN制成的1到10nm厚的表面层。
在该结构上，执行刻蚀以在阻挡层内形成栅极凹陷。刻蚀后，该区域中的阻挡层的剩余厚度将小于2nm。
可以执行隔离刻蚀一直到缓冲层的绝缘材料为止。
随后，执行外延再生长以形成覆盖层，该覆盖层由被掺杂为1018原子/cm3的GaN制成，厚度为1到20nm。
随后，可以在欧姆接触的位置处对覆盖层和表面层进行刻蚀，直到阻挡层为止。
最后，形成漏极、栅极和源极，并且淀积钝化层。
示例3
使用诸如MBE或MOCVD的技术，形成一种结构，该结构从其基部到其表面包括：
-支承衬底上由GaN制成的2到50nm厚的沟道层，
-由铟含量为大约18％的AlInN制成的6nm厚的阻挡层，
-由未被专门掺杂的GaN制成的2nm厚的表面层。
在该结构上，使用湿法刻蚀针对整个厚度执行刻蚀，以形成栅极凹陷。
可以执行隔离刻蚀一直到缓冲层的绝缘材料为止。
随后，执行外延再生长以形成覆盖层，该覆盖层由被掺杂为1019原子/cm-3的GaN制成，厚度为2nm。
随后，可以在欧姆接触的位置处对覆盖层和表面层进行刻蚀，直到阻挡层为止。
最后，可以形成漏极、栅极和源极，并且淀积钝化层。
示例4
使用诸如MBE或MOCVD的技术，形成一种结构，该结构从其基部到其表面包括：
-支承衬底上由GaN制成的2到50nm厚的沟道层，
-由硼含量为大约10％的BGaN制成的6nm厚的阻挡层，
-由未被专门掺杂的GaN制成的2nm厚的表面层。
在该结构上，使用干法刻蚀针对整个厚度对表面层执行刻蚀，以形成栅极凹陷。
可以针对整个结构执行隔离刻蚀。
随后，执行外延再生长以形成覆盖层，该覆盖层由被掺杂为1019原子/cm3的GaN制成，厚度为2nm。
随后，可以在欧姆接触的位置处对覆盖层和表面层进行刻蚀，直到阻挡层为止。
最后，形成漏极、栅极和源极，并且淀积钝化层。
Claims (16)
1.一种电子器件，该电子器件包括III族/N材料，该电子器件从其基部到其表面依次包括：
支承衬底(1)；
适于包含电子气的层(2、3)；
阻挡层(4)；
在所述阻挡层(4)的表面的至少一部分上延伸的表层(7)，
其特征在于，所述表层(7)的电场的强度被控制为使得所述电场在所述表层的至少一个第一区域(A)中比在所述表层(7)的第二区域(B)中弱。
2.根据权利要求1所述的器件，其特征在于，所述表层(7)中的电场差异被按一纳米的尺度控制。
3.根据权利要求1或2中任一项所述的器件，其特征在于，在所述第二区域(B)中，所述表层(7)是通过在表面层(7a)上叠加覆盖层(7b)来形成的，而在所述第一区域(A)中，所述表层(7)仅由所述覆盖层(7b)形成。
4.根据权利要求1或2中任一项所述的器件，其特征在于，在所述第二区域(B)中，所述表层(7)是通过在表面层(7a)上叠加覆盖层(7b)来形成的，而在所述第一区域(A)中，所述表层(7)是通过在所述表面层(7a)的一部分厚度(7a’)上叠加所述覆盖层(7b)来形成的。
5.根据权利要求3或4中任一项所述的器件，其特征在于，所述表面层(7a)和所述覆盖层(7b)的材料包括氮和至少一种III族材料。
6.根据权利要求3到5中任一项所述的器件，其特征在于，所述表面层(7a)的杂质含量在0到5.1017原子/cm3之间，而所述覆盖层(7b)的杂质含量在5.1017到5.1019原子/cm3之间，其中所述覆盖层(7b)的杂质含量高于所述表面层(7a)的杂质含量。
7.根据权利要求6所述的器件，其特征在于，所述表面层(7a)和所述覆盖层(7b)由同一种材料制成。
8.根据权利要求3到7中任一项所述的器件，其特征在于，在所述第一区域(A)中，所述表面层(7a)的厚度在0到10nm之间，而所述覆盖层(7b)的厚度在1到20nm之间。
9.根据权利要求3所述的器件，其特征在于，所述阻挡层(4)在所述第一区域(A)下方比在所述第二区域(B)下方薄。
10.根据权利要求1到9中任一项所述的器件，其特征在于，该器件还包括肖特基接触电极(8)和至少一个欧姆接触电极(5)。
11.根据权利要求10所述的器件，其特征在于，所述肖特基接触电极位于所述表层(7)的所述第一区域(A)上方，并且所述第二区域(B)是所述表层(7)位于所述欧姆接触电极(5)与所述肖特基接触电极(8)之间的区域。
12.根据权利要求3到11中任一项所述的器件，其特征在于，所述覆盖层(7b)的表面具有由宽度大于2nm的平台隔开的原子台阶。
13.一种电子器件的制造方法，所述电子器件包括III族/N材料，所述电子器件从其基部到其表面依次包括：
支承衬底(1)；
适于包含电子气的层(2、3)；
阻挡层(4)，
其特征在于，该方法包括在所述阻挡层(4)上形成表层(7)的步骤，所述表层(7)中的电场被控制为使得所述电场在所述表层(7)的至少一个第一区域(A)中比在所述表层(7)的第二区域(B)中弱。
14.根据权利要求13所述的方法，其特征在于，所述形成表层(7)的步骤包括以下步骤：
a)在所述阻挡层(4)上外延生长表面层(7a)，
b)在所述表面层(7a)的所述第一区域(A)中刻蚀槽(10)，其中所述槽(10)的深度小于所述表面层(7a)的厚度，使得保留了表面层的残留厚度(7a’)，
c)在所得到的结构上进行外延再生长以生长掺杂的覆盖层(7b)，
从而在所述第一区域(A)中通过叠加所述表面层的所述残留厚度(7a’)和所述覆盖层(7b)形成了所述表层(7)，而在所述第二区域(B)中通过叠加所述表面层(7a)和所述覆盖层(7b)形成了所述表层(7)。
15.根据权利要求13所述的方法，其特征在于，所述形成表层(7)的步骤包括以下步骤：
a)在所述阻挡层(4)上外延生长表面层(7a)，
b)在所述表面层(7a)的所述第一区域(A)中刻蚀槽(10)，其中所述槽(10)的深度大于或等于所述表面层(7a)的厚度，
c)在所得到的结构上进行外延再生长，以生长掺杂的覆盖层(7b)，
从而在所述第一区域(A)中仅由所述覆盖层(7b)形成了所述表层(7)，而在所述第二区域(B)中通过叠加所述表面层(7a)和所述覆盖层(7b)形成了所述表层(7)。
16.根据权利要求15所述的方法，其特征在于，在步骤b)中，还刻蚀掉所述第一区域(A)下方的所述阻挡层(4)的一部分厚度。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104126223A (zh) * | 2012-02-23 | 2014-10-29 | 日本碍子株式会社 | 半导体元件及半导体元件的制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5724339B2 (ja) * | 2010-12-03 | 2015-05-27 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3326928B2 (ja) * | 1993-12-08 | 2002-09-24 | 富士通株式会社 | 電界効果トランジスタの製造方法 |
| US6849882B2 (en) * | 2001-05-11 | 2005-02-01 | Cree Inc. | Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer |
| US7382001B2 (en) | 2004-01-23 | 2008-06-03 | International Rectifier Corporation | Enhancement mode III-nitride FET |
| JP4041075B2 (ja) * | 2004-02-27 | 2008-01-30 | 株式会社東芝 | 半導体装置 |
| JP4955384B2 (ja) * | 2004-03-30 | 2012-06-20 | 日本電気株式会社 | 半導体装置 |
| WO2006025006A1 (en) * | 2004-08-31 | 2006-03-09 | Koninklijke Philips Electronics N.V. | Method for producing a multi-stage recess in a layer structure and a field effect transistor with a multi-recessed gate |
| US7834380B2 (en) * | 2004-12-09 | 2010-11-16 | Panasonic Corporation | Field effect transistor and method for fabricating the same |
| JP4606940B2 (ja) * | 2005-05-19 | 2011-01-05 | 日本電信電話株式会社 | 半導体装置およびその製造方法 |
| JP4751150B2 (ja) | 2005-08-31 | 2011-08-17 | 株式会社東芝 | 窒化物系半導体装置 |
| TW200715570A (en) * | 2005-09-07 | 2007-04-16 | Cree Inc | Robust transistors with fluorine treatment |
| US8114717B2 (en) * | 2005-11-15 | 2012-02-14 | The Regents Of The University Of California | Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices |
| JP5100002B2 (ja) * | 2005-12-14 | 2012-12-19 | 新日本無線株式会社 | 窒化物半導体装置 |
-
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-
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-
2010
- 2010-05-27 US US12/788,976 patent/US8431964B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104126223A (zh) * | 2012-02-23 | 2014-10-29 | 日本碍子株式会社 | 半导体元件及半导体元件的制造方法 |
Also Published As
| Publication number | Publication date |
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