DE112006001025B4 - Verfahren zum Ausbilden einer Halbleiteranordnung und Verfahren zum Ausbilden eines Transistors - Google Patents

Verfahren zum Ausbilden einer Halbleiteranordnung und Verfahren zum Ausbilden eines Transistors Download PDF

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Abstract

Verfahren zum Ausbilden einer Halbleiteranordnung, das Verfahren umfassend:
Bereitstellen eines Halbleiterkörpers (24);
Durchführen einer amorphisierenden Ionenimplantation (10) zum Implantieren von Dotierstoffen eines ersten Leitfähigkeitstyps in den Halbleiterkörper (24), wobei die amorphisierende Ionenimplantation (10) ein Endbereichs-Defektgebiet (14) innerhalb des Halbleiterkörpers (24) in einer Tiefe verursacht und wobei die amorphisierende Ionenimplantation (10) bei einer ersten Dosis und einer ersten Implantationsenergie durchgeführt wird;
Durchführen einer nicht-amorphisierenden Ionenimplantation (16) zum Implantieren von Dotierstoffen des ersten Leitfähigkeitstyps in den Halbleiterkörper (24), die nicht-amorphisierende Ionenimplantation (16) Dotierstoffe im ganzen Endbereichs-Defektgebiet (14) implantiert und wobei die nicht-amorphisierende Ionenimplantation (16) bei einer zweiten Dosis und einer zweiten Implantationsenergie durchgeführt wird, wobei die zweite Dosis niedriger ist als die erste Dosis und die zweite Implantationsenergie höher ist als die erste Implantationsenergie; und Aktivieren der Dotierstoffe durch Erhitzen des Halbleiterkörpers (24) für weniger als 10 ms.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterprozesse und im speziellen auf einen Implantationsprozess in der Halbleiterfabrikation.
  • Hintergrund
  • Halbleiteranordnungen werden bei einer Vielzahl elektronischer Anordnungen verwendet, wie z. B. Computern, Mobiltelefonen, und anderen. Eines der Ziele der Halbleiterindustrie ist es, die Verkleinerung einzelner Anordnungen fortzusetzen. Kleinere Anordnungen können kostengünstiger fabriziert werden (z. B. weil mehr Chips gleichzeitig auf einem einzelnen Wafer ausgebildet werden können) und können bei höheren Geschwindigkeiten arbeiten (z. B. weil der physikalische Abstand zwischen Komponenten kleiner ist). Folglich ist die kontinuierliche Verkleinerung von Komponenten, wie z. B. Transistoren, wünschenswert.
  • Ein Prozess, der üblicherweise zur Ausbildung von Halbleiterkomponenten verwendet wird, ist Ionenimplantation. Beispielsweise werden zum Ausbilden der Source und des Drain eines Transistors Dotierstoffionen typischerweise in einen Halbleiterkörper angrenzend an ein Gate implantiert. Diese Dotierstoffe müssen dann mittels eines thermischen Prozesses aktiviert werden. Jede zusätzliche thermische Prozessierung wird verursachen, dass die Dotierstoffe innerhalb des Halbleiterkörpers diffundieren. Diese Diffusion hat eine Limitierung der Größe von Komponenten, welche Dotierbereiche aufweisen, zur Folge.
  • Indem die Gatelänge verkleinert wird, wird es immer schwieriger Leistungsfähigkeit und den Leckstrom einzustellen. Ultraflache Übergänge (Ultra Shallow Junctions) und verbesserte Dotierstoffaktivierung sind erforderlich. Ein ultra-flaches Dotierstoffprofil kann mit Hilfe von Laser- und Flash-Temperung ausgebildet werden, welche die Dotierstoffe aktivieren ohne die Dotierstoffart zu diffundieren. Jedoch treibt das drastisch reduzierte thermische Budget den Übergangsleckstrom nach oben, weil es das Ausheilen von Defekten, im wesentlichen Endbereichs-(EoR, End-of-Range)Defekten, verhindert und zu extrem harten Übergängen führt, welche Band-zu-Band-Tunneln (BTBT, Band-to-Band Tunneling) und Stoß-Ionisation (II, Impact Ionization) erhöhen.
  • Aus der US 6,380,044 B1 sind ein Hochgeschwindigkeitstransistor und selektive Absorptionsprozesse zu dessen Bildung bekannt. In einem Amorphisierungsschritt kann die Implantationsenergie im Bereich von 2 bis 100 Kiloelektronenvolt (keV) liegen bei einer Dosis im Bereich 1013 bis 1016 Ionen/cm2. Anschließend werden die amorphisierten Bereiche mit geeigneten n- oder p-Dotierstoffen dotiert. Die Ionen werden beschleunigt auf ein gegebenes Energieniveau (z. B. 200 eV bis 40 KeV) und implantiert in die amorphisierten Bereiche durch die Oberfläche bis zu einer gegebenen Dosis (z. B. etwa 1 1014 Atome/cm2 bis 1 1016 Atome/cm2). Aus der US 2005/0026403 A1 ist ein Verfahren zum Verlangsamen der Dotierstoff-angereicherten Diffusion bekannt. Aus der US 6,709,961 B2 ist ein Verfahren zum Herstellen von Halbleiteranordnungen bekannt.
  • Zusammenfassung der Erfindung
  • In einem Aspekt stellt die vorliegende Erfindung ein Implantierungsschema bereit, welches eine Hauptimplantierung (Voramorphisierung, Art und Co-Implantierung) kombiniert mit einem schwachen nicht-amorphisierenden „abschwächenden” („softening”) Implantierung (der gleichen oder unterschiedlicher Art, mit oder ohne Co-Implantierung) verwendet, welche leicht außerhalb der Hauptimplantierung platziert ist. Diese abschwächende Implantierung bewegt, teilweise oder vollständig, EoR-Defekte innerhalb des Übergangs, diese dabei von der kritischsten Stelle für Leckstrom an der Übergangsgrenzfläche entfernend. Aufgrund seiner nicht-amorphisierenden Eigenschaft wird die abschwächende Implantierung eine leichte Diffusion aufweisen (wie ein Diffusionsschwanz), die den Übergang glättet und Band-zu-Band-Tunneln und Stoß-Ionisation reduziert. Beide Effekte reduzieren den Übergangsleckstrom. In einer optimierten Anwendung sollte der Gesamtanstieg der Übergangstiefe klein sein.
  • In einem Ausführungsbeispiel wird eine Halbleiteranordnung durch Durchführen einer amorphisierenden Ionenimplantation zum Implantieren von Dotierstoffen eines ersten Leitfähigkeitstyps in einen Halbleiterkörper ausgebildet. Die erste Ionenimplantation verursacht ein Defekt-Gebiet (z. B. Endbereichs-Defekte) innerhalb des Halbleiterkörpers in einer Tiefe. Eine nicht-amorphisierende Implantation implantiert Dotierstoffe von dem gleichen Leitfähigkeitstyp in den Halbleiterkörper. Dieser Ionenimplantationsschritt implantiert Dotierstoffe im ganzen Defekt-Gebiet. Die Dotierstoffe können dann durch Erhitzen des Halbleiterkörpers für wesentlich weniger als 10 ms aktiviert werden, z. B. mittels einer Flash-Temperung oder einer Laser-Temperung.
  • Die Details von einem oder mehr Ausführungsbeispielen der Erfindung sind in den begleitenden Zeichnungen und der nachstehenden Beschreibung dargelegt. Andere Merkmale und Vorteile der Erfindung sind aus der Beschreibung und den Zeichnungen und aus den Ansprüchen offensichtlich.
  • Kurzbeschreibung der Zeichnungen
  • Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung in Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
  • 1 ein Diagramm darstellt, das einen Einzelimplantierungsansatz zum Ausbilden eines Dotierbereichs in einem Halbleitersubstrat zeigt;
  • 2 ein Diagramm darstellt, das einen erfindungsgemäßen Doppelimplantierungsansatz zum Ausbilden eines Dotierbereichs in einem Halbleitersubstrat zeigt;
  • 3–6 verschiedene Stadien während der Fabrikation einer Transistoranordnung darstellen; und
  • 7 und 8 Simulationen für ein beispielhaftes Ausführungsbeispiel darstellen.
  • Detaillierte Beschreibung beispielhafter Ausführungsformen
  • Die Herstellung und Verwendung der derzeitigen bevorzugten Ausführungsbeispiele wird nachstehend im Detail vorgestellt. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breitgefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu verwenden und beschränken nicht den Umfang der Erfindung.
  • Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich dem Ausbilden eines Feldeffekt-Transistors. Die Erfindung kann jedoch auch auf andere Prozesse angewandt werden, die Ionenimplantation verwenden. Beispielsweise können andere Halbleiterkomponenten, wie z. B. Bipolartransistoren, Kondensatoren, Widerstände und Dioden unter Verwendung von Ionenimplantationsprozessen ausgebildet werden.
  • 1 stellt ein erstes Diagramm dar, das einen nicht erfindungsgemäßen Einzelimplantierungsansatz zum Ausbilden eines Dotierbereichs in einem Halbleitersubstrat zeigt. Die x-Achse bildet die Tiefe in das Substrat, wo die y-Achse an der Oberfläche gezeichnet ist. Die Dotierkonzentration ist entlang der y-Achse gezeigt. Das Diagramm von 1 zeigt das Dotierprofil 10 eines Dotierbereichs und ebenso das Dotierprofil 12 eines Wannenbereichs. Die Übergangstiefe, welche auf der x-Achse markiert ist, ist die Tiefe bei der die Konzentration des Dotierbereichs gleich der Konzentration des Wannenbereichs ist.
  • Bei dem Einzelimplantierungsansatz wird eine amorphisierende Implantierung durchgeführt und in solcher Art aktiviert, dass die implantierten Dotierstoffe nicht diffundieren. Diese Implantation verursacht ein Band 14 von Endbereichs-(EoR)Defekten. Wie in der Figur gesehen werden kann, befindet sich der Übergang in dem Band und die Neigung der Dotierkonzentration über dem Übergang ist sehr steil. Diese Faktoren erhöhen den Verluststrom eines Transistors oder anderer Anordnung, welche den Dotierbereich beinhaltet.
  • 2 stellt ein Diagramm des Dotierprofils eines Dotierbereichs dar, der mittels Konzepten der vorliegenden Erfindung hergestellt ist. In diesem Fall wird eine abschwächende Implantierung, dargestellt durch die Kurve 16, durchgeführt, um die Übergangstiefe über das Defektband 14 hinaus abzusenken. Weil die abschwächende Implantierung unter Bedingungen durchgeführt wird, die den Halbleiter nicht amorphisieren werden, werden keine Zusatzdefekte verursacht werden. Zusätzlich ist die Neigung der Dotierstoffkonzentration flacher. Es ist weniger wahrscheinlich, dass der flachere Übergang Band-zu-Band-Tunneln und Stoß-Ionisation erfahren wird. Diese Merkmale werden dazu dienen, die Qualität von Anordnungen, die unter Verwendung dieser Technik hergestellt sind, zu erhöhen.
  • Es wird angemerkt, dass in dem Diagramm von 2 die Übergangstiefe als der Punkt dargestellt ist, bei dem die Kurve 16 der abschwächenden Implantierung die Wannenkurve 12 schneidet. Dies ist anerkanntermaßen eine Schätzung, weil die Summe der Dotierstoffe des Dotierbereichs (Kurve 10) und der Dotierstoffe der abschwächenden Implantierung (Kurve 16), ebenso wie jede anderen Dotierstoffe, berücksichtigt werden sollten. Anbetracht des niedrigen Wertes der Konzentration des Dotierbereichs an dem als die Übergangstiefe bekannten Punkt, sollte diese Schätzung das Ergebnis nicht wesentlich verändern.
  • 3–6 stellen eine Anordnung dar, welche aus Aspekten der vorliegenden Erfindung Nutzen ziehen kann. Insbesondere das Ausbilden eines Feldeffekt-Transistors mit sehr flachen Source/Drain-Übergängen wird dargestellt werden. Es versteht sich, dass verschiedene Aspekte der vorliegenden Erfindung ebenso mit anderen Halbleiterkomponenten verwendet werden können.
  • 3 stellt einen teilweise ausgebildeten Transistor 20 dar. Der Transistor 20 ist in einem Halbleiterkörper 22 ausgebildet. Der Halbleiterkörper 22 kann ein Bulk-Halbleitersubstrat, eine über einem Substrat liegende Schicht (z. B. eine epitaktische Schicht), oder einen innerhalb eines Substrat oder einer Schicht ausgebildeten Bereich umfassen. Beispielsweise sind Konzepte der vorliegenden Erfindung sehr gut geeignet für Silizium-auf-Isolator (Silicon-on-insulator) Anwendungen, wo Transistoren in einer Schicht von Halbleitermaterial ausgebildet werden, die über einer Isolierschicht (z. B. einem vergrabenen Oxid) liegt. Das bevorzugte Halbleitermaterial ist Silizium. Es versteht sich jedoch, dass Anordnungen, die in anderen elementaren Halbleitern (z. B. Germanium), Legierungshalbleitern (z. B. Silizium-Germanium) oder Verbundhalbleitern (z. B. Gallium-Arsenid) ausgebildet sind, ebenso aus Aspekten der vorliegenden Erfindung Nutzen ziehen können.
  • In dem dargestellten Ausführungsbeispiel wird der Transistor in einem aktiven Gebiet ausgebildet, das durch Isolationsbereiche 26 definiert ist. In dem bevorzugten Ausführungsbeispiel sind die Isolationsbereiche flache Grabenisolations-(STI, Shallow Trench Isolation)Bereiche. In anderen Ausführungsbeispielen kann die Isolation unter Verwendung anderer Techniken bereitgestellt werden, wie z. B. Feldisolation oder tiefe Grabenisolation. In dem bevorzugten Ausführungsbeispiel erstrecken sich die STI-Bereiche 26 ungefähr 1000 nm oder weniger in den Halbleiterkörper 22. Beispielsweise kann in einigen Technologien, wie z. B. ultra-dünnem SOI, diese Zahl wesentlich geringer als 1000 nm sein.
  • Ein Wannenbereich 24 ist in dem aktiven Gebiet ausgebildet. In einem beispielhaften Ausführungsbeispiel kann der Halbleiterkörper ein p-dotiertes Substrat sein. In diesem Fall würden p-Kanal Transistoren in einer n-Wanne 24 ausgebildet. In dem Beispiel eines p-dotierten Substrats können die n-Kanal Transistoren in dem Substrat (ohne eine Wanne) oder insbesondere in einer p-Wanne 24, die in dem Substrat ausgebildet ist, ausgebildet werden. In anderen Ausführungsbeispielen kann ein n-dotierter Halbleiterkörper 22 mit p-Wannen und optionalen n-Wannen verwendet werden. Der Wannenbereich 24 erstreckt sich typischerweise bis in eine Tiefe von ungefähr 1000 nm bis ungefähr 3000 nm.
  • Ein Gatestapel 27 liegt über dem Halbleiterkörper. In dem beispielhaften Ausführungsbeispiel weist der Gatestapel ein Gate-Dielektrikum 28, einen Verbundschicht-(composite layer)Gateleiter 30/32 und eine Hartmaske 34 auf. Zum Ausbilden des Gatestapels wird die Gate-Dielektrikums-Schicht abgeschieden. Eine Gateleiter-Schicht wird über der Gate-Dielektrikums-Schicht abgeschieden und eine Hartmaskenschicht wird über der Gateleiter-Schicht abgeschieden. Eine (nicht gezeigte) Photoresistschicht wird über der Hartmaskenschicht ausgebildet und wird unter Verwendung von Lithografietechniken strukturiert, um den Gatestapel zu bedecken. Die Hartmaskenschicht, welche Siliziumnitrid sein kann, kann dann zum Ausbilden der Hartmaske 34 geätzt werden. Die Hartmaske 34 als eine Maske verwendend, werden die anderen Schichten 32, 30 und möglicherweise 28 geätzt, um die gewünschte Gate-Struktur zu erzeugen.
  • Die Gate-Dielektrikums-Schicht kann eine Oxidschicht wie z. B. Siliziumdioxid, eine Nitridschicht wir z. B. Siliziumnitrid (Si3N4), oder eine Kombination von Oxid und Nitrid wie z. B. Siliziumoxynitrid oder mehrere Schichten von Oxiden und Nitriden sein. In weiteren Ausführungsbeispielen kann das Gate-Dielektrikum 28 ein Dielektrikum mit hohem k sein (d. h. ein Dielektrikum mit einer dielektrischen Konstante größer als der dielektrischen Konstante von Si3N4). Beispiele von Dielektrika mit hohem k, die als ein Gate-Dielektrikum verwendet werden können, beinhalten HfO2, nitridiertes Hf-Silikat, Al2O3, ZrO2, Zr-Al-O, und Zr-Silikat.
  • In 3 ist der Gateleiter als zwei Schichten beinhaltend dargestellt. Beispielsweise kann eine Silizidschicht 32 über einer Polysiliziumschicht 30 liegen. Wenn ein Polysiliziumgate 30 verwendet wird, ist es häufig wünschenswert, darüber hinaus ein Metall zu beinhalten, um den Widerstand des Bereichs zu verringern. Beispiele von Siliziden, die für die Schicht 32 verwendet werden können, beinhalten Titansilizid, Wolframsilizid, Cobaltsilizid, Platinsilizid und Nickelsilizid. In weiteren Ausführungsbeispielen kann ein Metallgate verwendet werden (z. B. eine einzelne oder mehrere Schichten von Metall). Das Metallgate kann ein Metall (z. B. Ir, Ru, RuTa, Ti, Mo), ein Metallsilizid (z. B. ein vollständig silizidiertes (fully silicided) Gate), ein Metallnitrid (z. B. HfN, TiN, TaSiN) oder anderes sein.
  • Wie oben vorgestellt, sind Aspekte der vorliegenden Erfindung insbesondere in sehr kleinen Technologien nützlich, welche flache Übergänge und Dotierstoffe mit geringer Diffusion haben. Insbesondere kann die vorliegende Erfindung auf Prozessknoten von weniger als 90 nm angewandt werden, z. B. wenn die Gatelängen 60 nm und darunter sind. Die Methodik kann ebenso in vorangegangenen Generationen nachgerüstet werden.
  • Nun auf 4 Bezug nehmend werden leicht dotierte Source- und Drain-Bereiche ausgebildet. In dem dargestellten Ausführungsbeispiel werden die leicht dotierten Source- und Drain-Bereiche, manchmal als Erweiterungsbereiche bezeichnet, unter Verwendung von zumindest zwei Implantationsschritten, wie oben mit Bezug auf 2 beschrieben, ausgebildet. In einigen Ausführungsbeispielen können zusätzliche Implantationsschritte durchgeführt werden, z. B. für Gegendotieren (z. B. halo), was die Anzahl von Implantierungen erhöhen wird. In weiteren Ausführungsbeispielen kann ein einzelner Implantationsschritt durchgeführt werden. Es ist wünschenswert, dass die Erweiterungsbereiche 35 und/oder die Source/Drain-Bereiche 36 (6) mit zwei nicht-diffundierenden Implantationen ausgebildet werden.
  • 4 zeigt, dass die Erweiterungsbereiche 35 einen höher dotierten Bereich 35a, der durch Durchführen einer amorphisierenden Implantierung ausgebildet wurde, und einen niedriger dotierten Bereich 35b aufweisen, der sich über den höher dotierten Bereich 35a hinaus erstreckt und durch Durchführen einer nicht-amorphisierenden Implantierung ausgebildet wurde. Die Dotierkonzentrationen der Bereiche 35a bzw. 35b sind durch die Kurven 10 bzw. 16 in 2 dargestellt. In dem bevorzugten Ausführungsbeispiel wird der amorphisierende Ionenimplantationsschritt bei einer Dosis durchgeführt, die höher ist als die Dosis der nicht-amorphisierenden Implantierung und bei einer Implantationsenergie, die geringer ist als die Implantationsenergie der nicht-amorphisiserenden Implantierung, angenommen, dass die gleichen Dotierstoffe für beide Schritte verwendet werden. In dieser Art und Weise verursacht die erste Ionenimplantation ein Endbereichs-Defektgebiet in dem Halbleiterkörper und die zweite Ionenimplantation implantiert Dotierstoffe im ganzen Endbereichs-Defektgebiet. Abhängig von den Arten (z. B. wie schwer die Ionen sind) kann das Verhältnis zwischen den Energien und Dosen der zwei Schritte variieren. Die oben genannte Relation ist für den Fall korrekt, wenn die gleiche Art verwendet wird, was nicht notwendigerweise der Fall ist.
  • In dem bevorzugten Ausführungsbeispiel wird die abschwächende Implantierung nach der Implantierung des Dotierbereichs durchgeführt. Jedoch ist diese Reihenfolge der Schritte nicht erforderlich. In einem alternativen Ausführungsbeispiel kann die abschwächende Implantation zuerst durchgeführt werden. Die abschwächende Implantierung und die Implantierung des dotierten Bereichs können unter Verwendung der gleichen Arten (z. B. Bor, Arsen, oder Phosphor für beide) oder unter Verwendung verschiedener Arten (z. B. Arsen für die eine und Phosphor für die andere) durchgeführt werden, in beiden Fällen jedoch erfindungsgemäß vom gleichen Leitfähigkeitstyp. Zusätzlich können selbstverständlich andere Implantationen, z. B. Co-Implantierungen, durchgeführt werden. Beispielsweise kann die Implantation von Arten wie z. B. Kohlenstoff, Fluor, oder Germanium maximum durchgeführt werden, um die Aktivierung von Dotierstoffen zu beeinflussen (oder aus anderen Gründen).
  • Nach den zwei Implantationen werden die Dotierstoffe durch Erhitzen des Halbleiterkörpers 22 für weniger als 10 ms aktiviert, so dass die Dotierstoffe im Wesentlichen nicht diffundieren. Um die Ionen in so kurzer Zeit zu aktivieren, werden sehr hohe Temperaturen, z. B. zwischen ungefähr 1200°C und ungefähr 1300°C erzielt. Sogar Schmelztemperungen (melting anneal) sind möglich.
  • Zwei Beispiele von Temperungstechniken, die verwendet werden können um diese Anforderungen zu erreichen, sind eine Flash-Temperung und eine Laser-Temperung. In einem Flash-Temperungsprozess wird ein sehr kurzer Lichtimpuls durch eine Reihe von starken Lichtquellen erzeugt und wird in Richtung des Wafers für eine Zeitspanne von Millisekunden emittiert. In einem Laser-Temperungsprozess scannt ein Laserstrahl den Wafer, wodurch Teilbereiche, die gescannt werden, erhitzt werden. Dieser Prozess tritt ebenfalls für eine Zeitspanne von Millisekunden auf. Im Vergleich ist ein weniger bevorzugtes Verfahren ein schnelles thermisches Ausheilen (RTA, rapid thermal anneal), das den Wafer typischerweise für eine Zeitspanne gemessen in Sekunden erhitzt und als Folge eine gewisse Diffusion der Dotierstoffe verursachen wird.
  • Als nächstes auf 5 Bezug nehmend, werden Seitenwand-Abstandsstücke (sidewall spacers) 38 entlang von Seitenwänden des Gatestapels 27 ausgebildet. Die Seitenwand-Abstandsstücke 38 können ausgebildet werden durch Abscheiden einer konformen Schicht von Dielektrikum, wie z. B. Siliziumoxid oder Siliziumnitrid, und anisotropem Ätzen der konformen Schicht, um die Abstandsstücke 38 entlang der Seitenwand zurückzulassen. Die vereinfachte Ansicht von 5 zeigt nur ein einziges Abstandsstück. Es versteht sich jedoch, dass dieser Prozess mehr als einmal wiederholt werden kann um ein Abstandsstück der gewünschten Dicke zu erzielen. Wenn mehrere Abstandsstücke verwendet werden, könnten zusätzliche Erweiterungsimplantierungen durchgeführt werden.
  • 6 stellt das Ausbilden des Source- und Drain-Bereichs 36 dar. Wieder werden diese Bereiche vorzugsweise unter Verwendung des oben beschriebenen zwei-Implantationen-Schritts (oder mehrerer) ausgebildet. Das relative Verhältnis der Dotierkonzentrationen von jedem der zwei Implantierungen ist in 2 gezeigt. In dem Fall eines 45 nm-Knoten Transistors werden die zwei Implantationen vorzugsweise einen Dotierbereich mit einer Übergangstiefe von ungefähr 50 nm bis ungefähr 70 nm ausbilden. Diese Abmessung kann mit anderen Technologieknoten variieren.
  • Wieder können die Dotierstoffe durch Erhitzen des Halbleiterkörpers für eine solche Zeit, dass die Dotierstoffe im wesentlichen nicht diffundieren, aktiviert werden. Wie zuvor, sind zwei bevorzugte Ausheilverfahren Laser-Temperung und Flash-Temperung. Wenn gewünscht können die Dotierstoffe von den Source/Drain-Bereichen 36 zu der gleichen Zeit aktiviert werden, wie die Dotierstoffe von den Erweiterungsbereichen 35.
  • Es ist bekannt, dass die Spanne an Energie, Dosen und anderen Implantierungsbedingungen variieren wird, abhängig von der Art von verwendeten Dotierstoffe, den Geometrien der Anordnung, die fabriziert wird, und anderen Bedingungen. In einem beispielhaften Ausführungsbeispiel können Arsenionen implantiert werden, um einen n-dotierten Erweiterungsbereich zu erzeugen. In diesem Beispiel ist die Arsendosis zwischen ungefähr 5 × 1014 cm–2 und ungefähr 5 × 1015 cm–2 für die amorphisierende Implantierung und zwischen ungefähr 1013 cm–2 und ungefähr 1014 cm–2 für die nicht-amorphisierende Implantierung. Die erste Implantationsenergie für die amorphisierende Implantierung ist zwischen ungefähr 1 keV und ungefähr 5 keV und für die nicht-amorphisierende Implantierung ist sie zwischen ungefähr 1,5 keV und ungefähr 8 keV. In anderen Ausführungsbeispielen ist das Verhältnis von der ersten Dosis zu der zweiten Dosis zwischen 5 und 15 und das Verhältnis der ersten Implantationsenergie zu der zweiten Implantationsenergie ist zwischen 1,5 und 5.
  • Um Beispiele bereitzustellen, die die Prinzipien von Ausführungsbeispielen der Erfindung darstellen, stellen die 7 und 8 die Dotierkonzentrationen für eine Simulation dar, die für einen Erweiterungsbereich mit und ohne eine Voramorphisations-Ge-Implantierung durchgeführt wird.
  • Zunächst auf 7 Bezug nehmend, wurde eine Implantierung von Arsen bei einer Dosis von 2 × 1015 cm–2 und einer Energie von 2 keV durchgeführt. Die resultierende Konzentration ist in Kurve 40 gezeigt. Die resultierenden Amorphisationseffekte sind durch Kurve 42 dargestellt. Insbesondere wird beobachtet, dass die Gitterstruktur des Siliziums amorphisiert wird, wenn die simulierte Kurve 42 eine Konzentration oberhalb von ungefähr 1022 cm–3 zeigt. Man hat festgestellt, dass das Ende des Bereichs in Tiefen ist, wo die Konzentration zwischen ungefähr 1021 cm–3 und ungefähr 1022 cm–3 ist und das Gitter ist intakt, wo die Konzentration unter ungefähr 1021 cm–3 ist. Das Diagramm stellt das EoR-Band 14 dar, welches bei einer Tiefe von ungefähr 5,5 nm anfängt und sich um eine Tiefe von ungefähr 2 nm erstreckt. Das Ziel der abschwächenden Implantierung würde dann sein, die Übergangstiefe über das Ende dieses Bereichs hinaus zu bewegen.
  • 8 stellt ein ähnliches Beispiel bereit. In diesem Fall wird wieder Arsen bei einer Dosis von 2 × 1015 cm–2 und einer Energie von 2 keV implantiert. Zusätzlich wurde eine Voramorphisations-Implantierung von Ge bei einer Dosis von 3 × 1014 cm–2 und einer Energie von 8 keV durchgeführt. Die resultierende Konzentration ist durch Kurve 44 gezeigt. Der resultierende EoR-Bereich 14 kann dann von der simulierten Kurve 46 bestimmt werden. Wie in der Kurve gezeigt, verursacht die Voramorphisations-Implantierung, dass der EoR-Bereich 14 bis in eine Tiefe von ungefähr 12 nm verschoben wird und sich um zusätzliche 6,5 nm in den Halbleiter erstreckt. Wieder würde das Ziel der abschwächenden Implantierung dann sein, die Übergangstiefe über das Ende dieses Bereichs hinaus zu bewegen.
  • Aspekte der Erfindung sind mit Bezug auf einen Feldeffekt-Transistor beschrieben worden. Der Fachmann wird leicht erkennen, dass die Konzepte auf andere Anordnungen angewandt werden könnten. Beispielsweise verwenden nicht-flüchtige Speicherzellen, wie z. B. floating gate-, NROM-, SONOS-, DRAM-, MRAM-, FeRAM-Zellen, ebenfalls Dotierbereiche, die unter Verwendung von Konzepten der vorliegenden Erfindung ausgebildet werden könnten.

Claims (10)

  1. Verfahren zum Ausbilden einer Halbleiteranordnung, das Verfahren umfassend: Bereitstellen eines Halbleiterkörpers (24); Durchführen einer amorphisierenden Ionenimplantation (10) zum Implantieren von Dotierstoffen eines ersten Leitfähigkeitstyps in den Halbleiterkörper (24), wobei die amorphisierende Ionenimplantation (10) ein Endbereichs-Defektgebiet (14) innerhalb des Halbleiterkörpers (24) in einer Tiefe verursacht und wobei die amorphisierende Ionenimplantation (10) bei einer ersten Dosis und einer ersten Implantationsenergie durchgeführt wird; Durchführen einer nicht-amorphisierenden Ionenimplantation (16) zum Implantieren von Dotierstoffen des ersten Leitfähigkeitstyps in den Halbleiterkörper (24), die nicht-amorphisierende Ionenimplantation (16) Dotierstoffe im ganzen Endbereichs-Defektgebiet (14) implantiert und wobei die nicht-amorphisierende Ionenimplantation (16) bei einer zweiten Dosis und einer zweiten Implantationsenergie durchgeführt wird, wobei die zweite Dosis niedriger ist als die erste Dosis und die zweite Implantationsenergie höher ist als die erste Implantationsenergie; und Aktivieren der Dotierstoffe durch Erhitzen des Halbleiterkörpers (24) für weniger als 10 ms.
  2. Verfahren nach Anspruch 1, wobei das Durchführen der amorphisierenden Implantierung (10) und das Durchführen der nicht-amorphisierenden Implantierung (16) ein Ausbilden eines Source/Drain-Bereichs (35) eines Transistors (20) umfasst.
  3. Verfahren nach Anspruch 1, wobei das Aktivieren der Dotierstoffe ein Durchführen einer Flash-Temperung umfasst.
  4. Verfahren nach Anspruch 1, wobei das Aktivieren der Dotierstoffe ein Durchführen einer Laser-Temperung umfasst.
  5. Verfahren nach Anspruch 1, wobei die amorphisierenden und nicht-amorphisierenden Implantationen (10, 16) einen Dotierbereich mit einer Übergangstiefe von weniger als oder gleich 80 nm ausbilden.
  6. Verfahren nach Anspruch 1, wobei die amorphisierende Ionenimplantation (10) eine erste Art von Dotierstoffen implantiert und die nicht-amorphisierende Ionenimplantation (16) eine zweite Art von Dotierstoffen implantiert.
  7. Verfahren zum Ausbilden eines Transistors, das Verfahren umfassend: Bereitstellen des Halbleiterkörpers (24) eines ersten Leitfähigkeittyps; Ausbilden eines Gatestapels (27) über dem Halbleiterkörper (24), wobei der Gatestapel (27) einen Gateleiter (30, 32) aufweist, der über einem Gate-Dielektrikum (28) liegt, wobei der Gateleiter (30, 32) eine Gatelänge von weniger als 60 nm aufweist; und Implantieren von Source- und Drain-Bereichen (35, 36) eines zweiten Leitfähigkeitstyps in den Halbleiterkörper (24) angrenzend an Kanten des Gatestapels (27), wobei die Source- und Drain-Bereiche (35, 36) gemäß einem Verfahren nach Anspruch 1 gebildet werden und wobei eine Konzentration von Dotierstoffen des zweiten Leitfähigkeitstyps größer ist als eine Konzentration von Dotierstoffen des ersten Leitfähigkeitstyps in dem Defektgebiet (14).
  8. Verfahren nach Anspruch 7, weiterhin umfassend ein Ausbilden von Seitenwand-Abstandsstücken (38) entlang von Seitenwänden des Gatestapels (27), wobei das Implantieren von Source- und Drain-Bereichen (36) nach dem Ausbilden der Seitenwand-Abstandsstücke (38) durchgeführt wird.
  9. Verfahren nach Anspruch 7, weiterhin umfassend ein Ausbilden von Seitenwand-Abstandsstücken (38) entlang von Seitenwänden des Gatestapels (27), wobei das Implantieren von Source- und Drain-Bereichen (35) vor dem Ausbilden der Seitenwand-Abstandsstücke (38) durchgeführt wird.
  10. Verfahren nach Anspruch 7, wobei das Implantieren von Source- und Drain-Bereichen (35, 36) eines zweiten Leitfähigkeitstyps ein Implantieren von schwach dotierten Source- und Drain-Bereichen (35) gemäß einem Verfahren nach Anspruch 1 umfasst, und nach dem Implantieren der schwach dotierten Source- und Drain-Bereiche (35) ein Ausbilden von Seitenwand-Abstandstücken (38) entlang von Seitenwänden des Gatestapels; und Implantieren von stark dotierten Source- und Drain-Bereichen (36) des zweiten Leitfähigkeitstyps in den Halbleiterköper (24) angrenzend an die Seitenwand-Abstandsstücke (38) gemäß einem Verfahren nach Anspruch 1.
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