DE112004002310T5

DE112004002310T5 - Trench-Metalloxid-Halbleiter-Feldeffekttransisstor mit geschlossenen Zellen

Info

Publication number: DE112004002310T5
Application number: DE112004002310T
Authority: DE
Inventors: Deva N. Cupertino Pattanayak; Robert Fremont Xu
Original assignee: Vishay Siliconix Inc
Current assignee: Vishay Siliconix Inc
Priority date: 2003-12-02
Filing date: 2004-11-30
Publication date: 2006-12-14
Anticipated expiration: 2024-12-01
Also published as: US7279743B2; US7833863B1; TW200524085A; JP2007513523A; WO2005057615A3; TWI366249B; WO2005057615A2; DE112004002310B4; US20050116282A1; US7361558B2; US20050148128A1

Abstract

Trench-Metalloxid-Halbleiter-Feldeffekttransistor (TMOSFET) mit geschlossenen Zellen, der folgendes umfaßt:
einen Drain-Bereich;
einen Körper-Bereich, der über dem Drain-Bereich angeordnet ist;
einen Gate-Bereich, der in dem Körper-Bereich angeordnet ist;
einen Gate-Isolator-Bereich, der um einen Umfang des Gate-Bereichs herum angeordnet ist;
eine Mehrzahl von Source-Bereichen, die entlang der Oberfläche des Körper-Bereichs in der Nähe eines Umfangs des Gate-Isolator-Bereichs angeordnet sind;
wobei ein erster Abschnitt des Gate-Bereichs und ein erster Abschnitt des Gate-Isolator-Bereichs als eine im wesentlichen parallele, längliche Struktur ausgebildet sind;
wobei ein zweiter Abschnitt des Gate-Bereichs und ein zweiter Abschnitt des Gate-Isolator-Bereichs als eine zu der parallelen Struktur normale Struktur ausgebildet sind;
wobei ein erster Abschnitt des Drain-Bereichs mit der genannten parallelen Struktur überlappt und wobei ein zweiter Abschnitt des Drain-Bereichs von der genannten zur parallelen Struktur normalen Struktur getrennt ist.

Description

Erfindungsgebiet
Ausführungsförmen der vorliegenden Erfindung betreffen Metalloxid-Halbleiter-Feldeffekttransistoren (Metal-Oxide-Semiconductor Field Effect Transistors, MOSFET) und insbesondere vertikale MOSFET-Vorrichtungen, die eine Trench-Gate-Geometrie aufweisen. Gemäß der vorliegenden Offenbarung wird ein Trench-Metalloxid-Halbleiter-Feldeffekttransistor mit geschlossenen Zellen offenbart.
Hintergrund
In 1 ist eine perspektivische Querschnittsansicht eines streifenartigen Graben- bzw. Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) 100 gemäß dem herkömmlichen Stand der Technik gezeigt. Der streifenartige TMOSFET 100 umfaßt eine Mehrzahl von Source-Kontakten 110, eine Mehrzahl von Source-Bereichen 115, eine Mehrzahl von Gate-Bereichen 120, eine Mehrzahl von Gate-Isolatorbereichen 125, eine Mehrzahl von Körperbereichen 130, einen Drain-Bereich 135, 140 und einen Drain-Kontakt 145. Der Drain-Bereich 135, 140 kann optional einen ersten Drain-Abschnitt 140 und einen zweiten Drain-Abschnitt 135 umfassen.
Die Körperbereiche 130 sind oberhalb des Drain-Bereichs 135, 140 angeordnet. Die Source-Bereiche 115, Gate-Bereiche 120 und Gate-Isolatorbereiche 125 sind innerhalb der Körperbereiche 130 angeordnet. Die Gate-Bereiche 120 und die Gate-Isolatorbereiche 125 sind als parallele längliche Strukturen ausgebildet. Der Gate-Isolatorbereich 125 umgibt den Gate-Bereich 120. Somit sind die Gate-Bereiche 120 elektrisch durch die Gate-Isolatorbereiche 125 von den umgebenden Bereichen isoliert. Die Gate-Bereiche 120 sind gekoppelt, um ein gemeinsames Gate der Vorrichtung 100 zu bilden. Die Source-Bereiche 115 sind als parallele längliche Strukturen entlang des Umfangs der Gate-Isolatorbereiche 125 ausgebildet. Die Source-Bereiche 115 sind durch Source-Kontakte 110 gekoppelt, um eine gemeinsame Source der Vorrichtung 100 zu bilden. Obwohl die Source-Kontakte 110 als eine Mehrzahl individueller Source-Kontakte 110 gezeigt sind, versteht es sich, daß sie als eine einzige leitende Schicht ausgeführt sein können, die sämtliche Source-Bereiche 115 koppelt. Die Source-Kontakte 110 koppeln außerdem die Source-Bereiche 115 mit den Körperbereichen 130.
Die Source-Bereiche 115 bestehen aus einem stark n-dotierten (N+)-Halbleiter, wie beispielsweise Silizium, welches mit Phosphor oder Arsen dotiert ist. Die Körperbereiche 130 bestehen aus p-dotiertem (P) Halbleiter, wie beispielsweise Silizium, welches mit Bor dotiert ist. Der Gate-Bereich 120 ist ein stark n-dotierter (N+) Halbleiter, wie beispielsweise Polysilizium, welches mit Phosphor dotiert ist. Die Gate-Isolatorbereiche 125 können aus einem Isolator bestehen, wie beispielsweise Siliziumdioxid.
Wenn das Potential der Gate-Bereiche 120 in bezug auf die Source-Bereiche 115 über eine Schwellenspannung der Vorrichtung 100 angehoben wird, wird in dem Körperbereich 130 entlang des Umfangs der Gate-Isolatorbereiche 125 ein leitender Kanal induziert. Der streifenartige TMOSFET wird dann zwischen dem Drain-Bereich 140 und den Source-Bereichen 115 einen Strom leiten. Dementsprechend befindet sich die Vorrichtung im eingeschalteten Zustand.
Wenn das Potential der Gate-Bereiche 120 unter die Schwellenspannung abgesenkt wird, wird der Kanal nicht mehr induziert. Demzufolge wird ein Spannungspotential, welches zwischen dem Drain-Bereich 140 und den Source-Bereichen 115 anliegt, keinen dazwischen fließenden Strom verursachen. Dementsprechend befindet sich die Vorrichtung 100 in ihrem ausgeschalteten Zustand, und die Verbindungsstelle („Junction"), die durch den Körperbereich 130 und den Drain-Bereich 140 gebildet wird, unterstützt die Spannung, die zwischen Source und Drain angelegt ist.
Wenn der Drain-Bereich 135, 140 einen zweiten Drain-Abschnitt 135 umfaßt, welcher oberhalb eines ersten Drain-Abschnitts 140 angeordnet ist, ist der zweite Abschnitt des Drain-Bereichs 135 ein leicht n-dotierter (N–) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor oder Arsen dotiert ist, und der erste Abschnitt 140 des Drain-Bereichs ist ein stark n-dotierter (N+) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor oder Arsen dotiert ist. Der leicht n-dotierte (N–) zweite Abschnitt des Drain-Bereichs 135 führt zu einem Verarmungsbereich, der sich sowohl in die Körperbereiche 130 als auch in den zweiten Abschnitt des Drain-Bereichs 135 erstreckt, wodurch der Durchschlagseffekt verringert wird.
Somit wirkt der leicht n-dotierte (N–) zweite Abschnitt des Drain-Bereichs 135 derart, daß er die Durchschlagsspannung des streifenartigen TMOSFET 100 erhöht.
Die Kanalbreite des streifenförmigen TMOSFET 100 ist eine Funktion der Breite der Mehrzahl von Source-Bereichen 115. Somit bietet der streifenförmige TMOSFET 100 ein großes Verhältnis zwischen Breite und Länge des Kanals. Daher kann der streifenförmige TMOSFET vorteilhafterweise für Leistungs-MOSFET-Anwendungen verwendet werden, beispielsweise als Schaltelement in einem Pulsbreitenmodulations-Spannungsregler (PWM-Spannungsregler).
In 2 ist eine perspektivische Querschnittsansicht eines Graben- bzw. Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) 200 mit geschlossenen Zellen (sog. „Closed Cell Trench Metal-Oxide-Semiconductor Field Effect Transistor") gemäß dem herkömmlichen Stand der Technik gezeigt. Der TMOSFET 200 mit geschlossenen Zellen umfaßt eine Mehrzahl von Source-Kontakten 210, eine Mehrzahl von Source-Bereichen 215, einen Gate-Bereich 220, einen Gate-Isolatorbereich 225, eine Mehrzahl von Körperbereichen 230, einen Drain-Bereich 235, 240 und einen Drain-Kontakt 245. Der Drain-Bereich 235, 240 kann optional einen ersten Drain-Abschnitt 240 und einen zweiten Drain-Abschnitt 235 umfassen.
Die Körperbereiche 230, die Source-Bereiche 215, der Gate-Bereich 220 und der Gate-Isolatorbereich 225 sind oberhalb des Drain-Bereichs 235, 240 angeordnet. Ein erster Abschnitt des Gate-Bereichs 220 und des Gate-Isolatorbereichs 225 ist in Form von im wesentlichen parallelen; länglichen Strukturen 221 ausgebildet. Ein zweiter Abschnitt des Gate-Bereichs 220 und des Gate-Isolierungsbereichs 225 ist in Form von zu den parallelen, länglichen Strukturen im wesentlichen normalen Strukturen 222 ausgebildet. Der erste und zweite Abschnitt des Gate-Bereichs 220 sind miteinander verbunden und bilden eine Mehrzahl von Zellen. Die Körperbereiche 230 sind innerhalb der Mehrzahl von Zellen angeordnet, die durch den Gate-Bereich 220 gebildet werden.
Der Gate-Isolatorbereich 225 umgibt den Gate-Bereich 220. Somit ist der Gate-Bereich 220 elektrisch durch den Gate-Isolatorbereich 225 von den umgebenden Bereichen isoliert. Die Source-Bereiche 215 sind in der Mehrzahl von Zellen entlang des Umfangs des Gate-Isolatorbereichs 225 ausgebildet.
Die Source-Bereiche 215 sind durch die Source-Kontakte 210 gekoppelt, um eine gemeinsame Source der Vorrichtung 200 zu bilden. Obwohl die Source-Kontakte 210 als eine Mehrzahl von individuellen Source-Kontakten 210 gezeigt sind, versteht es sich, daß sie als eine Mehrzahl von leitenden Streifen ausgeführt werden können, von denen ein jeder eine Mehrzahl von Source-Bereichen 215 koppelt, als eine einzige leitende Schicht, welche alle Source-Bereiche 215 koppelt, oder dergleichen. Die Source-Kontakte 210 koppeln außerdem die Source-Bereiche 215 mit den Körperbereichen 230.
Die Source-Bereiche 215 und der Drain-Bereich 240 bestehen aus stark n-dotiertem (+N) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor oder Arsen dotiert ist. Die Körperbereiche 230 bestehen aus p-dotiertem (P) Halbleiter, wie beispielsweise Silizium, welches mit Bor dotiert ist. Der Gate-Bereiche 220 besteht aus stark n-dotiertem Halbleiter (N+), wie beispielsweise Polysilizium, welches mit Phosphor dotiert ist. Der Gate-Isolatorbereich 225 kann ein Isolator sein, wie beispielsweise Siliziumdioxid.
Wenn das Potential des Gate-Bereichs 220 in bezug auf die Source-Bereiche 215 über die Schwellenspannung der Vorrichtung 200 angehoben wird, wird in dem Körperbereich 230 entlang des Umfangs des Gate-Isolatorbereichs 215 ein leitender Kanal induziert. Dann wird die Vorrichtung 200 zwischen dem Drain-Bereich 240 und den Source-Bereichen 215 einen Strom leiten. Dementsprechend befindet sich die Vorrichtung 200 im eingeschalteten Zustand.
Wenn das Potential des Gate-Bereichs 220 unter die Schwellenspannung abgesenkt wird, wird der Kanal nicht mehr induziert. Demzufolge wird ein Spannungspotential, welches zwischen dem Drain-Bereich 240 und den Source-Bereichen 215 anliegt, keinen Stromfluß zwischen diesen erzeugen. Dementsprechend befindet sich die Vorrichtung in ihrem ausgeschalteten Zustand, und die Funktion, welche durch den Körperbereich 230 und den Drain-Bereich 240 gebildet wird, hält oder unterstützt die Spannung, die zwischen Source und Drain angelegt ist.
Wenn der Drain-Bereich 235, 240 einen zweiten Abschnitt 235 umfaßt, der oberhalb eines ersten Abschnitts 240 angeordnet ist, besteht der zweite Abschnitt des Drain-Bereichs 235 aus leicht n-dotiertem (N–) Halbleiter, beispielsweise aus Silizium, welches mit Phosphor oder Arsen dotiert ist, und der erste Abschnitt des Drain-Bereichs 240 besteht aus stark n-dotiertem (N+) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor dotiert ist. Der leicht n- dotierte (N–) zweite Abschnitt des Drain-Bereichs 235 führt zu einem Verarmungsbereich, der sich sowohl in die Körperbereiche 230 als auch in den zweiten Abschnitt des Drain-Bereichs 235 erstreckt, wodurch der Durchschlagseffekt verringert wird. Dementsprechend wirkt der leicht n-dotierte (N–) zweite Abschnitt des Drain-Bereichs 235 so, daß er die Durchschlagsspannung des TMOSFET 200 mit geschlossenen Zellen erhöht.
Die Kanalbreite des TMOSFET 200 mit geschlossenen Zellen ist eine Funktion der Summe der Breiten der Source-Bereiche 215. Somit erhöht die Geometrie des TMOSFET 200 mit geschlossenen Zellen auf vorteilhafte Weise die Breite des Kanalbereiches, verglichen mit dem streifenartigen TMOSFET 100. Dementsprechend hat der TMOSFET 200 mit geschlossenen Zellen einen relativ niedrigen Kanalwiderstand (z.B. Widerstand im eingeschalteten Zustand) verglichen mit der Geometrie des streifenartigen TMOSFET 100. Der niedrige Kanalwiderstand verringert die in dem TMOSFET 200 mit geschlossenen Zellen dissipierte Leistung im Vergleich zu dem streifenartigen TMOSFET 100.
Auf ähnliche Weise ist die Gate-zu-Drain-Kapazität des TMOSFET 220 mit geschlossenen Zellen eine Funktion der Überlappfläche zwischen dem Boden des Gate-Bereichs 220 und dem Drain-Bereich 240. Dementsprechend leidet der TMOSFET 200 mit geschlossenen Zellen verglichen mit dem streifenartigen TMOSFET 100 an einer höheren Gate-zu-Drain-Kapazität. Die relativ hohe Gate-zu-Drain-Kapazität schränkt die Schaltgeschwindigkeit des TMOSFET 200 mit geschlossenen Zellen im Vergleich zu dem streifenartigen TMOSFET 100 ein.
Zusammenfassung
Dementsprechend geben Ausführungsformen der vorliegenden Erfindung einen verbesserten Trench-Metalloxid-Halbleiter-Feldeffekttransistor (TMOSFET) mit geschlossenen Zellen an. Ausführungsformen der vorliegenden Erfindung liefern einen TMOSFET mit geschlossenen Zellen, welcher einen niedrigen Widerstand im eingeschalteten Zustand („On Resistance") im Vergleich zu einem äquivalenten Streifenzellen-TMOSFET hat. Ferner stellen Ausführungsformen der vorliegenden Erfindung einen TMOSFET mit geschlossenen Zellen bereit, der eine niedrige Gate-zu-Drain-Kapazität hat.
Ausführungsformen der vorliegenden Erfindung geben einen TMOSFET mit geschlossenen Zellen an, welcher eine Kombination aus offenen Gate-Drain-Bereichen, die in einer ersten Mehrzahl von parallelen Bereichen angeordnet sind, und geschlossenen Gate-Drain-Bereichen umfaßt, die in einer zweiten Mehrzahl von parallelen Bereichen angeordnet sind, welche normal zu den offenen Gate-Drain-Bereichen sind.
Insbesondere stellen Ausführungsformen der vorliegenden Erfindung einen TMOSFET mit geschlossenen Zellen bereit, der ein Drain, einen Körperbereich, welcher oberhalb des Drain-Bereichs angeordnet ist, einen Gate-Bereich, welcher in dem Körperbereich angeordnet ist, einen Gate-Isolatorbereich, welcher um den Gate-Bereich herum angeordnet ist, und eine Mehrzahl von Source-Bereichen umfaßt, welche an der Oberfläche des Körperbereichs in der Nähe des Umfangs des Gate-Isolatorbereichs angeordnet sind. Ein erster Abschnitt des Gate-Bereichs und des Gate-Isolatorbereichs sind als parallele längliche Strukturen ausgebildet. Ein zweiter Abschnitt des Gate-Bereichs und des Gate-Isolatorbereichs sind als Strukturen ausgebildet, die normal zu den parallelen länglichen Strukturen sind (z.B. umfaßt der zweite Abschnitt in der Ebene der Oberfläche des Körperbereichs eine Mehrzahl von parallelen länglichen Strukturen, die im rechten Winkel zu dem ersten Abschnitt des Gate-Bereichs und des Gate-Isolatorbereichs ausgebildet sind). Der Körperbereich blockiert selektiv einen Teil des überlappenden Gate-Bereichs und Drain-Bereichs.
Ausführungsformen der vorliegenden Erfindung stellen außerdem ein Verfahren zum Herstellen eines TMOSFET mit geschlossenen Zellen bereit, der eine Mehrzahl von offenen Graben- oder Trench-Bodenabschnitten und eine Mehrzahl von geschlossenen Graben- oder Trench-Bodenabschnitten umfaßt. Das Herstellungsverfahren umfaßt das Wachsenlassen einer leicht n-dotierten epitaxischen Siliziumschicht auf einem stark n-dotierten Siliziumsubstrat. Die epitaxische abgelagerte Siliziumschicht wird selektiv geätzt, um einen ersten Satz von parallelen Gräben („Trenches") und einen zweiten Satz von parallelen Gräben zu bilden, welche normal zu dem ersten parallelen Satz von Gräben ausgerichtet sind. Das Silizium in der Nähe des ersten und des zweiten Satzes von Gräben wird oxidiert, um einen Gate-Oxidbereich zu bilden. Eine Störstelle des p-Typs wird in den ersten Satz von parallelen Grabenböden implantiert. Die Störstelle des p-Typs wird nicht in den zweiten Satz von parallelen Gräben implantiert, welche zum ersten Satz senkrecht sind. Der erste und der zweite Satz von Gräben werden mit Polysilizium gefüllt, um einen Gate-Bereich darin auszubilden. Ein oberer Abschnitt der leicht n-dotierten epitaxischen Siliziumschicht wird mit einer Störstelle des p-Typs implantiert, um einen p-dotierten Körper zu bilden. Ein Abschnitt des Körperbereichs, welcher in der Nähe des Umfangs des Gate-Oxidbereichs ist, erfährt eine Implantierung, um einen stark n-dotierten Source-Bereich zu bilden.
Kurzbeschreibung der Zeichnungen Die vorliegende Erfindung wird in den Figuren der beigefügten Zeichnungen beispielhaft und nicht einschränkend illustriert, in denen sich gleiche Bezugszeichen auf ähnliche Elemente beziehen und in denen:
1 eine perspektivische Querschnittsansicht eines streifenartigen Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) gemäß dem herkömmlichen Stand der Technik zeigt.
2 zeigt eine perspektivische Querschnittsansicht eines TMOSFET mit geschlossenen Zellen gemäß dem herkömmlichen Stand der Technik.
3A zeigt eine perspektivische Querschnittsansicht eines TMOSFET mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung.
3B zeigt eine perspektivische Querschnittsansicht eines TMOSFET mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung.
4 zeigt eine perspektivische Querschnittsansicht eines anderen TMOSFET mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung.
5A bis 5C zeigen ein Flußdiagramm eines Verfahrens zum Herstellen eines TMOSFET mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung.
6A bis 6C zeigen ein Flußdiagramm eines weiteren Verfahrens zum Herstellen eines TMOSFET mit geschlossenen Zellen, gemäß einer Ausführungsform der vorliegenden Erfindung.
7A bis 7C zeigen ein Flußdiagramm eines weiteren Verfahrens zum Herstellen eines TMOSFET mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung.
Detaillierte Beschreibung
Im folgenden wird im Detail Bezug auf die Ausführungsformen der Erfindung genommen, deren Beispiele in den beigefügten Zeichnungen illustriert sind. Obwohl die Erfindung im Zusammenhang mit diesen Ausführungsformen beschrieben wird, versteht es sich, daß diese nicht dazu bestimmt sind, die Erfindung auf diese Ausführungsformen zu beschränken. Im Gegenteil beabsichtigt die Erfindung Alternativen, Modifikationen und Äquivalente abzudecken, die im Geist und Rahmen der Erfindung enthalten sind, wie sie durch die anhängenden Ansprüche definiert ist. Ferner werden in der folgenden detaillierten Beschreibung der vorliegenden Erfindung eine Vielzahl von spezifischen Details angegeben, um ein tiefgreifendes Verständnis der vorliegenden Erfindung zu ermöglichen. Jedoch versteht es sich, daß die vorliegende Erfindung ohne diese spezifischen Details umgesetzt werden kann. In anderen Fällen wurden bekannte Verfahren, Prozeduren, Komponenten und Schaltkreise nicht im Detail beschrieben, um die Aspekte der vorliegenden Erfindung nicht unnötigerweise zu verschleiern.
In 3A ist eine perspektivische Querschnittsansicht eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) 300 mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Der TMOSFET 300 mit geschlossenen Zellen umfaßt eine Mehrzahl von Source-Kontakten 310, eine Mehrzahl von Source-Bereichen 315, einen Gate-Bereich 320, einen Gate-Isolatorbereich 325, einen Körperbereich 330, einen Drain-Bereich 335, 340 und einen Drain-Kontakt 345. Der Drain-Bereich 335, 340 kann optional einen ersten Drain-Abschnitt 340 und einen zweiten Drain-Abschnitt 335 umfassen.
Die Körperbereiche 330, die Source-Bereiche 315, der Gate-Bereich 320 und der Gate-Isolatorbereich 325 sind oberhalb des Drain-Bereichs 335, 340 angeordnet. Ein erster Abschnitt des Gate-Bereichs 320 und des Gate-Isolatorbereichs 325 sind als im wesentlichen parallele längliche Strukturen 321 ausgebildet. Ein zweiter Abschnitt des Gate-Bereichs 320 und des Gate-Isolierungsbereichs 325 sind als zu den parallelen länglichen Strukturen im wesentlichen normale Strukturen 322 ausgebildet (z.B. umfaßt der zweite Abschnitt in der Ebene der Oberfläche des Körperbereichs eine Mehrzahl von im wesentlichen parallelen länglichen Strukturen, welche im rechten Winkel zu dem ersten Abschnitt des Gate-Bereichs und des Gate-Isolatorbereichs ausgebildet sind). Der erste und der zweite Abschnitt des Gate-Bereichs 320 sind verbunden, um eine Mehrzahl von Zellen zu bilden. Die Körperbereiche 330 sind innerhalb der Mehrzahl von Zellen ausgebildet, welche durch den Gate-Bereich 320 gebildet werden. Ein dritter Abschnitt 350 des Drain-Bereichs 335, 340 erstreckt sich zum Boden des ersten Abschnitts des Gate-Isolatorbereichs 325.
Dementsprechend umfaßt der TMOSFET 300 mit geschlossenen Zellen in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung eine Mehrzahl von offenen Gate-Drain-Bereichen 331 (die z.B. durch einen Abschnitt des Körperbereichs 330 selektiv geblockt sind), die bezüglich der zweiten Mehrzahl von parallelen Strukturen 322 angeordnet sind. Der TMOSFET 300 mit geschlossenen Zellen umfaßt ferner eine Mehrzahl von geschlossenen Gate-Drain-Bereichen 350 (z.B. überlappt der Drain-Bereich 335 mit dem Gate-Bereich 320) die bezüglich der ersten Mehrzahl von parallelen Strukturen 321 angeordnet sind, die normal zu den offenen Gate-Drain-Bereichen 331 sind.
Der Gate-Isolatorbereich 325 umgibt den Gate-Bereich 320. Somit ist der Gate-Bereich 320 von den umgebenden Bereichen durch den Gate-Isolatorbereich 325 elektrisch isoliert. Die Source-Bereiche 315 sind in der Mehrzahl von Zellen entlang des Umfangs des Gate-Isolatorbereichs 325 ausgebildet. Die Source-Bereiche 315 sind durch die Source-Kontakte 310 gekoppelt, um eine gemeinsame Source der Vorrichtung zu bilden. Die Source-Kontakte 310 koppeln außerdem die Source-Bereiche 315 mit dem Körperbereich 330.
In einer Ausführung bestehen die Source-Bereiche 315 und der Drain-Bereich 335, 340 aus stark n-dotiertem (N+) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor oder Arsen dotiert ist. Der Körperbereich 330 besteht aus p-dotiertem (P) Halbleiter, wie beispielsweise Silizium, welches mit Bor dotiert ist. Der Gate-Bereich 320 besteht aus stark n-dotiertem (N+) Halbleiter, wie beispielsweise Polysilizium, welches mit Phosphor dotiert ist. Der Gate-Isolatorbereich 325 kann ein Oxid sein, wie beispielsweise ein Siliziumdioxid oder dergleichen.
Wenn das Potential des Gate-Bereichs 320 in bezug auf die Source-Bereiche 315 über die Schwellenspannung der Vorrichtung 300 angehoben wird, wird in dem Körperbereich 330 entlang des Umfangs des Gate-Isolatorbereichs 325 ein leitender Kanal induziert. Dann wird die Vorrichtung 300 zwischen dem Drain-Bereich 340 und der Mehrzahl von Source-Bereichen 315 einen Strom leiten. Dementsprechend befindet sich die Vorrichtung 300 in ihrem eingeschalteten Zustand. Ladung fließt von einem Bereich in der Nähe des erweiterten Abschnitts des Drain-Bereichs 350, welcher mit dem Boden des ersten Abschnitts des Gate- Bereichs 320 überlappt, durch den induzierten Kanal in der Nähe des ersten Abschnitts des Gate-Bereichs 320 und in die Source-Bereiche 315. Die Ladung bewegt sich auch von einer Stelle in der Nähe des verlängerten Abschnitts des Drain-Bereichs 350, welcher mit dem Boden des ersten Abschnitts des Gate-Bereichs 320 überlappt, durch den induzierten Kanal in der Nähe des zweiten Abschnitts des Gate-Isolatorbereichs 320 und in die Source-Bereiche 315.
Wenn das Potential der Mehrzahl von Gate-Bereichen 320 unter die Schwellenspannung abgesenkt wird, wird der Kanal nicht mehr induziert. Demzufolge wird ein Spannungspotential, welches zwischen dem Drain-Bereich 335, 340 und den Source-Bereichen 315 anliegt, keinen Stromfluß dazwischen hervorrufen. Dementsprechend befindet sich die Vorrichtung 300 in ihrem ausgeschalteten Zustand, und die Verbindungsstelle des Körperbereichs 330 und des Drain-Bereichs 335, 340 unterstützt bzw. hält die Spannung, welche zwischen dem Source-Bereich 315 und dem Drain-Bereich 335, 340 anliegt.
Wenn der Drain-Bereich 335, 340 einen zweiten Drain-Abschnitt 335 umfaßt, welcher oberhalb eines ersten Abschnitts 340 des Drain-Bereichs angeordnet ist, besteht der zweite Abschnitt des Drain-Bereichs 335 aus leicht n-dotiertem (–N) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor oder Arsen dotiert ist, und der erste Abschnitt des Drain-Bereichs 340 aus stark n-dotiertem (N+) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor dotiert ist. Der leicht n-dotierte (–N) zweite Abschnitt des Drain-Bereichs 335 führt zu einem Verarmungsbereich, der sich sowohl in den Körperabschnitt 330 als auch in den zweiten Abschnitt des Drain-Bereichs 335 erstreckt, wodurch der Durchschlagseffekt verringert wird. Somit wirkt der leicht n-dotierte (–N) zweite Abschnitt des Drain-Bereichs 335 so, daß er die Durchschlagsspannung des TMOSFET 310 erhöht.
Die Breite des Kanals bleibt eine Funktion der Summe der Längen der Source-Bereiche 315. Somit ist die Breite des Kanalbereichs im wesentlichen gleich derjenigen des alten TMOSFET 200 mit geschlossenen Zellen. Daher ist der Widerstand im eingeschalteten Zustand (Rds-on) der Vorrichtung 300 im wesentlichen gleich demjenigen des alten TMOSFET 200 mit geschlossenen Zellen.
Der induzierte Kanal umfaßt eine Gate-zu-Source-Kapazität. Der Gate-Bereich 320, der Gate-Isolatorbereich 325 und der Drain-Bereich 335, 340 umfassen auch eine Gate-zu-Drain- Kapazität. Die Abschnitte des Körperbereichs 331, welche zwischen dem Drain-Bereich 335, 340 und dem zweiten Abschnitt des Gate-Bereichs 320 und des Gate-Isolatorbereichs 325 angeordnet sind, wirken so, daß sie die Gate-zu-Drain-Kapazität (Cgd) der Vorrichtung 300 verringern. Jedoch verursacht die Verringerung der Gate-zu-Drain-Kapazität einen Anstieg der Gate-zu-Source-Kapazität (Cgs). Die Ladung in dem Gate-Bereich 320, welche in einer alten Vorrichtung mit der Ladung im Drain-Bereich 335, 340 gekoppelt hätte, wirkt nun so, daß sie den induzierten Kanal vergrößert, und somit die Kapazität zwischen Source und Gate. Der Körper 330 und die Source 315 sind miteinander gekoppelt, und daher steigt die Gate-zu-Source-Kapazität effektiv an.
Der TMOSFET 300 mit geschlossenen Zellen gemäß der vorliegenden Erfindung liefert auf vorteilhafte Weise ein niedriges Verhältnis zwischen der Gate-zu-Drain-Kapazität (Cgd) und der Gate-zu-Source-Kapazität (Cgs), im Vergleich zum alten TMOSFET 200 mit geschlossenen Zellen. Ferner liefert der TMOSFET 300 mit geschlossenen Zellen gemäß der vorliegenden Erfindung auf vorteilhafte Weise einen verbesserten Rds-on*Qgd-Gütefaktor, verglichen sowohl mit dem alten streifenartigen TMOSFET 100 als auch dem alten TMOSFET 200 mit geschlossenen Zellen.
In 3B ist eine perspektivische Querschnittsansicht eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) 300 mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Die vordere Ecke der perspektivischen Querschnittsansicht ist ausgeschnitten, um zu zeigen, daß die parallelen länglichen Strukturen und die dazu normalen Strukturen des Drain-Bereichs 320 alle verbunden sind.
3B zeigt den induzierten Kanal 360 und den Fluß der Ladung 380, 318 im eingeschalteten Zustand des TMOSFET 300. Wenn das Potential des Gate-Bereichs 320 in bezug auf die Source-Bereiche 315 über die Schwellenspannung der Vorrichtung 300 angehoben wird, wird der leitende Kanal 360 in dem Körperbereich 330 entlang des Umfangs des Gate-Isolatorbereichs 325 induziert. Dann wird die Vorrichtung 300 einen Strom zwischen dem Drain-Bereich 340 und der Mehrzahl von Source-Bereichen 315 führen. Ladung 380 fließt von einer Stelle in der Nähe des erweiterten Abschnitts des Drain-Bereichs 350, welcher mit dem Boden des ersten Abschnitts des Gate-Bereichs überlappt, durch den induzierten Kanal 360 in der Nähe des ersten Abschnitts des Gate-Bereichs 320 und in die Source-Bereich 315. Ladung 381 bewegt sich auch von einer Stelle in der Nähe des erweiterten Abschnitts des Drain-Bereichs 350, welcher mit dem Boden des ersten Abschnitts des Gate-Bereichs 320 überlappt, durch den induzierten Kanal in der Nähe des zweiten Abschnitts des Gate-Isolatorbereichs 320 und in die Source-Bereiche 315. Dementsprechend fließt eine Komponente des Stroms von dem induzierten Kanal 360 in die Abschnitte des Körper-Bereichs 331, welcher zwischen dem Drain-Bereich 335, 340 und dem zweiten Abschnitt des Gate-Bereichs 320 und des Gate-Isolatorbereichs 325 vorgesehen ist, und in den erweiterten Abschnitt des Drain-Bereichs 350. Diese Komponente des Stroms wirkt so, daß sie den Rds-on des TMOSFET 300 im Vergleich zu dem herkömmlichen streifenartigen TMOSFET absenkt.
Ferner zeigt 3B den Source-Kontakt 310, welcher als eine einzige leitende Schicht ausgeführt ist, die alle Source-Bereiche 315 oder dergleichen koppelt. Bei solch einer Ausführungsform ist der Gate-Isolatorbereich 325 auch zwischen dem Gate-Bereich 320 und dem Source-Kontakt 310 angeordnet.
Der TMOSFET 300 umfaßt einen Source-Kontaktbereich 370. Der Source-Kontaktbereich 370 umfaßt einen stark p-dotierten (P+)-Halbleiter, wie beispielsweise Silizium, welches mit Bor dotiert ist. Der Source-Kontaktbereich 370 umfaßt einen niederohmigen Kontakt zwischen dem Source-Kontakt 315 und dem Körperbereich 330.
In 4 ist eine perspektivische Querschnittsansicht eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) 400 mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Der TMOSFET 400 mit geschlossenen Zellen umfaßt eine Mehrzahl von Source-Kontakten 410, eine Mehrzahl von Source-Bereichen 415, einen Gate-Bereich 420, einen Gate-Isolatorbereich 425, einen Körperbereich 430, einen Drain-Bereich 435, 440 und einen Drain-Kontakt 445. Der Drain-Bereich 435, 440 kann optional einen ersten Drain-Abschnitt 440 und einen zweiten Drain-Abschnitt 435 umfassen.
Der Körper-Bereich 430 ist oberhalb des Drain-Bereichs 435, 440 angeordnet. Die Source-Bereiche 415, der Gate-Bereich 420 und der Gate-Isolatorbereich 425 sind innerhalb des Körperbereichs 430 angeordnet. Ein erster Abschnitt des Gate-Bereichs 420 und des Gate-Isolatorbereichs 425 ist in Form von im wesentlichen parallelen länglichen Strukturen 421 ausgebildet. Ein zweiter Abschnitt des Gate-Bereichs 420 und des Gate-Isolierungsbereichs 425 ist in Form von zu den parallelen länglichen Strukturen im wesentlichen normalen parallelen länglichen Strukturen 422 ausgebildet. Der erste und der zweite Abschnitt des Gate- Bereichs 420 ist verbunden, um eine Mehrzahl von Zellen zu bilden. Der Körper-Bereich 430 ist innerhalb der Mehrzahl von Zellen angeordnet, welche durch den Gate-Bereich 420 gebildet sind, wobei ein Abschnitt des Körperbereichs 450 den ersten Abschnitt des Gate-Bereichs 421 umgibt.
Dementsprechend umfaßt der TMOSFET 400 mit geschlossenen Zellen in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung eine Mehrzahl von offenen Gate-Drain-Bereichen 450 (z.B. durch einen Abschnitt des Körperbereichs 430, der den Gate-Bereich 420 einkreist, selektiv blockiert), die in einer ersten Mehrzahl von parallelen Strukturen 421 angeordnet sind. Der TMOSFET 400 mit geschlossenen Zellen umfaßt ferner eine Mehrzahl von geschlossenen Gate-Drain-Bereichen 451 (z.B. überlappt der Drain-Bereich 435 mit dem Gate-Bereich 420), die in einer zweiten Mehrzahl von parallelen Strukturen 422 angeordnet sind, die normal zu den offenen Gate-Drain-Bereichen 450 sind.
Der Gate-Isolatorbereich 425 umgibt den Gate-Bereich 420. Somit ist der Gate-Bereich 420 von den umgebenden Bereichen durch den Gate-Isolatorbereich 425 elektrisch isoliert. Die Source-Bereiche 415 sind in der Mehrzahl von Zellen entlang des Umfangs des Gate-Isolatorbereichs 425 ausgebildet. Die Source-Bereiche 415 sind durch Source-Kontakte 410 gekoppelt, um eine gemeinsame Source der Vorrichtung zu bilden. Obwohl die Source-Kontakte 410 als eine Mehrzahl von individuellen Source-Kontakten 410 dargestellt sind, versteht es sich, daß die Source-Kontakte 410 als eine einzige leitende Schicht ausgeführt sein können, welche sämtliche Source-Bereiche 415 koppelt. Die Source-Kontakte 410 koppeln außerdem die Source-Bereiche 415 mit dem Körperbereich 430.
In einer Ausführung bestehen die Source-Bereiche 415 und der Drain-Bereich 435, 440 aus stark n-dotiertem (N+) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor oder Arsen dotiert ist. Der Körperbereich 430 besteht aus p-dotiertem (P) Halbleiter, wie beispielsweise Silizium, welches mit Bor dotiert ist. Der Gate-Bereich 420 besteht aus stark n-dotiertem (N+) Halbleiter, wie beispielsweise aus Polysilizium, welches mit Phosphor dotiert ist. Der Gate-Isolatorbereich 425 kann ein Oxid sein, wie beispielsweise ein Siliziumdioxid. Der TMOSFET 400 kann optional einen Source-Kontaktbereich (nicht gezeigt) enthalten. Der Source-Kontaktbereich umfaßt einen stark p-dotierten (P+) Halbleiter, wie beispielsweise Silizium, welches mit Bor dotiert ist. Der Source-Kontaktbereich umfaßt einen niederohmigen Kontakt zwischen dem Source-Kontakt 410 und dem Körperbereich 430.
Wenn das Potential der Mehrzahl von Gate-Bereichen 420 in bezug auf die Source-Bereiche 415 über eine Schwellenspannung der Vorrichtung 400 angehoben wird, wird in dem Körperbereich 430 entlang des Umfangs der Gate-Isolatorbereiche 425 ein leitender Kanal induziert. Dann wird die Vorrichtung 400 zwischen dem Drain-Bereich 440 und der Mehrzahl von Source-Bereichen 415 einen Strom leiten. Demgemäß befindet sich die Vorrichtung 400 in ihrem eingeschalteten Zustand. Ladung fließt von einer Stelle in der Nähe des Abschnitts des Drain-Bereichs 451, welcher mit dem Boden des zweiten Abschnitts des Gate-Bereichs 420 überlappt, durch den induzierten Kanal in der Nähe des zweiten Abschnitts des Gate-Bereichs 420 und in die Source-Bereiche 415. Außerdem bewegt sich Ladung von einer Stelle in der Nähe des Abschnitts des Drain-Bereichs 451, welcher mit dem Boden des zweiten Abschnitts des Gate-Bereichs 420 überlappt, durch den induzierten Kanal in der Nähe des ersten Abschnitts des Gate-Bereichs 420 und in die Source-Bereiche 415.
Wenn das Potential der Mehrzahl von Gate-Bereichen 420 unter die Schwellenspannung abgesenkt wird, wird der Kanal nicht mehr induziert. Demzufolge wird ein Spannungspotential, welches zwischen dem Drain-Bereich 435, 440 und der Mehrzahl von Source-Bereichen 415 anliegt, keinen Stromfluß dazwischen hervorrufen. Dementsprechend befindet sich die Vorrichtung 400 in ihrem ausgeschalteten Zustand („Off-State"), und die Verbindungsstelle des Körperbereichs 430 und des Drain-Bereichs 435, 440 unterstützt oder hält die Spannung, welche zwischen dem Source-Bereich 415 und dem Drain-Bereich 435, 440 anliegt.
Wenn der Drain-Bereich 435, 440 einen zweiten Abschnitt 435 umfaßt, welcher oberhalb eines ersten Abschnitts 440 angeordnet ist, besteht der zweite Abschnitt des Drain-Bereichs 435 aus leicht n-dotiertem (–N) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor oder Arsen dotiert ist, und der erste Abschnitt des Drain-Bereichs 440 aus stark n-dotiertem (N+) Halbleiter, wie beispielsweise Silizium, welches mit Phosphor dotiert ist. Der leicht n-dotierte (–N) zweite Abschnitt des Drain-Bereichs 435 führt zu einem Verarmungsbereich, welcher sich sowohl in den Körperbereich 430 als auch in den zweiten Abschnitt des Drain-Bereichs 435 erstreckt, wodurch der Durchschlagseffekt verringert wird. Somit wirkt der leicht n-dotierte (–N) zweite Abschnitt des Drain-Bereichs 435 so, daß er die Durchschlagsspannung des TMOSFET 410 mit geschlossenen Zellen erhöht.
Die Breite des Kanals bleibt eine Funktion der Summe der Längen der Source-Bereiche 415. Somit ist die Breite des Kanals im wesentlichen gleich derjenigen des alten MOSFET mit geschlossenen Zellen. Daher ist der Widerstand im eingeschalteten Zustand („On-Resistance", Rds-on) der Vorrichtung 400 im wesentlichen gleich demjenigen des alten MOSFET 200 mit geschlossenen Zellen.
Der induzierte Kanal umfaßt eine Gate-zu-Source-Kapazität. Der Gate-Bereich 420, der Gate-Isolatorbereich 425 und der Drain-Bereich 440 umfassen ebenfalls eine Gate-zu-Drain-Kapazität. Die Abschnitte des Körperbereichs 450, welche zwischen dem Drain-Bereich 435, 440 und dem ersten Abschnitt des Gate-Bereichs 420 und des Gate-Isolatorbereichs 425 angeordnet sind, wirken so, daß sie die Gate-zu-Drain-Kapazität (Cgd) verringern. Jedoch verursacht die Verringerung der Gate-zu-Drain-Kapazität einen Anstieg in der Gate-zu-Source-Kapazität (Cgs). Die Ladung im Gate-Bereich 420, welche in einer alten Vorrichtung mit einer Ladung im Drain-Bereich 435, 440 gekoppelt hätte, wirkt nun so, daß sie den induzierten Kanal vergrößert, und somit die Kapazität zwischen dem Körper und dem Gate. Der Körper 430 und die Source 415 werden miteinander gekoppelt, und daher erhöht die erhöhte Gate-zu-Körper-Kapazität effektiv die Gate-zu-Source-Kapazität (Cgs).
Der TMOSFET 400 mit geschlossenen Zellen bietet, in Übereinstimmung mit der vorliegenden Erfindung, auf vorteilhafte Weise ein niedriges Verhältnis zwischen der Gate-zu-Drain-Kapazität (Cgd) und der Gate-zu-Source-Kapazität (Cgs), verglichen mit dem alten TMOSFET 200 mit geschlossenen Zellen. Ferner bietet der TMOSFET 400 mit geschlossenen Zellen in Übereinstimmung mit der vorliegenden Erfindung auf vorteilhafte Weise einen verbesserten Rds-on*Qgd-Gütefaktor, verglichen mit dem alten streifenartigen TMOSFET 100 und dem alten TMOSFET 200 mit geschlossenen Zellen.
In 5A bis 5C ist ein Flußdiagramm eines Verfahrens zum Herstellen eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 5A bis 5C gezeigt ist, beginnt der Prozeß bei 502 mit verschiedenen Anfangsprozessen auf einem Substrat, wie beispielsweise Reinigen, Ablagern, Dotieren, Ätzen und/oder dergleichen. Das Halbleitersubstrat umfaßt einen ersten Abschnitt mit einem stark dotierten Drain-Bereich. In einer Ausführung umfaßt der erste Abschnitt des Drain-Bereichs Silizium, welches stark mit Phosphor dotiert ist (N+).
Bei 504 wird eine Halbleiterschicht epitaxisch auf dem Substrat abgelagert. In einer Ausführung umfaßt die Halbleiterschicht Silizium, welches leicht mit Phosphor dotiert ist. Das epitaxisch abgelagerte Silizium kann dotiert werden, indem die gewünschte Störstelle, wie beispielsweise Phosphor, in die Reaktionskammer eingeführt wird.
Bei 506 wird auf der epitaxisch abgelagerten Halbleiterschicht eine Opferoxidschicht ausgebildet. In einer Ausführung wird das Opferoxid ausgebildet, indem die Oberfläche der epitaxisch abgelagerten Siliziumschicht oxidiert wird. Bei 508 wird eine Barriereschicht auf der Opferoxidschicht abgelagert. In einer Ausführung wird die Barriereschicht durch chemische Gasphasenabscheidung (CVD) von Siliziumnitrid (SiN₄) abgelagert. Bei 510 wird ein Photolack bzw. Photoresist abgelagert und durch irgendeinen bekannten Lithographieprozeß gemustert, um eine Gate-Trench-Maske zu bilden.
Bei 512 werden die freiliegenden Abschnitte der Barriereschicht, der Opferelektrodenschicht und ein Abschnitt der ersten Halbleiterschicht durch irgendein bekanntes isotropisches Ätzverfahren geätzt. In einer Ausführung wirkt ein ionisches Ätzmittel mit der Barriereschicht, der Opferoxidschicht und der ersten Halbleiterschicht zusammen, welche durch die gemusterte Lackschicht freiliegen. Eine Mehrzahl von sog. „Trenches" oder Gräben werden ausgebildet, so daß ein erster Satz von Gräben im wesentlichen parallel miteinander sind und ein zweiter Satz von Gräben im wesentlichen normal in bezug auf den ersten Satz von Gräben ist.
Bei 514 wird das Dotieren eines Grabenbodens in dem ersten Satz von Gräben durchgeführt. Bei einer Ausführung wird eine Störstelle des p-Typs, wie beispielsweise Bor, selektiv unter Verwendung eines bekannten Ionen-Implantierungsprozesses implantiert. Der Dotierungsprozeß führt zu der Ausbildung eines p-dotierten Topfbereichs, der die Böden des ersten Satzes von Gräben umgibt.
In einer Ausführungsform ist der Implantierungs-Ionenfluß bezüglich der Ebene des Wafers unter einem Winkel ausgerichtet. Der Einfallswinkel ist so gewählt, daß die Störstelle in den Böden des ersten Satzes von Gräben implantiert wird, während die Böden des zweiten Satzes von Gräben nicht dotiert werden. Genauer gesagt, wenn die Oberfläche der Barriereschicht in einer x-y-Ebene liegt, der erste Satz von Gräben in x-z-Ebenen liegt und der zweite Satz von Gräben in y-z-Ebenen liegt, ist der Orientierungswinkel so, daß sich der Ionenfluß in x- und z- Richtung bewegt und nicht in die y-Richtung. Dementsprechend erreicht das Dotierungsmittel die Böden des ersten Satzes von Gräben. Jedoch fangen die Barriereschicht und/oder die Opferoxidschichten das Dotierungsmittel entlang des zweiten Satzes von Gräben ab. Somit erreicht das Dotierungsmittel nicht die Böden des zweiten Satzes von Gräben. Der Einfallswinkel wird als Funktion der Breite der Gräben und der Dicke der Barriere und/oder der Opferoxidschicht gewählt. Die Verwendung eines Ionen-Implantierungsprozesses, in dem der Ionenfluß unter einem geeigneten Winkel auf den Wafer auftrifft, ist insofern vorteilhaft, als der gemusterte Photolack, die Barriereschicht und die Opferoxidschicht als eine Maske sowohl für den Ätzprozeß 512, die Implantierung 514 und den darauffolgenden Oxidationsprozeß 518 verwendet werden. Die Verwendung eines Ionen-Implantierungsprozesses, in dem der Ionenfluß unter einem geeigneten Winkel auf den Wafer auftrifft, ist außerdem insofern vorteilhaft, als die Grabenimplantierung mit dem ersten Satz von Gräben selbst-ausgerichtet ist und die Böden des zweiten Satzes von Gräben nicht dotiert werden.
In einer anderen Ausführungsform sind der gemusterte Lack bzw. Resist, die Barriereschicht und die Opferoxidschicht streifenartig. Eine weitere Opferoxidschicht, Barriereschicht und ein weiterer Lack werden abgelagert und so gemustert, daß nur der erste Satz von Gräben freiliegt. Dann wird der Ionen-Implantierungsprozeß so durchgeführt, daß der Einfallswinkel des Ionenflusses im wesentlichen normal zur Waferebene ist. Dementsprechend werden die Böden des ersten Satzes von Gräben dotiert. Die Opferoxidschicht, die Barriereschicht und der Lack werden dann entfernt, und eine weitere Opferoxidschicht, Barriereschicht und Lackschicht werden aufgebracht und gemustert, so daß sowohl der erste als auch der zweite Satz von Gräben freiliegen.
Bei 516 wird die Gate-Grabenmaske bzw. Gate-Trench-Maske unter Verwendung eines geeigneten Lackabziehers oder eines Lack-Veraschungsprozesses entfernt. Bei 518 wird ein Dielektrikum an den Wänden des ersten und des zweiten Satzes von Gräben ausgebildet. In einer Ausführung wird das Dielektrikum gebildet, indem die Oberfläche des Siliziums oxidiert wird, um eine Siliziumdioxidschicht zu bilden. Das resultierende Dielektrikum entlang der Grabenwände bildet ein Grabenbereich-Dielektrikum.
Bei 520 wird eine Polysiliziumschicht in dem ersten und dem zweiten Satz von Gräben abgelagert, um einen Gate-Bereich zu bilden. In einer Ausführung wird "das Polysilizium in den Gräben durch ein Verfahren wie beispielsweise der Dekomposition von Silan (SiH₄) abgela gert. Das Polysilizium wird mit einer Störstelle des n-Typs, wie beispielsweise Phosphor oder Arsen dotiert. Das Polysilizium kann dotiert werden, indem die Störstelle während des Ablagerungsprozesses eingeführt wird.
Bei 522 wird ein Hinterätzprozeß durchgeführt, um überschüssiges Polysilizium auf der Oberfläche des Wafers und der ersten Barriereschicht zu entfernen. In einer Ausführung werden das überschüssige Polysilizium und die Barriereschicht durch einen chemisch-mechanischen Polierprozeß (CMP) entfernt.
Bei 526 wird ein Photolack abgelagert und gemustert, um eine Körperbereich-Maske zu bilden. Die Körperbereich-Maske definiert eine Mehrzahl von Zellen, die durch die Fläche innerhalb des Gate-Bereichs definiert sind. Bei 530 wird der freiliegende Abschnitt der epitaxisch abgelagerten Halbleiterschicht dotiert, um Körperbereiche in der Mehrzahl von Zellen zu bilden. In einer Ausführung implantiert der Dotierungsprozeß eine Störstelle des p-Typs, wie beispielsweise Bor, in dem oberen Abschnitt der epitaxisch abgelagerten Halbleiterschicht. Ein thermischer Zyklus mit hoher Temperatur kann verwendet werden, um die Dotierung in den Körperbereich einzutreiben. Dementsprechend bildet der untere Abschnitt der epitaxisch abgelagerten Halbleiterschicht einen leicht dotierten zweiten Drain-Abschnitt. Bei 532 wird die Körperbereich-Maske entfernt.
Bei 536 wird eine dritte Photolackschicht abgelagert und gemustert, um eine Source-Bereich-Maske zu bilden. Die Source-Bereich-Maske definiert einen Source-Bereich in einer jeden Zelle, der an den Gate-Oxidbereich angrenzt. Bei 540 wird der Teil der ersten Halbleiterschicht, welche durch die Source-Bereich-Maske freigelassen wurde, dotiert, um Source-Bereiche zu bilden. In einer Ausführung umfaßt der Dotierungsprozeß eine starke Implantierung einer Störstelle des n-Typs, wie beispielsweise Phosphor in der Mehrzahl von Zellen, die an den Gate-Oxidbereich angrenzen. Ein thermischer Zyklus mit hoher Temperatur kann verwendet werden, um die Source-Bereichsdotierung einzutreiben. Bei 542 wird die Source-Bereich-Maske entfernt.
Bei 544 wird eine dielektrische Schicht auf dem Wafer abgelagert. In einer Ausführung wird die dielektrische Schicht durch Dekomposition eines Tetraethylorthosilikats (TEOS) in einem chemischen Gasphasenabscheidungssystem (CVD) abgelagert.
Bei 548 wird eine vierte Photolackschicht abgelagert und gemustert, um eine Source-Körper-Kontakt-Maske über einer jeden Zelle zu definieren. Bei 550 wird der Abschnitt der dielektrischen Schicht, die durch die Source-Körper-Kontakt-Maske freigelassen wurde, geätzt. Bei 552 wird die Source-Körper-Kontakt-Maske entfernt.
Bei 554 wird eine Source-Körper-Metallschicht auf der Oberfläche des Wafers abgelagert. In einer Ausführung wird die Source-Körper-Metallschicht durch ein beliebiges bekanntes Verfahren wie beispielsweise Sputtering abgelagert. Die Source-Körper-Metallschicht bildet einen Kontakt mit dem Körper und den Source-Bereichen, die durch das gemusterte Dielektrikum freigelassen wurden. Die Source-Körper-Metallschicht wird von dem Gate-Bereich durch die gemusterte dielektrische Schicht isoliert. Die Source-Körper-Metallschicht wird dann unter Verwendung einer Photolack-Maske und einem selektiven Ätzverfahren bei 556 nach Bedarf gemustert.
Bei 558 geht die Herstellung mit verschiedenen anderen Prozessen weiter. Die verschiedenen Prozesse umfassen typischerweise Ätzen, Ablagerung, Dotieren, Reinigen, Annealing, Passivierung, Zerteilen und/oder dergleichen.
In 6A bis 6C ist ein Flußdiagramm eines Verfahrens zum Herstellen eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 6A bis 6C gezeigt ist, beginnt der Prozeß bei 602 mit verschiedenen Anfangsprozessen auf einem Substrat, wie beispielsweise dem Reinigen, dem Ablagern, dem Dotieren, Ätzen und/oder dergleichen. Das Halbleitersubstrat umfaßt einen ersten Abschnitt eines stark dotierten Drain-Bereichs. In einer Ausführung umfaßt der erste Abschnitt des Drain-Bereichs Silizium, welches stark mit Phosphor dotiert ist (N+).
Bei 604 wird eine Halbleiterschicht epitaxisch auf dem Substrat abgelagert. In einer Ausführung umfaßt die erste Halbleiterschicht Silizium, welches leicht mit Phosphor dotiert ist. Das epitaxisch abgelagerte Silizium kann dotiert werden, indem die erwünschte Störstelle, wie beispielsweise Phosphor, in die Reaktionskammer eingebracht wird.
Bei 606 wird eine Opferoxidschicht auf der epitaxisch abgelagerten "Halbleiterschicht ausgebildet. In einer Ausführung wird das Opferoxid ausgebildet, indem die Oberfläche der epita xisch abgelagerten Siliziumschicht oxidiert wird. Bei 608 wird eine Barrierenschicht auf der Opferoxidschicht abgelagert. In einer Ausführung wird die Barriereschicht durch chemische Gasphasenabscheidung (CVD) von Siliziumnitrid (SiN₄) aufgebracht.
Bei 610 wird ein Photolack bzw. Photo-resist aufgebracht und durch einen beliebigen bekannten Lithographieprozeß gemustert, um eine Gate-Graben-Maske bzw. Gate-Trench-Maske zu bilden. Bei 612 werden die freiliegenden Abschnitte der Barriereschicht, der Opferoxidschicht und ein Abschnitt der ersten Halbleiterschicht durch irgendein bekanntes isotropisches Ätzverfahren geätzt. In einer Ausführung wirkt ein ionisches Ätzmittel mit der Barriereschicht, der Opferoxidschicht und der ersten Halbleiterschicht zusammen, die durch die gemusterte Resistschicht freigelegt sind. Eine Mehrzahl von Gräben wird so ausgebildet, daß ein erster Satz von Gräben im wesentlichen parallel zueinander ist und ein zweiter Satz von Gräben im wesentlichen normal zu dem ersten Satz von Gräben ist.
Bei 614 wird eine erste Graben-Bodendotierung in dem ersten Grabensatz durchgeführt. In einer Ausführungsform wird eine Störstelle des n-Typs, wie beispielsweise Phosphor, selektiv implantiert, unter Verwendung eines beliebigen bekannten Ionen-Implantierungsprozesses. Der Dotierungsprozeß führt zu der Ausbildung eines n-dotierten Bereiches, welcher sich von den Böden des ersten Grabensatzes nach unten erstreckt. In einer Ausführungsform ist der Implantierungs-Ionenfluß in einem Winkel zur Waferebene gerichtet. Der erste Einfallswinkel ist so gewählt, daß die Störstelle in dem ersten Satz von Grabenböden implantiert wird, während der zweite Satz von Grabenböden nicht mit der Störstelle des n-Typs dotiert wird.
Bei 616 wird eine zweite Graben-Boden-Dotierung in dem zweiten Satz von Gräben durchgeführt. In einer Ausführung wird eine Störstelle des p-Typs, wie beispielsweise Bor, unter Verwendung eines beliebigen bekannten Ionen-Implantierungsprozesses selektiv implantiert. Der Dotierungsprozeß führt zu der Ausbildung eines p-dotierten Bereiches, welcher sich von den Böden des zweiten Grabensatzes nach unten erstreckt. In einer Ausführung ist der Implantierungs-Ionenfluß bezüglich der Ebene des Wafers unter einem zweiten Winkel ausgerichtet. Der zweite Einfallswinkel ist so gewählt, daß die Störstelle in dem zweiten Satz von Grabenböden implantiert wird, während der erste Satz von Grabenböden nicht mit der Störstelle des p-Typs dotiert wird.
Die Verwendung eines ersten und eines zweiten Ionen-Implantierungsprozesses, in denen der Ionenfluß unter einem ersten bzw. einem zweiten Winkel auf den Wafer auftrifft, ist insofern vorteilhaft, als der gemusterte Photoresist, die Barriereschicht und die Opferoxidschicht als Maske sowohl für den Ätzprozeß von 612, den Implantierungsprozeß von 614 und 616 und den darauffolgenden Oxidationsprozeß von 620 verwendet werden. Die Verwendung eines Ionen-Implantierungsprozesses, in welchem der Ionenfluß unter einem geeigneten ersten und zweiten Winkel auf den Wafer auftrifft, ist außerdem insofern vorteilhaft, als das Graben-Implantat mit dem ersten und dem zweiten Satz von Gräben jeweils selbst-ausgerichtet ist.
Bei 618 wird die Gate-Graben-Maske unter Verwendung eines geeigneten Resistabziehers oder eines Resist-Veraschungsprozesses entfernt. Bei 620 wird ein Dielektrikum auf den Wänden des ersten und des zweiten Satzes von Gräben ausgebildet. In einer Ausführung wird das Dielektrikum gebildet, indem die Oberfläche des Siliziums oxidiert wird, um eine Siliziumdioxidschicht zu bilden. Das resultierende Dielektrikum entlang der Grabenwände bildet ein Gate-Bereich-Dielektrikum.
Bei 622 wird eine Polysiliziumschicht in dem ersten und dem zweiten Satz von Gräben abgelagert, um einen Gate-Bereich zu bilden. In einer Ausführung wird das Polysilizium in den Gräben durch ein Verfahren wie beispielsweise die Dekomposition von Silan (SiH₄) abgelagert. Das Polysilizium wird mit einer Störstelle des n-Typs, wie beispielsweise Phosphor oder Arsen, dotiert. Das Polysilizium kann dotiert werden, indem die Störstelle während des Ablagerungsprozesses eingeführt wird.
Bei 624 wird ein Hinterätzprozeß durchgeführt, um überschüssiges Polysilizium auf der Oberfläche des Wafers und der Barriereschicht zu entfernen. In einer Ausführung werden das überschüssige Polysilizium und die Barriereschicht durch einen chemisch-mechanischen Polierprozeß (CMP) entfernt.
Bei 628 wird ein zweiter Photoresist abgelagert und gemustert, um eine Körperbereich-Maske zu bilden. Die Körperbereich-Maske läßt eine Mehrzahl von Zellen frei, die durch die Fläche innerhalb des Gate-Bereichs definiert sind. Bei 632 wird der freiliegende Abschnitt der ersten Halbleiterschicht dotiert, um die Körperbereiche in der Mehrzahl von Zellen auszubilden. In einer Ausführung implantiert der Dotierungsprozeß eine Störstelle des p-Typs, wie beispielsweise Bor, von der Oberfläche des Wafers zu einer Stelle unmittelbar unter den Böden des Gate-Dielektrikum-Bereichs. Ein thermischer Zyklus mit hoher Temperatur kann verwendet werden, um die Körperbereich-Dotierung einzutreiben. Bei 634 wird die Körperbereich-Maske entfernt.
Bei 638 wird ein dritter Photoresist abgelagert und gemustert, um eine Source-Bereich-Maske zu bilden. Die Source-Bereich-Maske definiert einen Source-Bereich in einer jeden Zelle, der an den Gate-Oxidbereich angrenzt. Bei 642 wird der Abschnitt der ersten Halbleiterschicht, welcher durch die Source-Maske freigelassen wird, dotiert, um Source-Bereiche zu bilden. In einer Ausführung umfaßt der Dotierungsprozeß die starke Implantierung einer Störstelle des n-Typs, wie beispielsweise Phosphor, in die Mehrzahl von Zellen angrenzend an den Gate-Oxidbereich. Ein thermischer Zyklus mit hoher Temperatur kann verwendet werden, um die Source-Bereich-Dotierung einzutreiben. Bei 644 wird die Source-Maske entfernt.
Bei 646 wird eine dielektrische Schicht auf dem Wafer abgelagert. In einer Ausführung wird die dielektrische Schicht durch Dekomposition von Tetraethylorthosilikat (TEOS) in einem chemischen Gasphasen-Abscheidungssystem (CVD) abgelagert.
Ein viertes Photoresist wird abgelagert und gemustert, um über einer jeden Zelle bei 650 eine Source-Körper-Kontakt-Maske zu definieren. Bei 652 wird der Abschnitt der dielektrischen Schicht, der durch die Source-Körper-Kontakt-Maske freigelassen ist, geätzt. Bei 654 wird die Source-Körper-Kontakt-Maske entfernt.
Bei 656 wird eine Source-Körper-Metallschicht auf der Oberfläche des Wafers abgelagert. In einer Ausführung wird die Source-Körper-Metallschicht durch irgendein bekanntes Verfahren, wie beispielsweise Sputtering, aufgebracht. Die Source-Körper-Metallschicht bildet einen Kontakt mit dem Körper und den Source-Bereichen, die durch das gemusterte Dielektrikum freigelassen wurden. Die Source-Körper-Metallschicht wird von dem Gate-Bereich durch die gemusterte dielektrische Schicht isoliert. die Source-Körper-Metallschicht wird dann unter Verwendung einer Photoresist-Maske und einem selektiven Ätzverfahren nach Bedarf bei 658 gemustert.
Bei 660 wird die Herstellung mit verschiedenen anderen Prozessen fortgesetzt. Die verschiedenen Prozesse umfassen typischerweise Ätzen, Ablagern, Dotieren, Reinigen, Annealing, Passivierung, Spalten und/oder dergleichen.
In 7A bis 7C ist ein Flußdiagramm eines Verfahrens zum Herstellen eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) mit geschlossenen Zellen gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Wie in 7A bis 7C gezeigt ist, beginnt der Prozeß bei 702 mit verschiedenen Anfangsprozessen auf einem Substrat, wie beispielsweise dem Reinigen, dem Ablagern, der Dotierung, dem Ätzen und/oder dergleichen. Das Halbleitersubstrat umfaßt einen ersten Abschnitt eines stark dotierten Drain-Bereichs. In einer Ausführung umfaßt der erste Abschnitt des Drain-Bereichs Silizium, welches stark mit Phosphor dotiert ist (N+).
Bei 704 wird eine erste Halbleiterschicht epitaxisch auf dem Substrat abgelagert. In einer Ausführung umfaßt der erste Abschnitt der Halbleiterschicht Silizium, welches leicht mit Phosphor dotiert ist. Das epitaxisch abgelagerte Silizium kann dotiert werden, indem die erwünschte Störstelle, wie beispielsweise Phosphor, in die Reaktionskammer eingeführt wird.
Bei 706 wird eine Opferoxidschicht auf dem ersten Abschnitt der Halbleiterschicht ausgebildet. In einer Ausführung wird das Opferoxid gebildet, indem die Oberfläche des ersten Abschnittes der epitaxisch abgelagerten ersten Halbleiterschicht oxidiert wird. Bei 710 wird ein Photoresist abgelagert und gemustert, um eine Vergrabene-Schicht-Maske ("buried layer mask") zu bilden.
Bei 714 wird ein flacher Implantierungsprozeß durchgeführt, um eine Mehrzahl von flachen dotierten Bereichen, die im wesentlichen parallel zueinander sind, auszubilden. In einer Ausführung wird eine Störstelle des n-Typs, wie beispielsweise Phosphor, unter Verwendung eines beliebigen bekannten Ionen-Implantierungsprozesses selektiv implantiert.
Bei 716 wird der gemusterte Resist unter Verwendung eines geeigneten Resist-Abziehers oder eines Resist-Veraschungsprozesses entfernt. Bei 718 wird die Opferoxidschicht unter Verwendung eines chemisch-mechanischen Polierprozesses (CMP) entfernt.
Bei 720 wird ein zweiter Abschnitt der Halbleiterschicht epitaxisch auf dem Substrat abgelagert. Der thermische Zyklus des zweiten Abschnitts des epitaxischen Prozesses und andere nachfolgende thermische Zyklen veranlassen, daß die flachen dotierten Bereiche diffundieren, um n-dotierte vergrabene Schichten zu bilden, die sich bis zu dem Boden des nachfolgend gebildeten ersten Satzes von Gräben nach oben erstrecken.
Bei 722 wird eine zweite Opferoxidschicht auf der epitaxischen Halbleiterschicht ausgebildet. Bei 724 wird eine Barriereschicht auf der zweiten Opferoxidschicht abgelagert. In einer Ausführung wird die Barriereschicht durch chemische Gasphasenabscheidung (CVD) von Siliziumnitrid (SiN₄) abgelagert. Bei 726 wird ein zweiter Photoresist auf der Barriereschicht abgelagert und gemustert, um eine Gate-Graben-Maske zu bilden.
Bei 728 werden freiliegende Abschnitte der ersten Barriereschicht, der zweiten Opferoxidschicht und der Halbleiterschicht durch irgendein bekanntes isotropisches Ätzverfahren geätzt. Eine Mehrzahl von Gräben wird so ausgebildet, daß ein erster Satz von Gräben zueinander im wesentlichen parallel ist, und ein zweiter Satz von Gräben im wesentlichen normal bezüglich des ersten Satzes von Gräben ist. Der erste und der zweite Satz von Gräben ist außerdem im wesentlichen mit einer zugehörigen vergrabenen Schicht der Mehrzahl von vergrabenen Schichten ausgerichtet.
Bei 730 wird eine Grabenbodendotierung in dem ersten und dem zweiten Satz von Gräben durchgeführt. In einer Ausführung wird eine Störstelle des p-Typs, wie beispielsweise Bor, selektiv unter Verwendung eines bekannten Ionen-Implantierungsprozesses implantiert. Der Implantierungs-Ionenfluß ist unter einem Winkel zur Ebene des Wafers ausgerichtet. Der Einfallswinkel ist so ausgewählt, daß die Störstelle in dem zweiten Satz von Gräben implantiert wird, während der erste Satz von Grabenböden nicht dotiert wird. Wenn die Oberfläche der Barriereschicht in einer x-y-Ebene liegt, der erste Satz von Gräben in x-z-Ebenen und der zweite Satz von Gräben in y-z-Ebenen liegt, ist der Orientierungswinkel genauer gesagt so, daß sich der Ionenfluß in die y- und z-Richtung bewegt, aber nicht in die x-Richtung. Dementsprechend erreicht das Dotierungsmittel die Böden des zweiten Satzes von Gräben. Die Barriereschicht und/oder die Opferoxidschichten fangen jedoch das Dotierungsmittel entlang des ersten Satzes von Gräben auf. Somit erreicht das Dotierungsmittel nicht die Böden des ersten Satzes von Gräben. Der Einfallswinkel wird als eine Funktion der Breite der Gräben und der Dicke der Barriere und/oder Opferoxidschicht gewählt. Der Dotierungsprozeß führt zu der Ausbildung eines p-dotierten Bereiches, der sich von den Böden des zweiten Satzes von Gräben nach unten erstreckt.
Die Verwendung eines Ionen-Implantierungsprozesses, in dem der Ionenfluß unter einem geeigneten Winkel auf den Wafer auftrifft, ist insofern vorteilhaft, als der gemusterte Photoresist, die Barriereschicht und die Opferoxidschicht als Maske für den Ätzprozeß von 728, die Implantierung von 730 und den nachfolgenden Oxidationsprozeß von 734 verwendet werden. Die Verwendung eines Ionen-Implantierungsprozesses, in dem der Ionenfluß unter einem geeigneten Winkel auf den Wafer auftrifft, ist außerdem insofern vorteilhaft, als das Grabenimplantat mit dem zweiten Satz von Gräben selbst-ausgerichtet ist und der erste Satz von Gräbenböden nicht dotiert wird.
Bei 732 wird die zweite Resistschicht entfernt. Bei 734 wird ein Dielektrikum auf den Wänden des ersten und des zweiten Satzes von Gräben ausgebildet. In einer Ausführung wird das Dielektrikum ausgebildet, indem die Oberfläche des Siliziums. oxidiert wird, um eine Siliziumdioxidschicht zu bilden. Das resultierende Dielektrikum entlang der Grabenwände bildet ein Gate-Bereich-Dielektrikum.
Bei 736 wird eine Polysiliziumschicht in dem ersten und dem zweiten Grabensatz abgelagert, um einen Gate-Bereich zu bilden. In einer Ausführung wird das Polysilizium in den Gräben durch ein Verfahren, wie beispielsweise die Dekomposition von Silan (SiH₄), abgelagert. Das Polysilizium wird mit einer Störstelle des n-Typs, wie beispielsweise Phosphor oder Arsen, dotiert. Das Polysilizium kann dotiert werden, indem die Störstelle während des Ablagerungsprozesses eingeführt wird. Bei 738 wird ein Hinterätzprozeß durchgeführt, um überschüssiges Polysilizium auf der Oberfläche des Wafers, der Barriereschicht und der zweiten Opferoxidschicht zu entfernen.
Bei 742 wird ein dritter Photoresist abgelagert und gemustert, um eine Körperbereich-Maske zu bilden. Die Körperbereich-Maske läßt eine Mehrzahl von Zellen frei, die durch die Fläche innerhalb des Gate-Bereichs definiert sind. Bei 746 wird der freiliegende Abschnitt der epitaxisch abgelagerten Halbleiterschicht dotiert, um Körperbereiche in der Mehrzahl von Zellen zu bilden. In einer Ausführung implantiert der Dotierungsprozeß eine Störstelle des p-Typs, wie beispielsweise Bor, von der Oberfläche zu einer Stelle unmittelbar unterhalb der Böden des Gate-Dielektrikum-Bereichs. Ein thermischer Zyklus mit hoher Temperatur kann verwendet werden, um die Gate-Bereich-Dotierung einzutreiben. Bei 748 wird die Körperbereich-Maske entfernt.
Ein vierter Photoresist wird abgelagert und gemustert, um bei 752 eine Source-Bereich-Maske zu bilden. Die Source-Bereich-Maske definiert einen Source-Bereich in einer jeden Zelle, der an den Gate-Oxid-Bereich angrenzt. Bei 756 wird der Abschnitt der epitaxisch abgelagerten Halbleiterschicht, der durch die Source-Bereich-Maske freigelassen wurde, dotiert, um Source-Bereiche zu bilden. In einer Ausführung umfaßt der Dotierungsprozeß die starke Implantierung einer Störstelle des n-Typs, wie beispielsweise Phosphor, in der Mehrzahl von Zellen angrenzend an den Gate-Oxid-Bereich. Ein thermischer Zyklus mit hoher Temperatur kann verwendet werden, um die Source-Bereich-Dotierung einzutreiben. Bei 758 wird die Source-Bereich-Maske entfernt.
Bei 760 wird eine dielektrische Schicht auf dem Wafer abgelagert. In einer Ausführung wird die dielektrische Schicht durch Dekomposition von Tetraethylorthosilikat (TEOS) in einem System für die chemische Gasphasenabscheidung (CVD)-System abgelagert.
Ein fünfter Photoresist wird abgelagert und gemustert, um eine Source-Körper-Kontakt-Maske über einer jeden Zelle bei 764 zu definieren. Bei 766 wird der Abschnitt der dielektrischen Schicht, welcher durch die Source-Körper-Kontakt-Maske freigelassen wurde, geätzt. Die Source-Körper-Kontakt-Maske wird bei 768 entfernt.
Bei 770 wird eine Source-Körper-Metallschicht auf der Oberfläche des Wafers abgelagert. In einer Ausführung wird die Source-Körper-Metallschicht durch irgendein bekanntes Verfahren, wie beispielsweise Sputtering, abgelagert. Die Source-Körper-Metallschicht bildet einen Kontakt mit dem Körper und den Source-Bereichen, die durch das gemusterte Dielektrikum freigelassen wurden. Die Source-Körper-Metallschicht wird durch die gemusterte dielektrische Schicht von dem Gate-Bereich isoliert. Die Source-Körper-Metallschicht wird dann unter Verwendung einer Photoresist-Maske und selektiven Ätzprozessen nach Bedarf bei 772 gemustert.
Bei 774 wird die Herstellung mit verschiedenen anderen Prozessen fortgesetzt. Die verschiedenen Prozesse umfassen typischerweise Ätzen, Ablagerung, Dotierung, Reinigung, Annealing, Passivierung, Spalten und/oder dergleichen.
Zusammenfassend enthalten die Ausführungformen der vorliegenden Erfindung einen verbesserten Trench-Metalloxid-Halbleiter-Feldeffekttransistor (TMOSFET) mit geschlossenen Zel len. Der TMOSFET mit geschlossenen Zellen umfaßt ein Drain, einen Körperbereich, der oberhalb des Drain-Bereichs angeordnet ist, einen Gate-Bereich, der in dem Körperbereich angeordnet ist, einen Gate-Isolatorbereich und eine Mehrzahl von Source-Bereichen, die an der Oberfläche des Körperbereichs in der Nähe des Umfangs des Gate-Isolatorbereichs angeordnet sind. Ein erster Abschnitt des Gate-Bereichs und des Gate-Oxid-Bereichs ist in Form von parallelen länglichen Strukturen ausgebildet. Ein zweiter Abschnitt des Gate-Bereichs und des Oxid-Bereichs ist in Form von Strukturen ausgebildet, die zu den parallelen länglichen Strukturen normal sind. Ein Abschnitt des Überlappbereichs von Gate und Drain wird durch den Körperbereich selektiv blockiert, was zu einer niedrigeren gesamten Gate-zu-Drain-Kapazität führt.
Die vorhergehenden Beschreibungen der spezifischen Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Illustration und der Beschreibung angegeben. Es ist nicht beabsichtigt, daß sie erschöpfend wären oder die Erfindung auf die exakt offenbarten Formen beschränken, und offensichtlicherweise sind viele Modifikationen und Änderungen im Lichte der obigen Lehre möglich. Die Ausführungsformen wurden gewählt und beschrieben, um die Prinzipien der Erfindung und ihre praktische Anwendung am besten zu erläutern, um es anderen Fachleuten zu ermöglichen, die Erfindung und verschiedene Ausführungsformen mit verschiedenen Modifikationen, wie sie für die erwogene spezielle Verwendung geeignet sind, am besten zu benutzen. Die Reichweite der Erfindung soll durch die beigefügten Ansprüche und ihre Äquivalente definiert sein.
Zusammenfassung
Ausführungsformen der vorliegenden Erfindung geben einen verbesserten Trench-Metalloxid-Halbleiter-Feldeffekttransistor (TMOSFET) mit geschlossenen Zellen an. Der TMOSFET mit geschlossenen Zellen umfaßt ein Drain, einen Körperbereich, der oberhalb des Drain-Bereichs angeordnet ist, einen Gate-Bereich, der in dem Körperbereich angeordnet ist, einen Gate-Isolatorbereich und eine Mehrzahl von Source-Bereichen, die an der Oberfläche des Körperbereichs in der Nähe des Umfangs des Gate-Isolatorbereichs angeordnet sind. Ein erster Abschnitt des Gate-Bereichs und des Gate-Oxidbereichs ist in Form von parallelen länglichen Strukturen ausgebildet. Ein zweiter Abschnitt des Gate-Bereichs und des Oxidbereichs ist in Form von zu den parallelen Strukturen normalen länglichen Strukturen ausgebildet. Ein Abschnitt des Überlappbereichs zwischen Gate und Drain ist selektiv durch den Körperbereich blockiert, was zu einer niedrigeren gesamten Gate-zu-Drain-Kapazität führt.

Claims

Trench-Metalloxid-Halbleiter-Feldeffekttransistor (TMOSFET) mit geschlossenen Zellen, der folgendes umfaßt: einen Drain-Bereich; einen Körper-Bereich, der über dem Drain-Bereich angeordnet ist; einen Gate-Bereich, der in dem Körper-Bereich angeordnet ist; einen Gate-Isolator-Bereich, der um einen Umfang des Gate-Bereichs herum angeordnet ist; eine Mehrzahl von Source-Bereichen, die entlang der Oberfläche des Körper-Bereichs in der Nähe eines Umfangs des Gate-Isolator-Bereichs angeordnet sind; wobei ein erster Abschnitt des Gate-Bereichs und ein erster Abschnitt des Gate-Isolator-Bereichs als eine im wesentlichen parallele, längliche Struktur ausgebildet sind; wobei ein zweiter Abschnitt des Gate-Bereichs und ein zweiter Abschnitt des Gate-Isolator-Bereichs als eine zu der parallelen Struktur normale Struktur ausgebildet sind; wobei ein erster Abschnitt des Drain-Bereichs mit der genannten parallelen Struktur überlappt und wobei ein zweiter Abschnitt des Drain-Bereichs von der genannten zur parallelen Struktur normalen Struktur getrennt ist.
TMOSFET mit geschlossenen Zellen nach Anspruch 1, wobei der MOSFET mit geschlossenen Zellen ein niedriges Produkt aus Gate-zu-Drain-Kapazität (Cgd) und Widerstand im eingeschalteten Zustand (Rds-on) aufweist.
TMOSFET mit geschlossenen Zellen nach Anspruch 1, wobei der MOSFET mit geschlossenen Zellen ein verringertes Verhältnis zwischen Gate-zu-Drain-Kapazität und Gate-zu-Source-Kapazität aufweist.
TMOSFET mit geschlossenen Zellen nach Anspruch 1, wobei der Überlapp zwischen dem genannten ersten Abschnitt des Drain-Bereichs und der genannten parallelen länglichen Struktur eine Erweiterung des genannten Drain-Bereichs umfaßt.
TMOSFET mit geschlossenen Zellen nach Anspruch 1, wobei die Trennung des genannten zweiten Abschnitts des Drain-Bereichs und der genannten zur parallelen Struktur normalen länglichen Struktur einen Topf des Körper-Bereichs umfaßt.
TMOSFET mit geschlossenen Zellen nach Anspruch 1, wobei der Körper-Bereich und die Mehrzahl von Source-Bereichen elektrisch miteinander gekoppelt sind.
TMOSFET mit geschlossenen Zellen nach Anspruch 1, wobei der Drain-Bereich einen n-dotierten Halbleiter umfaßt; der Körper-Bereich einen p-dotierten Halbleiter umfaßt; der Gate-Isolator-Bereich ein Oxid umfaßt; die Mehrzahl von Source-Bereichen einen stark n-dotierten Halbleiter umfaßt; und der Gate-Bereich einen stark n-dotierten Halbleiter umfaßt.
TMOSFET mit geschlossenen Zellen nach Anspruch 1, wobei der Drain-Bereich folgendes umfaßt: einen ersten Drain-Abschnitt, der eine hohe Dotierungskonzentration hat; und einen zweiten Drain-Abschnitt, der eine niedrige Dotierungskonzentration hat und zwischen dem Körper-Bereich und dem ersten Drain-Abschnitt angeordnet ist.
TMOSFET mit geschlossenen Zellen nach Anspruch 1, wobei der zweite Drain-Abschnitt eine Rück-Durchschlagsspannung des TMOSFET mit geschlossenen Zellen erhöht.
TMOSFET mit geschlossenen Zellen nach Anspruch 8, wobei der erste Abschnitt des Drain-Bereichs einen stark n-dotierten Halbleiter umfaßt; und der zweite Abschnitt des Drain-Bereichs einen leicht n-dotierten Halbleiter umfaßt.
Verfahren zum Herstellen eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors (TMOSFET) mit geschlossenen Zellen, das folgendes umfaßt: das Ablagern einer ersten Halbleiterschicht auf einem Substrat, wobei die erste Halbleiterschicht mit einer Störstelle eines ersten Typs dotiert ist; das Ätzen einer Mehrzahl von Gräben in der ersten Halbleiterschicht, wobei ein erster Satz der genannten Mehrzahl von Gräben im wesentlichen parallel zueinander ist und ein zweiter Satz der genannten Mehrzahl von Gräben zum ersten Satz der Mehrzahl von Gräben normal ist; das Ausbilden eines Dielektrikums in der Nähe der genannten Mehrzahl von Gräben, das Dotieren der ersten Halbleiterschicht in der Nähe der Böden des ersten Satzes der genannten Mehrzahl von Gräben; das Ablagern einer zweiten Halbleiterschicht in der Mehrzahl von Gräben; das Dotieren eines ersten Abschnitts der ersten Halbleiterschicht mit einer Störstelle eines zweiten Typs; und das Dotieren eines zweiten Abschnitts der ersten Halbleiterschicht in der Nähe des Dielektrikums mit einer Störstelle des ersten Typs.
Verfahren nach Anspruch 11, bei dem das Ablagern der ersten Halbleiterschicht eine epitaxische Ablagerung von Silizium umfaßt, welches leicht mit Phosphor dotiert ist.
Verfahren nach Anspruch 11, bei dem die Dotierung des ersten Abschnitts der ersten Halbleiterschicht mit der Störstelle des zweiten Typs die Implantierung von Bor umfaßt, um einen Körper-Bereich auszubilden.
Verfahren nach Anspruch 11, bei dem die Ausbildung eines Dielektrikums in der Nähe der genannten Mehrzahl von Gräben die Oxidierung der ersten Halbleiterschicht in der Nähe der genannten Mehrzahl von Gräben umfaßt.
Verfahren nach Anspruch 11, bei dem das Ätzen der Mehrzahl von Gräben durchgeführt wird, bis die Böden der genannten Mehrzahl von Gräben einen dritten Abschnitt der ersten Halbleiterschicht erreichen.
Verfahren nach Anspruch 15, bei dem die Dotierung der ersten Halbleiterschicht in der Nähe der Böden des ersten Satzes der genannten Mehrzahl von Gräben die Implantierung von Bor umfaßt, um einen Topf zu bilden, der einen Abschnitt des genannten Dielektrikums in der Nähe der Böden des ersten Satzes der genannten Mehrzahl von Gräben umgibt.
Verfahren nach Anspruch 16, das ferner das Dotieren der ersten Halbleiterschicht in der Nähe der Böden des zweiten Satzes der genannten Mehrzahl von Gräben mit Phosphor umfaßt, um eine Erweiterung von dem Dielektrikum in der Nähe der Böden des zweiten Satzes der Mehrzahl von Gräben zum genannten dritten Abschnitt der ersten Halbleiterschicht auszubilden.
Verfahren nach Anspruch 11, bei dem das Ätzen der Mehrzahl von Gräben angehalten wird, bevor die Mehrzahl von Gräben einen dritten Abschnitt der ersten Halbleiterschicht erreicht.
Verfahren nach Anspruch 18, bei dem das Dotieren der ersten Halbleiterschicht in der Nähe der Böden des ersten Satzes der genannten Mehrzahl von Gräben die Implantierung von Phosphor umfaßt, um eine Erweiterung von der dielektrischen Schicht in der Nähe der Böden des ersten Satzes der genannten Mehrzahl von Gräben zu dem dritten Abschnitt der ersten Halbleiterschicht auszubilden.
Verfahren nach Anspruch 19, ferner umfassend das Ausbilden einer mit Bor dotierten vergrabenen Schicht von der dielektrischen Schicht in der Nähe der Böden des zweiten Satzes der Mehrzahl von Gräben bis zum dritten Abschnitt der ersten Halbleiterschicht.
Verfahren nach Anspruch 11, bei dem das Ablagern der zweiten Halbleiterschicht in der genannten Mehrzahl von Gräben die chemische Gasphasenabscheidung von Polysilizium umfaßt, welches stark mit Phosphor dotiert ist.
Verfahren nach Anspruch 11, bei dem das Dotieren eines zweiten Abschnitts der ersten Halbleiterschicht in der Nähe des Dielektrikums mit der Störstelle des ersten Typs das Implantieren von Phosphor umfaßt, um einen Source-Bereich auszubilden.
Verfahren nach Anspruch 11, bei dem das Dotieren der ersten Halbleiterschicht in der Nähe der Böden des ersten Satzes der genannten Mehrzahl von Gräben das Implantieren einer Störstelle unter einem ersten Winkel umfaßt, so daß die Störstelle in dem ersten Satz der genannten Mehrzahl von Gräben implantiert wird und nicht in dem zweiten Satz der genannten Mehrzahl von Gräben.
Trench-Metalloxid-Halbleiter-Feldeffekttransistor (TMOSFET) mit geschlossenen Zellen, der folgendes umfaßt: eine Mehrzahl von offenen Gate-Drain-Bereichen, die in einer ersten Mehrzahl von parallelen Bereichen angeordnet sind; und eine Mehrzahl von geschlossenen Gate-Drain-Bereichen, die in einer zweiten Mehrzahl von parallelen Bereichen angeordnet sind, die normal zu den offenen Gate-Drain-Bereichen sind.
TMOSFET mit geschlossenen Zellen nach Anspruch 24, bei dem die Kombination der genannten Mehrzahl von offenen Gate-Drain-Bereichen und der genannten Mehrzahl von geschlossenen Gate-Drain-Bereichen das Produkt aus der Gate-zu-Drain-Kapazität (Cgd) und dem Widerstand im eingeschalteten Zustand (Rds-on) verringert.
TMOSFET mit geschlossenen Zellen nach Anspruch 24, bei dem die Kombination der genannten Mehrzahl von offenen Gate-Drain-Bereichen und der genannten Mehrzahl von geschlossenen Gate-Drain-Bereichen das Verhältnis zwischen der Gate-zu-Drain-Kapazität und der Gate-zu-Source-Kapazität verringert.