DE10392314T5 - Hartmaskenerweiterung für Speicherwortleitung - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
Abscheiden eines dielektrischen Ladungsträgereinfangmaterials (504) über einem Halbleitersubstrat (501);
Bilden einer ersten und einer zweiten Bitleitung (512) in dem Halbleitersubstrat (501);
Abscheiden eines Wortleitungsmaterials (515) über dem dielektrischen Ladungsträgereinfangmaterial (504);
Abscheiden eines Hartmaskenmaterials (515) über dem Wortleitungsmaterial (515);
Abscheiden eines Photolackmaterials (518) über dem Hartmaskenmaterial (515);
Bearbeiten des Photolackmaterials (518), um ein strukturiertes Photolackmaterial (518) zu bilden;
Bearbeiten des Hartmaskenmaterials (515) unter Verwendung des strukturierten Photolackmaterials (518), um ein strukturiertes Hartmaskenmaterial (519) zu bilden;
Entfernen des strukturierten Photolackmaterials (518);
Abscheiden eines Hartmaskenerweiterungsmaterials (524);
Bearbeiten des Hartmaskenerweiterungsmaterials (524), um eine Hartmaskenerweiterung (524) zu bilden;
Bearbeiten des Wortleitungsmaterials (515) unter Verwendung des strukturierten Hartmaskenmaterials (519) und der Hartmaskenerweiterung (524), um eine Wortleitung (525) zu bilden; und
Entfernen des strukturierten Hartmaskenmaterials (519) und der Hartmaskenerweiterung (524).
Description
- TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft im Allgemeinen die Halbleitertechnologie und die Herstellung von Wortleitungen in Flash-Speichern.
- HINTERGRUND DER ERFINDUNG
- In der Vergangenheit wurden unterschiedliche Speicherarten als elektronische Speichermedien für Computer und ähnliche Systeme entwickelt. Zu derartigen Speichern gehören löschbare programmierbare Nur-Lese-Speicher (EEPROM) und elektrisch programmierbar Nur-Lese-Speicher (EPROM). Jede Speicherart besitzt Vorteile und Nachteile. Ein EEPROM kann leicht ohne äußere Geräte gelöscht werden, besitzt jedoch eine reduzierte Datenspeicherdichte, eine geringere Geschwindigkeit und ist teurer. Im Gegensatz dazu ist ein EPROM kostengünstiger und besitzt eine größere Dichte, ist jedoch nicht löschbar.
- Eine neuere Art eines Speichers, die als "Flash-"EEPROM oder Flash-Speicher bezeichnet wird, wurde neuerdings sehr populär, da diese die Vorteile der hohen Dichte und der geringen Kosten eines EPROMS mit der elektrischen Löschbarkeit des EEPROMS vereinigt. Ein Flash-Speicher kann erneut beschrieben werden und kann seinen Inhalt ohne anliegende Versorgungsspannung halten. Er wird in vielen tragbaren elektronischen Produkten, etwa Mobiltelefonen, tragbaren Computern, Stimmaufzeichnungsgeräten, etc. sowie in vielen größeren elektronischen Systemen, etwa Fahrzeugen, Flugzeugen, industrielle Steuerungssysteme, etc. eingesetzt.
- In einem Flash-Speicher werden Informationsbits einzeln wie in den älteren Speicherarten programmiert, etwa in einem dynamischen Speicher mit wahlfreiem Zugriff (DRAM) und statischen Speichern mit wahlfreiem Zugriff (SRAM). Jedoch müssen anders als bei DRAM's und SRAM's, in denen einzelne Bits einzeln zur gegebenen Zeit gelöscht werden können, in dem Flash-Speicher gegenwärtig festgelegte Mehrfachbit-Blöcke oder Sektoren gelöscht werden.
- Konventioneller Weise ist ein Flash-Speicher aus vielen Flash-Speicherzellen aufgebaut, wobei ein einzelnes Bit in jeder Speicherzelle gespeichert ist, und die Zellen werden durch den Einschluss "heißer" Elektronen programmiert und durch den Fowler-Nordheim-Tunnelprozess gelöscht. Jedoch hat die steigende Nachfrage auf dem Markt dazu geführt, dass Flash-Speicherzellen mit erhöhter Geschwindigkeit und Dichte entwickelt werden. Es wurden neuere Flash-Speicherzellen entwickelt, die es ermöglichen, mehr als ein einzelnes Bit in jeder Zelle zu speichern.
- Eine gewisse Speicherzellenstruktur beinhaltet die Speicherung mehr als eines Ladungspegels, der in einer Speicherzelle zu speichern ist, wobei jeder Pegel ein Bit repräsentiert. Diese Struktur wird als Mehrfachpegelspeicher-(MLS) Architektur bezeichnet. Nachteiligerweise erfordert diese Struktur inhärent ein hohes Maß an Genauigkeit sowohl beim Programmieren als auch beim Auslesen der Unterschiede in den Ladungspegeln, um die Bits unterscheiden zu können. Wenn eine Speicherzelle gemäß der MLS-Architektur selbst nur mit einem geringen Betrag überladen wird, besteht die einzige Möglichkeit zur Korrektur des Bit-Fehlers darin, die Speicherzelle zu löschen und die Speicherzelle dann vollständig neu zu programmieren. Die Notwendigkeit bei der MLS-Architektur, die Ladungsmenge in einer Speicherzelle beim Programmieren in präziser Weise zu steuern, führt ferner dazu, dass diese Technologie langsamer ist und dass die Daten weniger zuverlässig sind. Ferner dauert es länger, um auf präzise festgelegte Beträge an Ladung zuzugreifen bzw. diese "zu lesen". Somit wird ein Kompromiss zwischen Geschwindigkeit und Zuverlässigkeit auf der einen Seite und der Erhöhung der Speicherzellendichte auf der anderen Seite erreicht.
- In jüngerer Zeit wurde eine noch aktuellere Technologie entwickelt, die das Speichern mehrerer Bits in einer einzelnen Zelle ermöglicht, was als "Spiegelbit"-Flash-Speicher bekannt ist. In dieser Technologie wird eine Speicherzelle im Wesentlichen in zwei identische (gespiegelte) Teile aufgeteilt, wovon jeder zur Speicherung eines zweier unabhängiger Bits vorgesehen ist. Jede Spiegelbit-Flash-Speicherzelle besitzt genauso wie eine herkömmliche Flash-Zelle ein Gate mit einem Source und einem Drain. Anders als eine herkömmliche Flash-Zelle, in der das Source steht mit einer elektrischen Quelle und das Drain stets mit einer elektrischen Senke verbunden ist, können jedoch in der Spiegelbit-Flash-Speicherzelle der Anschluss für das Drain und das Source während des Betriebs vertauscht sein, um das Speichern zweier Bits zu ermöglichen.
- Die Spiegelbit-Flash-Speicherzelle besitzt ein Halbleitersubstrat mit implantierten leitenden Bitleitungen. Eine mehrlagige Speicherschicht, die als eine "dielektrische Ladungsträgereinfangschicht" bezeichnet wird, ist über dem Halbleitersubstrat ausgebildet. Die dielektrische Ladungsträgereinfangschicht kann im Wesentlichen aus drei separaten Schichten aufgebaut sein: eine erste isolierende Schicht, eine Ladungsträgereinfangschicht und eine zweite isolierende Schicht. Über der dielektrischen Ladungsträgereinfangschicht sind Wortleitungen senkrecht zu den Bitleitungen ausgebildet. Eine Programmierschaltung steuert zwei Bits pro Zelle, indem ein Signal an die Wortleitung, die als ein Steuergate dient, angelegt wird und die Bitleitungsverbindungen so geändert werden, dass ein Bit gespeichert wird, indem Source und Drain in einer Anordnung angeschlossen sind, und wobei ein komplementäres Bit gespeichert wird, indem Source- und Drain in ihrer Funktion in einer weiteren Anordnung vertauscht sind.
- Das Programmieren der Zelle wird in einer Richtung bewerkstelligt und das Auslesen wird in einer Richtung ausgeführt, die entgegengesetzt zur Programmierrichtung ist.
- Ein wesentliches Problem bei der Spiegelbitarchitektur besteht in der Herstellung von dicht aneinanderliegenden Wortleitungen und der Verwendung von Materialien, die mit Prozessen kompatibel sind, die zur Herstellung der Wortleitungen angewendet werden, wenn die Größe der gesamten Spiegelbild-Architektur reduziert wird.
- Eine Lösung für dieses Problem beschäftigt die Fachwelt schon seit längerer Zeit.
- ÜBERBLICK ÜBER DIE ERFINDUNG
- Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine integrierte Schaltung, wobei eine Hartmaskenerweiterung für eine Speicherwortleitung verwendet wird. Eine dielektrische Ladungsträgereinfangschicht wird über einem Halbleitersubstrat abgeschieden. Eine erste und eine zweite Bitleitung werden in dem Halbleitersubstrat gebildet. Es wird eine Wortleitungsschicht über der dielektrischen Ladungsträgereinfangschicht abgeschieden und eine Hartmaskenschicht wird über der Wortleitungsschicht abgeschieden. Eine Photolackschicht wird über der Hartmaskenschicht abgeschieden und wird so bearbeitet, um eine strukturierte Photolackschicht zu bilden. Die Hartmaskenschicht wird unter Nutzung der strukturierten Photolackschicht bearbeitet, um eine strukturierte Hartmaskenschicht zu bilden. Anschließend wird der strukturierte Photolack entfernt. Eine Hartmaskenerweiterungsschicht wird über der Wortleitungsschicht abgeschieden und die Hartmaskenerweiterungsschicht wird bearbeitet, um eine Hartmaskenerweiterung zu bilden. Die Wortleitungsschicht wird bearbeitet, wobei die Hartmaske und die Hartmaskenerweiterung verwendet werden, um Wortleitungen zu bilden. Dies ermöglicht, dass die Breite und der Abstand der Wortleitungen gut steuerbar sind und der Abstand zwischen den Wortleitungen in einfacher Weise reduziert werden kann. Anschließend werden die Hartmaske und die Hartmaskenerweiterung entfernt.
- Diese und weitere Vorteile der vorliegenden Erfindung werden für den Fachmann beim Studium der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen offenkundig.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 (Stand der Technik) ist eine Draufsicht eines konventionellen Spiegelbit-Flash-EPROMS; -
2 (Stand der Technik) ist eine schematische Schaltplanansicht eines Teils eines der M×N-Arraykernbereiche aus1 (Stand der Technik); -
3 (Stand der Technik) ist eine Draufsicht eines Teils der M×N-Arraykernbereiche104 aus1 (Stand der Technik); -
4 (Stand der Technik) ist eine isometrische Querschnittsansicht einer typischen Spiegelbit-Flash-Speicherzelle entlang der Linie 4-4 aus3 (Stand der Technik); -
5 ist eine Querschnittsansicht einer teilweise hergestellten Speicherzelle ähnlich zu der Querschnittsansicht entlang der Linie 5-5 in3 (Stand der Technik) während eines Zwischenschritts des Herstellungsprozesses; -
6 ist eine Querschnittsansicht der Struktur aus5 während eines Zwischenschritts beim Herstellen von Hartmasken; -
7 ist eine Querschnittsansicht der Struktur aus6 während eines Zwischenschritts, in welchem eine Erweiterungsschicht abgeschieden wird; -
8 ist eine Querschnittsansicht der Struktur aus7 während eines Zwischenschritts, in welchem Hartmaskenerweiterungen hergestellt wurden und Wortleitungen geätzt werden; -
9 ist eine Querschnittsansicht der Struktur aus8 während eines Zwischenschritts, in welchem die Hartmasken und die Hartmaskenerweiterungen entfernt wurden und eine Abstandschicht abgeschieden wird; -
10 ist eine Querschnittsansicht der Struktur aus9 während eines Zwischenschritts, in welchem Wortleitungsabstandselemente gebildet werden; und -
11 ist ein vereinfachter Prozessablauf der vorliegenden Erfindung. - BESTE ART ZUM AUSFÜHREN DER ERFINDUNG
- In
1 (Stand der Technik) ist eine Draufsicht eines Spiegelbit-Flash-EPROMS100 gezeigt, das im Allgemeinen ein Halbleitersubstrat102 enthält, in welchem ein oder mehrere Kerngebiete mit hoher Dichte und ein oder mehrere periphere Bereiche mit geringer Dichte ausgebildet sind. Kerngebiete mit hoher Dichte enthalten typischerweise ein oder mehrerer M×N-Array-Kernbereiche104 mit einzeln adressierbaren, im wesentlichen identischen Spiegelbit-Flash-Speicherzellen. Periphere Bereiche mit geringer Dichte enthalten typischerweise Eingabe/Ausgabe-(I/O) Schaltungen und Programmierschaltungen zum selektiven Adressieren der einzelnen Speicherzellen. Die Programmierschaltung wird teilweise durch eine oder mehrere X-Decodierer108 und Y-Decodierer110 repräsentiert und enthält diese, die mit der I/O-Schaltung106 zusammenarbeiten, um das Source, Gate und Drain der ausgewählten adressierten Speicherzellen mit vorbestimmten Spannungen oder Impedanzen zu verbinden, um die entsprechenden Aktivitäten in der Speicherzelle, beispielsweise das Programmieren, Auslesen und Löschen zu bewirken und um entsprechende erforderliche Spannungen zum Auslösen derartiger Aktivitäten abzuleiten. - Der Begriff "horizontal", wie er hierin verwendet ist, ist als eine Ebene parallel zu der üblichen Ebene oder Oberfläche des Halbleitersubstrats
102 definiert, unabhängig von dessen Orientierung. Der Begriff "vertikal" bezeichnet eine Richtung senkrecht zu der horizontalen Richtung, wie sie zuvor definiert wird. Begriffe wie "auf", "über", "unter", "höher", "tiefer", "darüber", "unter", "seitlich" und "daneben" sind in Bezug auf die horizontalen und vertikalen Ebenen definiert. Der Begriff "prozessiert bzw. bearbeitet", wie er hierin verwendet ist, ist so definiert, um einen oder mehrere der folgenden Bearbeitungsschritte zu umfassen: Abscheiden oder Aufwachsen von Halbleitermaterialien, Maskieren, Photolithographievorgänge, Ätzen, Implantieren, Entfernen und/oder Ablösen. - Gemäß
2 (Stand der Technik) ist ein schematisches Schaltbild eines Bereichs eines der M×N-Array-Kernbereiche104 aus1 (Stand der Technik) gezeigt. Die schematische Schaltbilddarstellung zeigt eine Zeile aus Speicherzellen200 , die Speicherzellen201 bis204 enthält, die ein 8-Bit-Wort bilden können. Jede der Speicherzellen201 bis204 ist mit einer Wortleitung206 verbunden, die als ein Steuergate dient. Jede der Speicherzellen201 bis204 besitzt zwei zugeordnete Bitleitungen, wobei die meisten der Speicherzellen eine gemeinsame Bitleitung aufweisen. Die Speicherzelle201 besitzt zugeordnete Bitleitungen208 und209 ; die Speicherzelle202 besitzt zugeordnete Bitleitungen209 ,210 ; die Speicherzelle203 besitzt zugeordnete Bitleitungen210 und211 ; und die Speicherzelle204 besitzt zugeordnete Bitleitungen211 und212 . - Abhängig von einem Signal auf der Wortleitung und der Verbindung der Bitleitungen in einer Speicherzelle mit einer elektrischen Quelle oder Senke können die Speicherzellen
201 bis204 Bits an Positionen215 bis222 schreiben, lesen und löschen. Beispielsweise wird eine Steuerung des Bits an der Position215 erreicht, indem das Drain mit der Bitleitung208 und das Source mit der Bitleitung209 verbunden wir. In ähnlicher Weise kann eine Steuerung des Bits an der Position216 erreicht werden, indem das Drain mit der Bitleitung209 und das Source mit der Bitleitung208 verbunden wird. Obwohl benachbarte Speicherzellen gemeinsame Bitleitungen gemeinsam nutzen, stören sich die benachbarten Speicherzellen nicht untereinander, da die Speicherzellen jeweils zu einer gegebenen Zeit programmiert werden und nur eine Speicherzelle während des Zeitpunkts des Programmierens aktiv ist. - Gemäß
3 (Stand der Technik) ist eine Draufsicht eines Teils eines der M×N-Array-Kernbereiche104 aus1 (Stand der Technik) gezeigt. Das Halbleitersubstrat102 besitzt mehrere implantierte Bitleitungen304 , die sich parallel mit mehreren ausgebildeten Wortleitungen302 erstrecken, die sich wiederum parallel und in rechten Winkeln zu den mehreren implantierten Bitleitungen304 erstrecken. Die Wortleitungen302 und die Bitleitungen304 besitzen Kontakte und Verbindungen (nicht gezeigt) zu der Programmierschaltung, die teilweise durch die X-Decodierer108 und Y-Decodierer110 aus1 (Stand der Technik) repräsentiert ist. - Gemäß
4 (Stand der Technik) ist eine isometrische Querschnittsansicht einer typischen Spiegelbit-Flash-Speicherzelle entlang der Linie 4-4 aus3 (Stand der Technik), etwa einer Speicherzelle400 , gezeigt. Das Halbleitersubstrat102 ist ein P-dotiertes Siliziumsubstrat mit einer Schwellwerteinstellimplantation402 aus einem P-Material, etwa Bor. Der Schwellwerteinstellimplantationsbereich402 ergibt ein Gebiet, das stärker dotiert ist als das Halbleitersubstrat102 und unterstützt das Steuern der Schwellwertspannung der Speicherzelle400 . - Eine dielektrische Ladungsträgereinfangschicht
404 ist über dem Halbleitersubstrat102 abgeschieden. Die dielektrische Ladungsträgereinfangschicht404 ist im Wesentlichen aus drei separaten Schichten aufgebaut: eine erste isolierende Schicht406 , eine Ladungsträgereinfangschicht408 und eine zweite isolierende Schicht410 . Die erste und die zweite isolierende Schicht406 und410 sind aus einem dielektrischen Oxid, etwa Siliziumdioxid (SiO2), und die Ladungsträgereinfangschicht408 ist aus einem dielektrischen Nitrid, etwa Siliziumnitrid (SixNy) aufgebaut. Die Oxid-Nitrid-Oxid-Konfiguration wird häufig der Einfachheit halber als eine "ONO-Schicht" bezeichnet. - Die Bitleitungen
304 aus3 (Stand der Technik) sind unter die dielektrische Ladungsträgereinfangschicht404 in das Halbleitersubstrat102 implantiert und sind als erste und zweite leitende Bitleitungen412 und414 bezeichnet. Diese sind typischerweise aus einem implantierten N-Material, etwa Arsen, hergestellt und können in einigen Ausführungsformen einen Oxidbereich (nicht gezeigt) aufweisen. Die erste und die zweite leitende Bitleitung412 und414 sind beabstandet und definieren mit dem Schwellwerteinstellimplantationsbereich402 ein Volumen dazwischen, das ein Kanal416 ist. - Ein Material, etwa Polysilizium, wird über der dielektrischen Ladungsträgereinfangschicht
404 abgeschieden, strukturiert, geätzt und abgetragen, woraus eine Wortleitung418 resultiert. Die Wortleitung418 ist eine der Wortleitungen302 in3 (Stand der Technik). - Selbstverständlich beinhaltet die Umsetzung jedes Schrittes bei der Herstellung entsprechende Prozessschritte. Die Positionen
420 bis422 zeigen an, wo Bits in der Speicherzelle400 gespeichert werden können, und Positionen424 und426 sind benachbarte Positionen, die von der Speicherzelle400 unabhängig sind. - Wie zuvor kurz erläutert ist, besteht ein wesentliches Problem bei der Spiegelbit-Architektur darin, gering beabstandete Wortleitungen herzustellen, und in der Verwendung von Materialien, die mit Prozessen kompatibel sind, die zur Herstellung der Wortleitungen verwendet werden, wenn die Größe der gesamten Spiegelbit-Architektur reduziert werden soll. Der photolithographische Prozess ist begrenzt durch den kleinsten Abstand, mit dem die Hartmaske die Wortleitungen anordnen kann.
- Gemäß
5 ist eine Querschnittsansicht einer teilweise bearbeiteten Speicherzelle500 ähnlich zu der Querschnittsansicht entlang der Linie 5/5 in3 (Stand der Technik) gezeigt. Ein P-Siliziumsubstrat501 wurde einer Implantation ausgesetzt oder bearbeitet zu einem P-Schwellwerteinstellimplantationsbereich502 . - Eine dielektrische Ladungsträgereinfangschicht
504 ist über dem Siliziumsubstrat501 abgeschieden. Die dielektrische Ladungsträgereinfangschicht504 ist im Wesentlichen aus zwei separaten Schichten aufgebaut: eine erste isolierende Schicht506 , eine Ladungsträgereinfangschicht508 und eine zweite isolierende Schicht510 . Die erste und die zweite isolierende Schicht506 und510 können aus einem dielektrischen Oxid, etwa Siliziumdioxid (SiO2) oder Siliziumoxynitrid (SiON) aufgebaut sein, und die Ladungsträgereinfangschicht508 kann aus einem dielektrischen Nitrid (etwa Siliziumnitrid (SixNy) aufgebaut sein, um eine ONO-Schicht zu bilden. Zu beachten ist, dass die vorliegende Erfindung nicht auf spezielle dielektrische oder Ladungsträgereinfangmaterialien beschränkt ist. - Die Bitleitungen, wie sie in typischerweise durch eine erste N-Bitleitung
512 dargestellt sind, werden unter die dielektrische Ladungsträgereinfangschicht504 in das Siliziumsubstrat501 implantiert, und eine Wortleitungsschicht515 aus Polysilizium ist über der dielektrischen Ladungsträgerschicht504 abgeschieden. Wiederum ist zu beachten, dass die vorliegende Erfindung nicht auf spezielle Bitleitungs- oder Gatematerialien eingeschränkt ist. Beispielsweise sind NPN-Strukturen gezeigt, wobei auch PNP-Strukturen möglich sind. - Eine Hartmaskenschicht
516 ist über der Wortleitungsschicht515 abgeschieden. Eine optionale ARC-Schicht517 ist über der Hartmaskenschicht516 abgeschieden und eine Photolackschicht518 ist über der ARC-Schicht517 abgeschieden. Ferner sind die Photolackschicht518 und die ARC-Schicht517 zu einer Kombinationsphotomaske520 zur Bearbeitung der Hartmaskenschicht516 bearbeitet (d. h., die Schichten wurden abgeschieden, maskiert, strukturiert, belichtet und geätzt). Die Hartmaskenschicht516 wurde nicht bearbeitet. - Gemäß
6 ist die Struktur aus5 nach der Herstellung einer strukturierten Hartmaskenschicht519 und der Entfernung der Kombinationsphotomaske520 gezeigt. Die strukturierte ARC-Schicht517 kann zu diesem Zeitpunkt entfernt werden oder auf der strukturierten Hartmaskenschicht519 bleiben, so wie dies gezeigt ist. Die strukturierte Hartmaskenschicht519 besitzt Zwischenräume520 bis523 und wird verwendet, um die Struktur aus7 herzustellen. - Gemäß
7 ist die Struktur aus6 nach dem Abscheiden einer Hartmaskenerweiterungsschicht524 gezeigt. Es wurde festgestellt, dass die Hartmaskenerweiterungsschicht524 ein abgeschiedenes anorganisches Material, etwa ein abgeschiedenes Oxid, sein kann, das eine hohe Dichte als Ergebnis eines Hochtemperaturoxids oder eines undotierten Oxids aufweisen kann. Das Hochtemperaturoxid ist ein Oxid, das bei ungefähr 750°C bis ungefähr 800°C abgeschieden wird, und das undotierte Oxid kann ein Oxid sein, das durch einen physikalischen chemischen Dampfabscheidungs-(PCVD) Prozess abgeschieden wird. Ein Oxid wird verwendet, da dieses konform ist und dazu neigt, die Schicht des ARC517 zu oxidieren, die im Wesentlichen Nitrid ist, um dessen Abtrag während der Herstellung der Hartmaskenerweiterung zu vereinfachen, wie dies nachfolgend beschrieben ist. - In
8 ist die Struktur aus7 nach der Bearbeitung unter Anwendung eines isotropen Ätzprozesses gefolgt von einem anistropen Ätzprozess gezeigt. - Der isotrope Ätzprozess wird angewendet, um die Hartmaskenerweiterungen
524a bis524d herzustellen, indem die Hartmaskenerweiterungsschicht524 bis zu dem Beginn der Wortleitungsschicht515 geätzt wird. Der vorhergehende isotrope Ätzprozess entfernt Reste der ARC-Schicht517 , die auf der strukturierten Hartmaskenschicht519 verblieben sind, so dass das nachfolgende Entfernen der strukturierten Hartmaskenschicht519 vereinfacht wird. - Die strukturierte Hartmaskenschicht
519 und die Hartmaskenerweiterungen524a bis524d werden bei einem anisotropen Prozess verwendet, um Wortleitungen525 bis528 mit Wortleitungsabständen530 bis532 zu bilden. - Die Wortleitungsabstände
530 bis532 sind kleiner als in konventionellen Speicherbausteinen und ermöglichen einen geringen Abstand zwischen den Wortleitungen525 bis528 . Somit kann die Wortleitungsbreite und der Abstand in sehr präziser Weise gesteuert werden. - Die Wortleitungsabstände
530 bis532 können in einfacher Weise bis auf ungefähr 70 nm reduziert werden. -
9 zeigt die Struktur aus8 nach dem Entfernen der strukturierten Hartmaskenschicht519 und der Hartmaskenerweiterungen524a bis524d . Eine anorganische Abstandsschicht534 wurde abgeschieden, da diese für die peripheren Bereiche des Flash-EEPROMS aus1 erforderlich ist. - Gemäß
10 ist die Struktur aus9 nach dem Ätzen der Abstandsschicht534 zur Ausbildung von Wortleitungsabstandselementen535 bis538 um die entsprechenden Wortleitungen525 bis528 herum gezeigt. Wenn die Wortleitungsabstandselemente535 bis538 nicht gebildet werden, ist ein zusätzlicher Maskierungsschritt für den gesamten Kern erforderlich oder es sind zusätzliche Bearbeitungsschritte notwendig, um einen Zugriff zu den Bitleitungen bereitzustellen. - Gemäß
11 ist ein vereinfachter Prozessablauf600 der vorliegenden Erfindung dargestellt, der umfasst: Bereitstellen602 eines Halbleitersubstrats; Implantieren604 eines Schwellwerteinstellimplantationsbereichs; Abscheiden606 einer dielektrischen Ladungsträgereinfangschicht; Implantieren608 von Bitleitungen; Abscheiden610 einer Wortleitung; Abscheiden612 einer Hartmaskenschicht; Abscheiden614 einer ARC- und Photolackschicht; Bilden616 einer Photomaske; Bilden618 einer Hartmaske; Entfernen620 der Photolackschicht; Abscheiden622 einer Hartmaskenerweiterungsschicht; Bilden624 einer Hartmaskenerweiterung; Entfernen der ARC-Schicht und Bilden626 von Wortleitungen, Entfernen628 der Hartmaskenschicht und Hartmaskenerweiterung, Bilden630 von selbstjustiertem Silizid und Bilden632 von Abstandselementen. Der Fachmann erkennt beim einem detaillierten Studium der vorliegenden Offenbarung, dass diverse alternative Sequenzen, zusätzliche Schritte und Weglassen einzelner Schritte möglich sind. - Diverse Implementierungen des Verfahrens können in unterschiedlichen elektronischen Bauelementen eingesetzt werden, und insbesondere kann die Doppelbitspeicherzellenarchitektur gemäß einem oder mehreren Aspekten der vorliegenden Erfindung erreicht werden. Insbesondere ist die Erfindung auf ein Speicherbauelement anwendbar, in welchem beide Bits in einer Doppelbitzelle für eine Daten- oder Informationsspeicherung vorgesehen sind.
- Obwohl die Erfindung im Zusammenhang mit einem speziellen besten Modus beschrieben ist, sollte es selbstverständlich sein, dass viele Alternativen, Modifizierungen und Variationen für den Fachmann angesichts der vorhergehenden Beschreibung offenkundig werden. Es ist daher beabsichtigt, alle derartigen Alternativen, Modifizierungen und Variationen mit einzuschließen, die im Grundgedanken und Schutzbereich der angefügten Patentansprüche liegen. Alle Gegenstände, die zuvor erläutert sind, oder dazu in den begleitenden Zeichnungen dargestellt sind, sind in anschaulicher und nicht beschränkender Weise zu interpretieren.
- Zusammenfassung
- Es wird ein Herstellungsverfahren für einen integrierten Schaltungsspeicher mit Wortleitungen mit geringem Abstand bereitgestellt, wobei diese unter Anwendung der Hartmaskenerweiterungen hergestellt werden. Ein dielektrisches Ladungsträgereinfangmaterial wird über einem Halbleitersubstrat abgeschieden und eine erste und eine zweite Bit-Leitung werden darin ausgebildet. Es werden ein Wortleitungsmaterial und ein Hartmaskenmaterial über dem Wortleitungsmaterial abgeschieden. Ein Photolackmaterial wird über dem Hartmaskenmaterial abgeschieden und wird so bearbeitet, um ein strukturiertes Photolackmaterial bilden. Das Hartmaskenmaterial wird unter Verwendung des strukturierten Photolackmaterials bearbeitet, um ein strukturiertes Hartmaskenmaterial zu bilden. Anschließend wird der strukturierte Photolack entfernt. Ein Hartmaskenerweiterungsmaterial wird über dem Wortleitungsmaterial abgeschieden und wird bearbeitet, um eine Hartmaskenerweiterung zu bilden. Das Wortleitungsmaterial wird unter Verwendung des strukturierten Hartmaskenmaterialsund der Hartmaskenerweiterung bearbeitet, um eine Wortleitung zu bilden, und das strukturierte Hartmaskenmaterial und die Hartmaskenerweiterung werden anschließend entfernt.
Claims (10)
- Verfahren zur Herstellung einer integrierten Schaltung mit: Abscheiden eines dielektrischen Ladungsträgereinfangmaterials (
504 ) über einem Halbleitersubstrat (501 ); Bilden einer ersten und einer zweiten Bitleitung (512 ) in dem Halbleitersubstrat (501 ); Abscheiden eines Wortleitungsmaterials (515 ) über dem dielektrischen Ladungsträgereinfangmaterial (504 ); Abscheiden eines Hartmaskenmaterials (515 ) über dem Wortleitungsmaterial (515 ); Abscheiden eines Photolackmaterials (518 ) über dem Hartmaskenmaterial (515 ); Bearbeiten des Photolackmaterials (518 ), um ein strukturiertes Photolackmaterial (518 ) zu bilden; Bearbeiten des Hartmaskenmaterials (515 ) unter Verwendung des strukturierten Photolackmaterials (518 ), um ein strukturiertes Hartmaskenmaterial (519 ) zu bilden; Entfernen des strukturierten Photolackmaterials (518 ); Abscheiden eines Hartmaskenerweiterungsmaterials (524 ); Bearbeiten des Hartmaskenerweiterungsmaterials (524 ), um eine Hartmaskenerweiterung (524 ) zu bilden; Bearbeiten des Wortleitungsmaterials (515 ) unter Verwendung des strukturierten Hartmaskenmaterials (519 ) und der Hartmaskenerweiterung (524 ), um eine Wortleitung (525 ) zu bilden; und Entfernen des strukturierten Hartmaskenmaterials (519 ) und der Hartmaskenerweiterung (524 ). - Das Verfahren zur Herstellung einer integrierten Schaltung nach Anspruch 1, wobei Abscheiden des Hartmaskenerweiterungsmaterials (
524 ) Abscheiden eines Oxids mit hoher Dichte umfasst. - Das Verfahren zum Herstellen einer integrierten Schaltung nach Anspruch 1, wobei das Abscheiden des Hartmaskenerweiterungsmaterials (
524 ) Abscheiden eines Oxids umfasst, das ein Hochtemperaturoxid und/oder ein undotiertes Oxid ist. - Das Verfahren zur Herstellung einer integrierten Schaltung nach Anspruch 1, wobei Bearbeiten des Hartmaskenerweiterungsmaterials (
524 ) zur Ausbildung der Hartmaskenerweiterung (524 ) führt, wobei der Wortleitungsabstand (530 ) unter ungefähr 70 nm liegt. - Das Verfahren zur Herstellung einer integrierten Schaltung nach Anspruch 1, wobei Abscheiden das Hartmaskenerweiterungsmaterials (
524 ) Abscheiden eines Materials umfasst, das isotrop geätzt werden kann, ohne das strukturierte Hartmaskenmaterials (519) oder das dielektrische Ladungsträgereinfangmaterial (504 ) zu beeinträchtigen. - Das Verfahren zur Herstellung einer integrierten Schaltung nach Anspruch 1, das umfasst: Abscheiden eines antireflektierenden Beschichtungsmaterials (
517 ) auf dem Hartmaskenmaterial (515 ) und Entfernen des antireflektierenden Beschichtungsmaterials (517 ) nach dem Entfernen des strukturierten Photolackmaterials (518 ). - Das Verfahren zur Herstellung einer integrierten Schaltung nach Anspruch 1, das umfasst: Abscheiden eines antireflektierenden Beschichtungsmaterials (
517 ) auf dem Hartmaskenmaterial (515 ), wobei das antireflektierende Beschichtungsmaterials (517 ) Stickstoff enthält, und Entfernen des antireflektierenden Beschichtungsmaterials (517 ). - Das Verfahren zur Herstellung einer integrierten Schaltung nach Anspruch 1, das umfasst: Abscheiden eines Wortleitungsabstandsmaterials (
534 ); Bilden von Wortleitungsabstandselementen (535 ) um die Wortleitung (525 ) herum; und Bilden eines selbstjustierten Silizidmaterials (540 ) auf der Wortleitung (525 ). - Das Verfahren zur Herstellung einer integrierten Schaltung nach Anspruch 1, das Implantieren eines Schwellwerteinstellimplantationsbereichs (
512 ) in das Halbleitersubstrat (501 ) umfasst. - Das Verfahren zur Herstellung einer integrierten Schaltung nach Anspruch
1 , wobei das dielektrische Ladungsträgereinfangmaterial (504 ) aufgebaut ist aus: einem ersten dielektrischen Material (506 ); einem Ladungsträgereinfangmaterial (508 ) über dem ersten dielektrischen Material (506 ); und einem zweiten dielektrischen Material (510 ) über dem dielektrischen Ladungsträgereinfangmaterial (504 ).
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