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Diese Erfindung bezieht sich auf
einen dynamischen Direktzugriffsspeicher. Insbesondere bezieht sich
die Erfindung auf ein System und ein Verfahren zum Überwachen
interner Spannungen auf einer integrierten Schaltung, wie z. B.
einem dynamischen Direktzugriffsspeicher.
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Viele Elektronikvorrichtungen und
-systeme umfassen integrierte Schaltungen für die Speicherung von Daten
während
des Betriebs der Vorrichtungen. Elektronikvorrichtungen, wie z.
B. Computer, Druckvorrichtungen, Scanvorrichtungen, Personaldigitalassistenten,
Rechner, Computer-Arbeitsplatzrechner, Audio- und/oder Videovorrichtungen,
Kommunikationsvorrichtungen, wie z. B. Mobiltelefone, und Router
für Paketvermittlungsnetze,
können
z. B. einen Speicher in der Form integrierter Schaltungen zum Behalten
von Daten als Teil ihrer Operation umfassen. Vorteile einer Verwendung
eines integrierten Schaltungsspeichers verglichen mit anderen Formen eines
Speichers umfassen eine Raumerhaltung und – miniaturisierung, ein Erhalten
eingeschränkter
Batterieressourcen, ein Senken einer Zugriffszeit auf in dem Speicher
gespeicherte Daten und ein Senken der Kosten eines Zusammenbauens
der Elektronikvorrichtungen.
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Ein dynamischer Direktzugriffsspeicher („DRAM") ist ein Beispiel
eines integrierten Schaltungsspeichers. Ein DRAM weist üblicherweise
ein Array von Halbleiterkondensatorzellen auf, wobei jede derselben
eine Menge einer elektrischen Ladung halten kann, die den logischen
Wert eines gespeicherten Bits darstellt. Die Zellen in dem Array sind üblicherweise
in Zeilen und Spalten angeordnet. Jede Zelle ist durch den Schnittpunkt
einer Zeile und einer Spalte definiert. Auf jede Zelle in dem DRAM-Array
kann durch ein gleichzeitiges Adres sieren der sich schneidenden
Zeile und Spalte zugegriffen werden.
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In Betrieb erfassen interne Verstärker in
dem DRAM die Mengen elektrischer Ladungen, die auf den Kondensatoren
gespeichert sind. Basierend auf den erfaßten elektrischen Ladungen
stellen die Ausgangssignale der Erfassungsverstärker die logischen Werte der
Bits dar, die in dem DRAM-Array gespeichert sind. Auf diese Weise
können
die in dem Array gespeicherten Daten aus der integrierten DRAM-Schaltung
zur Verwendung durch andere integrierte Schaltungen in der Elektronikvorrichtung
extrahiert werden. Zusätzlich
frischt ein weiterer interner Schaltungsaufbau auf dem DRAM die
Ladungen auf diesen Zellen auf. Auf diese Weise gleicht der DRAM
Lecks einer elektrischen Ladung aus den Halbleiterkondensatorzellen,
wie z. B. ein Lecken in das Substrat der integrierten DRAM-Schaltung,
aus. Ein derartiges Lesen, Schreiben und Beibehalten einer Ladung
auf den Zellen sind wesentliche interne Operationen des DRAM.
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Die integrierte DRAM-Schaltung umfaßt außerdem interne
Spannungsgeneratoren, die als Spannungsquellen zum Beibehalten verschiedener Teile
der integrierten DRAM-Schaltung auf ausgewählten Spannungspegeln wirken.
Die Ausgangsspannungspegel der Spannungsgeneratoren sind ausgewählt, um
eine optimale Leistung der integrierten DRAM-Schaltung zu erzeugen,
indem ein Lecken einer Ladung in das Substrat der integrierten Schaltung
minimiert wird und Durchbruchschwellen für die Halbleiterstrukturen
in der integrierten Schaltung nicht überschritten werden.
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Wenn die internen Spannungsgeneratoren nicht
bei ihrem ausgewählten
Spannungspegel arbeiten, kann die integrierte DRAM-Schaltung unter Umständen nicht
wirksam arbeiten oder ausfallen. Da die Spannungsquellen im Inneren
der integrierten DRAM-Schaltung sind, gibt es gegenwärtig kein
wirksames Verfahren zum Überwachen
dieser Spannungsgeneratoren, um zu bestimmen, ob die integrierte
Schaltung gerade ausfällt,
ausgefallen ist oder wirksam arbeitet.
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Es ist die Aufgabe der vorliegenden
Erfindung, ein System oder ein Verfahren zu schaffen, mit deren
Hilfe Spannungspegel in integrierten Schaltungen unaufwendiger überwacht
werden können.
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Diese Aufgabe wird durch ein System
gemäß Anspruch
1, 14 oder 16 oder ein Verfahren gemäß Anspruch 11 oder 17 gelöst.
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Deshalb besteht ein Bedarf nach einem
verbesserten Überwachungssystem
zum Messen der Spannungspegel der Spannungsgeneratoren auf der integrierten
DRAM-Schaltung. Es besteht außerdem ein
Bedarf, die Überwachungsergebnisse
wirksam von der integrierten Schaltung an eine Testausrüstung zu
transportieren. Um Mängel
beim Stand der Technik anzugehen, wird ein System zum Überwachen
interner Spannungen einer integrierten Schaltung, wie z. B. einer
integrierten DRAM-Schaltung, bereitgestellt.
Vorzugsweise transportiert das System die Überwachungsergebnisse unter
Verwendung von so wenigen Anschlußstiften der integrierten DRAM-Schaltung
wie möglich
von der integrierten Schaltung weg zu einer Testausrüstung.
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Ein Aspekt der Erfindung ist ein
System zum Überwachen
von Spannungspegeln mehrerer interner Spannungsquellen auf einer
integrierten Schaltung. Das System umfaßt eine Analogmultiplexschaltung,
die einstückig
auf der integrierten Schaltung gebildet ist bzw. auf derselben integriert
ist. Die Analogmultiplexschaltung weist mehrere Eingänge und
einen Ausgang auf. Jeder Eingang der Analogmultiplexschaltung steht
in Kommunikation mit einer jeweiligen Spannungsquelle. Die Analogmultiplexschaltung
weist außerdem
mehrere Steuerungsleitungen zum Freigeben eines jeweiligen Eingangs
der Analogmultiplexschaltung auf. Das System umfaßt außerdem einen
Analog-Digital-Wandler, der einstückig auf der integrierten Schaltung
gebildet ist. Der Analog-Digital-Wandler weist einen Eingang und
zumindest einen Ausgang auf. Der Eingang des Analog-Digital-Wandlers
steht in Kommunikation mit dem Ausgang der Analogmultiplexschaltung.
Das System umfaßt
außerdem
eine Schnittstellenschaltung, die einstückig auf der integrierten Schaltung
gebildet ist. Die Schnittstellenschaltung weist zumindest einen
Eingang und zumindest einen Ausgang auf. Die Eingänge der
Schnittstellenschaltung stehen in Kommunikation mit den Ausgängen des
Analog-Digital-Wandlers. Die Ausgänge der Schnittstellenschaltung
liefern eine digitale Darstellung der Spannungspegel der internen
Spannungsquellen.
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Ein weiterer Aspekt ist ein Verfahren
zum Überwachen
von Spannungspegeln interner Spannungsquellen auf einer integrierten
Schaltung. Das Verfahren umfaßt
ein Freigeben eines Eingangs einer Analogmultiplexschaltung, die
einstückig
auf der integrierten Schaltung gebildet ist. Jeder Eingang der Analogmultiplexschaltung
steht in Kommunikation mit einer jeweiligen Spannungsquelle. Die
integrierte Schaltung mißt
eine Spannung an dem freigegebenen Eingang der Analogmultiplexschaltung
und wandelt die Spannung in eine digitale Darstellung der Spannung
um. Die integrierte Schaltung gibt die digitale Darstellung der
Spannung aus.
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen
näher erläutert. Es
zeigen:
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1 ein
Diagramm, das einen bevorzugten Aufbau einer Speicherzelle in einem
DRAM-Array darstellt;
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2 ein
Diagramm, das einen bevorzugten Aufbau eines DRAM-Arrays darstellt;
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3 ein
Blockdiagramm, das ein bevorzugtes System zum Überwachen von Spannungspegeln interner
Spannungsquellen auf einer integrierten Schaltung darstellt;
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4 ein
Diagramm, das ein bevorzugtes Ausführungsbeispiel der Analogmultiplexschaltung aus 3 darstellt; und
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5 ein
Flußdiagramm,
das ein bevorzugtes Verfahren zum Überwachen von Spannungspegeln
interner Spannungsquellen in dem System aus 3 darstellt.
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1 ist
ein Diagramm, das einen bevorzugten Aufbau einer Speicherzelle 10 in
einem DRAM-Array darstellt. Die Speicherzelle 10 in diesem
Beispiel umfaßt
einen N-Typ-Metalloxid-Halbleiter-
(„MOS"-) Transistor 12 und
einen Kondensator 14. Der Transistor 12 und der
Kondensator 14 können
auf einem Substrat unter Verwendung von Herstellungstechniken gebildet
sein, die Fachleuten auf dem Gebiet der DRAM-Herstellungstechnik
bekannt sind. Ein erstes Ende eines Leitungspfads des MOS-Transistors 12 ist
mit einer Platte des Kondensators 14 verbunden. Ein zweites
Ende des Leitungspfads des MOS-Transistors 12 ist
mit einem Spaltenleitungspfad 16 verbunden, der allen Zellen 10 gemein
ist, die in einer Spalte zugeordnet sind. Für N-Typ-MOS-Transistoren 12 wird
das Ende des Leitungspfades, das bezüglich des anderen Endes auf einem
höheren
Potential ist, üblicherweise
von Fachleuten auf diesem Gebiet als ein „Drain" bezeichnet, wobei das andere Ende des
Leitungspfades üblicherweise
als eine „Source" bezeichnet wird.
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Der Spaltenleitungspfad 16 wird
durch Fachleute auf dem Gebiet der DRAM-Herstellungstechnik oft
als eine „Bitleitung" bezeichnet. Das
Gate des MOS-Transistors 12 ist mit einem Zeilenleitungspfad 18 verbunden,
der allen Zellen 10 gemein ist, die in einer Zeile zugeordnet
sind. Der Zeilenleitungspfad 18 wird durch Fachleute auf
dem Gebiet der DRAM- Herstellungstechnik
oft als eine „Wortleitung" bezeichnet. Es sollte
für Fachleute
auf diesem Gebiet ersichtlich sein, daß die Ausrichtung der Zeilen
und Spalten, wie dies in 1 gezeigt
ist, zum Zweck einer vollständigeren
Beschreibung der bevorzugten Ausführungsbeispiele, die unten
beschrieben sind, um neunzig Grad gegenüber der üblichen Bedeutung ihrer Ausrichtung
gedreht ist.
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Der DRAM behält die andere Platte des Kondensators 14 bei
einem Potential, das die Hälfte
des Potential ist, das einen logischen Wert 1 oder einen Vollpotentialschwung
darstellt. Fachleute auf diesem Gebiet bezeichnen das Potential
für einen
logischen Wert 1 als VCC. Ein Speichern
eines logischen Wertes 1 in der Zelle 10 umfaßt ein Anheben
der Bitleitung 16 auf ein Potential VCC und
ein Anheben der Wortleitung 18 auf ein höheres Potential,
nämlich
VCCP. VCCP ist ein
Potential, das den Transistor 12 freigibt, während des
gesamten Ladeprozesses zu leiten. Der Transistor 12 leitet
und die obere Platte des Kondensators 14 wird auf ein Potential
VCC geladen. Ein Speichern eines logischen
Wertes Null in der Zelle 10 umfaßt ein Senken der Bitleitung 16 auf
ein Potential Null und ein Anheben der Wortleitung 18 auf
VCCP. Der Transistor 12 leitet
und die obere Platte des Kondensators 14 wird durch den
Transistor 12 auf ein Null-Potential entladen.
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Ein Lesen des logischen Wertes, der
in der Zelle 10 gespeichert ist, umfaßt ein Anheben des Potentials
auf der Wortleitung 18 auf VCCP.
Der Transistor 12 leitet, wobei eine Ladung zwischen dem
Kondensator 14 und der Bitleitung 16 übertragen
wird. Ein Leseverstärker
(nicht gezeigt) erfaßt
eine Veränderung
des Potentials der Bitleitung 16, verstärkt die Veränderung und liefert ein Ausgangssignal,
das den logischen Wert darstellt, der in der Speicherzelle 10 gespeichert
wurde. Bei einem bevorzugten Ausführungsbeispiel der Speicherzelle 10 wird
die Bitleitung 16 auf ein Potential 1/2 VCC vorgeladen,
bevor das Potential der Wortleitung 18 ansteigt, um den
Leseprozeß einzuleiten.
Wenn ein logischer Wert 1 in der Zelle 10 gespeichert wurde,
ist zu erwarten, daß das Potential
auf der oberen Platte des Kondensators 14 größer als
1/2 VCC ist, wobei dasselbe aufgrund eines Leckens
von VCC gefallen ist. In diesem Fall steigt
das Potential auf der Bitleitung 16 leicht von 1/2 VCC an. Alternativ ist zu erwarten, daß, wenn
ein logischer Wert Null in der Zelle 10 gespeichert wurde,
das Potential auf der oberen Platte des Kondensators 14 kleiner
als 1/2 VCC ist, wobei dasselbe aufgrund
eines Leckens von Null angestiegen ist. In diesem Fall fällt das
Potential auf der Bitleitung 16 leicht von 1/2 VCC. Der Leseverstärker erfaßt den leichten Anstieg oder Abfall
des Potentials auf der Bitleitung 16 und gibt ein Potential
aus, das entsprechend einem logischen Wert Eins oder Null entspricht.
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2 ist
ein Diagramm, das einen bevorzugten Aufbau eines Abschnitts eines
DRAM-Arrays 20 darstellt. Ein DRAM-Array 20 der
Speicherzellen 10 kann einen oder mehrere Speicherabschnitte 22–26 aufweisen.
Ein Beispiel eines DRAM-Arrays 20 ist ein 64-Megabit- („Mb"-) Array, wobei ein
Megabit 220 Bits oder 1,048,576 Bits sind.
Wie in 2 gezeigt ist, kann
ein Speicherabschnitt 22 einen linken benachbarten Abschnitt 24 und
einen rechten benachbarten Abschnitt 26 aufweisen. Den
Abschnitten 22–26 an der
Kante des Chips der integrierten DRAM-Schaltung fehlt üblicherweise
ein linker 24 oder rechter 26 benachbarter Abschnitt.
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Es wird darauf verwiesen, daß das DRAM-Array
der vorliegenden Erfindung nicht auf den Aufbau der Speicherzellen 10 in
dem DRAM-Array 20 eingeschränkt ist, wie dies in 2 dargestellt ist, und daß andere
Aufbauten des DRAM-Arrays möglich
sind. Zum Beispiel muß nicht
jede Kreuzung einer Bitleitung 16 und einer Wortleitung 18 mit
einer Speicherzelle 10 verbunden sein. Bei einem anderen bevorzugten
Aufbau ist auf einer ausgewählten
Bitleitung 16 jede abwechselnde Kreuzung mit einer Wortleitung 18 mit
einer Speicherzelle 10 verbunden.
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Ein Unterteilen des DRAM-Arrays 20 in
Speicherabschnitte 22 – 26
liefert kürzere
Bitleitungen und/oder Wortleitungen als dies der Fall wäre, wenn die
Leitungen über
das gesamte DRAM-Array 20 laufen
würden.
Wie dies für
Fachleute auf diesem Gebiet bekannt ist, können lange Leitungen große Widerstandswerte
aufweisen oder können
parasitäre Kapazitäten mit
benachbarten Leitungen aufweisen, die die Leistung des DRAM-Arrays 20 reduzieren.
Ein 64 Mb-DRAM-Array 20 kann z. B. sechzehn Abschnitte 22–26 umfassen,
wobei jeder derselben 4 Mb Speicher aufweist. Es wird jedoch darauf
verwiesen, daß die
exemplarischen Speichergrößen von
64 Mb und 4 Mb lediglich zu Darstellungszwecken sind, und daß die vorliegende
Erfindung nicht auf 64 Mb-DRAM-Arrays eingeschränkt ist, die 4 Mb-Abschnitte
aufweisen, und daß andere
Array- und Abschnittsgrößen möglich sind.
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Bei einer bevorzugten Anordnung von
Bitleitungen innerhalb des Abschnitts 22 verlassen abwechselnde
Bitleitungen den Abschnitt 22 in gegenüberliegenden Richtungen. Eine
Auswahl von Bitleitungen verläßt den Abschnitt 22 nach
rechts von dem Abschnitt 22. Diese Bitleitungen werden
durch Fachleute auf diesem Gebiet als „rechte Begleitungen" 28 („RBLs") bezeichnet. Eine
andere Auswahl von Bitleitungen verläßt den Abschnitt 22 nach
links von dem Abschnitt 22. Diese Bitleitungen werden „linke
Bitleitungen" 30 („LBLs") bezeichnet. Jede
RBL 28 ist mit einem Leseverstärker 32 verbunden,
der durch Fachleute auf diesem Gebiet als ein „rechter Leseverstärker" 32 bezeichnet wird.
Jede LBL 30 ist mit einem Leseverstärker 34 verbunden,
der durch Fachleute auf diesem Gebiet oft als ein „linker
Leseverstärker" 34 bezeichnet wird.
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Bei einem bevorzugten Ausführungsbeispiel des
DRAM-Arrays 20 verwenden benachbarte Speicherabschnitte 22–26 gemeinsame
Leseverstärker 32, 34 gemeinschaftlich.
Die RBLs 28 des Abschnitts 22 z. B. verwenden
die Leseverstärker 32 gemeinschaftlich
mit den LBLs 36 des rechter benachbarten Ab schnitts 26.
Außerdem
verwenden die LBLs 30 des Abschnitts 22 die Leseverstärker 34 gemeinschaftlich
mit den RBLs 38 des linken benachbarten Abschnitts 24.
Dies reduziert die Anzahl erforderlicher Leseverstärker 32, 34 für das DRAM-Array 20 um
einen Faktor von in etwa Zwei. Wenn das DRAM-Array 20 nicht
mehr als eine Wortleitung 40 zu einem Zeitpunkt abfeuert,
treffen die Leseverstärker 32, 34 auf
keine Zweideutigkeiten bezüglich
dessen, von welchem Abschnitt 22–26 dieselben lesen.
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Das DRAM-Array 20 umfaßt Wortleitungstreiber 42,
die das Potential auf den Gates der Transistoren 12 in
einer Zeile im wesentlichen auf VCCP zum
Lesen, Schreiben oder Auffrischen des Arrays 20 anheben.
Das DRAM-Array 20 umfaßt
außerdem Schreibtreiber
(nicht gezeigt) zum Erhöhen
oder Senken der Potentiale auf den Bitleitungen 36, die die
Potentiale der Kondensatoren 14 der Speicherzellen 10 entsprechend
logischen Werten Eins oder Null laden.
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Spannungsüberwachungssystem
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3 ist
ein Blockdiagramm, das ein bevorzugtes System 50 zum Überwachen
von Spannungspegeln interner Spannungsquellen 52 auf einer
integrierten Schaltung darstellt. Bei einem bevorzugten Ausführungsbeispiel
ist die integrierte Schaltung eine integrierte DRAM-Schaltung, die
die DRAM-Arrays 20 aus 2 aufweist.
Es wird jedoch darauf verwiesen, daß das Überwachungssystem der vorliegenden
Erfindung nicht auf integrierte DRAM-Schaltungen eingeschränkt ist,
und daß das Überwachungssystem
Spannungsquellen 52 im Inneren anderer integrierter Schaltungen,
wie z. B. Mikroprozessoren, Digitalsignalprozessoren und Analogsignalprozessoren, überwachen
kann.
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Es wird ebenso angemerkt, daß die integrierte
Schaltung nicht auf die Komponentenblöcke aus 3 eingeschränkt ist, und daß andere
Komponenten und Teilsysteme in der integrierten Schaltung enthalten
sein können.
Die integrierte Schaltung kann unter Verwendung von Herstellungstechniken
einer integrierten Schaltung hergestellt sein, die Fachleuten auf
diesem Gebiet bekannt sind, wie z. B. Silizium- oder Galliumarsenid-
(„GaAs"-) Herstellungstechniken.
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Bei einem bevorzugten Ausführungsbeispiel sind
die Spannungsquellen 52 interne Spannungsgeneratoren für die integrierte
DRAM-Schaltung. Die integrierte DRAM-Schaltung weist üblicherweise
eine Auswahl interner Spannungsgeneratoren 52 zum Beibehalten
verschiedener Teile der integrierten DRAM-Schaltung bei ausgewählten Spannungspegeln auf.
Die internen Spannungsgeneratoren 52 werden bei bestimmten
Spannungen gehalten, um eine optimale Leistung der integrierten
DRAM-Schaltung zu
erzeugen. Die Spannungsgeneratoren können gemäß verschiedenen Technologien
hergestellt sein. Die Spannungsgeneratoren, die bei einem DRAM-Entwurf
verwendet werden, umfassen Spannungsregler, wie z. B. Bandlückenspannungsreferenzen
und Linearspannungswandler und Spannungs-/Ladungspumpen.
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Ein interner Spannungsgenerator 52 behält z. B.
ein Potential VCC zum Versorgen des internen Schaltungsaufbaus
der DRAM-Arrays 20 mit
Leistung bei. Ein weiterer exemplarischer interner Spannungsgenerator 52 behält ein Potential
VCCP zum Erhöhen des Potentials auf den
Wortleitungen 18 zum Betreiben der Transistoren 12 in
den Speicherzellen 10 der DRAM-Arrays 20 bei.
Andere exemplarische interne Spannungsgeneratoren 52 umfassen:
einen Spannungsregler, der ein Potential VINT beibehält, das
eine geregelte Spannung im Inneren der integrierten Schaltung ist;
einen weiteren Spannungsregler, der ein Potential VBLH beibehält, das
eine geregelte Spannung ist, die ein hohes Potential auf einer Bitleitung 16 darstellt;
noch einen weiteren Spannungsregler, der ein Potential VBLEQ beibehält, das eine geregelte Spannung
zum Gleichrichten benachbarter Bitleitungen 16 vor einem
Erfassen von Ladungen auf den Speicherzellen 10 ist; und
noch einen weiteren Spannungsregler, der ein Potential VPL beibehält, das
das Potential auf der unteren Platte des Kondensators 14 jeder
Speicherzelle 10 ist.
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Exemplarische interne Spannungspumpen umfassen:
eine Spannungspumpe, die ein Potential VBB erzeugt,
was auch als Sperrspannungs- oder Vertikalleckunterdrückung bekannt
ist, die ein Lecken einer Ladung in das Substrat der integrierten
Schaltung minimiert; eine weitere Spannungspumpe, die ein Potential
VPP erzeugt, das eine Spannung ist, auf die
eine Wortleitung zum ordnungsgemäßen Überschreiben
an eine Speicherzelle 10 während einer Auffüllung getrieben
wird; und noch eine weitere Spannungspumpe, die ein Potential VN
WLL erzeugt, das
eine niedrige negative Spannung ist, auf die eine Wortleitung getrieben
wird, um einen Leckstrom eines Transistors 12 einer Speicherzelle 10 zu
reduzieren. Wie oben dargestellt wurde, kann eine typische integrierte
DRAM-Schaltung mehrere
Spannungsquellen 52 enthalten.
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Das Überwachungssystem 50 umfaßt eine Analogmultiplexschaltung 56,
die einstückig
auf dem integrierten Schaltungschip gebildet ist, einen Analog-Digital-Wandler 62,
der einstückig
auf dem integrierten Schaltungschip gebildet ist, und eine Schnittstellenschaltung 68,
die einstückig
auf dem integrierten Schaltungschip gebildet ist. Eingänge 54 in
die Analogmultiplexschaltung 56 kommunizieren mit jeweiligen
Spannungsquellen 52. Steuerungsleitungen 60 geben
einen Eingang 54 der Analogmultiplexschaltung 56 zu
einem Zeitpunkt frei, um selektiv die Spannungsquelle 52 zu überwachen,
die dem freigegebenen Eingang 54 zugeordnet ist. Ein Ausgang 58 der
Analogmultiplexschaltung 56 ist bei einem Potential, das
auf die Spannung an dem freigegebenen Eingang 54 bezogen
ist, d. h. den Spannungspegel der ausgewählten Spannungsquelle 52.
Der Ausgang 58 der Analogmultiplexschaltung 56 kommuniziert
mit dem Analog-Digital-Wandler 62, der dem Potential an
dem Ausgang 58 der Analogmultiplexschaltung 56 ein
Binärwort zuordnet.
Das Binärwort
stellt den Spannungspegel der Spannungsquelle 52 dar, die
in Kommunikation mit dem freigegebenen Eingang 54 der Analogmultiplexschaltung 56 steht.
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Einer oder mehrere Ausgänge 69 des
Analog-Digital-Wandlers 62 legen das Binärwort der Schnittstellenschaltung 68 vor.
Wie dies für
Fachleute auf diesem Gebiet bekannt ist, können einer oder die mehreren
Ausgänge 64 des
Analog-Digital-Wandlers 62 ein
paralleler Ausgang sein, der jedes Bit des Binärwortes auf einer separaten
elektrischen Leitung vorlegt. Die Schnittstellenschaltung 68 gibt
eine digitale Darstellung des Spannungspegels der ausgewählten Spannungsquelle 52 aus
der integrierten Schaltung an eine Testausrüstung (nicht gezeigt) aus.
Bei einem bevorzugten Ausführungsbeispiel
ist die Schnittstellenschaltung 68 eine Seriellschnittstellenschaltung,
die das Binärwort
aus dem Analog-Digital-Wandler 62 Bit für Bit ausgibt. Eine Serielldigitaldarstellung
des Spannungspegels kann verglichen mit der Anzahl von Anschlußstiften,
die benötigt
werden, um eine Paralleldigitaldarstellung des Spannungspegels auszugeben,
auf weniger Anschlußstiften
der integrierten Schaltung ausgegeben werden.
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4 ist
ein Diagramm, das ein bevorzugtes Ausführungsbeispiel der Analogmultiplexschaltung 56 aus 3 darstellt. Die Analogmultiplexschaltung 56 umfaßt Spannungsfolger 80 und
eine Verstärkerschaltung 90.
Bei einem bevorzugten Ausführungsbeispiel
sind die Spannungsfolger 80 und die Verstärkerschaltung 90 Komplementär-Metalloxid-Halbleiter-
(„CMOS"-) Operationsverstärker, die
Fachleuten auf dem Gebiet der DRAM-Technik bekannt sind.
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Die Eingänge in die Analogmultiplexschaltung 54 sind
durch Eingangswiderstände 82 mit
den Spannungsfolgern 80 verbunden. Die Eingänge der Spannungsfolger 80 sind
außerdem
mit Transistoren 84 verbunden. Wenn ein Transistor 84 gerade
nicht leitet, ist der Spannungspegel an dem Eingang in den entsprechenden
Spannungsfolger 80 im wesentlichen die Spannung an dem
Eingang der Analogmultiplexschaltung 56. Wenn der Transistor 84 gerade leitet,
senkt der Transistor 84 den Eingang des Spannungsfolgers 80 auf
im wesentlichen ein Massepotential, vorausgesetzt, der Wert des
Widerstandes 82 ist sehr viel größer als der Drain-Source-Widerstandswert
des leitenden Transistors 84. In dem letzteren Zustand,
d. h. wenn der Transistor 84 gerade leitet, ist der entsprechende
Widerstand 82 eine Last für die entsprechende Spannungsquelle 52,
der leitende Transistor 84 liefert einen Pfad zwischen
dem nichtinvertierten Eingang des Spannungsfolgers 80 und
Masse und das Potential an dem Ausgang des Spannungsfolgers 80 ist
in etwa Null.
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Die Gates der Transistoren 84 sind
mit den Steuerungsleitungen 60 verbunden. Wenn die Steuerungsleitungen,
die mit den Gates jedes Transistors 84 verbunden sind,
auf einem hohen Potential, wie z. B. VCC sind,
leiten die Transistoren 84 und senken den Eingang jedes
Spannungsfolgers 80 auf Masse. Wenn jedoch eine der Steuerungsleitungen 60 auf dem
Massepotential ist, ist der Eingang des Spannungsfolgers 80,
der der geerdeten Steuerungsleitung 60 entspricht, auf
im wesentlichen dem Spannungspegel der entsprechenden Spannungsquelle 52.
Auf diese Weise sind die Spannungspegel an den Ausgängen der
Spannungsfolger 80 alle im wesentlichen auf Massepotential,
mit Ausnahme des Ausgangs des Spannungsfolgers 80, der
der geerdeten Steuerungsleitung 60 zugeordnet ist, wobei
der letztere Ausgang im wesentlichen der Spannungspegel der entsprechenden
Spannungsquelle 52 ist.
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Bei einem bevorzugten Ausführungsbeispiel sind
die Steuerungsleitungen 60 mit einer Auswahlschaltung 72 verbunden,
wie in 3 gezeigt ist.
In Betrieb senkt die Auswahlschaltung 72 eine der Steuerungsleitungen 60 auf
ein Massepotential und behält
die anderen Steuerungsleitungen 60 bei dem hohen Potential
bei. Auf diese Weise steuert die Auswahlschaltung 72, welche
Spannungsquelle 54 durch die Analogmultiplexschaltung 56 überwacht
wird, indem der Eingang 54, der der geerdeten Steuerungsleitung 60 entspricht,
freigegeben wird. Bei einem bevorzugten Ausführungsbeispiel ist die Auswahlschaltung 72 einstückig auf
der integrierten Schaltung gebildet und erdet nacheinander jede
Steuerungsleitung 60. Die Auswahlschaltung 72 kann
z. 8. einen k-Bit-Binärzähler umfassen,
der von einer niedrigen Binärzahl,
wie z. B. Null, zu einer hohen Binärzahl, wie z. B. 2k,
zählt.
Die Auswahlschaltung 72 löst die k-Bit-Zahl durch Verfahren,
die Fachleuten auf diesem Gebiet bekannt sind in 2k oder
weniger einzelne Steuerungsleitungen 60. Die Auswahlschaltung 72 kann
durch die Steuerungsleitungen 60 ansprechend auf ein Taktsignal
von außerhalb
der integrierten Schaltung ein- und ausschalten oder alternativ
ansprechend auf ein internes Taktsignal während eines Testmodus für die integrierte
Schaltung.
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Zurückkehrend zu 4 empfängt die Verstärkerschaltung 90 den
Spannungspegel der ausgewählten
Spannungsquelle 52 von dem freigegebenen Spannungsfolger 80 durch
einen Widerstand 86 und eine Eingangsleitung 88,
die jedem Spannungsfolger 80 gemein ist. Die Verstärkerschaltung 90 umfaßt vorzugsweise
einen Rückkopplungswiderstand 92 zum
Einstellen der Verstärkung
der Verstärkerschaltung 90 in
Kombination mit den Eingangswiderständen 86. Die Verstärkung der
Verstärkerschaltung 90 beschränkt den
Ausgabebereich der Analogmultiplexschaltung 56, um mit
dem Eingangsbereich des Analog-Digital-Wandlers 62 übereinzustimmen
und eine getreue Darstellung der Spannungspegel der Spannungsquellen 52 bereitzustellen.
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Der Analog-Digital-Wandler 62 wandelt
den Spannungspegel der ausgewählten
Spannungsquelle 52 in ein Binärwort um. Bei einem bevorzugten Ausführungsbeispiel
umfaßt
das Binärwort
ein Vorzeichen-Bit, um das Vorliegen von Spannungspegeln 52 auf
der integrierten Schaltung unterzubringen, die einen Spannungspegel
unter dem Massepegel erzeugen. Wie dies Fachleuten auf diesem Gebiet
bekannt ist, sind einige interne DRAM-Spannungen negativ, um Wortleitungen 18 oder
Bit-Leitungen 16 wirksam
zu entladen.
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Bei einem weiteren bevorzugten Ausführungsbeispiel
umfaßt
die Schnittstellenschaltung 68 eine Pufferschaltung (nicht
gezeigt) und ein Schieberegister (nicht gezeigt) zum Darstellen
des Binärwortes
von dem Analog-Digital-Wandler 62 als eine Serie aufeinanderfolgender
Bits an dem Ausgang 70 zu dem Chip. Wie dies Fachleuten
auf diesem Gebiet bekannt ist, kann ein Seriellausgang 70 eine
oder mehrere elektrische Verbindungen aufweisen, jedoch weniger
elektrische Verbindungen verglichen mit einem Parallelausgang. Auf
diese Weise kann die integrierte Schaltung die digitale Darstellung
des Spannungspegels der ausgewählten
Spannungsquelle 52 auf so wenigen Anschlußstiften
der integrierten Schaltung, wie dies erforderlich ist, ausgeben.
Ein Verwenden von so wenigen Anschlußstiften, wie dies erforderlich
ist, erfordert üblicherweise
keine größere Standfläche des
Gehäuses
der integrierten Schaltung auf einer Schaltungsplatine, da zuvor
nicht verwendete Anschlußstifte
auf dem Gehäuse
für den Seriellausgang 70 verwendet
werden können.
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5 ist
ein Flußdiagramm,
das ein bevorzugtes Verfahren 100 zum Überwachen von Spannungspegeln
interner Spannungsquellen 52 in dem System 50 aus 3 darstellt. Das Verfahren 100 umfaßt ein Freigeben
eines Eingangs 54 der Analogmultiplexschaltung 56 auf
der integrierten Schaltung bei einem Schritt 102. Jeder Eingang 54 der
Analogmultiplexschaltung 56 kommuniziert mit einer jeweiligen
Spannungsquelle 52. Bei einem Schritt 104 mißt die integrierte
Schaltung eine Spannung an dem freigegebenen Eingang 54 der
Analogmultiplexschaltung 56. Die integrierte Schaltung
wandelt bei einem Schritt 106 die Spannung in eine digitale Darstellung der
Spannung um. Bei einem Schritt 108 gibt die integrierte Schaltung
die digitale Darstellung der Spannung aus. Die integrierte Schaltung
wiederholt 110 die Schritte 102 – 108 des Verfahrens 100 für jede interne
Spannungsquelle 52. Auf diese Weise kommuniziert der Spannungspegel
jeder internen Spannungsquelle 52 nacheinander seinen Spannungspegel
durch die Analogmultiplexschaltung 56 an den Analog-Digital-Wandler 62.
Jeder Spannungspegel wiederum wird in eine entsprechende digitale
Darstellung der Spannung umgewandelt und aus der integrierten Schaltung
durch die Schnittstellenschaltung 68 ausgegeben.
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Die vorangegangene detaillierte Beschreibung
ist lediglich darstellend für
mehrere physische Ausführungsbeispiele
der Erfindung. Physische Variationen der Erfindung, die nicht vollständig in
der Spezifizierung beschrieben sind, können innerhalb des Anwendungsbereichs
der Ansprüche
enthalten sein. Zusätzlich
können
die Schritte der Flußdiagramme
in anderen Sequenzen als den beschriebenen genommen werden oder
mehr oder weniger Elemente oder Komponenten können in den Blockdiagrammen
verwendet werden. Außerdem
können
Verbindungen zwischen Elementen, Komponenten oder Schritte dazwischenliegende
Elemente, Komponenten oder Schritte umfassen und sind nicht beabsichtigt,
um ausschließlich
direkte Verbindungen darzustellen. Folglich sollte eine engere Beschreibung
der Elemente in der Spezifizierung zur allgemeinen Orientierung
verwendet werden, anstatt breitere Beschreibungen der Elemente in
den folgenden Ansprüchen übermäßig einzuschränken.