DE10250834A1 - Speicherzelle, Speicherzellen-Anordnung, Strukturier-Anordnung und Verfahren zum Herstellen einer Speicherzelle - Google Patents

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Abstract

Die Erfindung betrifft eine Speicherzelle, eine Speicherzellen-Anordnung, eine Strukturier-Anordnung und ein Verfahren zum Herstellen einer Speicherzelle. Die Speicherzelle hat einen Vertikal-Schalt-Transistor und einen Speicher-Kondensator, wobei der Vertikal-Schalt-Transistor eine halbleitende Nanostruktur aufweist, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen ist.

Description

  • Die Erfindung betrifft eine Speicherzelle, eine Speicherzellen-Anordnung, eine Strukturier-Anordnung und ein Verfahren zum Herstellen einer Speicherzelle.
  • Aufgrund der schnellen Entwicklung in der Computertechnologie besteht das Bedürfnis, immer größere Datenmengen zu speichern. Für die Silizium-Mikrotechnologie bedeutet dies, dass eine fortschreitende Miniaturisierung unter Erhöhung der Integrationsdichte eines Halbleiterspeichers in einem Halbleiter-Substrat angestrebt wird.
  • Ein wichtiges Konzept in der Entwicklung von Halbleiterspeichern ist das Konzept der DRAM-Speicherzelle ("dynamic random access memory"). Ein DRAM-Speicher ist ein dynamischer Halbleiterspeicher, in dessen Speichermatrix sich pro Bit als Speicherzelle ein Kondensator befindet. Die binäre Informationsspeicherung erfolgt mittels Aufladens dieser Kapazität. Die Adressierung einer Speicherzelle erfolgt über einen Schalt-Transistor, über den die Kapazität mit einer Bit-Leitung gekoppelt ist. Um die Speicherzelle auszulesen oder zu programmieren, wird die Wort-Leitung auf ein ausreichend hohes elektrisches Potential gebracht, so dass der Schalt-Transistor leitend wird und die Speicherzelle mit der Bit-Leitung gekoppelt wird. Entsprechend der zu speichernden Speicher-Informationen (logischer Wert "0" oder "1") wird die Kapazität beim Programmieren geladen oder entladen. Beim Auslesen der Information wird aufgrund der gespeicherten Ladung auf der Bit-Leitung eine Spannungsänderung erzeugt, die detektierbar ist, und die ein charakteristisches Maß für die in der Speicherzelle gespeicherte Information ist.
  • Aufgrund der geringen Kapazität des Speichertransistors einer Speicherzelle und aufgrund von unvermeidlichen Verlustströmen ist eine periodische Auffrischung des Ladungsinhaltes des Kondensators erforderlich.
  • Eine DRAM-Speicherzelle wird üblicherweise als integrierter Halbleiter-Schaltkreis ausgebildet. Bei der Entwicklung einer DRAM-Speicheranordnung mit zunehmend geringen Dimensionen, d.h. mit zunehmend hohen Speicherdichten, tritt das Problem auf, dass die Ausdehnung jeder Komponente einer DRAM-Speicherzelle in jeder Dimension mindestens die Größe F aufweist, wobei F die in einer jeweiligen Technologiegeneration minimal erreichbare Strukturdimension ist. Zudem ist der Speicherkondensator schwer skalierbar. Dies beschränkt die Miniaturisierbarkeit von DRAM-Speicherzellen.
  • Ein weiteres wichtiges Konzept bei Halbleiterspeichern ist das sogenannte FRAM-Konzept ("ferroelectric random access memory").
  • Gemäß einer Realisierung ist eine FRAM-Speicherzelle ein MOS-Feldeffekttransistor, bei dem anstelle der Gate-isolierenden Schicht eine ferroelektrische Schicht vorgesehen ist. Das Festlegen einer Vorzugsrichtung der permanenten ferroelektrischen Dipolmomente in der ferroelektrischen Schicht, d.h. das Programmieren der FRAM-Speicherzelle, erfolgt mittels einer geeignet gewählten Gate-Spannung. In Abhängigkeit der Tatsache, welche Vorzugsrichtung der ferroelektrischen Dipole in der ferroelektrischen Schicht infolge einer zuvor erfolgten Programmierung mittels Anlegens einer geeigneten Gate-Spannung eingestellt worden ist, ist die elektrische Leitfähigkeit des an die ferroelektrische Schicht angrenzenden Kanal-Bereichs charakteristisch beeinflusst. Mit anderen Worten hängt die Stärke des elektrischen Stroms zwischen den beiden Source-/Drain-Bereichen, zwischen denen der Kanal-Bereich angeordnet ist, davon ab, in welchem Zustand die ferroelektrischen Dipole der ferroelektrischen Schicht infolge eines zuvor erfolgten Programmier-Ereignisses befindlich sind.
  • Gemäß einem alternativen Konzept für eine FRAM-Speicherzelle wird ein Aufbau wie bei der oben beschriebenen DRRM-Speicherzelle verwendet, mit dem Unterschied, dass zwischen den Kondensator-Elektroden anstelle eines Dielektrikums ein Ferroelektrikum (z. B. Bleizirkonat-Titanat, Pb(Zr1–xTix)O3, PZT) verwendet wird. Aus der Hysteresekurve eines Ferroelektrikums kann gefolgert werden, dass das Ferroelektrikum eine positive bzw. eine negative permanente Polarisation aufweist, je nachdem, ob beim Programmieren eine positive oder negative Feldstärke (bzw. Spannung) angelegt wird. Das Auslesen erfolgt mittels Anlegens einer positiven Spannung an die Bit-Leitung. Ist im Ferroelektrikum eine negative Polarisation enthalten, so erfolgt eine Umpolarisation, so dass ein Ladungspaket zur Bit-Leitung fließt. Bei positiver permanenter Polarisation ändert sich die Polarisation nur wenig, so dass fast keine Ladung zur Bit-Leitung fließt.
  • Auch beim Ausbilden einer FRAM-Speicherzelle stellt sich das oben bezugnehmend auf die DRAM-Speicherzelle beschriebene Problem, dass die minimal erreichbare Strukturdimension durch die im Rahmen einer jeweiligen Halbleitertechnologie-Generation minimal erreichbare, eindimensionale Strukturauflösung F beschränkt ist.
  • Ferner tritt bei einer herkömmlichen Halbleiter-Speicherzelle auf der Basis eines MOSFETs bei zunehmender Miniaturisierung das Problem auf, dass dadurch insbesondere die Länge des leitenden Kanals abnimmt, was störende Kurzkanaleffekte zur Folge hat. Herkömmliche Konzepte für eine integrierte Speicherzelle stoßen daher zunehmend auf prinzipielle physikalische Probleme.
  • Als eine mögliche Nachfolgetechnik der herkömmlichen Halbleiterelektronik werden Nanoröhren, insbesondere Kohlenstoffnanoröhren angesehen. Eine Übersicht über diese Technologie gibt beispielsweise [1].
  • Eine Kohlenstoffnanoröhre ist eine einwandige oder mehrwandige röhrenartige Kohlenstoffverbindung. Bei einer mehrwandigen Nanoröhre ist mindestens eine innere Nanoröhre von einer äußeren Nanoröhre koaxial umgeben. Einwandige Nanoröhren weisen typischerweise Durchmesser von ungefähr 1nm auf, die Länge einer Nanoröhre kann mehrere 100nm betragen. Die Enden einer Nanoröhre sind häufig mit jeweils einem halben Fulleren-Molekül abgeschlossen. Nanoröhren weisen häufig eine gute elektrische Leitfähigkeit auf, weshalb Nanoröhren geeignet für den Aufbau von Schaltkreisen mit Dimensionen im Nanometer-Bereich sind. Aufgrund der elektrischen Leitfähigkeit von Nanoröhren sowie aufgrund der Einstellbarkeit dieser Leitfähigkeit (beispielsweise mittels Anlegens eines externen elektrischen Feldes oder mittels Dotierens der Nanoröhre mit Bornitrid) eignen sich Nanoröhren für eine große Anzahl von Anwendungen, beispielsweise für die elektrische Kopplungstechnik in integrierten Schaltkreisen, für Bauelemente in der Mikroelektronik sowie als Elektronenemitter.
  • Neben Nanoröhren aus Kohlenstoff sind ferner Nanoröhren aus anderen Materialien, beispielsweise auf Wolframsulfid und anderen Chalkogeniden bekannt.
  • Neben Nanoröhren sind Nanostäbchen ("nanorods") als Nanostrukturen bekannt. Auch die Nanostäbchen weisen einen Durchmesser im Nanometer-Bereich auf und können mehrere Mikrometer lang sein. Typische Materialien für Nanostäbchen sind die Halbleiter Silizium, Germanium, Indiumphosphid und Galliumarsenid.
  • Sowohl Nanoröhren als auch Nanostäbchen lassen sich mittels katalytischer Prozesse aus der Gasphase abscheiden. Einen Überblick über die Technologie der Nanostrukturen gibt beispielsweise [2].
  • Aus [3], [4] ist bekannt, dass hochgeordnete, zweidimensionale Strukturen von Kohlenstoffnanoröhren in einer Aluminiumoxid-Schablone aufgewachsen werden können. Hierzu wird ein Substrat aus Aluminiumoxid mit einer zweidimensionalen Anordnung von hexagonalen Poren verwendet, welche Poren als Schablone für das Aufwachsen von Kohlenstoffnanoröhren dienen. Gemäß dem in [3], [4] beschriebenen Verfahren wird Kobalt als Katalysator zum Aufwachsen von Nanoröhren auf der Bodenschicht in den Poren abgeschieden. Mittels Einleitens von Azetylen werden nachfolgend Kohlenstoffnanoröhren in den Poren aufgewachsen, wobei sowohl Aluminium als auch Kobalt das Aufwachsen katalytisch unterstützt.
  • Aus [5] ist bekannt, in eine dicke Gate-Elektroden-Schicht ein Durchgangsloch einzubringen und in diesem ein vertikales Nanoelement aufzuwachsen. Dadurch wird ein vertikaler Feldeffekttransistor mit dem Nanoelement als Kanal-Bereich erhalten, wobei die elektrische Leitfähigkeit des Kanal-Bereichs mittels des das Nanoelement entlang annähernd seiner gesamten Längserstreckung umgebenden Gate-Elektroden-Bereichs steuerbar ist.
  • Der Erfindung liegt das Problem zugrunde, eine Speicherzelle mit einem Speicher-Kondensator zu schaffen, welche Speicherzelle miniaturisiert herstellbar ist, und bei welcher Speicherzelle Kurzkanaleffekte bei einem in der Speicherzelle enthaltenen Feldeffekttransistor vermieden sind.
  • Das Problem wird gelöst durch eine Speicherzelle, eine Speicherzellen-Anordnung, eine Strukturier-Anordnung und ein Verfahren zum Herstellen einer Speicherzelle mit den Merkmalen gemäß den unabhängigen Patentansprüchen.
  • Erfindungsgemäß ist eine Speicherzelle mit einem Vertikal-Schalt-Transistor und einem Speicher-Kondensator bereitgestellt, wobei der Vertikal-Schalt-Transistor eine halbleitende Nanostruktur aufweist, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen ist.
  • Ferner ist erfindungsgemäß eine Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen mit den oben genannten Merkmalen geschaffen.
  • Darüber hinaus ist ein Verfahren zum Herstellen einer Speicherzelle bereitgestellt, bei dem ein Vertikal-Schalt-Transistor und ein Speicher-Kondensator ausgebildet werden, wobei eine halbleitende Nanostruktur des Vertikal-Schalt-Transistors ausgebildet wird, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen wird.
  • Auch ist eine Strukturier-Anordnung geschaffen, mit einer sich im Wesentlichen orthogonal zu der Oberfläche eines Substrats erstreckenden Nanostruktur, die zumindest teilweise außerhalb des Substrats angeordnet ist, mit zu strukturierendem Material auf dem außerhalb des Substrats angeordneten Teil der Nanostruktur, mit einer Ätzmittel-Zuführeinrichtung, die derart eingerichtet ist, dass mit ihr Ätzmittel zum Ätzen von zu strukturierendem Material unter einem vorgebbaren Winkel zu der Nanostruktur auf die mit zu strukturierendem Material bedeckte Nanostruktur gerichtet werden kann derart, dass einzig solche Teilbereiche des zu strukturierenden Materials vor einem Entfernen infolge Ätzens geschützt sind, welche von der Nanostruktur bezüglich des Ätzmittels abgeschattet sind.
  • Anschaulich kann die erfindungsgemäße Speicherzelle als DRAM-Speicherzelle oder als FRAM-Speicherzelle verwendet werden.
  • Mittels des Vertikal-Schalt-Transistors kann eine Speicherzelle der Erfindung in einer Speicherzellen-Anordnung ausgewählt werden, so dass die in dem Speicher-Kondensator gespeicherte Information ausgelesen bzw. programmiert werden kann. Der Vertikal-Schalt-Transistor weist eine halbleitende Nanostruktur, beispielsweise eine Kohlenstoffnanoröhre, eine Kohlenstoff-Stickstoff-Nanoröhre, oder eine Kohlenstoff-Bor-Stickstoff-Nanoröhre auf. Mittels Verwendens einer Nanostruktur in dem Vertikal-Schalt-Transistor kann die erfindungsgemäße Speicherzelle miniaturisiert hergestellt werden. Beispielsweise weist eine vertikale Kohlenstoffnanoröhre, welche als Nanostruktur verwendet werden kann, im Querschnitt eine Dimension von einem oder wenigen Nanometern auf, so dass grundsätzlich eine Speicherzelle mit einem Platzbedarf in dieser Größenordnung erfindungsgemäß ausbildbar ist. Indem der Schalt-Transistor mit der halbleitenden Nanostruktur als Vertikal-Transistor ausgebildet ist, ist simultan eine Miniaturisierung unter Vermeidung von Kurzkanal-Effekten möglich. In der Ausgestaltung als Kohlenstoffnanoröhre kann die Nanostruktur in vertikaler Richtung eine Ausdehnung von Hunderten Nanometern oder gar einem um haben und daher kann der Kanal-Bereich als Teil der Nanostruktur ausreichend lang ausgebildet werden, so dass störende Kurzkanal-Effekte vermieden sind.
  • Vorzugsweise sind der Vertikal-Schalt-Transistor und der Speicher-Kondensator zumindest teilweise in und/oder zumindest teilweise auf einem Substrat ausgebildet.
  • Das Substrat ist vorzugsweise ein Halbleiter-Substrat und insbesondere ein Silizium-Substrat.
  • Die Nanostruktur kann sich im Wesentlichen orthogonal zu der Oberfläche des Substrats erstrecken. Vorzugsweise ist ein erster End-Abschnitt der Nanostruktur innerhalb des Substrats angeordnet und ist ein zweiter End-Abschnitt der Nanostruktur außerhalb des Substrats angeordnet.
  • Indem ein Teilbereich der Nanostruktur außerhalb des Substrats in vertikaler Richtung ausgebildet ist, kann dieser Teil als "Schablone" für das Ausbilden und insbesondere für das selektive Entfernen von Material auf der Nanostruktur und/oder auf dem Substrat dienen. Anschaulich kann beispielsweise ein Ätzmittel unter einem vorgegebenen Winkel auf die Nanostruktur und das Substrat gerichtet werden, wobei derjenige Bereich auf der Nanoröhre bzw. auf dem Substrat, der von der Nanoröhre bezüglich des Ätzmittels abgeschattet ist, vor einem Ätzen geschützt ist. Mit dieser erfindungsgemäßen Idee ist es möglich, vielfältige halbleitertechnologische Strukturen auszubilden.
  • Vorzugsweise ist der Vertikal-Schalt-Transistor ein Feldeffekttransistor. In diesem Falle kann der erste Abschnitt der Nanostruktur einen ersten Source-/Drain-Bereich, der zweite End-Abschnitt der Nanostruktur einen zweiten Source-/Drain-Bereich und ein zwischen den beiden End-Abschnitten angeordneter Zwischen-Bereich der Nanostruktur einen Kanal-Bereich des Vertikal-Schalt-Transistors bilden.
  • Ferner kann zwischen dem ersten End-Abschnitt der Nanostruktur und dem Substrat eine dielektrische Schicht ausgebildet sein, wobei der erste End-Abschnitt der Nanostruktur ein erstes elektrisch leitfähiges Kondensator-Element bildet, die dielektrische Schicht ein Kondensator-Dielektrikum bildet und das Substrat ein zweites elektrisch leitfähiges Kondensator-Element des Speicher-Kondensators bildet.
  • Gemäß dieser Konzeption erfüllt die Nanostruktur sowohl die Funktionalität als Komponente des Vertikal-Schalt-Transistors als auch die Funktionalität als erstes leitfähiges Kondensator-Element des Speicher-Kondensators. Das erste elektrisch leitfähige Kondensator-Element des als integriertes Bauelement ausgestalteten Speicher-Kondensators ist das Analogon zu einer Kondensatorplatte eines herkömmlichen Kondensators. Indem die Nanostruktur eine Doppelfunktion als Komponente des Vertikal-Schalt-Transistors und des Kondensator-Elements erfüllt, ist die elektrische Kontaktierung vereinfacht und ist ein separates Element eingespart, so dass die erfindungsgemäße Speicherzelle mit geringem Aufwand herstellbar ist.
  • Anstelle der dielektrischen Schicht kann eine Schicht aus einem ferroelektrischen Material vorgesehen sein. Gemäß dieser Ausgestaltung ist die erfindungsgemäße Speicherzelle als FRAM-Speicherzelle mit der oben beschriebenen Funktionalität verwendbar.
  • Zwischen zumindest einem Teil der dielektrischen Schicht und der Nanostruktur kann Katalysatormaterial zum Katalysieren des Ausbildens der Nanostruktur angeordnet sein.
  • Mittels des Katalysatormaterials ist das räumliche Aufwachsen der Nanostrukturen vorgebbar. Daher ist es mittels Bereitstellens einer geordneten Anordnung von nicht notwendigerweise zusammenhängenden Bereichen von Katalysatormaterial ermöglicht, ein geordnetes Aufwachsen der Nanostruktur zu ermöglichen. Es ist anzumerken, dass insbesondere für den Fall, dass die Nanostruktur als Kohlenstoffnanoröhre ausgebildet ist, als Katalysatormaterial Eisen, Kobalt oder Nickel eine gute Wahl ist.
  • Ferner kann zumindest ein Teil des Zwischen-Bereichs der Nanostruktur von einer elektrisch isolierenden Ringstruktur umgeben sein, welche die Gate-Isolationsschicht des Vertikal-Transistors bildet, und es kann zumindest ein Teil der elektrisch isolierenden Ringstruktur von einem ersten elektrisch leitfähigen Bereich umgeben sein, welche die Gate- Elektrode des Vertikal-Schalt-Transistors und die Wort-Leitung bildet.
  • Indem die halbleitende Nanostruktur in der Umgebung ihres Zwischen-Bereichs von einer elektrisch isolierenden Ringstruktur umgeben ist, ist eine Gate-isolierende Schicht bereitgestellt, welche von dem als Gate-Elektrode fungierendem ersten elektrisch leitfähigen Bereich umgeben ist. Mittels Anlegens einer geeigneten Spannung an den elektrisch leitfähigen Bereich kann in dem Zwischen-Bereich der Nanostruktur, fungierend als Kanal-Bereich, die Leitfähigkeit der Nanostruktur charakteristisch beeinflusst werden, so dass die Nanostruktur gemeinsam mit der elektrisch isolierenden Ringstruktur und dem ersten elektrisch leitfähigen Bereich die Funktionalität eines Feldeffekttransistors erfüllt. Mittels Verwendens einer ringförmigen Gate-Elektrode kann aufgrund eines elektrostatischen Spitzeneffekts die Amplitude eines mittels Anlegens einer elektrischen Spannung an die Gate-Elektrode generierten elektrischen Felds nahe der Nanostruktur besonders groß gemacht werden, so dass eine besonders exakte Steuerung der elektrischen Leitfähigkeit des Kanal-Bereichs ermöglicht ist.
  • Es ist anzumerken, dass die vertikal aufgewachsene Nanostruktur auch für das Ausbilden des ersten elektrisch leitfähigen Bereichs als Schattenmaske fungieren kann. Daher werden die genannten Komponenten mittels eines selbstjustierenden Verfahrens ausgebildet, wodurch ein wenig aufwändiges Ausbilden dieser Komponenten ermöglicht ist.
  • Vorzugsweise ist der zweite End-Abschnitt der Nanoröhre von einem zweiten elektrisch leitfähigen Bereich umgeben, welcher die Bit-Leitung bildet. Auch bei dem Ausbilden der Bit-Leitung fungiert die Nanostruktur als Schattenmaske, wie unten ausführlich beschrieben.
  • Die halbleitende Nanostruktur kann eine halbleitende Nanoröhre, ein Bündel von halbleitenden Nanoröhren oder ein halbleitendes Nanostäbchen aufweisen. Eine als Nanostäbchen ausgebildete halbleitende Nanostruktur kann Silizium Germanium, Indiumphosphid und/oder Galliumarsenid aufweisen. Ist die Nanostruktur als halbleitende Nanoröhre ausgebildet, kann dies eine halbleitende Kohlenstoffnanoröhre, eine halbleitende Kohlenstoff-Bor-Nanoröhre oder eine halbleitende Kohlenstoff-Stickstoff-Nanoröhre sein.
  • Die Speicherzelle kann ausschließlich aus dielektrischem Material, metallischem Material und dem Material der Nanostruktur gebildet sein. Das Substrat kann aus polykristallinem oder amorphem Material bestehen.
  • Mit anderen Worten kann die erfindungsgemäße Speicherzelle nur aus elektrisch leitfähigem Material, dielektrischem Material und Material der Nanostruktur (vorzugsweise eine Kohlenstoffnanoröhre) bestehen. In diesem Fall kann die Speicherzelle ohne kostenintensive halbleitertechnologische Verfahren hergestellt werden. Ein weiterer wichtiger Vorteil in diesem Zusammenhang ist, dass ein polykristallines oder amorphes Material, das heißt ein nicht-einkristallines Material als Substrat verwendet werden kann, um die Speicherzelle herzustellen. Somit ist bei der Herstellung der Speicherzelle ein teures, einkristallines Substrat (beispielsweise ein Silizium-Wafer) vermieden. Es kann erfindungsgemäß im Prinzip ein beliebiges Ausgangs-Substrat verwendet werden.
  • Die erfindungsgemäße Speicherzellen-Anordnung, die eine Mehrzahl von erfindungsgemäßen Speicherzellen aufweist, vorzugsweise in im Wesentlichen matrixförmiger Anordnung, ist eine Speicherzellen-Anordnung mit einer besonders hohen Integrationsdichte. Ausgestaltungen der Speicherzelle gelten auch für die Speicherzellen-Anordnung.
  • Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Speicherzelle beschrieben. Ausgestaltungen der Speicherzelle gelten auch für das Verfahren zum Herstellen der Speicherzelle.
  • Gemäß einer Weiterbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzelle werden der Vertikal-Schalt-Transistor und der Speicher-Kondensator zumindest teilweise in und/oder auf einem Substrat ausgebildet.
  • Die Nanostruktur kann im Wesentlichen orthogonal zu der Oberfläche des Substrats ausgebildet werden.
  • Ein erster End-Abschnitt der Nanostruktur kann innerhalb des Substrats ausgebildet werden, und ein zweiter End-Abschnitt der Nanostruktur kann außerhalb des Substrats ausgebildet werden.
  • Vorzugsweise kann der erste End-Abschnitt der Nanostruktur als erster Source-/Drain-Bereich, der zweite End-Abschnitt der Nanostruktur als zweiter Source-/Drain-Bereich und ein zwischen den beiden End-Abschnitten angeordneter Zwischen-Bereich der Nanostruktur als Kanal-Bereich des als Feldeffekttransistor ausgebildeten Vertikal-Schalt-Transistors ausgebildet werden.
  • Zwischen dem ersten End-Abschnitt der Nanostruktur und dem Substrat kann eine dielektrische Schicht ausgebildet werden, wobei der erste End-Abschnitt der Nanostruktur als ein erstes elektrisch leitfähiges Kondensator-Element, die dielektrische Schicht als Kondensator-Dielektrikum und das Substrat als ein zweites elektrisch leitfähiges Kondensator-Element des Speicher-Kondensators ausgebildet werden.
  • Bei dem Verfahren kann zwischen zumindest einem Teil der dielektrischen Schicht und der Nanostruktur Katalysatormaterial zum Katalysieren des Ausbildens der Nanostruktur ausgebildet werden.
  • Ferner kann zumindest ein Teil des Zwischen-Bereichs der Nanostruktur von einer elektrisch isolierenden Ringstruktur umgeben werden, welche die Gate-Isolations-Schicht des Vertikal-Transistors bildet, und es kann zumindest ein Teil der elektrisch isolierenden Ringstruktur von einem ersten elektrisch leitfähigen Bereich umgeben werden, welcher die Gate-Elektrode des Vertikal-Schalt-Transistors und die Wort-Leitung bildet.
  • Der zweite End-Abschnitt der Nanoröhre kann von einem zweiten elektrisch leitfähigen Bereich umgeben werden, welcher die Bit-Leitung bildet.
  • Insbesondere kann die Wort-Leitung und/oder die Bit-Leitung und/oder die Gate-Elektrode ausgebildet werden, indem ein freiliegender oder mit einer Schicht bedeckter Teil der Nanostruktur mit elektrisch leitfähigem Material bedeckt wird, und unter einem vorgebbaren Winkel bezüglich der Nanostruktur ein Ätzmittel zum Ätzen des elektrisch leitfähigen Materials auf die mit dem elektrisch leitfähigen Material bedeckte Nanostruktur gerichtet wird, derart, dass einzig solche Teilbereiche des elektrisch leitfähigen Materials vor einem Entfernen infolge Ätzens geschützt sind, welche Teilbereiche von der Nanostruktur bezüglich des Ätzmittels abgeschattet werden.
  • Das beschriebene erfindungsgemäße Verfahren weist insbesondere den Vorteil auf, dass die Anzahl der zum Ausbilden der Speicherzelle erforderlichen Lithographie-Schritte gegenüber dem Stand der Technik verringert ist. Dies beruht unter anderem darauf, dass die vertikal orientierte Nanostruktur als Schattenmaske bei einem gerichteten Ätzen diverser Schichten verwendet werden kann, insbesondere beim Ausbilden von Wort- und Bit-Leitungen bzw. beim Ausbilden der elektrisch isolierenden Ringstruktur als Gate-isolierende Schicht.
  • Auf die beschriebene Weise kann eine DRAM-Speicherzelle erhalten werden, welche auf einem Substrat einen Flächenbedarf von nur 4F2 hat, wobei F die bei einer Technologiegeneration erreichbare minimale Strukturdimension ist. Dadurch ist gegenüber dem Stand der Technik die Integrationsdichte erhöht. Ferner ist es möglich, aufgrund der vertikalen Anordnung der erfindungsgemäßen Speicherzelle mehrere Schichten von Speicherzellen stapelweise aufeinander anzuordnen, und so eine dreidimensionale Integration von Speicherzellen zu erhalten, wodurch die Integrationsdichte weiter erhöht ist. Es ist insbesondere anzumerken, dass das erfindungsgemäße Konzept auch zum Ausbilden einer FRAM-Speicherzelle verwendet werden kann. Hierzu ist die dielektrische Schicht des Kondensator-Dielektrikums aus einem ferroelektrischem Material auszubilden.
  • Das beschriebene DRAM-/FRRM-Konzept der Erfindung weist die Vorteile auf, dass ein selbstjustierendes stapelweises Ausbilden des Vertikal-Schalt-Transistors auf dem Speicher-Kondensator ermöglicht ist, dass die Speicherzelle auf einem Substrat ausgebildet werden kann, das nicht notwendigerweise kristallines Silizium ist, dass die Speicherzellen-Anordnung der Erfindung in drei Dimensionen aufeinander gestapelt werden kann, dass der für eine Speicherzelle erforderliche Flächenbedarf auf der Oberfläche eines Substrats auf 4F2 verringert ist, dass eine Herstellung der erfindungsgemäßen Speicherzelle mit einem einzigen lithographischen Verfahrensschritt möglich ist (siehe Beschreibung unten), dass eine Transistor-Architektur mit einem ringförmigen Gateisolierenden Bereich ermöglicht ist, wobei alle Gate-Elektroden automatisch gekoppelt werden und so eine selbstjustierende Wort-Leitung bilden.
  • Eine Grundidee der Erfindung ist, dass das Aufwachsen der Nanostruktur in einem geätzten Graben, der für das Aufwachsen als Schablone dient, unter Verwendung des CVD-Verfahrens ("chemical vapour deposition") möglich ist, wobei mittels gezielten Aufbringens von Katalysatormaterial eine Keimstelle für das Aufwachsen von Nanoröhren räumlich definiert werden kann. Ein weiterer Aspekt der Erfindung ist darin zu sehen, dass eine Nanostruktur als elektrisch leitfähiges Element eines integrierten Kondensators verwendet wird. Ein anderer Aspekt beruht auf der Verwendung eines vertikalen Transistors mit einer Nanostruktur. Ein weiterer Aspekt ist das Aufwachsen einer Nanostruktur mit einem hohem Aspektverhältnis und die Verwendung derselben als Schattenmaske (anschaulich als Hilfsstruktur) zum Ausbilden des ringartigen Transistor-Gates (Gate-isolierende Schicht und Gate-Elektrode), und zum Ausbilden von Wort- und Bit-Leitungen. Ferner ist ein Aspekt der Erfindung darin zu sehen, dass eine vertikal ausgerichtete Nanostruktur für das selbstjustierte, stapelartige Ausbilden von integrierten Komponenten, beispielsweise eines Speicher-Kondensators und eines Vertikal-Schalt-Transistors in einer DRAM oder FRAM-Speicherzelle verwendet werden kann.
  • Ausführungsbeispiele sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • 1A bis 1M Querschnittsansichten von Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Speicherzelle gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • 1N eine Querschnittansicht, aufgenommen entlang einer Schnittlinie A-A aus 1M, einer Schichtenfolge zu einem weiteren Zeitpunkt während des Verfahrens zum Herstellen einer Speicherzelle gemäß dem ersten Ausführungsbeispiel der Erfindung,
  • 1O eine Querschnittsansicht, aufgenommen entlang der Schnittlinie A-A aus 1M, einer Speicherzelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
  • 2A eine Querschnittsansicht einer Schichtenfolge gemäß einer alternativen Ausgestaltung des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzelle,
  • 2B eine Querschnittsansicht einer Strukturier-Anordnung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
  • 2C eine Querschnittsansicht einer Schichtenfolge, aufgenommen entlang einer Schnittlinie B-B aus 2B zum Erklären der Funktionalität der in 2B dargestellten Strukturier-Anordnung,
  • 3A bis 3F Querschnittsansichten von Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen einer Speicherzelle gemäß einem zweiten Ausführungsbeispiel der Erfindung,
  • 4 eine Querschnittsansicht einer Speicherzelle gemäß einem anderen Ausführungsbeispiel der Erfindung.
  • Im Weiteren wird bezugnehmend auf 1A bis 1O ein Verfahren zum Herstellen einer Speicherzelle gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
  • Um die in 1A gezeigte Schichtenfolge 100 zu erhalten, wird auf einem dotierten Silizium-Substrat 101 eine Siliziumnitrid-Hartmaske 102 abgeschieden, und es wird auf der Siliziumnitrid-Hartmaske 102 eine Photoresist-Schicht 103 abgeschieden und unter Verwendung eines Lithographie- und eines Ätz-Verfahrens strukturiert, so dass auf der Oberfläche der Schichtenfolge 100 ein Strukturierungsfenster 104 ausgebildet wird. Alternativ zu dem beschriebenen Ausführungsbeispiel könnte zwischen dem dotierten Silizium-Substrat 101 und der Siliziumnitrid-Hartmaske 102 eine zusätzliche Siliziumdioxid-Schicht (nicht gezeigt in den Figuren) abgeschieden werden, beispielsweise um die Oberseite eines später auszubildenden Kondensators und den später auszubildenden Transistor zu separieren. Das dotierte Silizium-Substrat 101 ist wahlweise aus kristallinem oder polykristallinem Silizium-Material hergestellt.
  • Um die in 1B gezeigte Schichtenfolge 106 zu erhalten, wird der in dem Strukturierungsfenster 104 freiliegende Teil der Siliziumnitrid-Hartmaske 102 unter Verwendung eines anisotropen Ätz-Verfahrens entfernt. Wie in 1A, 1B gezeigt, weist das Strukturierungsfenster 104 eine laterale Breite F auf, wobei F die bei einer jeweiligen Technologiegeneration erreichbare minimale Strukturdimension darstellt.
  • Um die in 1C gezeigte Schichtenfolge 108 zu erhalten, werden Strukturierungsfenster-Verengungsbereiche 109 in das Strukturierungsfenster 104 eingebracht. Dadurch wird die laterale Breite der freiliegenden Oberfläche des dotierten Silizium-Substrats 101 auf die Breite d verringert, welche derart gewählt wird, dass der freiliegende Oberflächenbereich des dotierten Silizium-Substrats 101 eine geeignete Fläche aufweist, um darin eine Nanostruktur einzubringen. Mit anderen Worten ist das Erfordernis des Strukturierungsfenster-Verengungsbereichs 109 nur dann gegeben, wenn bei einer verfügbaren Lithographie-Auflösung der Wert F wesentlich größer ist als eine geeignete laterale Breite eines Grabens, in den in einem späteren Verfahrensschritt eine Nanostruktur einzubringen ist.
  • Typische Nanostruktur-Durchmesser (beispielsweise für Kohlenstoffnanoröhren) liegen im Bereich von ungefähr 1nm bis 10nm. Daher sollte eine wesentlich größere minimal erreichbare Strukturierungsbreite F unter Verwendung der Strukturierungsfenster-Verengungsbereiche 109 auf einen kleineren Wert herunterskaliert werden, um in einem weitern Verfahrensschritt einen geeignet dimensionierten Graben zu erhalten. Typischerweise ist die Dimension d in der Größenordnung von einigen 10nm.
  • Um die in 1D gezeigte Schichtenfolge 110 zu erhalten, wird unter Verwendung eines geeigneten Ätz-Verfahrens ein Graben 111 in das dotierte Silizium-Substrat 101 geätzt. Die laterale Ausdehnung des Grabens ist mittels der Strukturierungsfenster-Verengungsbereiche 109 bzw. mittels des Strukturierungsfensters 104 definiert. In einem weiteren optionalen Verfahrensschritt kann die Dotierstoffkonzentration in dem dotierten Silizium-Substrat 101 beispielsweise unter Verwendung eines Ionenimplantations-Verfahrens oder eines Diffusions-Verfahrens mittels Einbringens weiterer Dotieratome in das (vor-)dotierte Silizium-Substrat 101 weiter erhöht werden, um die Kapazität eines in nachfolgenden Verfahrensschritten auszubildenden Kondensators zu erhöhen.
  • Um die in 1E gezeigte Schichtenfolge 113 zu erhalten, werden unter Verwendung eines geeigneten Ätz-Verfahrens die Siliziumnitrid-Hartmaske 102 und die Strukturierungsfenster-Verengungsbereiche 109 (die gemäß dem beschriebenen Ausführungsbeispiel auch aus Siliziumnitrid-Material hergestellt sind) entfernt. Ferner wird eine dielektrische Schicht 114 als Kondensator-Dielektrikum unter Verwendung eines CVD-Verfahrens ("chemical vapour deposition") oder unter Verwendung eines ALD-Verfahrens ("atomic layer deposition") konform auf der Oberfläche der Schichtenfolge abgeschieden. In einem Szenario, in dem die hergestellte Speicherzelle als FRAM-Speicherzelle verwendet werden soll, wird anstelle einer dielektrischen Schicht 114 eine ferroelektrische Schicht abgeschieden. Vorzugsweise wird die Dicke der dielektrischen Schicht 114 auf ungefähr 10nm eingestellt, so dass die laterale Breite des Grabens 111 nach dem Ausbilden der dielektrischen Schicht 114 eine Ausdehnung 1 von ungefähr 10nm aufweist. Ferner ist anzumerken, dass die Tiefe t des Grabens 111 derart eingestellt wird, dass die Kapazität des im Weiteren auszubildenden DRAM-Speicher-Kondensators einen Wert von ungefähr 20fF nicht unterschreitet. Anschaulich ist die Abhängigkeit der Kapazität des Speicher-Kondensators von der Tiefe t darauf zurückzuführen, dass die zu der Kondensatorplatten-Fläche proportionale Kapazität umso größer ist, je länger der Bereich der dielektrischen Schicht zwischen dem dotierten Silizium-Substrat 101 und einer später in den Graben 111 einzubringenden Nanostruktur ist, das heißt, je größer t ist. Typischerweise wird für t ein Wert im Bereich von 1μm gewählt. Ferner ist anzumerken, dass der Graben 111 nach dem Ausbilden der dielektrischen Schicht 114 mit dotiertem Poly-Silizium teilweise aufgefüllt werden kann, um eine besonders hohe Kapazität des Speicher-Kondensators zu erreichen.
  • Um die in 1F gezeigte Schichtenfolge 116 zu erhalten, wird Eisen-Material 117 als Katalysatormaterial zum Katalysieren des Ausbildens von Kohlenstoffnanoröhren auf einen Teil der dielektrischen Schicht 114 ausgebildet.
  • Um die in 1G gezeigte Schichtenfolge 119 zu erhalten, wird zunächst unter Verwendung eines winkel-selektiven Ätz-Verfahrens Eisenmaterial 117 von der Oberfläche der Schichtenfolge 116 mit Ausnahme desjenigen Bereichs entfernt, der in dem Graben 111 enthalten ist. Dann wird eine Kohlenstoffnanoröhre 120 orthogonal zu der Oberfläche des dotierten Silizium-Substrats 101 aufgewachsen, derart, dass ein erster End-Abschnitt 120a innerhalb des dotierten Silizium-Substrats 101 und dass ein zweiter End-Abschnitt 120b der Kohlenstoffnanoröhre 120 außerhalb des dotierten Silizium-Substrats 101 angeordnet ist. Das Aufwachsen der Kohlenstoffnanoröhre 120 erfolgt unter Verwendung eines CVD-Verfahrens mittels Einleitens von Azetylen oder Methan in die Verfahrenskammer. Alternativ können als Kohlenstoffnanoröhren 120 auch Nanoröhren aus Kohlenstoff und Stickstoff bzw. aus Kohlenstoff, Stickstoff und Bor verwendet werden. Auch können dotierte Nanoröhren verwendet werden, oder es können Nanoröhren in einem zusätzlichen Verfahrensschritt dotiert werden. Mittels Einstellens der Verfahrens-Parameter ist ein Steuern der Länge der Kohlenstoffnanoröhre 120 ermöglicht. Insbesondere ist es ermöglicht, bei dem Ausbilden einer Mehrzahl von Kohlenstoffnanoröhren in unterschiedlichen Oberflächenbereichen einer Schichtenfolge, die Aufwachslänge der Nanoröhren einheitlich zu gestalten. Ferner ist anzumerken, dass das Aufwachsen der Kohlenstoffnanoröhre 120 selektiv auf dem Eisen-Material 117 erfolgt, wobei der Graben 111 als Schablone bzw. als Führung zum Aufwachsen dient. Dadurch ist sichergestellt, dass vertikale Kohlenstoffnanoröhren 120 ausgebildet werden. Mittels Einstellens der Länge der Kohlenstoffnanoröhre 120 in gemäß 1G vertikaler Richtung kann das Aspektverhältnis eingestellt werden. Alternativ kann die Länge der Kohlenstoffnanoröhre 120 gesteuert werden, indem auf der Schichtenfolge 119 mit der bereits ausgebildeten Kohlenstoffnanoröhre eine Siliziumdioxid-Schicht, deren Dicke der gewünschten Dicke des Kohlenstoffnanoröhren-Bereichs außerhalb des Substrats 101 entspricht, aufgebracht wird und unter Verwendung eines CMP-Verfahrens ("chemical mechanical polishing") planarisiert wird, und indem mittels eines nachfolgenden selektiven Ätz-Verfahrens die Siliziumdioxid-Schicht entfernt wird. Ferner ist dieser Verfahrenszeitpunkt geeignet, die Kohlenstoffnanoröhre optional zu dotieren, um die Transistor- und/oder die Kondensator-Eigenschaften einzustellen.
  • Um die in 1H gezeigte Schichtenfolge 122 zu erhalten, wird ein Zwischen-Bereich 120c der Kohlenstoffnanoröhre 120 sowie ein zweiter End-Abschnitt 120b der Kohlenstoffnanoröhre 120 sowie der auf der Oberfläche der Schichtenfolge 119 angeordnete Teilbereich der dielektrischen Schicht 114 mit einer ersten Siliziumdioxid-Schicht 123 bedeckt, welche erste Siliziumdioxid-Schicht 123 später die Gate-isolierende Schicht des auszubildenden Vertikal-Schalt-Transistors bildet. Dieses Abscheiden erfolgt unter Verwendung eines CVD-Verfahrens oder eines ALD-Verfahrens. Die Dicke s der konform abgeschiedenen ersten Siliziumdioxid-Schicht 123 beträgt ungefähr 5nm. Ferner wird eine elektrisch leitfähige erste Titannitrid-Schicht 124 konform auf der Oberfläche der Schichtenfolge unter Verwendung eines ALD-Verfahrens in einer Dicke u zwischen ungefähr 10nm und 30nm abgeschieden. Alternativ kann anstelle von Titannitrid auch Wolfram als Material für diese Schicht verwendet werden, welches unter Verwendung eines ALD- oder eines CVD-Verfahrens abgeschieden werden kann. Auch können PVD-Metalle verwendet werden, sofern sie konform abgeschieden werden können. Die erste Titannitrid-Schicht 124 wird in weiteren Verfahrensschritten derart prozessiert, dass dadurch eine Wort-Leitung für eine DRAM-Speicherzelle gebildet wird.
  • Um die in 1I gezeigte Schichtenfolge 126 zu erhalten, wird die erste Titannitrid-Schicht 124 von der Oberfläche der Schichtenfolge 122 teilweise entfernt, wobei derjenige Teilbereich der ersten Titannitrid-Schicht 124, der in diesem Verfahrensschritt entfernt wird, dadurch festgelegt wird, dass ein Ätzmittel zum selektiven Ätzen von Titannitrid-Material unter einem solchen Winkel auf die Schichtenfolge 122 gerichtet wird, dass nur ein gewünschter Teilbereich der ersten Titannitrid-Schicht 124 von dem Ätzmittel erfasst wird, wohingegen ein anderer Teilbereich der ersten Titannitrid-Schicht 124 vor einem Ätzen geschützt ist, da die Kohlenstoffnanoröhre 120 (bzw. weitere, in 1I nicht gezeigte vertikale Kohlenstoffnanoröhren auf angrenzenden Oberflächen-Bereichen des Substrats 101) Oberflächen-Bereiche des Substrats 101 gegenüber dem Ätzmittel abschatten.
  • Derjenige Bereich der Oberfläche der Schichtenfolge, welcher von dem Ätzmittel erfasst wird, ist in 1I mit der Bezugsziffer 127 gekennzeichnet. Ferner ist die Richtung, unter der das Ätzmittel zum selektivem Ionen-Ätzen der ersten Titannitrid-Schicht 124 auf die Schichtenfolge 122 gerichtet wird, in 1I als Pfeil 128 eingezeichnet. Infolge des beschriebenen Verfahrensschritts wird die spätere Wort-Leitung bzw. die spätere Gate-Elektrode des Vertikal-Schalt-Transistors ausgebildet, indem der mit der Siliziumdioxid-Schicht 123 bedeckte Teil der Kohlenstoffnanoröhre 120 mit der ersten Titannitrid-Schicht 124 bedeckt wird und unter einem vorgebbaren Winkel bezüglich der Kohlenstoffnanoröhre 120 ein Ätzmittel zum Ätzen der ersten Titannitrid-Schicht 124 auf die mit der ersten Titannitrid-Schicht 124 bedeckte Kohlenstoffnanoröhre 120 gerichtet wird, derart, dass einzig solche Teilbereiche der ersten Titannitrid-Schicht 124 vor einem Entfernen infolge Ätzens geschützt sind, welche Teilbereiche von der Kohlenstoffnanoröhre 120 bezüglich des Ätzmittels abgeschattet werden. Es ist anzumerken, dass dieser Verfahrensschritt unter Verwendung der erfindungsgemäßen Strukturier-Anordnung erfolgen kann, die unten bezugnehmend auf 2B, 2C beschrieben wird. Anschaulich dient die Kohlenstoffnanoröhre 120, die mit der Siliziumdioxid-Schicht 123 und der ersten Titannitrid-Schicht 124 bedeckt ist, als Schattenmaske zum Ausbilden der Wort-Leitungen. Aufgrund der räumlichen Ausdehnung der konform abgeschiedenen ersten Titannitrid-Schicht 124 auf der Kohlenstoffnanoröhre 120 ist sichergestellt, dass die Wort-Leitung eine größere räumliche Ausdehnung aufweist als die Kohlenstoffnanoröhre 120 und die dielektrische Siliziumdioxid-Schicht 123, wobei alle Gate-Elektroden von Speicherzellen auf einem Substrat mittels der Wort-Leitung miteinander gekoppelt werden. Ferner ist eine ringartige Struktur als Gate-Elektrode um die Kohlenstoffnanoröhre 120 herum ausbildbar.
  • Um die in 1J gezeigte Schichtenfolge 130 zu erhalten, wird eine zweite Siliziumdioxid-Schicht 131 unter Verwendung eines Sputter-Verfahrens auf die Schichtenfolge 126 gerichtet aufgebracht. Alternativ kann die zweite Siliziumdioxid-Schicht 131 unter Verwendung des Spin-on-glass Verfahrens aufgebracht werden.
  • Um die in 1K gezeigte Schichtenfolge 133 zu erhalten, wird die zweite Siliziumdioxid-Schicht 131 unter Verwendung eines konformen Ätz-Verfahrens teilweise entfernt bzw. zurückgeätzt. Dies hat zur Folge, dass die Dicke der zweiten Siliziumdioxid-Schicht 131 in 1K geringer ist als in 1J, und dass nach dem Verfahrens-Schritt die Seitenwände der Vertikal-Anordnung aus Kohlenstoffnanoröhre 120, erster Siliziumdioxid-Schicht 123 und erster Titannitrid-Schicht 124 von einer Bedeckung mit der zweiten Siliziumdioxid-Schicht 131 frei sind.
  • Um die in 1L gezeigte Schichtenfolge 135 zu erhalten, wird unter Verwendung eines selektiven Ätz-Verfahrens die erste Titannitrid-Schicht 124 und die erste Siliziumdioxid-Schicht 123 derart zurückgeätzt, dass der zweite End-Abschnitt 120b der Kohlenstoffnanoröhre 120 freigelegt wird. Bei diesem Verfahrensschritt wird auch ein Teil-Bereich der zweiten Siliziumdioxid-Schicht 131 entfernt.
  • Um die in 1M gezeigte Schichtenfolge 137 zu erhalten, wird unter Verwendung eines Sputter-Verfahrens eine dritte Siliziumdioxid-Schicht 138 als Intermetall-Dielektrikum, auf der Schichtenfolge 135 gerichtet abgeschieden und teilweise selektiv zurückgeätzt, um die Kohlenstoffnanoröhre 120 zu säubern. Ferner wird eine zweite Titannitrid-Schicht 139 konform auf der Oberfläche der so erhaltenen Schichtenfolge abgeschieden, wobei aus der zweiten Titannitrid-Schicht 139 in einem späteren Verfahrensschritt eine Bit-Leitung ausgebildet wird.
  • Die weiteren Verfahrensschritte zum Ausbilden der erfindungsgemäßen Speicherzelle werden bezugnehmend auf 1N, 1O beschrieben. Die dort gezeigten Querschnittsansichten der Schichtenfolge sind entlang der in 1M gezeigten Schnittlinie A-A aufgenommen.
  • Um die in 1N gezeigte Schichtenfolge 141 zu erhalten, wird ähnlich wie bei dem Verfahrensschritt beim Übergang von 1H zu 1I ein gerichtetes, winkel-selektives Ätz-Verfahren unter Verwendung eines Ätzmittels zum Ätzen der zweiten Titannitrid-Schicht 139 verwendet. Dazu wird Ätzmittel unter der in 1N gezeigten Richtung 143 seitlich unter einem vorgebbaren Winkel zu der Kohlenstoffnanoröhre 120 auf die Schichtenfolge 137 gerichtet, wobei infolge der Funktionalität der Kohlenstoffnanoröhre 120 als Schattenmaske der von Ätzmittel erfasste Bereich 142 derartig ist, dass nur ein Teilbereich der zweiten Titannitrid-Schicht 139 von der Oberfläche der Schichtenfolge 137 entfernt wird. Dadurch werden zusammenhängende Bit-Leitungen ausgebildet. Anschaulich ist dieser Verfahrensschritt ähnlich wie der bei dem Übergang von 1H zu 1I durchgeführte Verfahrensschritt, bei dem die Wort-Leitungen ausgebildet worden sind, allerdings ist die Strukturier-Anordnung zum Ausführen dieses Verfahrensschrittes bezüglich der Schichtenfolge anders orientiert.
  • Um die in 1O gezeigte Speicherzelle 145 zu erhalten, wird eine vierte Siliziumdioxid-Schicht 146 als Deckschicht auf die Schichtenfolge 141 aufgebracht, beispielsweise unter Verwendung eines CVD-Verfahrens.
  • Im Weiteren wird die Funktionalität der in 1O gezeigten Speicherzelle 145 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
  • Die Speicherzelle 145 weist einen Vertikal-Schalt-Transistor und einen Speicher-Kondensator auf, wobei der Vertikal- Schalt-Transistor die halbleitende Kohlenstoffnanoröhre 120 aufweist, die auf einem Teil des Speicher-Kondensators aufgewachsen ist. Der Vertikal-Schalt-Transistor und der Speicher-Kondensator sind teilweise in und teilweise auf dem dotierten Silizium-Substrat 101 angeordnet. Der erste End-Abschnitt 120a der Kohlenstoffnanoröhre 120 ist innerhalb des dotierten Silizium-Substrats 101 angeordnet, und der zweite End-Abschnitt 120b der Kohlenstoffnanoröhre 120 ist außerhalb des Substrats 101 angeordnet. Der Vertikal-Schalt-Transistor ist als Feldeffekttransistor ausgebildet, wobei der erste Source-/Drain-Bereich des als Feldeffekttransistor ausgebildeten Vertikal-Transistors der erste End-Abschnitt 120a der Kohlenstoffnanoröhre 120 ist, wobei der zweite End-Abschnitt 120b der Kohlenstoffnanoröhre den zweiten Source-/Drain-Bereich des Vertikal-Schalt-Transistors bildet, und wobei der zwischen den beiden End-Abschnitten 120a, 120b angeordnete Zwischen-Bereich 120c der Kohlenstoffnanoröhre 120 den Kanal-Bereich des Vertikal-Schalt-Transistors bildet. Der Zwischen-Bereich 120c der Kohlenstoffnanoröhre 120 ist von einer elektrisch isolierenden Ringstruktur, gebildet von der ersten Siliziumdioxid-Schicht 123, umgeben, welche die Gate-isolierende Schicht des Vertikal-Schalt-Transistors bildet. Derjenige Bereich der ersten Siliziumdioxid-Schicht 123, welcher die elektrisch isolierende Ringstruktur bildet, ist von der ersten Titannitrid-Schicht 124 umgeben, welche die Gate-Elektrode des Vertikal-Schalt-Transistors und die Wort-Leitung bildet. Der zweite End-Abschnitt 120b der Kohlenstoffnanoröhre 120 ist von der elektrisch leitfähigen zweiten Titannitrid-Schicht 139 teilweise umgeben, welche die Bit-Leitung der Speicherzelle bildet. Der Speicher-Kondensator der Speicherzelle 145 ist gebildet von zwei elektrisch leitfähigen Kondensator-Elementen (welche bei dem integrierten Stapelkondensator das Analogon zu den Kondensatorplatten eines herkömmlichen Kondensators darstellen) und von einer dielektrischen Schicht als Kondensator-Dielektrikum zwischen den beiden elektrisch leitfähigen Kondensator-Elementen. Der erste End-Abschnitt 120a der Kohlenstoffnanoröhre 120 bildet das erste elektrisch leitfähige Kondensator-Element, das dotierte Silizium-Substrat 101 bildet das zweite elektrisch leitfähige Kondensator-Element und derjenige Teilbereich der dielektrischen Schicht 114, mittels welchem der erste End-Abschnitt 120a der Kohlenstoffnanoröhre 120 von dem dotiertem Silizium-Substrat 101 getrennt ist, bildet das Kondensator-Dielektrikum.
  • Mittels Anlegens einer geeigneten Spannung an die als Wort-Leitung fungierende erste Titannitrid-Schicht 124 wird infolge des Feldeffekts die Leitfähigkeit der Kohlenstoffnanoröhre 120 insbesondere in dem Zwischen-Bereich 120c charakteristisch beeinflusst, so dass mittels Anlegens einer geeigneten Spannung an die erste Titannitrid-Schicht 124 die in 1O gezeigte Speicherzelle 145 einer Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen ausgewählt werden kann. Infolge der ringartigen Struktur von Gate-Elektrode und Gate-isolierender Schicht ist erfindungsgemäß eine besonders gute Ansteuerbarkeit ermöglicht. Um die Speicherzelle 145 zu programmieren, wird in einem leitenden Zustand des Vertikal-Schalt-Transistors über die als Bit-Leitung ausgebildete zweite Titannitrid-Schicht 139 elektrische Ladung in den Stapelkondensator einprogrammiert.
  • Das Vorliegen von elektrischer Ladung in dem Speicher-Kondensator kann als Zustand mit einem logischen Wert "1" interpretiert werden, wohingegen ein Zustand, in dem in dem Speicher-Kondensators keine elektrische Ladung gespeichert ist, als logischer Wert "0" interpretiert werden kann. Soll die in der Speicherzelle 145 gespeicherte Information ausgelesen werden, wird mittels Anlegens einer geeigneten Spannung an die Wort-Leitung 124 der Vertikal-Schalt-Transistor in einen leitenden Zustand gebracht, so dass möglicherweise in dem Speicher-Kondensator gespeicherte Ladungsträger auf die Bit-Leitung 139 fließen, wo ein entsprechendes elektrisches Signal detektiert werden kann. Dieses Signal ist charakteristisch für die in dem Speicher-Kondensator gespeicherte Information.
  • Im Weiteren wird bezugnehmend auf 2A eine alternative Ausgestaltung des erfindungsgemäßen Verfahrens zum Herstellen einer Speicherzelle beschrieben.
  • Ausgehend von der Schichtenfolge 106 aus 1B (bzw. alternativ ausgehend von der Schichtenfolge 108 aus 1C) kann, wie in 2A gezeigt, der Speicher-Kondensator ausgebildet werden, indem in das dotierte Silizium-Substrat 101 der Schichtenfolge 106 zunächst ein Graben geätzt wird, indem dieser Graben mittels thermischen Oxidierens des dotierten Silizium-Substrats 101 oder mittels Abscheidens von Siliziumdioxid-Material an den Wänden des Grabens mit einem Siliziumdioxid-Dielektrikum 201 ausgekleidet wird, und indem der resultierende Graben mit dotiertem polykristallinem Silizium-Material 202 gefüllt wird. Dadurch wird die in 2A gezeigte Schichtenfolge 200 erhalten. Gemäß diesem Szenario wird der Speicher-Kondensator der erfindungsgemäßen Speicherzelle von dem dotierten Silizium-Substrat 101 und dem dotierten Poly-Silizium-Material 202 als erstes und zweites elektrisch leitfähiges Kondensator-Element sowie von dem Siliziumdioxid-Dielektrikum 201 als Kondensator-Dielektrikum gebildet. In diesem Falle erfüllt eine im Weiteren aufzubringende Kohlenstoffnanoröhre nur die Funktionalität des Schalt-Transistors der Speicherzelle. Die weiteren Verfahrensschritte zum Ausbilden der Speicherzelle erfolgen ausgehend von der Schichtenfolge 200 analog wie in 1C bis 1O beschrieben.
  • Im Weiteren wird bezugnehmend auf 2B, 2C ein bevorzugtes Ausführungsbeispiel der erfindungsgemäßen Strukturier-Anordnung beschrieben.
  • Die Strukturier-Anordnung 210 weist sich im Wesentlichen orthogonal zu der Oberfläche eines Substrats 211 erstreckende erste und zweite Kohlenstoffnanoröhren 212, 213 auf, die teilweise außerhalb des Substrats 211 angeordnet sind. Ferner weist die Strukturier-Anordnung zu strukturierendes Material 214 auf dem außerhalb des Substrats 211 angeordneten Teil der Kohlenstoffnanoröhren 212, 213 auf. Ferner kann die Strukturier-Anordnung 210 weitere Schichten 215, 216, 217 aufweisen, von denen die erste und zweite Kohlenstoffnanoröhre 212, 213 teilweise umgeben sein können. Darüber hinaus weist die Strukturier-Anordnung 210 eine Ätzmittel-Zuführeinrichtung 218 auf, die derart eingerichtet ist, dass mit ihr Ätzmittel zum Ätzen von zu strukturierendem Material 214 unter einem vorgebbaren Winkel α zu der Kohlenstoffnanoröhre 212 bzw. 213 auf die mit zu strukturierendem Material 214 bedeckten Kohlenstoffnanoröhren 21, 213 gerichtet werden kann, derart, dass einzig solche Teilbereiche des zu strukturierenden Materials 214 vor einem Entfernen infolge Ätzens geschützt sind, welche von den Kohlenstoffnanoröhren 212, 213 bezüglich des Ätzmittels abgeschattet sind.
  • Anschaulich dienen die Kohlenstoffnanoröhren 212, 213 als Maske, mittels welcher Maske festgelegt wird, welche Bereiche von dem zu strukturierendem Material 214 entfernt werden. Aufgrund der in 2B gezeigten geometrischen Verhältnisse ist der von Ätzmittel erfasste Bereich 219 mittels Vorgebens der Ätzmittelrichtung 220 und mittels Anordnens der Kohlenstoffnanoröhren 212, 213 determiniert. Mittels Einstellens des Abstands benachbarter Kohlenstoffnanoröhren 212, 213 voneinander, mittels Einstellens der Höhe desjenigen Bereichs der Kohlenstoffnanoröhren 212, 213, der aus dem Substrat 211 hervorsteht, und mittels Wählens von Anordnung und Einstrahlwinkel der Ätzmittel-Zuführeinrichtung 218 ist auswählbar, welche Bereiche von zu strukturierendem Material 214 entfernt werden sollen. Gemäß dem in 2B gezeigtem Szenario werden lediglich Bereiche von zu strukturierendem Material 214 auf den gemäß 2B oberen und rechten Rand-Bereiche der Kohlenstoffnanoröhren 212, 213 entfernt. Ferner ist anzumerken, dass infolge der Selektivität des Ätz-Verfahrens (d.h. des Ätz-Mittels) insbesondere die dritte weitere Schicht, welche die Kohlenstoffnanoröhren 212, 213 teilweise bedeckt, vor einem Entfernen infolge Ätzens geschützt ist.
  • Im Weiteren wird bezugnehmend auf 2C eine Querschnittsansicht 230 der in 2B gezeigten Strukturier-Anordnung 210, aufgenommen entlang der in 2B gezeigten Schnittlinie B-B, beschrieben. Dabei ist darauf hinzuweisen, dass in 2B lediglich zwei Kohlenstoffnanoröhren 212, 213 gezeigt sind, wohingegen die in 2C zusätzlich gezeigten Kohlenstoffnanoröhren 231, 232 in 2B verdeckt sind. Auch die dritte Kohlenstoffnanoröhre 231 und die vierte Kohlenstoffnanoröhre 232 sind von einer weiteren Schicht 233 umgeben. Wie aus 2C ersichtlich, ist das zu strukturierende Material 214 auf der Oberfläche des Substrats 211 infolge des gerichteten, winkelabhängigen Ätzens zu parallel verlaufenden Bahnen strukturiert, welche beispielsweise als eine Bit- oder Wort-Leitung verwendet werden können.
  • Im Weiteren wird bezugnehmend auf 3A bis 3F ein Verfahren zum Herstellen einer Speicherzelle gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
  • Um die in 3A gezeigte Schichtenfolge 300 zu erhalten, werden in einem Aluminiumoxid-Substrat 301 mit darin eingebrachten Poren 302 gemäß dem in [3], [4] beschriebenen Verfahren Kohlenstoffnanoröhren 303 aufgewachsen. Vorzugsweise bilden die Poren 302 im Aluminiumoxid-Substrat 301 eine quadratische Anordnung.
  • Um die in 3B gezeigte Schichtenfolge 310 zu erhalten, wird ein gemäß 3B unterer Bereich des Aluminiumoxid-Substrats 301 unter Verwendung eines geeigneten Ätz-Verfahrens entfernt, so dass ein erster End-Abschnitt 303a der Kohlenstoffnanoröhren 303 freigelegt wird.
  • Um die in 3C gezeigte Schichtenfolge 320 zu erhalten, wird unter Verwendung des CVD- oder des ALD-Verfahrens eine dielektrische Schicht 321 auf der gemäß 3C unteren Hauptoberfläche des Aluminiumoxid-Substrats 301 sowie auf demjenigen Teilbereich der Kohlenstoffnanoröhren 303 abgeschieden, die außerhalb des Aluminiumoxid-Substrats 301 freiliegen.
  • Um die in 3D gezeigte Schichtenfolge 330 zu erhalten, wird auf der gemäß 3C unteren Oberfläche der Schichtenfolge 320 eine Poly-Silizium-Schicht 331 abgeschieden, wodurch eines der beiden elektrisch leitfähigen Elemente des späteren Speicher-Kondensators ausgebildet wird. Alternativ zu Poly-Silizium-Material kann für die Schicht 331 auch ein Metall oder ein Metallnitrid (beispielsweise Titannitrid) verwendet werden.
  • Um die in 3E gezeigte Schichtenfolge 340 zu erhalten, wird die Schichtenfolge 340 auf einem Substrat 341, beispielsweise mittels Waferbondens, befestigt.
  • Um die in 3F gezeigte Schichtenfolge 350 zu erhalten, wird unter Verwendung eines geeigneten Ätz-Verfahrens der verbleibende Bereich des Aluminiumoxid-Substrats 301 von der Oberfläche der Schichtenfolge 340 entfernt. Dadurch wird eine Schichtenfolge 350 erhalten, die der Schichtenfolge 119 aus 1G ähnelt. Die weitere Prozessierung zum Ausbilden einer erfindungsgemäßen Speicherzelle ausgehend von 3F kann mit Verfahrensschritten erfolgen, wie sie ausgehend von 1G bis zu 1O beschrieben sind.
  • Im Weiteren wird bezugnehmend auf 4 eine Speicherzelle 400 gemäß einem anderen Ausführungsbeispiel der Erfindung beschrieben.
  • Die Speicherzelle 400 weist ein polykristallines Silizium-Substrat 401 auf, auf dem eine erste Siliziumdioxid-Schicht 402 ausgebildet ist. Auf der ersten Siliziumdioxid-Schicht 402 ist eine dünne erste Titannitrid-Schicht 403 aufgebracht. Auf der ersten Titannitrid-Schicht 403 ist eine zweite Siliziumdioxid-Schicht 404 aufgebracht. Die Schichten 402 bis 404 sowie ein Oberflächenbereich des Silizium-Substrats 401 werden einem geeigneten Ätz-Verfahren unterzogen, so dass ein Durchgangsloch durch die Schichten 404 bis 402 geätzt wird, welches Durchgangsloch sich bis in einen Oberflächenbereich des Silizium-Substrats 401 hineinerstreckt. Eine elektrisch isolierende dritte Siliziumdioxid-Schicht 405 ist entlang der Innenwand des Lochs ausgebildet. In dem Loch ist eine Kohlenstoffnanoröhre 406 aufgewachsen. Auf der so erhaltenen Schichtenfolge ist eine zweite Titannitrid-Schicht 407 aufgebracht.
  • Bei der Speicherzelle 400 bilden ein Bereich des Silizium-Substrats 401 als erstes elektrisch leitfähiges Kondensatorelement, ein Bereich der dritten Siliziumdioxid-Schicht 405 als Kondensatordielektrikum und ein Bereich der Kohlenstoffnanoröhre 406 als zweites elektrisch leitfähiges Kondensatorelement einen Speicher-Kondensator.
  • Ferner ist ein Schalt-Feldeffekttransistor gebildet aus einem Mittenbereich der Kohlenstoffnanoröhre 406 als Kanal-Bereich, einem gemäß 4 unteren Abschnitt der Kohlenstoffnanoröhre 406 als erstem Source-/Drain-Bereich, einem Grenzabschnitt zwischen der Kohlenstoffnanoröhre 406 und der zweiten Titannitrid-Schicht 407 als zweitem Source-/Drain-Bereich und der ersten Titannitrid-Schicht 403 als ringartiger Gate-Elektrode. Mittels eines elektrischen Spitzeneffekts ist die elektrische Leitfähigkeit der Kohlenstoffnanoröhre 406 in einem Umgebungsbereich der dünnen und die Kohlenstoffnanoröhre ringartig umgebenden ersten Titannitrid-Schicht 403 besonders exakt steuerbar.
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    • [5] DE 100 36 897 C1
    • 100
    Schichtenfolge
    101
    dotiertes Silizium-Substrat
    102
    Siliziumnitrid-Hartmaske
    103
    Photoresist-Schicht
    104
    Strukturierungsfenster
    106
    Schichtenfolge
    108
    Schichtenfolge
    109
    Strukturierungsfenster-Verengungsbereiche
    110
    Schichtenfolge
    111
    Graben
    113
    Schichtenfolge
    114
    dielektrische Schicht
    116
    Schichtenfolge
    117
    Eisen-Material
    119
    Schichtenfolge
    120
    Kohlenstoffnanoröhre
    120a
    erster End-Abschnitt
    120b
    zweiter End-Abschnitt
    120c
    Zwischen-Abschnitt
    122
    Schichtenfolge
    123
    erste Siliziumdioxid-Schicht
    124
    erste Titannitrid-Schicht
    126
    Schichtenfolge
    127
    von Ätzmittel erfasster Bereich
    128
    Ätzmittelrichtung
    130
    Schichtenfolge
    131
    zweite Siliziumdioxid-Schicht
    133
    Schichtenfolge
    135
    Schichtenfolge
    137
    Schichtenfolge
    138
    dritte Siliziumdioxid-Schicht
    139
    zweite Titannitrid-Schicht
    141
    Schichtenfolge
    142
    von Ätzmittel erfasster Bereich
    143
    Ätzmittelrichtung
    145
    Speicherzelle
    146
    vierte Siliziumdioxid-Schicht
    200
    Schichtenfolge
    201
    Siliziumdioxid-Dielektrikum
    202
    dotiertes Poly-Silizium-Material
    210
    Strukturier-Anordnung
    211
    Substrat
    212
    erste Kohlenstoffnanoröhre
    213
    zweite Kohlenstoffnanoröhre
    214
    zu strukturierendes Material
    215
    erste zusätzliche Schicht
    216
    zweite zusätzliche Schicht
    217
    dritte zusätzliche Schicht
    218
    Ätzmittel-Zuführeinrichtung
    219
    von Ätzmittel erfasster Bereich
    220
    Ätzmittelrichtung
    230
    Querschnittsansicht
    231
    dritte Kohlenstoffnanoröhre
    232
    vierte Kohlenstoffnanoröhre
    233
    vierte zusätzliche Schicht
    300
    Schichtenfolge
    301
    Aluminiumoxid-Substrat
    302
    Poren
    303
    Kohlenstoffnanoröhren
    303a
    erster End-Abschnitt
    310
    Schichtenfolge
    320
    Schichtenfolge
    321
    dielektrische Schicht
    330
    Schichtenfolge
    331
    Poly-Silizium-Schicht
    340
    Schichtenfolge
    341
    Substrat
    350
    Schichtenfolge
    400
    Speicherzelle
    401
    Silizium-Substrat
    402
    erste Siliziumdioxid-Schicht
    403
    erste Titannitrid-Schicht
    404
    zweite Siliziumdioxid-Schicht
    405
    dritte Siliziumdioxid-Schicht
    406
    Kohlenstoffnanoröhre
    407
    zweite Titannitrid-Schicht

Claims (29)

  1. Speicherzelle – mit einem Vertikal-Schalt-Transistor und einem Speicher-Kondensator; – wobei der Vertikal-Schalt-Transistor eine halbleitende Nanostruktur aufweist, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen ist.
  2. Speicherzelle nach Anspruch 1, bei welcher der Vertikal-Schalt-Transistor und der Speicher-Kondensator zumindest teilweise in und/oder zumindest teilweise auf einem Substrat ausgebildet sind.
  3. Speicherzelle nach Anspruch 2, bei welcher sich die Nanostruktur im Wesentlichen orthogonal zu der Oberfläche des Substrats erstreckt.
  4. Speicherzelle nach Anspruch 3, bei der ein erster End-Abschnitt der Nanostruktur innerhalb des Substrats und bei der ein zweiter End-Abschnitt der Nanostruktur außerhalb des Substrats angeordnet ist.
  5. Speicherzelle nach einem der Ansprüche 1 bis 4, bei welcher der Vertikal-Schalt-Transistor ein Feldeffekttransistor ist.
  6. Speicherzelle nach Anspruch 5, bei welcher – der erste End-Abschnitt der Nanostruktur einen ersten Source-/Drain-Bereich – der zweite End-Abschnitt der Nanostruktur einen zweiten Source-/Drain-Bereich – ein zwischen den beiden End-Abschnitten angeordneter Zwischen-Bereich der Nanostruktur einen Kanal-Bereich des Vertikal-Schalt-Transistors bildet.
  7. Speicherzelle nach einem der Ansprüche 4 bis 6, bei welcher zwischen dem ersten End-Abschnitt der Nanostruktur und dem Substrat eine dielektrische Schicht ausgebildet ist, wobei – der erste End-Abschnitt der Nanostruktur ein erstes elektrisch leitfähiges Kondensator-Element – die dielektrische Schicht ein Kondensator-Dielektrikum – das Substrat ein zweites elektrisch leitfähiges Kondensator-Element des Speicher-Kondensators bilden.
  8. Speicherzelle nach Anspruch 7, bei der anstelle der dielektrischen Schicht eine ferroelektrische Schicht ausgebildet ist.
  9. Speicherzelle nach Anspruch 7 oder 8, bei der zwischen zumindest einem Teil der dielektrischen Schicht und der Nanostruktur Katalysatormaterial zum Katalysieren des Ausbildens der Nanostruktur angeordnet ist.
  10. Speicherzelle nach einem der Ansprüche 6 bis 9, bei der – zumindest ein Teil des Zwischen-Bereichs der Nanostruktur von einer elektrisch isolierenden Ringstruktur umgeben ist, welche die Gate-Isolationsschicht des Vertikal-Schalt-Transistors bildet; – zumindest ein Teil der elektrisch isolierenden Ringstruktur von einem ersten elektrisch leitfähigen Bereich umgeben ist, welcher die Gate-Elektrode des Vertikal-Schalt-Transistors und die Wort-Leitung bildet.
  11. Speicherzelle nach einem der Ansprüche 4 bis 10, bei welcher der zweite End-Abschnitt der Nanostruktur von einem zweiten elektrisch leitfähigen Bereich umgeben ist, welcher die Bit-Leitung bildet.
  12. Speicherzelle nach einem der Ansprüche 1 bis 11, bei der die halbleitende Nanostruktur – eine halbleitende Nanoröhre – ein Bündel von halbleitenden Nanoröhren oder – ein halbleitendes Nanostäbchen aufweist.
  13. Speicherzelle nach Anspruch 12, bei der das Nanostäbchen – Silizium – Germanium – Indiumphosphid und/oder – Galliumarsenid aufweist.
  14. Speicherzelle nach Anspruch 13, bei der die halbleitende Nanoröhre – eine halbleitende Kohlenstoffnanoröhre – eine halbleitende Kohlenstoff-Bor-Nanoröhre oder – eine halbleitende Kohlenstoff-Stickstoff-Nanoröhre ist.
  15. Speicherzelle nach Anspruch 12 oder 14, bei der die Nanostruktur eine Kohlenstoffnanoröhre ist und bei der das Katalysatormaterial – Eisen – Kobalt und/oder – Nickel aufweist.
  16. Speicherzelle nach einem der Ansprüche 1 bis 15, die ausschließlich aus dielektrischem Material, metallischem Material und dem Material der Nanostruktur gebildet ist.
  17. Speicherzelle nach einem der Ansprüche 2 bis 16, bei dem das Substrat aus polykristallinem oder amorphem Material oder aus kristallinem Material besteht.
  18. Speicherzellen-Anordnung mit einer Mehrzahl von Speicherzellen nach einem der Ansprüche 1 bis 17.
  19. Verfahren zum Herstellen einer Speicherzelle, bei dem – ein Vertikal-Schalt-Transistor und ein Speicher-Kondensator ausgebildet werden; – wobei eine halbleitende Nanostruktur des Vertikal-Schalt-Transistors ausgebildet wird, die auf zumindest einem Teil des Speicher-Kondensators aufgewachsen wird.
  20. Verfahren nach Anspruch 19, bei dem der Vertikal-Schalt-Transistor und der Speicher-Kondensator zumindest teilweise in und/oder zumindest teilweise auf einem Substrat ausgebildet werden.
  21. Verfahren nach Anspruch 20, bei dem die Nanostruktur im Wesentlichen orthogonal zu der Oberfläche des Substrats ausgebildet wird.
  22. Verfahren nach Anspruch 20, bei der ein erster End-Abschnitt der Nanostruktur innerhalb des Substrats und bei der ein zweiter End-Abschnitt der Nanostruktur außerhalb des Substrats ausgebildet wird.
  23. Verfahren nach Anspruch 22, bei dem – der erste End-Abschnitt der Nanostruktur als erster Source-/Drain-Bereich – der zweite End-Abschnitt der Nanostruktur als zweiter Source-/Drain-Bereich – ein zwischen den beiden End-Abschnitten angeordneter Zwischen-Bereich der Nanostruktur als Kanal-Bereich des als Feldeffekttransistor ausgebildeten Vertikal-Schalt-Transistors ausgebildet werden.
  24. Verfahren nach Anspruch 22 oder 23, bei dem zwischen dem ersten End-Abschnitt der Nanostruktur und dem Substrat eine dielektrische Schicht ausgebildet wird, wobei – der erste End-Abschnitt der Nanostruktur als ein erstes elektrisch leitfähiges Kondensator-Element – die dielektrische Schicht als Kondensator-Dielektrikum – das Substrat als ein zweites elektrisch leitfähiges Kondensator-Element des Speicher-Kondensators ausgebildet wird.
  25. Verfahren nach Anspruch 24, bei dem zwischen zumindest einem Teil der dielektrischen Schicht und der Nanostruktur Katalysatormaterial zum Katalysieren des Ausbildens der Nanostruktur ausgebildet wird.
  26. Verfahren nach einem der Ansprüche 23 bis 25, bei dem – zumindest ein Teil des Zwischen-Bereichs der Nanostruktur von einer elektrisch isolierenden Ringstruktur umgeben wird, welche die Gate-Isolationsschicht des Vertikal-Schalt-Transistors bildet; – zumindest ein Teil der elektrisch isolierenden Ringstruktur von einem ersten elektrisch leitfähigen Bereich umgeben wird, welcher die Gate-Elektrode des Vertikal-Schalt-Transistors und die Wort-Leitung bildet.
  27. Verfahren nach einem der Ansprüche 23 bis 26, bei welcher der zweite End-Abschnitt der Nanostruktur von einem zweiten elektrisch leitfähigen Bereich umgeben wird, welcher die Bit-Leitung bildet.
  28. Verfahren nach Anspruch 26 oder 27, bei dem die Wort-Leitung und/oder die Bit-Leitung und/oder die Gate-Elektrode ausgebildet werden, indem – ein freiliegender oder mit einer Schicht bedeckter Teil der Nanostruktur mit elektrisch leitfähigem Material bedeckt wird; und – unter einem vorgebbaren Winkel bezüglich der Nanostruktur ein Ätzmittel zum Ätzen des elektrisch leitfähigen Materials auf die mit dem elektrisch leitfähigen Material bedeckte Nanostruktur gerichtet wird, derart, dass einzig solche Teilbereiche des elektrisch leitfähigen Materials vor einem Entfernen infolge Ätzens geschützt sind, welche Teilbereiche von der Nanostruktur bezüglich des Ätzmittels abgeschattet werden.
  29. Strukturier-Anordnung – mit einer sich im Wesentlichen orthogonal zu der Oberfläche eines Substrats erstreckenden Nanostruktur, die zumindest teilweise außerhalb des Substrats angeordnet ist; – mit zu strukturierendem Material auf dem außerhalb des Substrats angeordneten Teil der Nanostruktur; – mit einer Ätzmittel-Zuführeinrichtung, die derart eingerichtet ist, dass mit ihr Ätzmittel zum Ätzen von zu strukturierendem Material unter einem vorgebbaren Winkel zu der Nanostruktur auf die mit zu strukturierendem Material bedeckte Nanostruktur gerichtet werden kann derart, dass einzig solche Teilbereiche des zu strukturierenden Materials vor einem Entfernen infolge Ätzens geschützt sind, welche von der Nanostruktur bezüglich des Ätzmittels abgeschattet sind.
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