DE10241389A1

DE10241389A1 - Ein Verfahren und eine Vorrichtung um zu ermöglichen, daß "Extests" in wechselstromgekoppelten Systemen ausgeführt werden können

Info

Publication number: DE10241389A1
Application number: DE10241389A
Authority: DE
Inventors: Charles E Moore
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2001-11-01
Filing date: 2002-09-06
Publication date: 2003-05-22
Also published as: SG107102A1; US20030083841A1; JP2003194882A; US6662134B2

Abstract

Ein Verfahren und eine Vorrichtung sind vorgesehen, um zu ermöglichen, daß ein JTAG-Typ-Extest in einem wechselstromgekoppelten System ausgeführt werden kann, um ein oder mehrere wechselstromgekoppelte Verbindungen auf einer gedruckten Schaltungsplatine zu testen. Die Gleichstromwiederherstellungslogik empfängt ein wechselstromgekoppeltes Signal, das ein Extest-Testmuster-Ausgangssignal von einer JTAG-konformen sendenden integrierten Schaltung entspricht, und konvertiert das wechselstromgekoppelte Signal in ein Gleichstromsignal, das zur Verwendung durch die JTAG-Logik einer JTAG-konformen empfangenden IC geeignet ist.

Description

Die vorliegende Erfindung bezieht sich allgemein auf gedruckte Schaltungsplatinen (PCB; PCB = printed circuit board) und spezieller auf ein Verfahren und eine Vorrichtung, die ermöglichen, daß Verbindungen zwischen JTAGkonformen (JTAG = joint test access group = gemeinsame Testzugriffsgruppe) Geräten, die auf einer PCB installiert sind, in einem EXTEXT getestet werden können, ungeachtet dessen, ob die Verbindungen, die getestet werden, wechselstromgekoppelt sind oder nicht.

Traditionell sind zum Testen von PCB-Verbindungen Nagelbett-Tests verwendet worden. Solche Tests erforderten, daß zumindest eine Testsonde pro Chippin einer integrierten Schaltung in die PCB eingebaut ist, um zugreifbare Verbindungspunkte zum Testen bereitzustellen. Jeder Verbindungspunkt wurde zwecks Kontinuität zu allen anderen erwarteten Verbindungspunkten auf der PCB getestet. Dies ermöglichte, daß Defekte in den Verbindungen erfaßt, isoliert und repariert werden konnten.

Mit der Verbesserung der Oberflächenanbringungstechnologie (SMT = surface mount technology) hat sich jedoch auch die Packungsdichte von Komponenten auf PCBs verbessert, und die Anordnung von Nagelbettestanordnungen auf PCBs tendiert dazu, die Vorteile der Verbesserung der Packungsdichte aufzuheben. In einem Versuch, zu ermöglichen, daß das Testen in einer Weise ausgeführt werden kann, das die Packungsverbesserungen nicht mindert, entwickelte eine Vereinigung, das als die Joint Test Access Group (JTAG) bekannt ist, eine PCB-Testmethode, die aus dem aktuellen 1149.1-Standard des Institute of Electrical and Electronics Engineers (IEEE) entstand.

Anstatt die Nagelbettanordnungen auf der PCB anzuordnen, definiert dieser Standard eine Boundary-Scan-Architecture (bzw. Grenz-Abtast-Architektur), die einen Einbau einer Standard-Hardware in die Chips der integrierten Schaltung erfordert, damit IC-Chips, die auf einer PCB installiert sind, und die Verbindungen zwischen den Ausgangspins und den erwarteten Eingangspins der IC-Chips einfach mit einer Software getestet werden können. Dies hob den Bedarf an Nagelbettanordnungen auf und erleichterte somit die Verbesserungen bei der Oberflächenanordnungstechnologie und Packungsdichte.

IC-Chips, die die Grenz-Abtast-Architektur umfassen, bezeichnet man typischerweise als "JTAG-konform". Eine Vielfalt von Tests kann auf JTAG-konformen IC-Chips ausgeführt werden, indem spezifische Anweisungen an die Standard-JTAG- Hardware gesendet werden, die in den IC-Chip eingebaut ist, und durch Auswerten der Ausführungsergebnisse mit der Software. Einer dieser Tests, der gemäß dem JTAG-Standard als Extest definiert ist, wird verwendet, um Verbindungen auf der PCB zwischen den JTAG-konformen IC-Chips zu testen. Während des Tests werden Boundary-Abtast-Zellen, die ein oder mehreren Ausgangspins eines sendenden Chips zugeordnet sind, mit Testmustern vorgeladen, die Einsen und Nullen aufweisen und Eingangs-Grenzzellen, die einem oder mehreren Eingangspins eines empfangenden IC-Chips zugeordnet sind, erfassen das gesendete Testmuster. Die erfaßten Testmuster werden dann analysiert, um zu bestimmen, ob sie mit den entsprechenden gesendeten Testmustern übereinstimmen.

Wenn für einen speziellen Ausgangspin und Eingangspin eine keine Übereinstimmung auftritt, dann wird davon ausgegangen, daß ein Defekt in der Verbindung zwischen den Pins existiert, und der Defekt kann dann isoliert und repariert werden. Dieser Defekt kann z. B. ein Kurzschluß zwischen den Wegen auf der PCB oder ein Leerlauf in einem Weg sein. Der Extest wird verwendet, um alle Kanäle auf der PCB zu testen, so daß beliebige Verbindungsdefekte zwischen Komponenten auf der PCB erfaßt, isoliert und repariert werden können.

Der Extest arbeitet jedoch im allgemeinen nicht bei Systemen, die wechselstromgekoppelt sind, weil der Test bezüglich der Rate, mit der die Einsen und Nullen über die PCB gesendet werden, relativ langsam ist. Aufgrund der relativ langsamen Rate, mit der die Einsen und Nullen der Testmuster gesendet werden, kann die Wechselstrom-Kopplung (AC- Kopplung) in der Verbindung bewirken, daß Logikpegel abfallen, bevor sie am empfangenden Pin überprüft werden können. Die Übertragungsrate während des Testens wird absichtlich langsam gehalten, so daß die Ausbreitungszeiten über der PCB in sicherer Weise ignoriert werden können.

Eine bekannte Lösung für das AC-Kopplungsproblem ist die Verwendung von komplexen Codes zum Darstellen der Testmuster gewesen. Die Codes weisen große AC-Komponenten auf und gelangen durch jede AC-Kopplung, ohne abzufallen, bevor sie am empfangenden Pin überprüft werden können. Die Codierungslogik, die zum Treiben der komplexen Testmuster an den Ausgangspins benötigt wird, und die Decodierungslogik und Zeitgebungstakte, die zum Decodieren derselben an den empfangenden Pins benötigt werden, sind jedoch im allgemeinen anerkanntermaßen viel zu aufwendig.

Folglich besteht ein Bedarf an einem Verfahren und einer Vorrichtung, die ermöglichen, daß der Extest bei ACgekoppelten Systemen ausgeführt werden kann, ohne die vorstehende aufwendige Codierungs- und Decodierungslogik und Zeitgebungstakte implementieren zu müssen.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung und ein Verfahren zu schaffen, um zu ermöglichen, daß "Extests" mit geringem Aufwand in wechselstromgekoppelten Systemen ausgeführt werden können.

Diese Aufgabe wird durch eine Vorrichtung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 11 gelöst.

Gemäß der vorliegenden Erfindung sind ein Verfahren und eine Vorrichtung vorgesehen, um zu ermöglichen, daß ein Extest eines JTAG-Typs in einem wechselstromgekoppelten System ausgeführt werden kann, um ein oder mehrere wechselstromgekoppelte Verbindungen auf einer gedruckten Schaltungsplatine zu testen. Eine Gleichstromwiederherstellungslogik (DC-Wiederherstellunslogik) empfängt ein wechselstromgekoppeltes Signal, das einem Extest-Testmuster- Ausgangssignal von einer sendenden JTAG-konformen integrierten Schaltung entspricht, und konvertiert das wechselstromgekoppelte Signal in ein Gleichstromsignal, das zur Verwendung durch die JTAG-Logik einer JTAG-konformen empfangenden IC geeignet ist.

Die Vorrichtung weist eine Gleichstromwiederherstellungslogik auf, die ein wechselstromgekoppeltes Signal, das einem Extest-Testmuster-Ausgangssignal von einer sendenden JTAGkonformen integrierten Schaltungs-IC entspricht, empfängt und das wechselstromgekoppelte Signal in ein Gleichstromsignal konvertiert, das zur Verwendung durch die JTAG-Logik einer JTAG-konformen empfangenden IC geeignet ist.

Das Verfahren der vorliegenden Erfindung weist die Schritte des Bereitstellens der DC-Wiederherstellungslogik auf, die das wechselstromgekoppelte Signal empfängt, das einem Extest-Testmuster entspricht, das in ein Wechselstromsignal durch eine Wechselstromkopplung mit der Verbindung, die getestet wird, konvertiert worden ist, und den Schritt des Verwendens der DC-Wiederherstellungslogik, um das wechselstromgekoppelte Signal in ein Gleichstromsignal zu konvertieren, das zur Verwendung durch die JTAG-Logik einer JTAGkonformen empfangenden IC geeignet ist.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm eines ersten Ausführungsbeispiels der vorliegenden Erfindung, das die Art und Weise darstellt, in der eine DC- Wiederherstellungsschaltung verwendet werden kann, um zu ermöglichen, daß der Extest in einem wechselstromgekoppelten System ausgeführt werden kann,
Fig. 2 einen Satz von Signalverläufen, die aufgetragen wurden, um das Verständnis des Ausführungsbeispiels, das in Fig. 1 gezeigt ist, zu erleichtern,
Fig. 3 ein Blockdiagramm eines zweiten Ausführungsbeispiels der vorliegenden Erfindung, das die Art und Weise darstellt, in der eine DC- Wiederherstellungsschaltung verwendet werden kann, um zu ermöglichen, daß der Extest in einem wechselstromgekoppelten System ausgeführt werden kann, und
Fig. 4 einen Satz von Signalverläufen, der aufgetragen wurde, um das Verständnis des Ausführungsbeispiels, das in Fig. 3 gezeigt ist, zu erleichtern.
Die vorliegende Erfindung sieht eine Gleichstromwiederherstellungslogik an dem empfangenden Ende einer Verbindung (die hierin auch als eine "Leitung" bezeichnet wird) vor, die ermöglicht, daß der Extest bei wechselstromgekoppelten Systemen in der typischen Weise ausgeführt werden kann, in der er bei Gleichstromsystemen ausgeführt wird. Die Begriffe "wechselstromgekoppelt" und "Wechselstromkopplung" sollen hierin einen bestimmten Typ von Wechselstromschaltung- oder Element bezeichnen, der mit einer Verbindung gekoppelt ist, wie z. B. einem Transformator, Kondensator und Widerstand etc..
Fig. 1 ist ein Blockdiagramm, das ein erstes Ausführungsbeispiel der Gleichstromwiederherstellungslogik 10 der vorliegenden Erfindung darstellt. Die Gleichstromwiederherstellungslogik 10, die bei diesem Ausführungsbeispiel einen bestimmten Typ eines Schmidt-Trigger-Entwurfs aufweist, befindet sich auf der Seite des empfangenden Chips 2 zwischen der Wechselstromkopplung und der JTAG-Logik 4. Sowohl die sendenden als auch empfangenden Chips 1 und 2 weisen eine JTAG-Logik 3 bzw. 4 auf, die ihren Ausgangs- und Eingangs- Pins zugeordnet sind. Die JTAG-Logik 3 und ein Puffer 8, der in dem sendenden Chip 1 integriert ist, können eine Logik von dem Typ sein, der typischerweise in einem JTAGkonformen sendenden Chip vorzufinden ist. Desgleichen kann die JTAG-Logik 4 des empfangenden Chips 3 mit der JTAG- Logik, die normalerweise im empfangenden IC-Chip von JTAGkonformen IC-Chips implementiert ist, identisch sein. Daher erfordert die vorliegende Erfindung nicht, das an der JTAG- Logik 3, die im sendenden Chip 1 integriert ist, Änderungen vorgenommen werden. Wie jedoch nachstehend ausführlicher erörtert ist, wurde die Gleichstromwiederherstellungsschaltung der vorliegenden Erfindung vorzugsweise, ungeachtet ihres speziellen Konzepts, in die JTAG-Logik 4 des empfangenden Chips integriert. Natürlich würde dies erfordern, daß an der JTAG-Logik 4 des empfangenden Chips eine Veränderung vorgenommen werden müßte.
Die JTAG-Logikkonfigurationen 3 und 4 werden einfach durch Blöcke in Fig. 1 dargestellt, weil die JTAG-Logik eine bekannte Standardlogik ist, die in JTAG-konformen IC-Chips integriert ist, und Fachleute werden die Art und Weise begreifen, in der die JTAG-Logik in einen IC-Chip implementiert sein kann, um den Chip JTAG-konform zu machen. Es ist daher nicht notwendig, eine ausführliche Beschreibung einer Standard-JTAG-Logik und der Art und Weise, in der sie implementiert sein kann, um einen IC-Chip JTAG-konform zu machen, zu liefern. Zu Zwecken der vorliegenden Erfindung kann der JTAG-Block 3 auf der Seite des sendenden Chips einfach als ein Standard-JTAG-Register betrachtet werden, in das ein Testmuster von Bits geladen wird, um zu bewirken, daß sich die Bit-Struktur über die PCB 5 zum Pin des empfangenden Chips 2 ausbreitet. Desgleichen kann der JTAG- Block 4 auf der Seite des empfangenden Chips einfach als ein Standard-JTAG-Register betrachtet werden, in dem ein empfangenes Testmuster von Bits gespeichert wird und aus dem das Testmuster von Bits gelesen werden kann.
Die Verbindung, oder Leitung, die getestet wird, ist in Fig. 1 durch eine Linie 6 dargestellt. Wie vorstehend angemerkt ist, wird die Wechselstromkopplung in der Verbindung 6 in Fig. 1 zu Beispielszwecken durch einen Kondensator C₁ mit einem Widerstand R₁ dargestellt. Der Typ von Wechselstromkopplung, der sich auf der PCB befindet, ist für die vorliegende Erfindung nicht relevant. Fachleute werden darauf hingewiesen, daß die Wechselstromkopplung eine Vielfalt von Formen, wie die zuvor erwähnten, annehmen kann.
Die Art und Weise, in der die Gleichstromwiederherstellungsschaltung der vorliegenden Erfindung ermöglicht, daß ein Standard-Extest in einem wechselstromgekoppelten System ausgeführt werden kann, wird nun unter Bezugnahme auf das Ausführungsbeispiel von Fig. 1 beschrieben. Während eines Extests treibt der Puffer 8 auf dem sendenden Chip 1 die Leitung 6 mit digitalen Einsen und Nullen, während dieselben von der JTAG-Logik 3 seriell ausgegeben werden. Diese Einsen und Nullen entsprechen dem Extest-Testmuster. Diese digitalen Einsen und Nullen entsprechen hohen bzw. niedrigen Gleichstromwerten. Ausgehend von einem Testmuster alternierender Einsen und Nullen, würde ein Signalverlauf ähnlich dem Signalverlauf 21, der in Fig. 2 gezeigt ist, auf der Leitung 6 am Ausgang des Puffers 8 plaziert werden. Dieses Signal wird hierin als T_X bezeichnet. Die Wechselstromkopplung, die durch die Kondensator/Widerstands- Kombination, C₁/R₁, dargestellt wird, konvertiert den Signalverlauf 21, der in Fig. 2 gezeigt ist, in einen wechselstromgekoppelten Signalverlauf, wie den Signalverlauf 22, der in Fig. 2 gezeigt ist.
Wie in Fig. 2 gezeigt ist, ist das wechselstromgekoppelte Signal 22, das hierin als r_X bezeichnet wird, durch die Wechselstromkopplung geändert worden. Von Bedeutung ist bei wechselstromgekoppelten Systemen, daß die sendenden und empfangenden Chips nicht notwendigerweise den gleichen Gleichstrompegel erfordern, um miteinander zu kommunizieren. Zum Beispiel können die sendenden und empfangenden Chips unterschiedliche Versorgungsspannungen aufweisen. Obgleich das wechselstromgekoppelte Signal 22 (r_X) einen anderen Signalverlauf als den des gesendeten Gleichstromsi- gnals T_X aufweisen kann, muß folglich dem empfangenden Chip ein Signal geliefert werden, das er handhaben kann.
Die Wechselstromkopplung bei dem Beispiel von Fig. 1 ist zu Beispielszwecken durch die Kombination eines Kondensators C₁ und eines Widerstands R₁ dargestellt. Die Art und Weise, in der ein Schmidt-Trigger 10 ermöglicht, daß die DC- Wiederherstellungsfunktionen ausgeführt werden können, ist unter Bezugnahme auf das Blockdiagramm von Fig. 1 und unter Bezugnahme auf die Signalverläufe, die in Fig. 2 gezeigt sind, beschrieben. Allgemein ist der Schmidt-Trigger 10 gemäß der vorliegenden Erfindung konfiguriert, um einen Hysteresebereich aufzuweisen, der den Gleichstrom- Vorspannungspunkt der Empfangsseite der wechselstromgekoppelten Leitung 6 spreizt. Gemäß diesem Ausführungsbeispiel kann ein wechselstromgekoppelter Logikpegel das Eingangssignal zu dem Schmidt-Trigger 10 über seinen Hysteresebereich hinaus treiben und den Ausgangszustand des Schmidt-Triggers 10 verändern. Das Ausgangssignal des Schmidt-Triggers 10 behält jedoch seinen Zustand bei, nachdem das Eingangssignal zu dem Schmidt-Trigger 10 abgefallen ist. Das Ausgangssignal des Schmidt-Triggers 10 kann dann in normaler Weise aus dem Testmusterregister (nicht gezeigt) der Standard-JTAG-Logik 4, das sich im empfangenden IC 2 befindet, gelesen werden.
Der obere Signalverlauf 21, der in Fig. 2 gezeigt ist, entspricht dem Gleichstrom-Signal T_X, das aus dem Puffer 8 ansprechend auf ein Testmuster der alternierenden Einsen und Nullen ausgegeben wurde, die zu dem Puffer 8 von der JTAG- Logik 3 ausgegeben wurden. Wenn das Signal T_X auf die Wechselstromkopplung, die aus C₁/R₁ resultiert, trifft, wird das Signal r_X erzeugt, das dem Signalverlauf 22 in Fig. 2 entspricht. Die oberen und unteren Hysteresebereiche sind durch gestrichelte Linien in den oberen und unteren Grenzbereichen des Signalverlaufs 22 gekennzeichnet. Das Gleichstrom-Ausgangssignal des Schmidt-Triggers 10 entspricht dem Signalverlauf 23. Das wechselstromgekoppelte Signal r_X (Signalverlauf 22) wird einen Übergang mit einer Amplitude, die näherungsweise der Amplitude des gesendeten Gleichstromsignals T_X entspricht, aufweisen. Dieser Übergang wird näherungsweise zur gleichen Zeit auftreten, zu der das gesendete Gleichstromsignal T_X von hoch auf tief oder von tief auf hoch übergeht. Wie vorstehend angemerkt, ist der Schmidt-Trigger 10 so konzipiert, daß sein Hysteresebereich die Vorspannungspunkte des wechselstromgekoppelten Signals spreizt. Der Signalverlauf 23, der in Fig. 2 gezeigt ist, entspricht dem nichtinvertierten Ausgangssignal des Schmidt-Triggers 10. Der Signalverlauf 23 geht in den logisch hohen Zustand, wenn das wechselstromgekoppelte Signal r_X den oberen Hysteresebereich überschreitet, und verbleibt im logischen hohen Zustand, sogar während das wechselstromgekoppelte Signal r_X abfällt. Desgleichen geht das nichtinvertierte Ausgangssignal des Schmidt-Triggers 10 in den logisch niedrigen Zustand, wenn das wechselstromgekoppelte Signal r_X den unteren Hysteresebereich unterschreitet. Das Ausgangssignal des Schmidt-Triggers 10 verbleibt im logisch niedrigen Zustand, der durch den Signalverlauf 23 angezeigt ist, sogar wenn das wechselstromgekoppelte Signal r_X anzusteigen beginnt.
Der Schmidt-Trigger 10 ist vorzugsweise in die JTAG- Standard-Logik 4 des empfangende Chips integriert. Natürlich werden Fachleute verstehen, daß der Schmidt-Trigger 10 außerhalb des empfangenden IC-Chips angeordnet sein könnte, obwohl dies den Nachteil einer Verringerung der Packungsdichte der PCB haben könnte. Das Positionieren der Gleichstromwiederherstellungslogik in der JTAG-Logik 4 des empfangende Chips 2 hätte den Vorteil, die Verbesserungen bei der Packungsdichte zu erleichtern.
Gemäß einem zweiten Ausführungsbeispiel, das nun unter Bezugnahme auf Fig. 2 erörtert wird, ist die Gleichstromwiederherstellungsschaltung ähnlich dem Typ einer Bus- Halteeinrichtungs-Logik, die dazu verwendet wird, den Zustand eines Busses beizubehalten, wenn keine Treiber senden. Bei ICs ist es typisch, daß sie einen von vielen Tristate-Puffern aufweisen, die den Bus und einen oder mehrere Empfänger, die das getriebene Signal empfangen, treiben. Gewöhnlich treibt einer der tristabilen Puffer den Bus, jedoch können Bedingungen auftreten, bei denen kein Puffer den Bus treibt. In diesem Fall könnte der Bus floaten (nicht mit einem bestimmten Potential verbunden sein), was im allgemeinen nicht tolerierbar ist, wie Fachleute verstehen werden. Um dies zu verhindern, wird die Bushalteeeinrichtungs-Logik verwendet, um den Bus auf dem letzten getriebenen Zustand zu halten, indem erfaßt wird, was sich auf der Leitung befindet, und indem die Leitung mit einem relativ schwachen Signal in der gleichen Richtung getrieben wird, wobei das Signal überwunden werden kann, wenn ein Puffer beginnt, den Bus wieder zu treiben.
Gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung wird eine analoge Anordnung verwendet, um die Seite der Verbindung 36 zwischen dem wechselstromkoppelnden Element C₁/R₁ und der JTAG-Logik 34 auf einem gegebenen Pegel zu halten, um zu verhindern, daß der Abfall des Wechselstromsignals den Zustand des Signals, das durch die JTAG- Logik 34 des empfangende Chips 32 empfangen werden soll, ändert. Gemäß diesem Ausführungsbeispiel weist die Wiederherstellungslogik 40 einen ersten Inverter 41 auf, der das wechselstromgekoppelte Signal r_X empfängt und dieses invertiert, einen Rückkopplungsinverter 42, der das Ausgangssignal des Inverters 41 empfängt und ein Ausgangssignal produziert, das das Eingangssignal des Inverters 41 für einen bestimmten Zeitraum bei r_X beibehält, und einen dritten Inverter 43, der das Ausgangssignal des Inverters 41 invertiert, um das Gleichstromsignal R_X zu erzeugen, das das digitale Signal ist, das in die empfangende JTAG-Logik 34 eingegeben wurde.
Unter Bezugnahme auf die Signalverläufe, die in Fig. 4 gezeigt sind, entspricht der Signalverlauf 51 dem Signal T_X, das vom Puffer 38, ausgegeben wurde. Der Signalverlauf 52 entspricht dem wechselstromgekoppelten Signal r_X, wenn die Logik 40 zur Wiederherstellung der Gleichstromkomponente verwendet wird. Aus einem Vergleich des wechselstromgekoppelten Signalverlaufs 22, der in Fig. 2 gezeigt ist, und dem wechselstromgekoppelten Signalverlauf 52, der in Fig. 4 gezeigt ist, geht hervor, daß das Wesen des wechselstromgekoppelten Signals vom Typ der Gleichstromwiederherstellungslogik abhängig ist, die zum Erhalten von R_X verwendet wird. Die wechselstromgekoppelten Signalverläufe 22 in Fig. 2 und 52 in Fig. 4 sind aufgrund der Unterschiede in der Gleichstromwiederherstellungslogik 10 bzw. 40 sehr unterschiedlich. Der Signalverlauf 53 entspricht dem Ausgangssignal des Inverters 41 für den wechselstromgekoppelten Signalverlauf 52, der in den Inverter eingegeben wird. Der Signalverlauf 54 entspricht dem Ausgangssignal des Rückkopplungsinverters 42, der an seinem Eingang den Signalverlauf 53 vom Inverter 41 empfängt. Der Signalverlauf 55 entspricht dem Ausgangssignal R_X des Inverters 43, das von der DC-Wiederherstellungslogik 40 ausgegeben wird.
Der Inverter 41 weist entweder eine implizite oder explizite Referenz auf, die, wenn sie sich von der Größenordnung des wechselstromgekoppelten Signals r_X ausreichend unterscheidet, bewirkt, daß das Ausgangssignal des Inverters 41, abhängig von der Richtung von r_X, in einen logisch hohen oder logisch niedrigen Zustand übergeht. Dieser Schwellenwert ist in Fig. 4 durch die Position dargestellt, wo die gestrichelte Linie 73 den wechselstromgekoppelten Signalverlauf 52 schneidet. Wenn das Signal r_X (Signalverlauf 51) über die Schwelle, die durch den Schnittpunkt der gestrichelten Linie 73 und des Signalverlaufs 52 am Punkt 74 dargestellt ist, steigt, beginnt z. B. das Ausgangssignal des Inverters 41, in den logisch niedrigen Zustand zu gehen, was durch den Punkt 76 auf dem Signalverlauf 53 angezeigt ist. Wenn das Ausgangssignal des Inverters 41 unter die Schwelle des Inverters 42 fällt, wird dieses Signal dann durch den Rückkopplungsinverter 42 in einen logisch hohen Zustand invertiert. Das Eingangssignal des Inverters 41 wird dann für eine bestimmte Zeit im logisch hohen Zustand gehalten. Das Ausgangssignal des Inverters 42 entspricht dem Signalverlauf 54.
Wenn das Signal r_X (Signalverlauf 52) unter den Schwellenwert fällt, der durch den Schnittpunkt der gestrichelten Linie 73 und des Signalverlaufs 52 am Punkt 75 dargestellt ist, beginnt das Ausgangssignal des Inverters 41 anzusteigen, wie durch einen Punkt 77 auf dem Signalverlauf 53 steigt ist. Wenn das Ausgangssignal des Inverters 41 über die Schwelle des Inverters 42 überschreitet, wird das Signal dann durch den Rückkopplungsinverter 42 in einen logisch niedrigen Zustand invertiert. Das Eingangssignal des Inverters 41 wird dann für eine Zeitdauer auf einem logisch niedrigen Pegel gehalten.
Die Punkte 61 und 69 auf den Signalverläufen 51 bzw. 52 entsprechen den gleichen Zeitpunkten, wie durch die gestrichelten Linien 63 angezeigt sind. Diese Entsprechung soll anzeigen, daß, wenn der Gleichstromsignalverlauf T_X ansteigt, auch das wechselstromgekoppelte Signal r_X ansteigt, jedoch nur auf den Pegel, der durch die Punkte 69 auf dem Signalverlauf 52 angezeigt ist. Die Entsprechung der Zeit zwischen den Punkten 68 und 71 auf den Signalverläufen 52 bzw. 54, die durch die gestrichelte Linie 65 dargestellt ist, soll anzeigen, daß das Ausgangssignal des Inverters 42 das wechselstromgekoppelte Signal r_X höher hinauf auf den Punkt 68 zieht und das wechselstromgekoppelte Signal r_X für eine Zeitdauer auf diesem Pegel hält.
Die Punkte 62 und 67 auf den Signalverläufen 51 bzw. 52 entsprechen auch den gleichen Punkten der Zeit, die durch die gestrichelten Linien 64 benachbart zur abfallenden Flanke des zweiten Pulses im wechselstromgekoppelten Signalverlauf 52 angezeigt sind. Diese Punkte sollen anzeigen, daß, wenn T_X auf einen logisch niedrigen Zustand sinkt, r_X ebenfalls abfällt, jedoch nur auf Punkt 67. Das Signal r_X wird für den Rest des Weges hinunter zum Ausgangssignal des Inverters 42 gezogen, wie durch die vertikal gestrichelte Linie 66 und ihren Schnittpunkt mit den Signalverläufen 52 und 64 angezeigt ist. Das wechselstromgekoppelte Signal r_X wird dann auf diesem niedrigen Pegel für eine Zeit lang gehalten.
Daher bewirkt die DC-Wiederherstellungslogik 40 von Fig. 3, daß das wechselstromgekoppelte Signal r_X 52 sich mehr oder weniger wie das Gleichstromsignal T_X verhält, das vom Puffer 38 des sendenden Chips 31 gesendet wurde. Diese Veränderung des wechselstromgekoppelten Signals, das am empfangenden Chip 32 empfangen wird, ermöglicht, daß ein ordnungsgemäß wiederhergestelltes Gleichstromsignal R_X zur JTAG-Logik 34 geliefert wird.
Vorzugsweise weist der Inverter 42 eine Dreizustandslogik (Tristate-Logik) auf, so daß dieser drei Zustände aufweist, nämlich hoch, niedrig und eine hohe Ausgangsimpedanz. Indem der Inverter 42 mit einer Dreizustandslogik versehen wird, kann die DC-Wiederherstellunglogik 40 deaktiviert werden (hohe Ausgangsimpedanz), wenn kein Test stattfindet. Der Inverter 42 liefert ein relativ schwaches Rückkopplungssignal, das ausreichend ist, um das Eingangssignal zu dem Inverter 41 in einem speziellen Zustand zu halten, um zu verhindern, daß der Abfall des wechselstromgekoppelte Signals den Zustand ändert, das jedoch auch schwach genug ist, daß ein wechselstromgekoppeltes Signal r_X, das einem getriebenen Gleichstromsignal T_X entspricht, bewirken kann, daß das Eingangssignal zum Inverter 41 zu einem entgegengesetzten Zustand getrieben wird.
Gemäß diesem Ausführungsbeispiel war die DC- Wiederherstellungslogik 40 vorzugsweise in der Standard- JTAG-Logik im IC-Chip integriert. In anderen Worten wäre das, was im Block 40 gezeigt ist, in das integriert, was in Fig. 3 als Block 34 gezeigt ist. Wie jedoch Fachleute verstehen werden, könnte die Gleichstromwiederherstellungslogik außerhalb des IC-Chips befinden, jedoch hätte dies den Nachteil einer Verringerung der Packungsdichte der PCB. Wie vorstehend erörtert ist, ist der Vorteil der Implementierung des JTAG-Standards, daß sie Verbesserungen bezüglich der Packungsdichte erleichtert, was ebenfalls ein Ziel der vorliegenden Erfindung ist.
Es sollte beachtet werden, daß die Gleichstromwiederherstellungslogik der vorliegenden Erfindung nicht auf die Ausführungsbeispiele beschränkt ist, die vorstehend unter Bezugnahme auf Fig. 1 und 3 vorgesehen sind. Diese sind lediglich Beispiele der Art und Weise, in der der JTAG- Standard ohne weiteres und relativ kostenunaufwendig angepaßt werden kann, um gut in wechselstromgekoppelten Systemen zu funktionieren. Fachleute werden verstehen, daß es, angesichts der hierin vorgesehenen Erörterung, viele Möglichkeiten gibt, auf die eine Gleichstromwiederherstellungsschaltung konzipiert sein könnte, um zu verhindern, daß der Abfall oder der Anstieg des wechselstromgekoppelten Signals zu einer falschen Erfassung einer Zustandsänderung führen kann. Daher werden Fachleute angesichts der hierin gelieferten Erörterung verstehen, daß es viele Möglichkeiten gibt, auf die denen eine DC-Wiederherstellungsschaltung implementiert sein könnte, und daß all diese Implementierungen innerhalb des Schutzbereichs der vorliegenden Erfindung liegen.

Claims

1. Vorrichtung (10; 40) zum Ermöglichen, daß ein JTAG- Typ-Extest in einem wechselstromgekoppelten System ausgeführt werden kann, um eine oder mehrere Verbindungen auf einer gedruckten Schaltungsplatine (5; 30) zu testen, wobei die Vorrichtung folgende Merkmale aufweist: eine Gleichstromwiederherstellungslogik 10, wobei die Gleichstromwiederherstellungslogik ein wechselstromgekoppeltes Signal (6; 36) empfängt, wobei das wechselstromgekoppelte Signal (6; 36) einem Extest- Testmuster, das von einer sendenden JTAG-konformen integrierten Schaltung (IC) (1; 31) ausgegeben wird, entspricht, wobei die Gleichstromwiederherstellungslogik (10) das wechselstromgekoppelte Signal in ein Gleichstromsignal konvertiert, das zur Verwendung durch die JTAG-Logik (4; 34) einer JTAG-konformen empfangenden IC (2; 32) geeignet ist.

2. Vorrichtung gemäß Anspruch 1, bei der die JTAG-Logik (4; 34) der JTAG-konformen empfangenden IC (2; 32) die Gleichstromwiederherstellungslogik aufweist.

3. Vorrichtung gemäß Anspruch 1 oder 2, bei der sich die Gleichstromwiederherstellungslogik auf der gedruckten Schaltungsplatine (5; 30) außerhalb der JTAG-konformen empfangenden IC (2; 32) befindet.

4. Vorrichtung gemäß einem der Ansprüche 1 bis 3, bei der das Extest-Testmuster über eine Verbindung von der sendenden JTAG-konformen IC (1; 31) zur empfangenden JTAG-konformen IC (2; 32) übertragen wird, wobei das wechselstromgekoppelte Signal (6; 36) erzeugt wird, wenn ein Gleichstrom-Extest-Testmuster, das von der sendenden JTAG-konformen integrierten Schaltung (1; 31) ausgegeben wird, auf ein wechselstromkoppelndes Element in der Verbindung trifft.

5. Vorrichtung gemäß Anspruch 4, bei der die Gleichstromwiederherstellungslogik (10; 40) mit der Verbindung zwischen dem wechselstromkoppelnden Element und der JTAG-Logik (4; 34) der empfangenden JTAG-konformen IC gekoppelt ist.

6. Vorrichtung gemäß einem der Ansprüche 1 bis 5, bei der die Gleichstromsignalausgabe von der JTAG-konformen sendenden IC (1; 31) einer Serie von digitalen Einsen und Nullen entspricht, wobei die digitalen Einsen und Nullen dem Extest-Testmuster-Ausgabesignal von der JTAG-konformen sendenden IC (1; 31) entsprechen, und wobei das Gleichstromsignal, das aus der Umwandlung von dem wechselstromgekoppelten Signal durch die Gleichstromwiederherstellungslogik (10; 40) resultiert, der Serie der digitalen Einsen und Nullen, die von der JTAG-konformen sendenden IC (1; 31) ausgegeben werden, entspricht.

7. Vorrichtung gemäß einem der Ansprüche 1 bis 6, bei der die Gleichstromwiederherstellungslogik (40) zumindest einen ersten Inverter (41) und einen zweiten Inverter (42) aufweist, wobei der erste Inverter (41) das wechselstromgekoppelte Signal (36) empfängt und das wechselstromgekoppelte Signal invertiert, wenn das wechselstromgekoppelte Signal einen ersten Schwellenwert des ersten Inverters (41) überschreitet, um ein erstes invertiertes Signal zu erzeugen, wobei der erste Inverter (41) das erste invertierte Signal ausgibt, wobei der zweite Inverter (42) das erste invertierte Signal empfängt und das erste invertierte Signal invertiert, um ein Eingangssignal in den ersten Inverter (41) zu erzeugen, das den ersten Inverter (41) in einem ersten Zustand hält, bis das wechselstromgekoppelte Signal seine Polarität ändert und einen zweiten Schwellenwert des ersten Inverters (41) überschreitet, wobei, wenn das wechselstromgekoppelte Signal seine Polarität ändert und den zweiten Schwellenwert des ersten Inverters (41) überschreitet, der erste Inverter (41) ein zweites invertiertes Ausgangssignal ausgibt, wobei der zweite Inverter (42) das zweite invertierte Ausgangssignal empfängt und das empfangene zweite invertierte Ausgangssignal invertiert, das in den ersten Inverter eingegeben wird und das einen zweiten Zustand des ersten Inverters (41) beibehält, bis das wechselstromgekoppelte Signal seine Polarität ändert und den ersten Schwellenwert des ersten Inverters (41) überschreitet.

8. Vorrichtung gemäß Anspruch 7, bei der die JTAG-Logik der JTAG-konformen empfangenden IC (32) die Gleichstromwiederherstellungslogik aufweist.

9. Vorrichtung gemäß einem der Ansprüche 1 bis 6, bei der die Gleichstromwiederherstellungslogik einen Schmidt- Trigger (10) aufweist, wobei der Schmidt-Trigger (10) das wechselstromgekoppelte Signal (6) empfängt und das wechselstromgekoppelte Signal in ein Gleichstromsignal mit einem ersten Zustand konvertiert, wenn das wechselstromgekoppelte Signal einen ersten Hysteresepegel des Schmidt-Triggers (10) überschreitet und das wechselstromgekoppelte Signal in ein Gleichstromsignal mit einem zweiten Zustand konvertiert, wenn das wechselstromgekoppelte Signal einen zweiten Hysteresepegel des Schmidt-Triggers (10) überschreitet, und wobei der erste Zustand beibehalten wird, sogar nachdem das wechselstromgekoppelte Signal unter den ersten Hysteresepegel gefallen ist, und nur in den zweiten Zustand geändert wird, wenn das wechselstromgekoppelten Signal unter den zweiten Hysteresepegel gefallen ist, und wobei der zweite Zustand auch beibehalten wird, sogar nachdem das wechselstromgekoppelte Signal den zweiten Hysteresepegel überschritten hat, und nur in den ersten Zustand geändert wird, wenn das wechselstromgekoppelte Signal den ersten Hysteresepegel überschritten hat.

10. Vorrichtung gemäß Anspruch 9, bei der die JTAG-Logik der JTAG-konformen empfangenden IC (2) die Gleichstromwiederherstellungslogik aufweist.

11. Verfahren zum Ermöglichen, daß ein JTAG-Typ-Extest in einem Wechselstromsystem ausgeführt werden kann, um einen oder mehrere wechselstromgekoppelte Verbindungen auf einer gedruckten Schaltungsplatine (5; 30) zu testen, wobei das Verfahren folgende Schritte aufweist:
Bereitstellen einer Gleichstromwiederherstellungslogik (10; 40), wobei die Gleichstromwiederherstellungslogik ein wechselstromgekoppeltes Signal (6; 36) empfängt, wobei das wechselstromgekoppelte Signal einem EXTEXT- Testmuster, das von einer JTAG-konformen sendenden integrierten Sendeschaltung (IC) (1; 31) ausgegeben wird, entspricht; und
Konvertieren des wechselstromgekoppelten Signals (6; 36) in ein Gleichstromsignal, das zur Verwendung durch eine JTAG-Logik (4, 34) einer JTAG-konformen empfangenden IC (2; 32) geeignet ist, wobei das wechselstromgekoppelte Signal (6, 36) durch die Gleichstromwiederherstellungslogik (10; 40) konvertiert wird.

12. Verfahren gemäß Anspruch 11, bei dem die JTAG-Logik (4; 34) der JTAG-konformen empfangenden IC (2; 32) die Gleichstromwiederherstellungslogik (10; 40) aufweist.

13. Verfahren gemäß Anspruch 11 oder 12, bei dem sich die Gleichstromwiederherstellungslogik (10; 40) auf der PCB (5; 30) außerhalb der JTAG-konformen empfangenden IC befindet.

14. Verfahren gemäß einem der Ansprüche 11 bis 13, bei dem das Extest-Testmuster über eine Verbindung von der JTAG-konformen sendenden IC (1; 31) zur JTAG-konformen empfangenden IC (2; 32) gesendet wird, wobei das wechselstromgekoppelte Signal (6; 36) erzeugt wird, wenn ein Gleichstrom-Extest-Testmuster, das von der JTAGkonformen sendenden IC (1; 31) ausgegeben wird, auf ein wechselstromkoppelndes Element in der Verbindung trifft.

15. Verfahren gemäß Anspruch 14, bei dem die Gleichstromwiederherstellungslogik (10; 40) mit der Verbindung zwischen dem wechselstromkoppelnden Element und der JTAG-Logik (4; 34) der JTAG-konformen empfangenden IC (2 ; 32) gekoppelt ist.

16. Verfahren gemäß einem der Ansprüche 11 bis 15, bei dem die Gleichstromsignal-Ausgabe von der JTAG-konformen sendenden IC einer Serie von digitalen 1 s und 0 s entspricht, wobei das digitale 1 s und 0 s der Extest- Testmuster-Ausgabe von der JTAG-konformen sendenden IC entspricht, und bei dem das Gleichstromsignal, das aus der Umwandlung des wechselstromgekoppelten Signals durch die Gleichstromwiederherstellungslogik resultiert, der Serie des digitalen 1 s und 0 s entspricht, die von der JTAG-konformen sendenden IC ausgegeben werden.

17. Verfahren gemäß einem der Ansprüche 11 bis 16, bei dem die Gleichstromwiederherstellungslogik zumindest einen ersten Inverter (41) und einen zweiten Inverter (42) aufweist, wobei der erste Inverter (41) das wechselstromgekoppelte Signal (36) empfängt und das wechselstromgekoppelte Signal invertiert, wenn das wechselstromgekoppelte Signal einen ersten Schwellenwert des ersten Inverters überschreitet, um ein erstes invertiertes Signal zu erzeugen, wobei der erste Inverter (41) das erste invertierte Signal ausgibt, wobei der zweite Inverter (42) das erste invertierte Signal empfängt und das erste invertierte Signal invertiert, um ein Eingangssignal in den ersten Inverter (41) zu erzeugen, das den ersten Inverter (41) auf einem ersten Zustand hält, bis das wechselstromgekoppelte Signal seine Polarität ändert und einen zweiten Schwellenwert des ersten Inverters (41) überschreitet, wobei, wenn das wechselstromgekoppelte Signal seine Polarität ändert und den zweiten Schwellenwert des ersten Inverters (41) überschreitet, der erste Inverter (41) ein zweites invertiertes Ausgangssignal ausgibt, wobei der zweite Inverter (42) das zweite invertierte Ausgangssignal empfängt und das zweite empfangene invertierte Ausgangssignal invertiert, das in den ersten Inverter (41) eingegeben wird und das einen zweiten Zustand des ersten Inverters so lange beibehält, bis das wechselstromgekoppelte Signal seine Polarität ändert und den ersten Schwellenwert des ersten Inverters überschreitet.

18. Verfahren gemäß Anspruch 17, bei dem die JTAG-Logik der JTAG-konformen empfangenden IC (32) die Gleichstromwiederherstellungslogik aufweist.

19. Verfahren gemäß einem der Ansprüche 11 bis 16, bei dem die Gleichstromwiederherstellungslogik einen Schmidt- Trigger (10) aufweist, wobei der Schmidt-Trigger das wechselstromgekoppelte Signal (6) empfängt und das wechselstromgekoppelte Signal in ein Gleichstromsignal mit einem ersten Zustand konvertiert, wenn das wechselstromgekoppelte Signal einen ersten Hysteresepegel des Schmidt-Triggers (10) überschreitet und das wechselstromgekoppelte Signal in ein Gleichstromsignal mit einem zweiten Zustand konvertiert, wenn das wechselstromgekoppelte Signal einen zweiten Hysteresepegel des Schmidt-Triggers überschreitet, und wobei der erste Zustand beibehalten wird, auch nachdem das wechselstromgekoppelte Signal unter den ersten Hysteresepegel gefallen ist, und nur in den zweiten Zustand geändert wird, wenn das wechselstromgekoppelte Signal unter den zweiten Hysteresepegel gefallen ist, und wobei der zweite Zustand beibehalten wird, selbst nachdem das wechselstromgekoppelte Signal den zweiten Hysteresepegel überschritten hat, und nur in den ersten Zustand geändert wird, wenn das wechselstromgekoppelte Signal den ersten Hysteresepegel überschritten hat.

20. Verfahren gemäß Anspruch 19, bei dem die JTAG-Logik (4) der JTAG-konformen empfangenden IC (2) die Gleichstromwiederherstellungslogik aufweist.