DE10229164B4

DE10229164B4 - Speicherbaustein mit einem Datengenerator und einer Testlogik und Verfahren zum Testen von Speicherzellen eines Speicherbausteins

Info

Publication number: DE10229164B4
Application number: DE10229164A
Authority: DE
Inventors: Peter Beer
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2004-07-22
Anticipated expiration: 2022-06-29
Also published as: US20040001375A1; US7159156B2; DE10229164A1

Abstract

Speicherbaustein mit Speicherzellen (14) mit einem Datengenerator (10) und einer Testlogik (11, 12) zum Einschreiben und Auslesen von Testdaten in die Speicherzellen (14),
mit einem ersten Adressregister (4) zur Vorgabe einer ersten Adresse für die Auswahl einer Wortleitung (17),
mit einem zweiten Adressregister (5) zur Vorgabe einer zweiten Adresse für die Auswahl einer Bitleitung,
wobei ein erster Auswahldecoder (22) vorgesehen ist, der mit dem ersten Adressregister (4) verbunden ist, wobei über den ersten Auswahldecoder (22), abhängig von der Adresse, die vom ersten Adressregister bereitgestellt wird, eine Wortleitung (17) aktivierbar ist,
wobei eine Wortleitung (17) mit Steuereingängen mehrerer Schalter (15) verbunden ist,
wobei ein Schalter (15) zwischen eine Speicherzelle (14) und eine Bitleitung (1b) geschaltet ist,
wobei mit einer Aktivierung einer Wortleitung (17) die mit der Wortleitung verbundenen Schalter (15) leitend schaltbar sind,
wobei zwei Bitleitungen zu einem Bitleitungspaar zusammengefasst sind,
wobei eine...

Description

Die Erfindung betrifft einen Speicherbaustein gemäß Anspruch 1 und ein Verfahren zum Testen eines Speicherbausteins gemäß Anspruch 2.
Die Größe der Speicherbausteine, insbesondere der DRAM-Speicher, nimmt immer weiter zu, wobei die Größe einer Speicherzelle weiter abnimmt. Beide Tendenzen führen zu einer Zunahme der Komplexität des Herstellungsverfahrens für den Speicherbaustein. Dies erfordert eine stetige Erhöhung der Qualität der Herstellungsprozesse. Trotz intensiver Bemühungen ist es unvermeidbar, dass bei der Vielzahl von Speicherzellen, die ein Speicherbaustein aufweist, einzelne Speicherzellen defekt sind. Die defekten Speicherzellen werden nach der Herstellung des Speicherbausteins über entsprechende Testverfahren gesucht und über eine Umadressierung durch redundante Speicherzellen ersetzt. Jeder Speicherbaustein weist eine festgelegte Anzahl von redundanten Speicherzellen auf, die für eine Reparatur von defekten Speicherzellen zur Verfügung stehen. Die Reparatur der defekten Speicherzellen wird beispielsweise dadurch erreicht, dass eine Umadressierlogik vorgesehen ist, die bei Anlegen einer Adresse einer defekten Speicherzelle automatisch den Speicherzugriff auf die für die defekte Speicherzelle festgelegte funktionierende Speicherzelle umleitet. Somit ist eine Reparatur der defekten Speicherzelle möglich, ohne dass die von außen anzulegende Adressierung zu ändern ist.
Es ist jedoch zur Sicherstellung einer hohen Funktionalität des Speicherbausteins erforderlich, dass auch die zum Ersatz der defekten Speicherzellen eingesetzten redundanten Speicherzellen auf eine korrekte Funktionsfähigkeit hin überprüft werden. Dazu ist auf einem Speicherbaustein ein Datengenera tor vorgesehen, mit dem über eine Testlogik festgelegte Daten auch in die zum Ersatz von fehlerhaften Speicherzellen eingesetzten redundanten Speicherzellen eingelesen werden. Anschließend werden die eingelesenen Daten wieder ausgelesen und von einer Vergleichseinrichtung mit den eingelesenen Daten verglichen. Auf diese Weise kann festgestellt werden, ob die in die redundanten Speicherzellen eingelesenen Daten korrekt eingeschrieben und wieder korrekt ausgelesen wurden.
Bei der Reparatur von defekten Speicherzellen werden üblicherweise redundante Wortleitungen eingesetzt, die entweder an True-Bitleitungen oder komplementäre Bitleitungen angeschlossen sind. Eine True- und eine komplementäre Bitleitung bilden ein Bitleitungspaar, deren Spannungspotenziale von einer Vergleichseinrichtung bei der Auswertung des Datums einer Speicherzelle, die entweder mit der True-Bitleitung oder mit der Komplementär-Bitleitung verbunden ist, berücksichtigt werden. Die Verstärkerschaltung gibt dabei jeweils eine logische Eins aus, wenn der Spannungspegel der True-Bitleitung größer ist als der Spannungspegel der Komplementär-Bitleitung. In entsprechender Weise gibt die Verstärkerschaltung eine logische Null aus, wenn der Spannungspegel der True-Bitleitung kleiner ist als der Spannungspegel der komplementären Bitleitung. Durch diese Auswertung ist es erforderlich, dass eine logische Eins in eine Speicherzelle, die mit einer True-Bitleitung verbunden ist, als physikalischer High-Pegel eingeschrieben wird. Im Gegensatz dazu wird eine logische Eins, die in eine Speicherzelle eingeschrieben wird, die mit einer komplementären Bitleitung verbunden ist, mit einem physikalischen Low-Pegel eingeschrieben. In entsprechender Weise unterscheiden sich auch die physikalischen Pegel und Ladungszustände zum Abspeichern einer logischen Null zwischen einer Speicherzelle, die mit einer True-Bitleitung, und einer Spei cherzelle, die mit einer komplementären Bitleitung verbunden ist.
Für das Testen einer Speicherzelle ist es wichtig, den physikalischen Spannungspegel in der Zelle zu kennen. Beim Test der Retention ist beispielsweise besonders der Zustand kritisch, bei dem die Speicherzelle einen High-Pegel aufweist. Ein High-Pegel bedeutet, dass in der Speicherzelle ein höheres Spannungspotenzial als in der Umgebung abgelegt ist. Das höhere Spannungspotenzial ist deutlich empfindlicher gegenüber Störeinflüssen wie z.B. einem Abfließen der Ladungen. Deshalb ist es für eine sichere Überprüfung der Speicherzellen und insbesondere der redundanten Speicherzellen erforderlich, dass jede Speicherzelle mindestens auf einem physikalischen High-Pegel überprüft wird. Die bisher verwendeten Testlogikanordnungen sind mit dem Adressregister der Wortleitungen verbunden und erkennen aufgrund der Adresse der Wortleitung, ob es sich bei der Wortleitung um eine Wortleitung handelt, die mit True-Bitleitungen oder mit komplementären Bitleitungen verbunden ist. Somit kann beim Test der Wortleitungen für eine Reduzierung des Testaufwandes diese Information berücksichtigt werden, so dass mindestens alle Speicherzellen auf einen physikalischen High-Pegel getestet werden.
Wird jedoch durch einen Reparaturvorgang eine Wortleitung durch eine redundante Wortleitung ersetzt, so geht diese Information verloren. Das Ergebnis ist, dass bei Speicherbausteinen, bei denen eine Wortleitung durch eine redundante Wortleitung ersetzt wurde, die Tests der Speicherzellen mit einem ersten Testmuster von logischen Datenbits und anschließend mit einem zweiten Testmuster von logischen Datenbits getestet werden, wobei das erste und das zweite Datenmuster komplementäre Werte für eine Speicherzelle aufweisen, so dass sichergestellt ist, dass jede Speicherzelle und damit auch jede redundant reparierte Speicherzelle immer mindestens einmal mit einem physikalischen High-Pegel getestet wurde.

Aus US 6 182 257 B1 ist ein Speicherbaustein bekannt, der einen Datengenerator und eine Testlogik zum Einschreiben und Auslesen von Testdaten in die Speicherzellen aufweist. Die Testdaten werden intern zusammen mit erwarteten Ergebnisdaten generiert und die erwarteten Ergebnisdaten werden mit den tatsächlich erhaltenen Daten verglichen. Zudem ist eine Programmiervorrichtung vorgesehen, mit der selektiv Spannungspegel erzeugt werden und an eine ausgewählte Speicherzelle des Speichers entsprechend vorgegebener Testbedingungen angelegt werden. Zudem ist eine Speicheranordnung vorgesehen, mit der Adressen defekter Speicherzellen abgespeichert werden. Der Speicherbaustein weist zudem Mittel zum Reparieren einer defekten Speicherreihe oder Speicherspalte abhängig von einem Signal der Testlogik auf.

Aus EP 1 150 211 A2 ist ein Speicherbaustein bekannt, der Paare von komplementären Bitleitungen und Paare von redundanten komplementären Bitleitungen aufweist. Die Bitleitungen sind in Form von gekreuzten Bitleitungspaaren angeordnet. Weiterhin ist eine Reihendekoderschaltung vorgesehen, die jede der Reihen der Speicherzellen durch eine redundante Speicherzellenreihe ersetzen kann. Jedes Bitleitungspaar ist mit einer bestimmten Speicherzelle jeder redundanten Reihen der redundanten Reihenpaare verbunden, so dass beide Arten, die True- und die Komplement-Art eines Datenwertes durch ein redundantes Reihenpaar erhalten werden kann.

Die Aufgabe der Erfindung besteht darin, einen Speicherbaustein und ein Verfahren zum Testen eines Speicherbausteins bereitzustellen, mit dem ein besserer und kürzerer Test des reparierten Zellenfeldes möglich ist.

Die Aufgabe der Erfindung wird durch die Merkmale des Speicherbausteins gemäß Anspruch 1 und durch die Merkmale des Verfahrens zum Testen von Speicherbausteinen gemäß Anspruch 2 gelöst.

Vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Ein wesentlicher Vorteil des erfindungsgemäßen Speicherbausteins besteht darin, dass der Reparatureinheit eine Information zugeführt wird, die eine Aussage darüber ermöglicht, ob die redundante Wortleitung mit True- oder komplementären Bitleitungen in Verbindung steht. Auf diese Weise kann die Information, ob es sich um eine True- oder komplementäre Bitleitung handelt, bei einem Test der Speicherzellen berücksichtigt werden. Auf diese Weise ist es ausreichend, wenn jede Speicherzelle auf den kritischen Zustand, d.h. z.B. auf einen physikalischen High-Pegel überprüft wird. Da die Einschreiblogik eine Information darüber erhält, ob die zu testende Speicherzelle an einer True- oder komplementären Bitleitung angeschlossen ist, kann das logische Datum gewählt werden, mit dem ein physikalischer High-Pegel in die Speicherzelle eingeschrieben wird.

Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens nach Anspruch 2 besteht darin, dass bei einem Test des reparierten Zellenfeldes auch die redundanten Speicherzellen von der Testlogik mit dem korrekten physikalischen Pegel beschrieben werden, wobei bei der Durchführung des Testverfahrens die Information berücksichtigt wird, ob die redundante Speicherzelle an eine True- oder eine komplementäre Bitleitung angeschlossen ist. Auf diese Weise wird das zum Überprüfen der Speicherzellen erforderliche Testverfahren vom Zeitaufwand her halbiert. Ein Test mit komplementären Daten entfällt.

Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen
1 einen schematischen Aufbau eines DRAM-Speichers,
2 einen schematischen Ausschnitt eines Teils der Schaltungsanordnung eines DRAM-Speichers und
3 eine detailliertere Darstellung der Testlogik und des Speicherfeldes mit Bitleitungspaaren.
1 zeigt eine schematische Darstellung eines DRAM-Speicherbausteins mit einer Steuereinheit 1, einem Adressregister 2, einem Wortadressspeicher/Decoder 4, einem Spaltenadressspeicher und -decoder 5, einer Eingangs-/Ausgangsschaltung 6, einer Verstärkerschaltung 7 und einem Datenein-/ausgang 8. Die Adresse der Speicherzelle, in die ein Datum eingeschrieben oder von der ein Datum ausgelesen werden soll, wird dem Adressregister 2 zugeführt. Die Adresse wird anschließend in eine Wortleitungsadresse und eine Spaltenadresse aufgetrennt und die Wortleitungsadresse dem Wortadressspeicher/Decoder 4 und die Spaltenadresse dem Spaltenadressspeicher/Decoder 5 zugeführt. Anschließend wird aufgrund der zugeführten Adresse vom Wortadressspeicher/Decoder eine Wortleitung ausgewählt und durch Anlegen eines High-Pegels aktiviert. Dadurch werden alle Speicherzellen, die mit einer Wortleitung verbunden sind, über einen Transistor leitend mit den zugeordneten Bitleitungen verbunden. Somit werden die in den Speicherzellen der aktivierten Wortleitung abgelegten Ladungen auf die zugeordneten Bitleitungen übertragen. Die Bitleitungen sind mit der Verstärkerschaltung 7 verbunden und die Verstärkerschaltung 7 verstärkt die auf die Bitleitungen abgegebenen Spannungen. Somit liegen verstärkte Spannungen auf den über die aktivierte Wortleitung ausgewählten Bitleitungen an. Der Spaltenadressspeicher/Decoder 5 aktiviert aufgrund der zugeführten Spaltenadresse eine festgelegte Verstärkerschaltung, die die Ladung der Speicherzelle, die der Spaltenadresse entspricht, über die Eingangs-/Ausgangsschaltung 6 weitergibt. Die Eingangs-/Ausgangsschaltung 6 gibt das von der Verstär kerschaltung 7 abgegebene Datum über den Datenein-/ausgang 8 ab.
Ein Einlesen eines Datums in eine ausgewählte Speicherzelle erfolgt in umgekehrter Reihenfolge, so dass das Datum über den Datenein-/ausgang 8 zugeführt wird und über die Eingangs-/Ausgangsschaltung 6 einer durch den Spaltenadressspeicher/ Decoder 5 festgelegten Verstärkerschaltung auf eine Bitleitung eingeschrieben wird. Gleichzeitig wird über den Wortadressspeicher/Decoder 4 die zu der anzusprechenden Speicherzelle gehörende Wortleitung aktiviert. Dadurch wird die von der Bitleitung aufgenommene Spannung in die adressierte Speicherzelle als Ladung eingeschrieben.
2 zeigt eine detailliertere Darstellung eines Teilausschnittes des DRAM-Speicherbausteins der 1.
Für einen Test der Speicherzellen ist eine Testlogik 9 vorgesehen, die einen Datengenerator 10, eine Scramblereinheit 11 und eine Vergleichereinheit 12 aufweist, wie in 2 dargestellt ist. Der Datengenerator 10, die Scramblereinheit 11 und die Vergleichereinheit 12 sind auf dem Speicherbaustein, insbesondere dem DRAM-Speicher integriert. Es ist ein Speicherfeld 13 dargestellt, das eine Vielzahl von Speicherzellen 14 aufweist. Die Speicherzellen 14 sind über jeweils einen Transistor 15 mit einer Bitleitung 16 verbunden. Zudem sind jeweils Reihen von Transistoren 15 mit Steueranschlüssen an eine Wortleitung 17 angeschlossen. Weiterhin ist ein redundantes Speicherfeld 20 vorgesehen, in dem redundante Speicherzellen 19 angeordnet sind. Die redundanten Speicherzellen 19 sind entsprechend den regulären Speicherzellen über Transistoren 15 mit Bitleitungen 16 verbindbar. Die Steueranschlüsse der Transistoren 15 der redundanten Speicherzellen 19 sind an redundante Wortleitungen 18 angeschlossen. Die redundanten Wortleitungen 18 stehen mit einer Reparatureinheit 21 in Verbindung. Die Reparatureinheit 21 ist an den Wortadressdecoder/Speicher 4 angeschlossen. Der Datengenerator 10 steht mit einem Dateneingang der Scramblereinheit 11 in Verbindung. Die Scramblereinheit 11 steht mit einem Dateneingang der Eingangs-/Ausgangsschaltung 6 in Verbindung. Zudem weist die Scramblereinheit 11 eine Adressverbindung mit dem Wortadressspeicher/Decoder 4 und eine Leitungsverbindung mit der Reparatureinheit 21 auf. Die Leitungsverbindung kann als Adressverbindung ausgebildet sein oder je nach Anwendungsfall auch nur zur Übertragung eines digitalen Datums dienen.
Zum Testen der Funktionsfähigkeit der Speicherzellen 14 und der redundanten Speicherzellen 19 werden vom Datengenerator 10 Datenmuster an die Scramblereinheit 11 gegeben, die von der Scramblereinheit 11 über die Eingangs-/Ausgangsschaltung 6 und die Verstärkerschaltung 7 in die Speicherzellen 14 und redundanten Speicherzellen 19 eingeschrieben werden. Anschließend werden die eingeschriebenen Datenmuster aus den Speicherzellen 14 und den redundanten Speicherzellen 19 wieder ausgelesen und über die Verstärkerschaltung 7, die Eingangs-/Ausgangsschaltung 6 an die Vergleichereinheit 12 ausgegeben. Die Vergleichereinheit 12 vergleicht, ob die eingeschriebenen Datenmuster mit den ausgelesenen Datenmustern übereinstimmen. Dazu ist die Vergleichereinheit 12 ebenfalls mit dem Datengenerator 10 verbunden und kennt somit die in die Speicherzellen 14 und die redundanten Speicherzellen 19 eingeschriebenen Datenmuster.
Erkennt die Vergleichereinheit 12, dass die eingeschriebenen Datenmuster mit den ausgelesenen Datenmustern übereinstimmen, so wird eine korrekte Funktionsfähigkeit der Speicherzellen 14 und der redundanten Speicherzellen 19 erkannt. Ergeben sich jedoch bei dem Vergleich Abweichungen zwischen dem eingeschriebenen Datenmuster und dem ausgelesenen Datenmuster, so erkennt die Vergleichereinheit 12, dass bestimmte Spei cherzellen 14 oder bestimmte redundante Speicherzellen 19 nicht korrekt funktionieren. Wird eine Speicherzelle als nicht korrekt funktionsfähig erkannt, so wird diese Information als Fehler über Datenleitungen nach außen getrieben. Über E- oder Laser-Fuses kann nun repariert werden. Die Reparatureinheit 21 ersetzt dann eine defekte Speicherzelle 14 oder eine defekte redundante Speicherzelle 19 mit einer redundanten Speicherzelle 19. Das Ersetzen der defekten Speicherzelle wird in der Weise ausgeführt, dass die Adresse der defekten Speicherzelle in der Reparatureinheit 21 abgelegt wird. Wird vom Wortadressspeicher/Decoder 4 eine Adresse einer defekten Speicherzelle an die Reparatureinheit 21 abgegeben, so erkennt die Reparatureinheit 21 die Identität zwischen der anzusteuernden Speicherzelle und der abgelegten Fehleradresse. Daraufhin aktiviert die Reparatureinheit 21 die für die defekte Speicherzelle vorgesehene redundante Speicherzelle 19 und sperrt gleichzeitig mit einem Enable-Signal die Ansteuerung des Wortadressdecoders 4. Somit wird anstelle der vorgesehenen Wortleitung eine redundante Wortleitung 18 aktiviert.
3 zeigt in einer detaillierten Darstellung den Aufbau der Verstärkerschaltung 7, der Reparatureinheit 21 und die Anordnung der Bitleitungen 16. In dieser Ausführungsform weist die Verstärkerschaltung 7 mehrere Verstärkerteilschaltungen 27 auf. Die Verstärkerschaltungen 27 sind an den Spaltendecoder 30 angeschlossen, der mit dem Spaltenadressspeicher 5 verbunden ist. Jede Verstärkerteilschaltung 27 ist mit zwei Bitleitungspaaren verbunden, wobei jedes Bitleitungspaar eine True-Bitleitung Blt und eine komplementäre Bitleitung Blc aufweist. Bei der Auswertung des Speicherzustandes der Speicherzellen 14, 19 vergleicht die Verstärkerteilschaltung 27 jeweils den Potenzialunterschied zwischen der Bitleitung, die mit der Speicherzelle verbunden ist, die ausgelesen werden soll, mit der Bitleitung, die zu dem Bitleitungspaar der Bitleitung der auszulesenden Speicherzelle gehört. Die Verstärkerteilschaltung 27 gibt immer eine logische Eins aus, wenn der Spannungspegel der True-Bitleitung größer ist als der Spannungspegel der komplementären Bitleitung. Dies führt dazu, dass eine logische Eins einer Speicherzelle, die mit einer True-Bitleitung verbunden ist, durch einen physikalischen High-Pegel der Speicherzelle dargestellt wird. In entsprechender Weise wird eine logische Null durch einen Low-Pegel der Speicherzelle dargestellt, die mit einer True-Bitleitung verbunden ist. Dahingegen wird die logische Eins in einer Speicherzelle, die mit einer komplementären Bitleitung verbunden ist, durch einen physikalischen Low-Pegel dargestellt. Entsprechend wird eine logische Null durch einen physikalischen Low-Pegel der Speicherzelle dargestellt, die mit einer komplementären Bitleitung verbunden ist.
Im Beispiel sind die Wortleitungen 17 sind immer entweder mit True-Bitleitungen oder mit komplementären Bitleitungen mehrerer Bitleitungspaare verbunden. In entsprechender Weise sind auch die redundanten Wortleitungen 18 entweder mit True-Bitleitungen oder mit komplementären Bitleitungen mehrerer Bitleitungspaare verbunden. Somit kann es bei einer Reparatur einer defekten Wortleitung 17 durch eine redundante Wortleitung 18 dazu kommen, dass eine Wortleitung 17, die mit komplementären Bitleitungen nur verbunden ist, durch eine redundante Wortleitung 18 ersetzt wird, die nur mit True-Bitleitungen verbunden ist. Dies führt jedoch bei einem Testvorgang dazu, dass für ein sicheres Testen der Speicherzelle nicht wie bisher die Speicherzellen mit einer logischen Null, d.h. bei einer Speicherzelle einer komplementären Bitleitung mit einem High-Pegel, sondern bei Vorliegen einer Speicherzelle, die mit einer True-Bitleitung verbunden ist, mit einer logischen Eins, d.h. mit einem physikalischen High-Pegel zu belegen ist. Um diese Probleme zu vermeiden, wird erfindungsgemäß die Wortadresse der redundanten Wortleitung 18 an die Scramblereinheit 11 übermittelt. Die Scramblereinheit 11 berücksichtigt bei dem durchzuführenden Testverfahren, ob es sich bei der redundanten Wortleitung um eine Wortleitung han delt, die mit True-Bitleitungen oder mit komplementären Bitleitungen mit Speicherzellen verbindbar ist.
Auf diese Weise kann eine Vereinfachung des Testvorganges erreicht werden, da die Scramblereinheit 11 für einen sicheren Test der Speicherzellen und der redundanten Speicherzellen 19 die Speicherzellen 14 und die redundanten Speicherzellen 19 jeweils mit: dem für den Test korrekten, physikalischen Pegel belegt. Bei Testen der Retention ist z.B. der physikalische High-Pegel kritisch. Deshalb ist es erforderlich, insbesondere diesen Ladungszustand präzise zu testen. Aufgrund des erfindungsgemäßen Verfahrens ist es nicht mehr wie bisher im Stand der Technik notwendig, die Speicherzellen sowohl mit einer logischen Null als auch mit einer logischen Eins zu beschreiben und wieder auszulesen, um sicherzustellen, dass auf alle Fälle ein physikalischer High-Pegel einmal in die Speicherzelle eingeschrieben, ausgelesen und überprüft wurde.
Die erfindungsgemäße Reparatureinheit 21 weist eine Fuseschaltung 23 auf, die mit dem Wortadressspeicher 4 verbunden ist. Der Fuseschaltung 23 ist ein Ersatzadressspeicher 24 nachgeschaltet, der mit einem Zwischenspeicher 28 verbunden ist. Der Zwischenspeicher 28 steht mit der Scramblereinheit 11 in Verbindung. Weiterhin ist dem Ersatzadressspeicher 24 eine Trefferschaltung 25 nachgeordnet, die wiederum an die redundante Wortleitung 18 angeschlossen ist.
Der Wortdecoder 22 weist Wortteildecoder 29 auf, die jeweils einer Wortleitung 17 zugeordnet sind. Die Wortteildecoder 29 stehen mit dem Wortadressspeicher 4 in Verbindung. Dem Wortteildecoder 29 ist eine Stopschaltung 26 nachgeschaltet. Die Stopschaltung 26 ist an eine Wortleitung 17 angeschlossen.
Wird nun ein Testverfahren nach der Reparatur durchgeführt, dann aktiviert die Steuereinheit 1 den Datengenerator 10. Der Datengenerator 10 gibt daraufhin ein festgelegtes Datenmuster an die Scramblereinheit 11 weiter. Die Scramblereinheit 11 erhält vom Wortadressspeicher 4 die regulär vorgegebene Wortadresse. Aufgrund der regulären Wortadresse erkennt die Scramblereinheit 11, ob die zu aktivierende Wortleitung mit komplementären Bitleitungen oder mit True-Bitleitungen verbunden ist. Ist die zu aktivierende Wortleitung mit True-Bitleitungen verbunden, so werden zum Überprüfen der Speicherzellen logische Einsen an die Verstärkerschaltung 7 zum Einschreiben weitergegeben. Dazu gibt die Scramblereinheit 11 ein logisches Eins-Signal über die Ausgangsleitung an die Verstärkerschaltung 7 ab. Über die Vorgabe der Spaltenadresse durch den Spaltenadressspeicher 5 wird eine der Verstärkerteilschaltungen 27 ausgewählt. In diesem Ausführungsbeispiel werden jeweils zwei Daten auf jeweils eine Bitleitung der zwei mit der ausgewählten Verstärkerteilschaltung 27 verbundenen Bitleitungspaare ausgegeben und somit in die entsprechenden Speicherzellen eingeschrieben. Wird beispielsweise durch die Spaltenadresse die oberste Verstärkerteilschaltung Y_dec 1 ausgewählt und ist über die Wortadresse die rechte Wortleitung WL2 ausgewählt, so werden von der Scramblereinheit 11 zwei logische Einsen zum Testen vorgegeben, da die Wortleitung WL2 an True-Bitleitungen angeschlossen ist. Wird von dem Wortadressspeicher/Decoder 4 die Wortleitung WL1 festgelegt, so gibt die Scramblereinheit 11 zwei logische Nullen als Daten vor, die mit physikalischen High-Pegeln eingeschrieben werden.
Wird nun von dem Wortadressspeicher 4 eine Wortadresse vorgegeben, die einer als defekt erkannten Wortleitung gehört, so wird dies von der Reparatureinheit 21 erkannt. Die Reparatureinheit 21 weist in der Fuseschaltung 23 die Adressen der defekten Wortleitungen auf. Stimmt eine vom Wortadressspeicher 4 zugeführte Wortadresse mit einer in der Fuseschaltung 23 abgelegten Wortadresse überein, so wird eine Adresse einer defekten Wortleitung erkannt. Erkennt die Fuseschaltung 23 eine defekte Wortleitung, so gibt die Fuseschaltung 23 ein Steuersignal an den Ersatzadressspeicher 24 weiter. Der Ersatzadressspeicher 24 gibt die für ein korrektes Scrambling benötigten Bits der Wortadresse der für die defekte Wortleitung adressierten redundanten Wortleitung 18 an den Zwischenspeicher 28 weiter. Anschließend gibt der Ersatzadressspeicher 24 ein Steuersignal an die Trefferschaltung 25 weiter. Die Trefferschaltung 25 aktiviert nach Erhalt eines Steuersignales den Zwischenspeicher 28. Der Zwischenspeicher 28 gibt nach Erhalt des Aktivierungssignales die im Zwischenspeicher 28 abgelegte Adresse der zur Reparatur der defekten Wortleitung eingesetzten redundanten Wortleitung 18 an die Scramblereinheit 11. Zudem aktiviert die Trefferschaltung 25 die redundante Wortleitung 18. Zudem gibt die Trefferschaltung 25 ein Stopsignal an die Stopschaltungen 26 des Wortdecoders 22. Nach Erhalt des Stopsignales wird eine Ansteuerung einer Wortleitung 17 durch den Wortdecoder 22 unterbunden.
Erhält die Scramblereinheit 11 eine Wortadresse vom Zwischenspeicher 28 zugeführt, so berücksichtigt die Scramblereinheit 11 die Wortadresse bei der Ansteuerung der Verstärkerschaltung 7. Dabei berücksichtigt die Scramblereinheit 11, ob die redundante Wortleitung, die angesteuert wird, mit True-Bitleitungen oder komplementären Bitleitungen verbunden ist. Ist die redundante Wortleitung 18 mit True-Bitleitungen verbunden, so wird ein kritischer Zustand der mit der redundanten Wortleitung verbundenen Speicherzellen dadurch geprüft, dass eine logische 1 und ein physikalischer High-Pegel in die Speicherzellen eingeschrieben wird. Ist jedoch die redundante Wortleitung 18 mit komplementären Bitleitungen verbunden, so wird ein kritischer Zustand der Speicherzellen, die über die redundante Wortleitung 18 ansteuerbar sind, durch das Einschreiben einer logischen 0 und damit auch durch das Einschreiben eines physikalischen High-Pegels überprüft. Die Information, ob die redundante Wortleitung mit komplementären Bitleitungen oder mit True-Bitleitungen verbunden ist, ist aus der Wortadresse erkennbar.
In einer vereinfachten Ausführungsform wird von der Reparatureinheit 21 der Scramblereinheit 11 nicht die Adresse der redundant zu aktivierenden Wortleitung mitgeteilt, sondern nur die Information, welche Art von Wortleitung angesteuert wird. Beispielsweise eine Wortleitung, die nur an True-Bitleitungen anschließt. Diese Information ist in wenigen Adressbits enthalten. Auf diese Weise wird eine Auswertung der Information, ob die redundant anzusteuernde Wortleitung mit True-Bitleitungen oder mit komplementären Bitleitungen verbunden ist, bereits in der Reparatureinheit 21 durchgeführt. Dadurch ist ein einfacher Aufbau der Scramblereinheit 11 möglich.
Für die durchzuführenden Testverfahren ist es für das Testen einer Speicherzelle oft erforderlich, die um die Speicherzelle angeordneten weiteren Speicherzellen auf ein definiertes Spannungspotenzial zu legen. Somit ist es für das Durchführen der Testverfahren vorteilhaft, den tatsächlichen physikalischen Spannungszustand der Speicherzellen zu kennen und/oder einen gewünschten Spannungszustand einzustellen, die von der redundanten Wortleitung 18 angesteuert werden. Dazu ist jedoch die Information, ob die redundante Wortleitung 18 mit True-Bitleitungen oder mit komplementären Bitleitungen verbunden ist, erforderlich. Diese Information wird erfindungsgemäß in dem vorgeschlagenen Speicherbaustein der Scramblereinheit 11 auch nach einer Reparatur einer defekten Wortleitung durch eine redundante Wortleitung für eine entsprechende Berücksichtigung bei der Durchführung des Testverfahrens zur Verfügung gestellt.
Die Erfindung wurde am Beispiel von redundanten Wortleitungen erläutert, ist aber auf jede Datenleitung, insbesondere auf die Bitleitungen verwendbar.

1: Steuereinheit
2: Adressregister
3: Speicherbank
4: Wortadressspeicher/Decoder
5: Spaltenadressspeicher/Decoder
6: Eingangs-/Ausgangsschaltung
7: Verstärkerschaltung
8: Datenein-/ausgang
9: Testlogik
10: Datengenerator
11: Scramblereinheit
12: Vergleichereinheit
13: Speicherfeld
14: Speicherzelle
15: Transistor
16: Bitleitung
17: Wortleitung
18: redundante Wortleitung
19: redundante Speicherzelle
20: redundantes Speicherfeld
21: Reparatureinheit
22: Wortdecoder
23: Fuseschaltung
24: Ersatzadressspeicher
25: Trefferschaltung
26: Stopschaltung
27: Verstärkerteilschaltung
28: Zwischenspeicher
29: Wortteildecoder
30: Spaltendecoder

Claims

Speicherbaustein mit Speicherzellen (14) mit einem Datengenerator (10) und einer Testlogik (11, 12) zum Einschreiben und Auslesen von Testdaten in die Speicherzellen (14), mit einem ersten Adressregister (4) zur Vorgabe einer ersten Adresse für die Auswahl einer Wortleitung (17), mit einem zweiten Adressregister (5) zur Vorgabe einer zweiten Adresse für die Auswahl einer Bitleitung, wobei ein erster Auswahldecoder (22) vorgesehen ist, der mit dem ersten Adressregister (4) verbunden ist, wobei über den ersten Auswahldecoder (22), abhängig von der Adresse, die vom ersten Adressregister bereitgestellt wird, eine Wortleitung (17) aktivierbar ist, wobei eine Wortleitung (17) mit Steuereingängen mehrerer Schalter (15) verbunden ist, wobei ein Schalter (15) zwischen eine Speicherzelle (14) und eine Bitleitung (1b) geschaltet ist, wobei mit einer Aktivierung einer Wortleitung (17) die mit der Wortleitung verbundenen Schalter (15) leitend schaltbar sind, wobei zwei Bitleitungen zu einem Bitleitungspaar zusammengefasst sind, wobei eine Bitleitung des Bitleitungspaares eine True-Bitleitung (Blt) und die zweite Bitleitung des Bitleitungspaares eine komplementäre Bitleitung (Blc) darstellt, wobei ein Bitleitungspaar mit jeweils einer Verstärkerschaltung (27) verbunden ist, wobei die Testlogik über einen zweiten Auswahldecoder (30) mit den Verstärkerschaltungen (7, 27) verbunden ist, wobei der zweite Auswahldecoder (30) mit dem zweiten Adressregister (5) zur Auswahl eines Bitleitungspaares verbunden ist, wobei die Testlogik mit dem ersten Auswahldecoder (22) verbunden ist, wobei die Testlogik (11, 12) in eine Speicherzelle (14), die an eine komplementäre Bitleitung (Blc) angeschlossen ist, ein logisches Datum mit einem anderen physikalischen Wert einschreibt als in eine Speicherzelle, die mit einer True-Bitleitung (Blt) verbunden ist, wobei eine Reparatureinheit (21) mit einem Adressregister (23) vorgesehen ist, wobei die Reparatureinheit (21) über eine Umadressierung eines Zugriffs des ersten Auswahldecoders (22) auf eine defekte Wortleitung auf die im Adressregister (23) der Reparatureinheit (21) abgelegte Adresse einer Ersatzwortleitung (18) umlenkt, dadurch gekennzeichnet, dass die Reparatureinheit (21) mit der Testlogik (11, 12) verbunden ist, dass die Testlogik beim Ein- und Ausschreiben von Testdaten bei Vorliegen einer Umadressierung auf eine Ersatzwortleitung (18) die Adresse der Ersatzwortleitung berücksichtigt, wobei die Adresse der Ersatzwortleitung die Information aufweist, ob die Ersatzwortleitung mit einer True- oder komplementären Bitleitung (Blt, Blc) verbindbar ist.
Verfahren zum Testen von Speicherzellen (14) eines Speicherbausteins mit einer Testlogik (11, 12) zum Einschreiben und Auslesen von Testdaten in die Speicherzellen (14) mit einem ersten Adressregister (4) zur Vorgabe einer ersten Adresse für die Auswahl einer Wortleitung (17), mit einem zweiten Adressregister (5) zur Vorgabe einer zweiten Adresse für die Auswahl einer Bitleitung (16), wobei ein erster Auswahldecoder (22) vorgesehen ist, der mit dem ersten Adressregister (4) verbunden ist, wobei über den ersten Auswahldecoder (22) abhängig von der Adresse des ersten Adressregisters eine Wortleitung (17) aktivierbar ist, wobei eine Wortleitung (17) mit Steuereingängen mehrerer Schalter (15) verbunden ist, wobei ein Schalter (15) zwischen eine Speicherzelle (14) und eine Bitleitung (16) geschaltet ist, wobei mit einer Aktivierung einer Wortleitung (17) die mit der Wortleitung verbundenen Schalter (15) leitend schaltbar sind, wobei zwei Arten von Bitleitungen zu einem Bitleitungspaar zusammengefasst sind, wobei ein Bitleitungspaar mit jeweils einer Verstärkerschaltung (27) verbunden ist, wobei eine Bitleitung eines Bitleitungspaares eine True-Bitleitung (Blt) und die zweite Bitleitung des Bitleitungspaares eine komplementäre Bitleitung (Blc) darstellt, wobei die Verstärkerschaltung (27) beim Auslesen eines Datums die Potenziale der True- und komplementären Bitleitung eines Bitleitungspaares vergleicht und eine logische Eins erkennt, wenn das Potenzial der True-Bitleitung (Blt) größer ist als das Potenzial der komplementären Bitleitung (Blc), wobei die Verstärkerschaltung (27) eine logische Null erkennt, wenn das Potenzial der True-Bitleitung (Blt) kleiner ist als das Potenzial der komplementären Bitleitung (Blc), wobei die Testlogik über einen zweiten Auswahldecoder (30) mit den Verstärkerschaltungen (27) verbunden ist, wobei der zweite Auswahldecoder (30) mit dem zweiten Adressregister (5) zur Auswahl einer Verstärkerschaltung verbunden ist, wobei die Testlogik mit dem ersten Auswahldecoder (22) verbunden ist, wobei die Testlogik in eine Speicherzelle (14), die an eine komplementäre Bitleitung (Blc) angeschlossen ist, ein Datum mit einem anderen physikalischen Wert einschreibt als in eine Speicherzelle (14), die mit einer True-Bitleitung (Blt) verbunden ist, wobei eine Reparatureinheit (21) mit einem Adressregister (24) vorgesehen ist, wobei die Reparatureinheit (21) über eine Umadressierung eines Zugriffs des ersten Auswahldecoders (22) auf eine defekte Wortleitung auf die im Adressregister (24) der Reparatureinheit (21) abgelegte Adresse einer Ersatzwortleitung (18) umgelenkt wird, dadurch gekennzeichnet, dass die Reparatureinheit (21) mit der Testlogik (11, 12) verbunden ist, dass die Testlogik bei Vorliegen einer Umadressierung auf eine Ersatzwortleitung (18) die Adresse der Ersatzwortleitung berücksichtigt, wobei die Adresse der Ersatzwortleitung die Information aufweist, ob es sich bei der Ersatzwortleitung um eine True- oder komplementäre Bitleitung (Blt, Blc) handelt, dass von der Testlogik (11, 12) nur Daten in die Speicherzellen eingeschrieben werden, die einem High-Pegel entsprechen, dass die Speicherzellen (14) wieder ausgelesen werden und dass die ausgelesenen Daten mit den eingeschriebenen Daten verglichen werden, um eine korrekte Funktionsfähigkeit der Speicherzellen (14) zu erkennen.