DE10202139A1

DE10202139A1 - Speicherzelle mit einem dünnen Isolationskragen und Speicherbaustein

Info

Publication number: DE10202139A1
Application number: DE10202139A
Authority: DE
Inventors: Martin Popp; Dietmar Temmler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-01-21
Filing date: 2002-01-21
Publication date: 2003-08-07
Anticipated expiration: 2022-01-22
Also published as: DE10202139B4; US7012289B2; US20040032027A1

Abstract

Es wird eine Speicherzelle mit einem Grabenkondensator beschrieben, bei dem die über die Anschlussfläche des Grabenkondensators benötigte Fläche in vorteilhafter Weise durch die Ausbildung eines besonders dünnen Isolationskragens reduziert ist. Der Isolationskragen ist so weit reduziert, dass zwar ein lateraler Strom unterbunden ist, aber die Ausbildung eines parasitären Feldeffekttransistors zugelassen wird. Damit jedoch insgesamt kein Strom über den parasitären Feldeffekttransistor fließt, wird ein zweiter parasitärer Feldeffekttransistor in Serie geschaltet angeordnet, der jedoch sicher nicht leitend geschaltet ist. Durch die Ausbildung eines dickeren zweiten Isolationskragens erreicht, der die Füllung des Grabenkondensators vom umliegenden Substrat trennt.

Description

Die Erfindung betrifft eine Speicherzelle gemäß dem Oberbegriff des Patentanspruchs 1 und einen Speicherbaustein gemäß dem Oberbegriff des Patentanspruchs 10.
Speicherzellen werden zur Herstellung von Halbleiterspeichern eingesetzt, um Informationen über den Ladungszustand eines Kondensators abzuspeichern. Eine Speicherzelle umfasst einen Auswahltransistor und einen Kondensator, in dem die gespeicherte Information abgelegt ist. Der Kondensator wird beispielsweise in Form eines Grabenkondensators oder eines Stack-Kondensators ausgebildet.
Die Ausführung der Speicherzelle mit einem Grabenkondensator bietet den Vorteil, dass ein relativ großes Volumen des Grabenkondensators in einem Siliciumsubstrat angeordnet werden kann und der Grabenkondensator sich in Richtung der Oberfläche des Substrates verjüngt und mit einem relativ schmalen Querschnitt an die Oberfläche des Substrates grenzt. Auf diese Weise ist eine Einsparung der zur Ausbildung der Speicherzelle benötigten Oberfläche möglich. Weiterhin ist auf der Oberfläche des Substrates der Auswahltransistor angeordnet.
Der Reduzierung des Querschnittes des Grabenkondensators im Bereich der Oberfläche sind dadurch Grenzen gesetzt, dass die Leitfähigkeit der Grabenfüllung im Bereich der Oberfläche einen vorgegebenen Wert aufweisen muss. Zudem ist die Anordnung eines Isolationskragens erforderlich, um die Grabenfüllung auch im schmalen oberen Bereich gegenüber dem Substrat elektrisch zu isolieren.

Aus dem Artikel "Transistor on Copacitor Cell with Quarter Pitch Layout", M. Sato et al., 2000 Symposium on VLSI Technology Digest of Technical Papers, 2000 IEEE, Seite 82 und 83 ist eine Speicherzelle mit einem Grabenkondensator bekannt, der einen unteren breiten Bereich und einen oberen schmalen Bereich aufweist. Der untere breite Bereich ist von einem Nitridfilm als Isolationsschicht umgeben. Die obere Endfläche des breiten Bereiches ist durch eine dicke Siliciumoxidschicht abgedeckt. Der schmale Bereich ist bis zur Oberfläche des Substrates geführt und ebenfalls von einer Isolationsschicht gegenüber das umgebende Substrat isoliert. Die bekannte Ausführung des Grabenkondensators weist den Nachteil auf, dass die Isolationsschicht, die den schmalen Bereich isoliert, relativ dick ausgeführt werden muss, um die Ausbildung eines parasitären Feldeffekttransistors zu vermeiden. Somit wird trotz der Ausführung des schmalen oberen Bereiches der Grabenfüllung ein relativ großer Oberflächenbereich der Substratoberfläche zur Ausbildung des Grabenkondensators benötigt.

Aus der noch nicht offengelegten Patentanmeldung mit dem Titel "Speicher mit Grabenkondensator und Auswahltransistor und Verfahren zu seiner Herstellung" der Infineon Technologies GmbH ist eine gattungsgemäße Speicherzelle mit Grabenkondensator bekannt. Der beschriebene Grabenkondensator ist ebenfalls in Form eines breiten unteren Abschnittes und eines schmalen oberen Abschnittes ausgebildet. Aber auch in dieser Ausführungsform weist der schmale obere Abschnitt einen relativ breiten Isolationskragen auf. Damit ist auch bei dieser Ausführungsform der Speicherzelle ein relativ großer Flächenbedarf zur Ausbildung der Speicherzelle mit Grabenkondensator erforderlich.

Die Aufgabe der Erfindung besteht darin, eine Speicherzelle mit einem Grabenkondensator bereitzustellen, wobei die Ausbildung des Grabenkondensators im Bereich der Substratoberfläche eine relativ geringe Fläche erfordert und trotzdem der Grabenkondensator gegenüber einer Entladung über parasitäre Transistoren geschützt ist.

Die Aufgabe der Erfindung wird durch die Merkmale des Anspruchs 1 und durch die Merkmale des Anspruchs 10 gelöst.

Ein wesentlicher Vorteil der erfindungsgemäßen Speicherzelle gemäß dem Anspruch 1 besteht darin, dass der Kontaktgraben eine relativ dünne erste Isolierschicht aufweist und der Grabenkondensator eine breite zweite Isolierschicht aufweist. Auf diese Weise wird erreicht, dass sich zwischen der Füllung des Kontaktgrabens und dem umgebenden Substrat kein lateraler Stromfluss einstellt und durch die relativ dicke Ausbildung der zweiten Isolationsschicht ein elektrischer Leitungszustand eines zweiten parasitären Feldeffekttransistors im Bereich der zweiten Isolationsschicht vermieden wird. Damit wird insgesamt die Leckstromrate des Grabenkondensators reduziert. Grundsätzlich könnte sich im Bereich der ersten Isolationsschicht ein erster parasitärer Feldeffekttransistor und im Bereich der zweiten Isolationsschicht ein zweiter parasitärer Feldeffekttransistor ausbilden. Die zwei parasitären Feldeffekttransistoren sind jedoch in Serie geschaltet und bei der Sperrung des zweiten parasitären Feldeffekttransistors wird insgesamt ein Stromfluss aus dem Grabenkondensator in das umgebende Substrat unterbunden.

Versuche haben gezeigt, dass bevorzugte Ergebnisse durch die Ausbildung der ersten Isolationsschicht im Bereich von < 15 nm und die Ausbildung der zweiten Isolationsschicht im Bereich von > 15 nm erreicht werden. Vorzugsweise liegt die Dicke der ersten Isolationsschicht im Bereich von 7 bis 12 nm und die Dicke der zweiten Isolationsschicht im Bereich von ungefähr 20 nm. Diese Werte können jedoch je nach Ausbildungsform und Art der Dotierung des Substrates angrenzend an die erste und/oder die zweite Isolationsschicht verändert werden. Wesentlich ist jedoch, dass die Dicke der zweiten Isolationsschicht so groß ausgebildet wird, dass die Ausbildung eines parasitären Feldeffekttransistors im Bereich der zweiten Isolationsschicht sicher vermieden wird. Die Dicke der ersten Isolationsschicht kann so dünn gewählt werden, dass gerade noch laterale Ströme zwischen der Füllung des Kontaktgrabens und dem umgebenden Substrat vermieden werden. Eine Ausbildung eines parasitären Feldeffekttransistors im Bereich der ersten Isolationsschicht ist jedoch zulässig.

Weiterhin weist der Speicherbaustein gemäß Anspruch 10 den Vorteil auf, dass eine kompakte Anordnung der Speicherzellen mit einer geringen Oberfläche möglich ist.

Vorzugsweise ist im Bereich der zweiten Isolationsschicht ein Dotiergebiet ausgebildet, das eine zur Grabenfüllung inverse Dotierung aufweist. Auf diese Weise wird die Ausbildung der Serienschaltung der zwei parasitären Feldeffekttransistoren unterstützt.

In einer weiteren bevorzugten Ausführungsform ist ein unterer Abschlussbereich der Grabenfüllung von einer dritten Isolationsschicht umgeben. Angrenzend an die dritte Isolationsschicht ist ein zweites Dotiergebiet ausgebildet, das mit einer im Vergleich zum ersten Dotiergebiet inversen Dotierung versehen ist. Auf diese Weise wird eine effiziente Ausbildung der Ladungskapazität des Grabenkondensators ermöglicht.

In einer bevorzugten Ausführungsform ist das erste Dotiergebiet im Wesentlichen in einer Tiefe von 51 nm bis 1 µm von der Substratoberfläche entfernt ausgebildet. Das erste Dotiergebiet grenzt an das zweite Dotiergebiet an. Auf diese Weise wird eine kompakte Ausbildung des Grabenkondensators ermöglicht.

In einer weiteren bevorzugten Ausführungsform der Erfindung sind mehrere Speicherzellen in dem Substrat angeordnet und die Grabenkondensatoren sind jeweils versetzt zueinander um 1/4 einer Breite einer Zelle, die zwei Grabenkondensatoren aufweist. Auf diese Weise wird eine kompakte Anordnung der Speicherzellen in einem Substrat zur Ausbildung eines Halbleiterspeichers erreicht. Insbesondere ermöglicht diese Anordnung die Ausbildung von Gräben mit der größtmöglichen auf die Einheitsfläche der Zelle bezogenen Weite der Öffnung.

Vorzugsweise ist im Übergangsbereich zwischen dem schmalen und breiten Bereich der Grabenfüllung ein Absatz angeordnet, über dem die zweite Isolierschicht ausgebildet ist. Die zweite Isolierschicht grenzt dabei an die erste Isolierschicht an, die im Kontaktgraben ausgebildet ist und erstreckt nach unten an der Außenseite der Grabenfüllung bis in das zweite Dotiergebiet. Auf diese Weise wird eine zuverlässige elektrische Isolierung der Grabenfüllung bereitgestellt.

In einer vorteilhaften Ausführungsform weist die dritte Isolierschicht eine kleinere Dicke als die zweite Isolierschicht auf. Zudem grenzt die dritte Isolierschicht im Bereich des zweiten Dotiergebietes an die zweite Isolierschicht an. Auf diese Weise wird eine zuverlässige Isolierung der Grabenfüllung ermöglicht.

Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen
Fig. 1 einen schematischen Querschnitt durch einen Teil eines Halbleiterspeicherbauelementes mit einer Speicherzelle,
Fig. 2 eine weitere schematische Darstellung der Speicherzelle mit einem elektrischen Ersatzschaltbild parasitärer Feldeffekttransistoren, und
Fig. 3 eine Ansicht von oben auf eine Vielzahl von Speicherzellen, die in Form eines Quarter Pitch Layouts angeordnet sind.
In Fig. 1 ist eine Ausführungsform der vorliegenden Erfindung gezeigt. Eine Speicherzelle 100 besteht aus einem Grabenkondensator 110 und einem Transistor 160. Der Grabenkondensator 110 wird in einem Substrat 105 gebildet, das eine Oberfläche 106 aufweist. In dem Substrat 105, das beispielsweise aus p- dotiertem Silicium besteht, ist eine vergrabene Wanne 155 eingebracht, die z. B. aus n-dotiertem Silicium besteht. Zur Dotierung von Silicium sind Bor, Arsen oder Phosphor als Dotierstoff geeignet. Der Grabenkondensator 110 weist einen Graben 115 mit einem oberen Bereich 120 und einem unteren Bereich 125 auf. In dem oberen Bereich 120 des Grabens 115 befindet sich ein großer Isolationskragen 150. Der untere Bereich 125 des Grabens durchdringt die vergrabene Wanne 155 zumindest teilweise. Um den unteren Bereich 125 des Grabens 115 ist eine vergrabene Platte 145 angeordnet, welche die äußere Kondensatorelektrode des Grabenkondensators 110 bildet. Die vergrabenen Platten der benachbarten Speicherzellen werden durch die vergrabene Wanne 155 elektrisch miteinander verbunden. Die vergrabene Wanne 155 stellt ein zweites Dotiergebiet dar. Die vergrabene Platte 145 besteht beispielsweise aus n-dotiertem Silicium oder ist analog zur vergrabenen Wanne 155 dotiert.
Der untere Bereich 125 des Grabens 115 ist mit einer dielektrischen Schicht 140 verkleidet, welche das Speicherdielektrikum des Grabenkondensators 110 bildet und eine dritte Isolationsschicht darstellt. Die dielektrische Schicht 140 kann auch Schichten bzw. Schichtstapeln hergestellt werden, die aus Siliciumoxid, Siliciumnitrid oder Siliciumoxynitrid bestehen. Es können auch Speicherdielektrika verwendet werden, die eine hohe Dielektrizitätskonstante aufweisen, wie z. B. Tantaloxid, Titanoxid, BST (Barium-Strontium-Titanat), sowie jedes andere geeignete Dielektrikum.
Der Graben 115 ist mit einer leitenden Grabenfüllung 130 aufgefüllt, welche die innere Kondensatorelektrode bildet und beispielsweise aus dotiertem Polysilicium besteht. Oberhalb der leitenden Grabenfüllung 130 befindet sich eine isolierende Deckschicht 135, die z. B. aus Siliciumoxid besteht. Weiterhin befindet sich oberhalb der leitenden Grabenfüllung 130 ein selbstjustierter Anschluss 220, der in einem Kontaktgraben 205 angeordnet ist, der einen oberen Bereich 215 und einen unteren Bereich 210 aufweist. Der untere Bereich des Kontaktgrabens 205 ist mit einem Isolationskragen 235ausgekleidet und umgibt dabei ein leitendes Material 225, welches auf der leitenden Grabenfüllung 130 angeordnet ist. Der Isolationsgraben stellte eine erste Isolationsschicht dar. Oberhalb des Isolationskragens 235 und des leitenden Materials 225 ist in dem Kontaktgraben 205 eine leitende Kappe 230 angeordnet.
Das leitende Material 225 und die leitende Kappe 230 bestehen beispielsweise aus dotiertem Polysilicium. Der Isolationskragen 235 besteht z. B. aus Siliciumoxid.
Oberhalb der isolierenden Deckschicht 135 und des Substrats 105 befindet sich eine Epitaxieschicht 245. In der Epitaxieschicht 245 ist der Transistor 160 gebildet. Der Transistor 160 besteht aus einem Drain-Gebiet 165, das mit der leitenden Kappe 230 verbunden ist. Weiterhin besteht der Transistor 160 aus einem Source-Gebiet 170 und einem Kanal 175, die ebenfalls in der Epitaxieschicht 245 gebildet sind. Das Source- Gebiet 170 und das Drain-Gebiet 165 sind beispielsweise aus dotiertem Silicium gebildet.
Oberhalb des Kanals 175 des Transistors 160 befindet sich eine erste Wortleitung 180, die von einer ersten Isolationshülle 185 verkleidet ist, die beispielsweise aus Siliciumnitrid besteht. Oberhalb des Grabens 115, neben dem Kontaktgraben 205, ist eine Grabenisolierung 250 angeordnet. Die Grabenisolierung 250 besteht in diesem Ausführungsbeispiel aus Siliciumoxid. Oberhalb der Grabenisolierung 250 verläuft eine zweite Wortleitung 190, die von einer zweiten Isolationshülle 195 verkleidet ist. Neben der ersten Wortleitung 180 verläuft eine dritte Wortleitung 200. Oberhalb der Wortleitung und des Source-Gebiets 170 ist eine Stoppschicht 240 angeordnet, die zwischen der ersten und der zweiten Wortleitung entfernt ist. Zwischen der ersten und dritten Wortleitung 180, 200 ist eine Isolationsfüllung auf die Stoppschicht 240 aufgebracht. Die Stoppschicht schützt den Bereich zwischen der ersten Wortleitung 180 und der dritten Wortleitung 200. Ein aktives Gebiet 270 wird rundherum von der Grabenisolierung 250 umgeben und befindet sich in der Epitaxieschicht 245.
Mit Bezug auf Fig. 1 wird das Herstellungsverfahren der erfindungsgemäßen Speicherzelle erläutert. Es wird das Substrat 105 bereitgestellt, in und auf dem die DRAM-Speicherzelle herzustellen ist. Bei der vorliegenden Variante ist das Substrat 105 leicht mit p-Typ-Dotierstoffen dotiert, wie z. B. Bor. In das Substrat 105 wird in geeigneter Tiefe eine n- dotierte, vergrabene Wanne 155 gebildet. Zur Dotierung der vergrabenen Wanne 155 kann z. B. Phosphor oder Arsen als Dotierstoff verwendet werden. Die vergrabene Wanne 155 kann z. B. durch Implantation erzeugt werden und bildet eine leitende Verbindung zwischen den vergrabenen Platten der benachbarten Kondensatoren. Alternativ kann die vergrabene Wanne 155 durch epitaktisch aufgewachsene, dotierte Siliciumschichten oder durch eine Kombination von Kristallwachstum (Epitaxie) und Implantation gebildet werden. Diese Technik ist in dem US-Patent 5,250,829 von Bronner et al. beschrieben.
Mit einer geeigneten Hartmaskenschicht als Ätzmaske für einen reaktiven Ionenätzschritt (RIE) wird der Graben 115 gebildet. Anschließend wird in dem oberen Bereich 120 des Grabens 115 der große Isolationskragen 150 gebildet, der z. B. aus Siliciumoxid besteht. Anschließend wird die vergrabene Platte 145 mit n-Typ-Dotierstoffen, wie z. B. Arsen oder Phosphor als äußere Kondensatorelektrode gebildet. Der große Isolationskragen 150 dient dabei als Dotiermaske, welche die Dotierung auf den unteren Bereich 125 des Grabens 108 beschränkt. Zur Bildung der vergrabenen Platte 145 kann eine Gasphasendotierung, eine Plasmadotierung oder eine Plasmaimmersions- Ionenimplantation (PIII) verwendet werden. Diese Techniken sind beispielsweise in Ransom et al., J. Electrochemical. Soc., Band 141, Nr. 5 (1994), S. 1378 ff.; US-Patent 5,344,381 und US-Patent 4,937,205 beschrieben. Eine Ionenimplantation unter Verwendung des großen Isolationskragens 150 als Dotiermaske ist ebenfalls möglich. Alternativ kann die vergrabene Platte 145 unter Verwendung eines dotierten Silicatglases als Dotierstoffquelle, wie z. B. ASG (Arsen-Silicat-Glas), gebildet werden. Diese Variante ist beispielsweise in Becker et al., J. Electrochemical. Soc., Band 136 (1989), Seite 3033 ff. beschrieben. Wird dotiertes Silicatglas zur Dotierung verwendet, so wird es nach der Bildung der vergrabenen Platte 145 entfernt.
Anschließend wird eine dielektrische Schicht 140 gebildet, die den unteren Bereich 125 des Grabens 115 auskleidet. Die dielektrische Schicht 140 dient als Speicherdielektrikum zum Separieren der Kondensatorelektroden. Die dielektrische Schicht 140 besteht beispielsweise aus einem Siliciumoxid, einem Siliciumnitrid, einem Siliciumoxynitrid oder einem Schichtstapel aus Siliciumoxid- und Siliciumnitridschichten. Auch Materialien mit einer hohen Dielektrizitätskonstante wie z. B. Tantaloxid oder BST können verwendet werden.
Anschließend wird die leitende Grabenfüllung 130, die beispielsweise aus dotiertem Poly- oder amorphem Silicium bestehen kann, zum Füllen des Grabens 115 abgeschieden. Hierzu können beispielsweise CVD- oder andere bekannte Prozesstechniken verwendet werden.
Auf der leitenden Grabenfüllung 130 wird die isolierende Deckschicht 135 gebildet. Dies kann z. B. mit einer thermischen Oxidation der leitenden Grabenfüllung 130 durchgeführt werden. Auch die Abscheidung der isolierenden Deckschicht 135 auf die leitende Grabenfüllung 130 ist möglich. Dazu können z. B. CVD-Abscheideverfahren verwendet werden. Es ist besonders vorteilhaft, die isolierende Deckschicht 135 selektiv auf der leitenden Grabenfüllung 130 zu bilden. Die Bildung der isolierenden Deckschicht 135 kann selektiv durchgeführt werden, da zu diesem Zeitpunkt die Hartmaskenschicht, welche zur Ätzung des Grabens 115 verwendet wurde, auf der Substratoberfläche vorhanden ist und damit nur den Bereich freigibt, in dem die isolierende Deckschicht 135 zu bilden ist.
Sämtliche Schichten, die sich zu diesem Zeitpunkt auf der Oberfläche 106 des Substrats 105 befinden, werden entfernt und das Substrat 105 wird gereinigt. Anschließend wird die Epataxieschicht 245 epitaktisch und selektiv auf dem Substrat 105 aufgewachsen. Bei dem Aufwachsen der Epitaxieschicht 245 wird die isolierende Deckschicht 135 mit einkristallinem Silicium überwachsen. Die isolierende Deckschicht 135 wird von allen Richtungen mit einkristallinem Silicium überwachsen. Das selektive epitaktische Aufwachsen wird z. B. in der Veröffentlichung von N. C. C. Lou, IEDM 1988, Seite 588 ff. beschrieben.
Anschließend wird vorzugsweise ein Reflowprozess durchgeführt, d. h. es wird eine In-Situ-Planarisierung bei Abscheidung unter Wasserstoff-Gasfluss bei 900°C bis 1000°C durchgeführt, wobei die aufgewachsene Epitaxieschicht 245 planarisiert wird.
Anschließend wird die Grabenisolierung 250 gebildet. Zu diesem Zweck werden entsprechende Bereiche der Grabenisolierung geätzt und mit einem dielektrischen Material, wie z. B. Siliciumoxid aufgefüllt und anschließend planarisiert. Dabei bleibt das aktive Gebiet 270 für die anschließende Bildung des Transistors 160 stehen.
Nach Herstellung des Gateoxids wird eine dotierte Polysiliciumschicht abgeschieden, aus der in einem nachfolgenden Belichtungs- und Ätzschritt die Wortleitungen gebildet werden. Dabei wird die erste Wortleitung 180 auf dem aktiven Gebiet 270 und die zweite Wortleitung 190 auf der Grabenisolierung 250 gebildet. Die erste Wortleitung 180 wird mit einer ersten Isolationshülle 185, während die zweite Wortleitung 190 mit einer zweiten Isolationshülle 195 umgeben wird. Die Isolationshüllen bestehen beispielsweise aus Siliciumnitrid.
Anschließend wird das Drain-Gebiet 165 und das Source-Gebiet 170 mit Ionenimplantation gebildet. Dabei dienen die aus Polysilicium gebildeten Wortleitungen mit ihren Isolationshüllen als Implantationsmaske. Da die erste Wortleitung 180 so angeordnet ist, dass sie teilweise senkrecht oberhalb der isolierenden Deckschicht 135 verläuft, befindet sich ein Teil des Kanals 175 des Transistors 160 direkt oberhalb der isolierenden Deckschicht 135, so dass der Transistor 160 als partieller SOI-Transistor gebildet wird.
Anschließend wird die Stoppschicht 240 konform abgeschieden, so dass sie die Isolationshüllen der Wortleitungen bedeckt. Die Stoppschicht 240 wird beispielsweise aus Siliciumnitrid gebildet. Danach wird eine Oxidschicht abgeschieden und bis auf die Stoppschicht 240 zurückplanarisiert, so dass z. B. die Isolationsfüllung 280 zwischen der ersten Wortleitung 180 und der dritten Wortleitung 200 gebildet wird. Anschließend wird mittels Photolithographie und Ätzung ein Fenster in der Stoppschicht 240 geöffnet. Dabei wird die Stoppschicht 240 zwischen der ersten Wortleitung 180 und der zweiten Wortleitung 190, oberhalb des Drain-Gebietes 165 entfernt. Mit anisotropem Plasmaätzen, welches selektiv zu der Grabenisolierung 250, die aus Siliciumoxid besteht, und selektiv zu der ersten Isolationshülle 185 und der zweiten Isolationshülle 195, die aus Siliciumnitrid bestehen, wird das Drain-Gebiet 165 und die Epitaxieschicht 245 bis auf die isolierende Deckschicht 135 heruntergeätzt. Die Ätzung stoppt aufgrund ihrer Selektivität auf der isolierenden Deckschicht 135. Zusätzlich ist die Ätzung selbstjustiert, da sie lateral durch die Isolationshüllen der Wortleitungen und durch die Grabenisolierung 250 begrenzt wird.
Anschließend wird der freigelegte Teil der isolierenden Deckschicht 135 entfernt. Dies wird mit einer selektiven Ätzung durchgeführt, welche die isolierende Deckschicht 135, die aus Siliciumoxid besteht, selektiv entfernt. Die Selektivität besteht gegenüber der leitenden Grabenfüllung 130, die aus dotiertem Polysilicium besteht, gegenüber der Epitaxieschicht 245, die aus Silicium besteht und gegenüber der ersten und zweiten Isolationshülle 185 und 195 und der Stoppschicht 240, die aus Siliciumnitrid besteht.
Danach wird in dem unteren Bereich 210 des Kontaktgrabens 205 ein Isolationskragen 235 gebildet. Zu diesem Zweck wird eine thermische Oxidation durchgeführt und eine Siliciumoxidschicht abgeschieden, aus welcher der Isolationskragen 235 durch anisotrope Rückätzung gebildet wird (Spacer-Technik). Anschließend wird das leitende Material 225 in dem Isolationskragen 235 gebildet. Das leitende Material 225 besteht beispielsweise aus dotiertem Polysilicium und kann mit einem CVD-Verfahren abgeschieden werden.
Der Isolationskragen 235 wird bis auf die Tiefe des Drain- Gebiets 165 selektiv zurückgeätzt. Nach einem Reinigungsschritt wird die leitende Kappe 230 abgeschieden und kontaktiert somit das Drain-Gebiet 165 und das leitende Material 225. Über das leitende Material 225 ist somit die leitende Grabenfüllung 130 elektrisch mit dem Drain-Gebiet 165 verbunden. Bei dieser Anordnung sind die leitende Kappe 230 und das leitende Material 225 durch den Isolationskragen 235 von der Epitaxieschicht 245 isoliert, so dass der Grabenkondensator nicht durch Leckströme entladen werden kann.
Der Isolationskragen 235 weist vorzugsweise eine Dicke von kleiner als 15 nm auf. Ein bevorzugter Wert liegt im Bereich von 5 bis 12 nm. Besonders gute Ergebnisse werden mit einer Dicke von ungefähr 7 nm für den Isolationskragen 235 erreicht. Die Funktion des Isolationskragens 235 besteht darin, dass ein lateraler Strom zwischen dem leitenden Material 225 und der epitaktischen Schicht 245 vermieden wird. Die Ausbildung eines parasitären Feldeffekttransistors zwischen dem Drain-Gebiet 165 und dem oberen Bereich des Substrates 105 wird dabei zugelassen, wobei als Gate-Elektrode das leitende Material 225 dient. Das Substrat 105 ist im oberen Bereich 120 hoch positiv dotiert. Auf diese Weise ist ein erstes Dotiergebiet ausgebildet.
Der große Isolationskragen 150 weist hingegen eine Schichtdicke von > 15 nm und < 50 nm auf. Bevorzugte Werte werden für eine Schichtdicke von ungefähr 20 nm erreicht. Die Aufgabe des großen Isolationskragens 150 besteht darin, dass sowohl ein lateraler Strom zwischen der Grabenfüllung 130 und dem umgebenden Substrat 105 vermieden wird, als auch die Ausbildung eines parasitären Feldeffekttransistors angrenzend an den großen Isolationskragen 150 unterbunden wird. Dies wird zuverlässig dadurch erreicht, dass der Isolationskragen eine entsprechend ausreichende Dicke aufweist.
Fig. 2a zeigt in einer schematischen Darstellung ein elektrisches Ersatzschaltbild des Grabenkondensators 110 der Fig. 1. Zudem ist das Dotierprofil der epitaktischen Schicht 245 und des Substrates 105 für den oberen Bereich 120 des Substrates 105 in Fig. 2c dargestellt. Die epitaktische Schicht 245 ist dabei hoch positiv dotiert bis zu einem Wert von 4 × 10¹⁷ cm^-3 in einer Tiefe von 60 nm von der Oberfläche der epitaktischen Schicht 245 gemessen. Das Dotierprofil fällt ab einer Tiefe von 60 nm sehr stark bis zu einem Wert von 9 × 10¹⁶ cm^-3 ab. Ungefähr ab der Oberfläche 106 des Substrates steigt die positive Dotierung sehr stark bis zu einem Wert von 1 × 10¹⁸ cm^-3 an, der ungefähr in der Mitte des oberen Bereiches 120 des Substrates 105 erreicht wird. Auf diese Weise wird im Substrat 105 im Bereich des oberen Bereiches 120 ein positives erstes Dotiergebiet ausgebildet.
Neben der schematischen Darstellung des Grabenkondensators 110 ist ein Fig. 2b ein elektrisches Ersatzschaltbild des Grabenkondensators 110 dargestellt. Am Grabenkondensator 110 ist eine Serienschaltung zweier parasitärer Feldeffekttransistoren 300, 310 ausgebildet. Ein erster parasitärer Feldeffekttransistor 300 wird durch das leitende Material 225 als Gate-Elektrode, den Isolationskragen 235 als Gate-Oxid, das Drain-Gebiet 165 als ersten Anschluss und das hoch positiv dotierte Gebiet des Substrates 105 als Kanal und die vergrabene n-dotierte Wanne 155 mit vergrabener Platte 145 als zweiten Anschluss dargestellt. Angrenzend an den Isolationskragen 135 kann im Bereich der epitaktischen Schicht 245 ein Leitungskanal ausgebildet werden. In der gewählten Darstellung ist mit der Nummer 1 die Gate-Elektrode, mit der Nummer 2 der erste Anschluss, mit der Nummer 5 der zweite Anschluss und der Bereich des Leitungskanals mit der Nummer 3 dargestellt.
Weiterhin ist in Serie der zweite parasitäre Feldeffekttransistor 310 geschaltet, dessen Gate-Elektrode durch die Grabenfüllung 130, dessen erster Anschluss durch den hoch positiv dotierten Bereich des Substrates 105, dessen zweiter Anschluss durch die Wanne 155 dargestellt wird. Angrenzend an den großen Isolationskragen 150 kann sich im Bereich des Substrates 105 ein Leitungskanal ausbilden. Der erste Anschluss ist mit der Nummer 5, der zweite Anschluss mit der Nummer 4 und der Gate-Anschluss mit der Nummer 6 schematisch gekennzeichnet.
Aufgrund der dargestellten Darstellung ist erkennbar, dass die zwei parasitären Feldeffekttransistoren in Serie geschaltet sind. Damit reicht es für ein Sperren des parasitären Leitungsstromes aus, wenn wenigstens ein parasitärer Feldeffekttransistor sperrend geschaltet ist. Da besonders im oberen Bereich eine geringe Breite für die Ausbildung des Kontaktgrabens 205 vorteilhaft ist, wird die Ausbildung eines parasitären Feldeffekttransistors im Kontaktgraben 205 zugelassen, wodurch eine besonders dünne Ausbildung des Isolationskragens 235 möglich ist.
Damit aber insgesamt kein Leckstrom fließen kann, wird das Gate-Oxid des zweiten parasitären Feldeffekttransistors, das durch den großen Isolationskragen 150 dargestellt wird, besonders dick ausgebildet. Damit wird die Ausbildung eines Leitungskanals im Bereich des großen Isolationskragens 150 zusammen mit einer ausreichend hohen p-Dotierung des oberen Bereiches 120 des Grabens 115 sicher vermieden. Somit wird insgesamt eine Sperrung der zwei in Serie geschalteten parasitären Feldeffekttransistoren erreicht.
Aufgrund der erfindungsgemäßen Ausbildung der zwei parasitären Feldeffekttransistoren ist die Ausbildung einer besonders dünnen Isolationsschicht als Isolationskragen 235 möglich. Damit verbleibt für das leitende Material 225 ein vergrößerter Querschnitt. Somit kann insgesamt der von dem leitenden Material 225 und dem Isolationskragen 235 benötigte Querschnitt relativ klein ausgebildet werden. Damit wird besonders wenig Oberfläche zur Ausbildung eines Anschlusses zur Kontaktierung des Grabenkondensators 110 benötigt.
Die Erfindung wurde am Beispiel eines positiv dotierten Substrates und einer positiv dotierten Epitaxieschicht 245 beschrieben. Die Erfindung kann jedoch auch mit einer inversen Polung ausgeführt werden. Dabei werden entsprechend der Ausführungsform der Fig. 1 n-dotierte Gebiete p-dotiert und p- dotierte Gebiete entsprechend n-dotiert ausgebildet sind. Insgesamt bleibt jedoch die Funktionsweise der Speicherzelle erhalten.
Fig. 3 zeigt eine Ansicht von oben auf einen Speicherbaustein wie z. B. einen DRAM mit einer Vielzahl von Speicherzellen, die in Form eines 1/4 Pitch Layouts angeordnet sind. Dabei sind die Grabenkondensatoren GK zweier aufeinander folgender Reihen um R der Länge einer Doppelzelle DZ versetzt. Folglich sind die Grabenkondensatoren einer ersten Reihe jeweils mittig zwischen zwei nebeneinander angeordneten Speicherzellen einer zweiten Reihe angeordnet.
Diese Ausführungsform bietet den Vorteil, dass die Gräben der Grabenkondensatoren im Querschnitt runder und größer ausgeführt werden können. Vorzugsweise werden die Gräben im Querschnitt rund ausgebildet. Dabei erreichen die Durchmesser der Gräben Werte von bis zu 2,3 F, wobei F die minimale Größe darstellt, die mit der verwendeten Technologie abgebildet werden kann. Bezugszeichenliste 100 Speicherzelle
105 Substrat
106 Oberfläche des Substrats
110 Grabenkondensator
115 Graben
120 Oberer Bereich des Grabens
125 Unterer Bereich des Grabens
130 Grabenfüllung
135 Deckschicht
140 Dielektrische Schicht
145 Vergrabene Platte
150 Großer Isolationskragen
155 Vergrabene Wanne
160 Transistor
165 Drain-Gebiet
170 Source-Gebiet
175 Kanal des Transistors
180 Erste Wortleitung
185 Erste Isolationshülle
190 Zweite Wortleitung
195 Zweite Isolationshülle
200 Dritte Wortleitung
205 Kontaktgraben
210 Unterer Bereich des Kontaktgrabens
215 Oberer Bereich des Kontaktgrabens
220 Selbstjustierter Anschluss
225 Leitendes Material
230 Leitende Kappe
235 Isolationskragen
240 Stoppschicht
245 Epitaxieschicht
250 Grabenisolierung (STI)
270 Aktives Gebiet
280 Isolationsfüllung

Claims

1. Speicherzelle, die zumindest teilweise in einem Substrat (105) angeordnet ist,
mit einem Auswahltransistor (160),
mit einem Grabenkondensator (110),
wobei der Grabenkondensator (110) in einem Graben (115) des Substrates (105) ausgebildet ist,
wobei der Grabenkondensator (110) über einen Kontaktgraben mit einem Anschluss des Auswahltransistors (160) leitend verbunden ist,
wobei der Kontaktgraben einen schmäleren Querschnitt als der Graben (115) aufweist,
wobei der Grabenkondensator (110) eine Grabenfüllung (130) aufweist,
wobei die Grabenfüllung (130) in einem oberen Abschnitt mit einer zweiten Isolierschicht (150) umgeben ist,
wobei der Kontaktgraben eine leitende Füllung aufweist, die von einer ersten Isolierschicht (235) umgeben ist,
wobei die erste und die zweite Isolierschicht (235, 135, 150) aneinander grenzen,
dadurch gekennzeichnet,
dass die erste Isolierschicht (235) eine erste Dicke aufweist,
dass die zweite Isolierschicht (150) eine zweite Dicke aufweist, und dass die erste Dicke kleiner als die zweite Dicke ausgebildet ist,
dass die erste Dicke in der Weise ausgebildet ist, dass ein lateraler Stromfluss unterbunden ist, aber die Bildung eines parasitären Feldeffekttransistors bei Betrieb der Speicherzelle möglich ist.

2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die erste Dicke kleiner als 15 µm und die zweite Dicke größer als 15 µm ist.

3. Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass im Bereich der zweiten Isolationsschicht (150) ein Dotiergebiet (120) ausgebildet ist, das eine zur Grabenfüllung (130) inverse Dotierung aufweist.

4. Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass im unteren Bereich des Grabens (110) eine dritte Isolierschicht (145) um die Grabenfüllung (130) angeordnet ist, dass angrenzend an die dritte Isolierschicht ein zweites Dotiergebiet (140) ausgebildet ist, das mit einer invers zum ersten Dotiergebiet dotiert ist.

5. Speicherzelle nach Anspruch 4, dadurch gekennzeichnet,
dass die Dicke der ersten Isolierschicht (235) in der Weise ausgebildet ist, dass ein lateraler Stromfluss vermieden wird,
dass aber beim Betrieb ein erster parasitärer Feldeffekttransistor, der aus dem Anschlussgebiet (165) des Auswahltransistors (160), der Grabenfüllung (130), der ersten Isolierschicht (235), dem Substrat (105) und dem ersten Dotiergebiet (120) ausgebildet ist, leitend schaltbar ist,
dass ein zweiter parasitärer Feldeffekttransistor, der aus dem ersten Dotiergebiet (120), der Grabenfüllung (130), der zweiten Isolierschicht (150) und dem zweiten Dotiergebiet (155) gebildet ist, beim Betrieb der Speicherzelle nicht leitend schaltbar ist.

6. Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet,
dass das erste Dotiergebiet (120) im Wesentlichen in einer Tiefe von 150 nm bis 1 µm ausgebildet ist, und
dass das erste Dotiergebiet (120) im Wesentlichen in der Tiefe endet, in der das zweite Dotiergebiet (155) beginnt.

7. Speicherzelle nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
dass mehrere Speicherzellen in dem Substrat eingebracht sind,
dass die Grabenkondensatoren in Form eines 1/4 pitch Musters versetzt angeordnet sind.

8. Speicherzelle nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet,
dass im Übergangsbereich zwischen dem Kontaktgraben und dem Graben ein Absatz angeordnet ist,
dass die zweite Isolierschicht im Bereich des Absatzes ausgebildet ist und an die erste Isolierschicht (235) angrenzt,
dass sich die zweite Isolierschicht (150) bis über die Grabenfüllung erstreckt und eine vorgegebene Strecke entlang der Grabenfüllung nach unten geführt ist.

9. Speicherzelle nach Anspruch 8, dadurch gekennzeichnet,
dass die dritte Isolierschicht (140) eine kleinere Dicke als die zweite Isolierschicht (150) aufweist,
dass die dritte Isolierschicht (140) an die zweite Isolierschicht (150) im unteren Bereich des Grabens (110) angrenzt,
dass das zweite Dotiergebiet (155) an die zweite Isolierschicht (140) angrenzt.

10. Speicherbaustein mit Speicherzellen nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Speicherzellen in Reihen angeordnet sind, dass die Speicherzellen zweier Reihen gegeneinander in der Weise versetzt angeordnet sind, dass die Speicherzellen einer ersten Reihe zwischen jeweils zwei Speicherzellen einer zweiten Reihe angeordnet sind.