DE102021118159A1 - Nichtflüchtiger Statischer Direktzugriffsspeicher - Google Patents

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Abstract

Es sind Ausführungsformen einer nichtflüchtigen Static Random-Access Memory (NV-SRAM) -Zelle beschrieben. Die NV-SRAM-Zelle umfasst eine Static Random-Access Memory (SRAM) -Schaltung (z. B. eine herkömmliche SRAM-Schaltung mit hoher Leistung und hoher Zuverlässigkeit). Um jedoch Volatilität zu vermeiden und dennoch die mit dem Betrieb der SRAM-Schaltung verbundenen Vorteile beizubehalten, weist die NV-SRAM-Zelle auch ein Paar von NVM-Schaltungen auf. Diese NVM-Schaltungen erfassen Datenwerte, die vor dem Ausschalten auf den Datenknoten der SRAM-Schaltung gespeichert wurden, und schreiben diese Datenwerte beim Einschalten wieder auf die Datenknoten der SRAM-Schaltung zurück. Es sind ebenfalls Ausführungsformen eines Verfahrens zum Betreiben einer ausgewählten NV-SRAM-Zelle in einem Speicherarray beschrieben.

Description

  • Hintergrund
  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft einen nichtflüchtigen Speicher und insbesondere eine Schaltung für einen statischen RAM (SRAM), die als ein nichtflüchtiger Speicher ausgebildet ist.
  • Beschreibung des Stands der Technik
  • Statische RAMs (SRAMs) stellen sehr leistungsstarke Speicher (insbesondere charakterisiert durch schnelle Schaltgeschwindigkeiten) und sehr zuverlässige Speicher (insbesondere charakterisiert durch eine sehr niedrige Wahrscheinlichkeit für Schreibfehler) dar. Sie werden weiterhin als sehr stabil angesehen, wenn sie eingeschaltet sind, da gespeicherte Daten erhalten bleiben, ohne dass eine Auffrischungsoperation erforderlich ist. Leider besteht ein bedeutender Nachteil von SRAMs darin, dass sie flüchtig sind. Es gehen mit anderen Worten Daten verloren, wenn SRAMs ausgeschaltet werden.
  • Zusammenfassung
  • Angesichts oben werden hier Ausführungsformen einer nichtflüchtigen Static Random-Access Memory (NV-SRAM) -Zelle beschrieben. Die NV-SRAM-Zelle kann eine Static Random-Access Memory (SRAM) -Schaltung (z. B. eine herkömmliche sehr leistungsstarke und sehr zuverlässige SRAM-Schaltung) umfassen. Um jedoch Volatilität zu vermeiden (d. h. um zu verhindern, dass Datenwerte, die auf Datenknoten in der SRAM-Schaltung gespeichert sind, verloren gehen, wenn das Speicherarray, das die Speicherzelle umfasst, ausgeschaltet wird), während die mit dem Betrieb der SRAM-Schaltung einhergehenden Vorteile erhalten bleiben, kann die NV-SRAM-Zelle auch ein Paar von NVM-Schaltungen umfassen. Diese NVM-Schaltungen können verwendet werden, um die Datenwerte zu erfassen, die auf den Datenknoten der SRAM-Schaltung vor dem Ausschalten gespeichert sind, und können ferner verwendet werden, um diese Datenwerte beim Einschalten wieder auf die Datenknoten der SRAM-Schaltung zurückzuschreiben. Außerdem werden Ausführungsformen eines Verfahrens zum Betreiben einer ausgewählten NV-SRAM-Zelle in einem Speicherarray beschrieben.
  • Insbesondere werden hier Ausführungsformen einer nichtflüchtigen Static Random-Access Memory (NV-SRAM) -Zelle beschrieben. Die NV-SRAM-Zelle kann eine Static Random-Access Memory (SRAM) -Schaltung umfassen. Die NV-SRAM-Zelle kann ferner eine erste NVM-Schaltung, die elektrisch mit einem ersten Datenknoten der SRAM-Schaltung verbunden ist, und eine zweite NVM-Schaltung, die elektrisch mit einem zweiten Datenknoten der SRAM-Schaltung verbunden ist, umfassen. Hier sind auch Ausführungsformen eines Speicherarrays beschrieben, das mehrere NV-SRAM-Zellen, wie die oben beschriebenen, umfasst, die in Spalten und Zeilen angeordnet sind.
  • Wie im Abschnitt „Detaillierte Beschreibung“ dieser Beschreibung näher erläutert ist, kann eine jede solche NV-SRAM-Zelle so ausgebildet sein, dass in Antwort auf einen bestimmten Satz von Vorspannungsbedingungen ein erster Datenwert, der auf dem ersten Datenknoten der SRAM-Schaltung gespeichert ist, und ein zweiter Datenwert, der auf dem zweiten Datenknoten der SRAM-Schaltung gespeichert ist, entsprechend in die erste NVM-Schaltung und die zweite NVM-Schaltung kopiert werden. Ein Kopieren der ersten und zweiten Datenwerte in die erste und zweite NVM-Schaltung kann z. B. kurz vor einem Ausschalten des Speicherarrays erfolgen, so dass die zuletzt gespeicherten ersten und zweiten Datenwerte erfasst werden. Die ersten und zweiten NVM-Schaltungen können dann die ersten und zweiten Datenwerte beibehalten, während das Speicherarray ausgeschaltet ist. Die NV-SRAM-Zelle kann ferner so ausgebildet sein, dass in Antwort auf einen anderen Satz von Vorspannungsbedingungen die ersten und zweiten Datenwerte von der ersten und zweiten NVM-Schaltung erneut auf den entsprechenden der ersten und zweiten Datenknoten der SRAM-Schaltung geschrieben werden. Das erneute Schreiben der ersten und zweiten Datenwerte in die ersten und zweiten Datenknoten der SRAM-Schaltung kann z. B. beim Einschalten des Speicherarrays erfolgen, so dass die Operationen der SRAM-Schaltung unter Verwendung der ersten und/oder zweiten Datenwerte wieder aufgenommen werden können.
  • Außerdem sind hier Ausführungsformen eines Verfahrens zum Betreiben einer nichtflüchtigen Static Random-Access Memory (NV-SRAM) -Zelle in einem oben beschriebenen Speicherarray beschrieben.
  • Insbesondere kann ein Verfahren ein Bereitstellen eines Speicherarrays mit mehreren NV-SRAM-Zellen umfassen, die in Spalten und Zeilen angeordnet sind. Eine jede NV-SRAM-Zelle in dem Speicherarray kann eine SRAM-Schaltung, eine erste NVM-Schaltung, die elektrisch mit einem ersten Datenknoten der SRAM-Schaltung verbunden ist, und eine zweite NVM-Schaltung, die elektrisch mit einem zweiten Datenknoten der SRAM-Schaltung verbunden ist, umfassen.
  • Das Verfahren kann ferner für eine ausgewählte NV-SRAM-Zelle in dem Speicherarray ein Kopieren eines ersten Datenwertes von dem ersten Datenknoten der SRAM-Schaltung und eines zweiten Datenwertes von dem zweiten Datenknoten der SRAM-Schaltung entsprechend in die erste NVM-Schaltung und die zweite NVM-Schaltung umfassen. Dieser Prozess des Kopierens der ersten und zweiten Datenwerte von den ersten und zweiten Datenknoten in die erste und zweite NVM-Schaltung kann durch Anlegen eines bestimmten Satzes von Vorspannungsbedingungen an die Speicherzelle erreicht werden. Zusätzlich kann es kurz vor dem Ausschalten des Speicherarrays durchgeführt werden, so dass die zuletzt gespeicherten ersten und zweiten Datenwerte von den ersten und zweiten NVM-Schaltungen erfasst und beibehalten werden, wenn das Speicherarray ausgeschaltet wird.
  • Das Verfahren kann ferner für die ausgewählte NV-SRAM-Zelle ein erneutes Schreiben des ersten Datenwerts und des zweiten Datenwerts von der ersten NVM-Schaltung und der zweiten NVM-Schaltung entsprechend in den ersten Datenknoten und den zweiten Datenknoten der SRAM-Schaltung umfassen. Dieser Prozess des erneuten Schreibens der ersten und zweiten Datenwerte in den ersten und zweiten Datenknoten kann durch Anlegen eines anderen Satzes von Vorspannungsbedingungen an die Speicherzelle erreicht werden. Außerdem kann er beim Einschalten des Speicherarrays durchgeführt werden, so dass die Operationen der SRAM-Schaltung unter Verwendung der ersten und/oder zweiten Datenwerte wieder aufgenommen werden können.
  • Figurenliste
  • Die vorliegende Erfindung ist aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die Zeichnungen leichter verständlich, die nicht notwendigerweise maßstabsgetreu gezeichnet sind und in denen:
    • 1 eine schematische Darstellung ist, die eine Ausführungsform einer nichtflüchtigen Static Random-Access Memory(NV-SRAM) -Zelle zeigt;
    • 2 eine schematische Darstellung ist, die eine Ausführungsform eines Speicherarrays zeigt, das mehrere Instanzen der NV-SRAM-Zelle aus 1 aufweist;
    • 3A eine Querschnittsdarstellung ist, die einen beispielhaften magnetischen Tunnelübergang vom Spin-Transfer-Torque-Typ (STT-MTJ) zeigt, der in den Zustand des antiparallelen Widerstands (RAP) programmiert ist;
    • 3B eine Querschnittsdarstellung ist, die denselben STT-MTJ aus 3A zeigt, der in den Zustand des Parallelwiderstands (RP) programmiert ist;
    • 4 eine schematische Darstellung ist, die eine andere Ausführungsform einer nichtflüchtigen Static Random-Access Memory(NV-SRAM) -Zelle zeigt;
    • 5 eine schematische Darstellung ist, die eine Ausführungsform eines Speicherarrays zeigt, das mehrere Instanzen der NV-SRAM-Zelle aus 4 aufweist; und
    • 6 ein Flussdiagramm ist, das eine Ausführungsform eines Verfahrens zum Betreiben einer ausgewählten NV-SRAM-Zelle innerhalb eines Speicherarrays darstellt.
  • Detaillierte Beschreibung
  • Gemäß der Beschreibung oben sind Static Random-Access-Memories (SRAMs) sowohl sehr leistungsstarke Speicher (insbesondere sind sie durch schnelle Schaltgeschwindigkeiten charakterisiert) als auch sehr zuverlässige Speicher (insbesondere sind sie durch eine sehr geringe Wahrscheinlichkeit von Schreibfehlern charakterisiert). Außerdem gelten SRAMs nach dem Einschalten als stabil, da die gespeicherten Daten erhalten bleiben, ohne dass ein Auffrischungsvorgang erforderlich ist. Leider besteht ein wesentlicher Nachteil von SRAMs darin, dass sie flüchtig sind.
  • Angesichts oben sind hier Ausführungsformen einer nichtflüchtigen Static Random-Access Memory (NV-SRAM) -Zelle beschrieben. Die NV-SRAM-Zelle kann eine Static Random-Access Memory (SRAM) -Schaltung umfassen (z. B. eine konventionelle sehr leistungsstarke und sehr zuverlässige SRAM-Schaltung). Um jedoch Volatilität zu vermeiden (d. h. um zu verhindern, dass Datenwerte, die auf Datenknoten in der SRAM-Schaltung gespeichert sind, verloren gehen, wenn das Speicherarray, das die NV-SRAM-Zelle umfasst, ausgeschaltet wird), aber dennoch die mit dem Betrieb der SRAM-Schaltung einhergehenden Vorteile beizubehalten, kann die NV-SRAM-Zelle auch ein Paar von NVM-Schaltungen umfassen. Diese NVM-Schaltungen können verwendet werden, um die auf den Datenknoten der SRAM-Schaltung gespeicherten Datenwerte vor dem Ausschalten zu erfassen, und sie können ferner verwendet werden, um diese Datenwerte beim Einschalten erneut auf die Datenknoten des SRAM-Schaltkreises zu schreiben. Außerdem werden Ausführungsformen eines Verfahrens zum Betreiben einer ausgewählten NV-SRAM-Zelle in einem Speicherarray beschrieben.
  • Insbesondere sind hier Ausführungsformen einer nichtflüchtigen Static Random-Access Memory (NV-SRAM) -Zelle 100 und eines Speicherarrays 200 beschrieben, das mehrere Instanzen der NV-SRAM-Zellen 100 umfasst (siehe 1-2).
  • Insbesondere kann das Speicherarray 200, wie in 2 gezeigt, mehrere NV-SRAM-Zellen 100 umfassen, die in Spalten A-N und Zeilen a-n angeordnet sind.
  • Das Speicherarray 200 kann ferner eine Menge von Bitleitungen umfassen, die einer jeden Spalte zugeordnet sind. Die Menge von Bitleitungen kann eine erste NVM-Bitleitung 141, eine zweite NVM-Bitleitung 142 und ein Paar von SRAM-Bitleitungen (insbesondere eine erste SRAM-Bitleitung 143a und eine zweite SRAM-Bitleitung 143b) umfassen. Eine jede der Bitleitungen in einer Menge von Bitleitungen, die einer bestimmten Spalte zugeordnet sind, kann mit allen NV-SRAM-Zellen 100 in dieser bestimmten Spalte elektrisch verbunden sein (wie unten ausführlicher beschrieben). Das Speicherarray 200 kann ferner eine Menge von Wortleitungen umfassen, die einer jeden der Zeilen zugeordnet sind. Die Menge von Wortleitungen kann eine NVM-Wortleitung 145 und eine SRAM-Wortleitung 146 umfassen. Eine jede der Wortleitungen in der Menge von Wortleitungen, die einer bestimmten Zeile zugeordnet sind, kann mit allen NV-SRAM-Zellen 100 in dieser bestimmten Zeile elektrisch verbunden sein (wie weiter unten ausführlicher beschrieben).
  • Spalten und Zeilen beziehen sich auf Speicherzellen, die im Wesentlichen linear angeordnet sind, wobei Zellen entlang erster paralleler Linien in dem Array in einer ersten Richtung ausgerichtet sind, wobei Zellen entlang zweiter paralleler Linien in dem Array in einer zweiten Richtung ausgerichtet sind, die im Wesentlichen zu der ersten Richtung senkrecht ist, und wobei sich eine jede Zelle sowohl in einer Linie der ersten Richtung als auch in einer Linie der zweiten Richtung befindet. Zur Veranschaulichung zeigt 2 Spalten und die Bitleitungen für die Spalten, die in Y-Richtung ausgerichtet sind, und sie zeigt ferner die Zeilen und die Wortleitungen für die Zeilen, die in X-Richtung ausgerichtet sind. Jedoch ist 2 nicht als beschränkend anzusehen. Beispielsweise könnten die Spalten und Bitleitungen in der X-Richtung und die Zeilen und Wortleitungen in der Y-Richtung ausgerichtet sein.
  • Das Speicherarray 200 kann ferner eine Steuerung 295 und periphere Schaltungen 291-292 umfassen, die so ausgebildet sind, dass sie in Reaktion auf Steuersignale der Steuerung 295 arbeiten. Insbesondere kann die periphere Schaltung 291 mit den Sätzen von Wortleitungen für die Zeilen elektrisch verbunden sein und sie kann z.B. eine Adressendekodierlogik und Wortleitungstreiber zum Aktivieren von ausgewählten Wortleitungen (insbesondere zum Umschalten von ausgewählten Wortleitungen von niedrigen auf hohe Spannungsniveaus) in Abhängigkeit von der Betriebsart (wie unten beschrieben) umfassen. Die periphere Schaltung 292 kann mit den Bitleitungssätzen für die Spalten elektrisch verbunden sein und kann eine Spaltenadressendekodierlogik und Bitleitungstreiber für die geeignete Vorspannung von ausgewählter Bitleitungen in Abhängigkeit von der Betriebsart (wie unten beschrieben) umfassen. Das Speicherarray 200 kann außerdem eine Leseschaltung 293 umfassen, die so ausgebildet ist, dass sie ein Auslesen der gespeicherten Daten ermöglicht. Steuerung, periphere Schaltungen und Leseschaltungen, die für den Betrieb des Speicherarrays verwendet werden, sind in der Technik bekannt. Daher wird in dieser Beschreibung nicht auf Einzelheiten eingegangen, um dem Leser die Möglichkeit zu geben, sich auf die hervorstechenden Aspekte der beschriebenen Ausführungsformen zu konzentrieren.
  • Jede NV-SRAM-Zelle 100 in einer bestimmten Spalte und einer bestimmten Zeile innerhalb des Speicherarrays 200 kann ein Paar von NVM-Schaltungen (d.h. eine erste NVM-Schaltung 110 und eine zweite NVM-Schaltung 120) und auch eine statische Direktzugriffsspeicher-(SRAM) -Schaltung 130 umfassen, die neben anderen Komponenten ein Paar von Datenknoten (d.h. einen ersten Datenknoten 134a und einen zweiten Datenknoten 134b) aufweist, die elektrisch mit dem Paar von NVM-Schaltungen verbunden sind, wie in 1 gezeigt ist.
  • Insbesondere kann die erste NVM-Schaltung 110 einen ersten Zugriffstransistor 111 (z. B. einen Feldeffekttransistor vom N-Typ (NFET)) und eine erste NVM-Vorrichtung 112 umfassen, die für die spezielle Spalte zwischen dem ersten Datenknoten 134a der SRAM-Schaltung 130 und der ersten NVM-Bitleitung 141 in Reihe geschaltet sind. Das Gate des ersten Zugriffstransistors 111 kann für die spezielle Zeile mit der NVM-Wortleitung 145 elektrisch verbunden sein.
  • Die zweite NVM-Schaltung 120 kann einen zweiten Zugriffstransistor 121 (z. B. einen weiteren Feldeffekttransistor vom N-Typ (NFET)) und eine zweite NVM-Vorrichtung 122 umfassen, die für die spezielle Spalte zwischen dem zweiten Datenknoten 134b der SRAM-Schaltung 130 und der zweiten NVM-Bitleitung 142 in Reihe geschaltet sind. Das Gate des zweiten Zugriffstransistors 121 kann für die spezielle Zeile mit der NVM-Wortleitung 145 elektrisch verbunden sein.
  • Die ersten und zweiten NVM-Vorrichtungen 112, 122 können beispielsweise NVM-Vorrichtungen mit zwei Anschlüssen sein, die entweder auf einen hochohmigen Zustand, der einem logischen Wert von 1 entspricht, oder einen niederohmigen Zustand, der einem logischen Wert von 0 entspricht, programmierbar sind. Insbesondere kann jede NVM-Vorrichtung einen ersten Anschluss 11, der mit einer NVM-Bitleitung elektrisch verbunden ist, und einen zweiten Anschluss 12 aufweisen, der mit einem Zugriffstransistor elektrisch verbunden ist. Weiterhin kann die NVM-Vorrichtung so ausgebildet sein, dass in Abhängigkeit von den Vorspannungsbedingungen, die über die NVM-Bitleitung und den Zugriffstransistor an die beiden Anschlüsse 11-12 angelegt werden, der Widerstandszustand von einem hochohmigen Zustand in einen niederohmigen Zustand oder umgekehrt umgeschaltet werden kann.
  • In einigen Ausführungsformen können die ersten und zweiten NVM-Vorrichtungen112 und 122 magnetische Tunnelkontakte (magnetic tunnel junctions, MTJs) darstellen. Beispielsweise können die erste und die zweite NVM-Vorrichtung 112 und 122 jeweils MTJs vom Spin-Transfer-Torque-Typ (STT-MTJs) darstellen. 3A und 3B zeigen einen beispielhaften STT-MTJ, der entsprechend in einen Zustand mit antiparallelem Widerstand (RAP) (hier auch als Zustand mit hohem Widerstand bezeichnet) und in einen Zustand mit parallelem Widerstand (RP) (hier auch als Zustand mit niedrigem Widerstand bezeichnet) programmiert ist. Ein STT-MTJ stellt typischerweise eine Mehrschichtstruktur am Back-End-of-Line (BEOL) dar, die eine freie ferromagnetische Schicht 311 (auch als schaltbare Schicht oder freie Schicht bezeichnet) am ersten Anschluss 11, eine gepinnte ferromagnetische Schicht 312 (auch als gepinnte Schicht oder feste Schicht bezeichnet) am zweiten Anschluss 12 und eine dünne dielektrische Schicht 313 (z. B. eine dünne Oxidschicht) aufweist, die sandwichartig zwischen der freien ferromagnetischen Schicht 311 und der gepinnten ferromagnetischen Schicht 312 angeordnet ist und diese voneinander trennt. Diese Schichten können so ausgebildet sein, dass der Widerstandszustand des STT-MTJ zwischen dem RAP-Zustand (d. h. dem Zustand mit hohem Widerstand) und dem RP-Zustand (d. h. dem Zustand mit niedrigem Widerstand) in Abhängigkeit von den speziellen Vorspannungsbedingungen, die an den ersten und zweiten Anschluss 11-12 angelegt werden, hin und her schaltbar ist. Zum Beispiel könnte eine hohe positive Spannung (VDD) an den zweiten Anschluss 12 (d. h. an die gepinnte ferromagnetische Schicht 312) angelegt werden und der erste Anschluss 11 könnte auf Masse (GND) entladen werden (z. B. auf 0 V), wie in 3A dargestellt ist. In diesem Fall würde eine ausreichende Menge an Schreibstrom (Ischreib) durch die Vorrichtung in Richtung der freien ferromagnetischen Schicht 311 fließen, wodurch die freie ferromagnetische Schicht 311 in den RAP-Zustand schaltet (oder diesen beibehält). Alternativ könnte VDD an den ersten Anschluss 11 (d. h. an die freie ferromagnetische Schicht 311) angelegt werden und der zweite Anschluss 12 (d. h. die gepinnte ferromagnetische Schicht 312) könnte auf GND (z. B. an 0 V) entladen werden, wie in 3B gezeigt ist. In diesem Fall würde eine ausreichende Menge an Schreibstrom (Ischreib) durch das Gerät in die entgegengesetzte Richtung zur gepinnten ferromagnetischen Schicht 312 fließen und dadurch die freie ferromagnetische Schicht 311 veranlassen, in den RP-Zustand zu wechseln (oder diesen beizubehalten).
  • Alternativ können die erste und die zweite NVM-Vorrichtung 112 und 122 jeweils einen anderen geeigneten Typ einer zweipoligen NVM-Vorrichtung darstellen, die entweder auf einen hochohmigen Zustand oder einen niederohmigen Zustand programmierbar ist (d. h. ein programmierbarer Widerstand, auch als variabler Widerstand bezeichnet).
  • Die SRAM-Schaltung 130 kann mindestens sechs Transistoren umfassen: zwei Durchlass-Gate-Transistoren (z. B. zwei Feldeffekttransistoren vom N-Typ (NFETs)); zwei Pull-Up-Transistoren (z. B. zwei Feldeffekttransistoren vom P-Typ (PFETs)); und zwei Pull-Down-Transistoren (z. B. zwei zusätzliche NFETs). Insbesondere kann die SRAM-Schaltung 130 einen ersten Durchlass-Gate-Transistor 131a und einen zweiten Durchlass-Gate-Transistor 131b umfassen. Die SRAM-Schaltung 130 kann auch einen ersten Inverter und einen zweiten Inverter umfassen, der mit dem ersten Inverter über Kreuz gekoppelt ist. Der erste Inverter kann einen ersten Pull-up-Transistor 132a und einen ersten Pull-down-Transistor 133a umfassen, die zwischen zwei Spannungsschienen (z. B. VDD und GND) in Reihe geschaltet sind. Das Drain des ersten Durchlass-Gate-Transistors 131a kann mit dem ersten Datenknoten 134a verbunden sein, der sich an der Verbindungsstelle zwischen dem ersten Pull-Up-Transistor 132a und dem ersten Pull-Down-Transistor 133a befindet. Der zweite Inverter kann einen zweiten Pull-Up-Transistor 132b und einen zweiten Pull-Down-Transistor 133b umfassen, die zwischen den beiden Spannungsschienen in Reihe geschaltet sind. Das Drain des zweiten Durchlass-Gate-Transistors 131b kann mit dem zweiten Datenknoten 134b verbunden sein, der sich an der Verbindungsstelle zwischen dem zweiten Pull-Up-Transistor 132b und dem zweiten Pull-Down-Transistor 133b befindet. Wie oben erwähnt, können der erste und der zweite Inverter über Kreuz gekoppelt sein und zwar können das Gate des ersten Pull-up-Transistors 132a und das Gate des ersten Pull-down-Transistors 133a mit dem zweiten Datenknoten 134b verbunden sein und das Gate des zweiten Pull-up-Transistors 132b und das Gate des zweiten Pull-down-Transistors 133b kann mit dem ersten Datenknoten 134a verbunden sein. Das Source des ersten Durchlass-Gate-Transistors 131a kann mit der ersten SRAM-Bitleitung 143a für die spezielle Spalte verbunden sein und das Source des zweiten Durchlass-Gate-Transistors 131b kann mit der zweiten SRAM-Bitleitung 143b für dieselbe spezielle Spalte verbunden sein. Das Gate von jedem von den ersten und zweiten Durchlass-Gate-Transistoren 131a-131b kann jeweils mit der SRAM-Wortleitung (WL) 146 für die jeweilige Zeile verbunden sein.
  • Eine NV-SRAM-Zelle 100, die wie oben beschrieben ausgebildet und in ein Speicherarray 200 integriert ist, kann in einer von mehreren verschiedenen Betriebsarten selektiv betrieben werden. Insbesondere können verschiedene Sätze von Vorspannungsbedingungen auf den verschiedenen Bitleitungen und Wortleitungen, die mit einer ausgewählten NV-SRAM-Zelle 100 verbunden sind, stabilisiert werden (z. B. durch die Peripherieschaltung 291-292 als Reaktion auf Steuersignale der Steuerung 295), um eine gewünschte Funktion in einem der verschiedenen Betriebsmoden zu erreichen, wie unten beschrieben ist.
  • Die Betriebsmoden der beschriebenen NV-SRAM-Zelle 100 können herkömmliche SRAM-Betriebsmoden umfassen (d. h. einen Standby-Modus, einen Schreibmodus und einen Lesemodus), während derer die erste und zweite NVM-Schaltung 110 und 120 deaktiviert/aktiv sind. Die Betriebsmoden der offenbarten NV-SRAM-Zelle 100 können auch einen Reset-Modus, einen Kopiermodus und einen Rewrite-Modus umfassen.
  • Genauer gesagt können die SRAM- und NVM-Wortleitungen 146 und 145 im Standby-Modus auf Masse (GND) entladen (z. B. auf 0 V gesetzt) werden, so dass sich der erste und der zweite Durchlass-Gate-Transistor 131a und 131b und der erste und der zweite Zugriffstransistor 111 und 121 in einem ausgeschalteten Zustand befinden und somit die SRAM-Schaltung 130 und die erste und die zweite NVM-Schaltung 110 und 120 inaktiv sind.
  • Im Schreibmodus kann die NVM-Wortleitung 145 nach GND entladen werden, so dass sich der erste und zweite Zugriffstransistor 111 und 121 im Aus-Zustand befinden und somit die erste und zweite NVM-Schaltung 110 und 120 im Leerlauf bleiben. Erste und zweite Datenwerte können dann in den ersten bzw. zweiten Datenknoten 134a-134b geschrieben werden. Wenn der erste Datenwert auf dem ersten Datenknoten 134a einen logischen Wert von 1 darstellt, dann stellt der zweite Datenwert auf dem zweiten Datenknoten 134b einen logischen Wert von 0 dar und umgekehrt. Um einen logischen Wert von 1 in den ersten Datenknoten 134a und einen logischen Wert von 0 in den zweiten Datenknoten 134b zu schreiben, kann VDD an die erste SRAM-Bitleitung 143a angelegt werden und die zweite SRAM-Bitleitung 143b kann auf GND entladen werden. VDD kann dann an die SRAM-Wortleitung 146 angelegt werden, um den ersten und zweiten Durchlass-Gate-Transistor 131a-134b in den Ein-Zustand zu schalten, wodurch die logischen Werte 1 und 0 entsprechend an den ersten und zweiten Datenknoten 134a-134b gespeichert werden. Um einen logischen Wert von 0 in den ersten Datenknoten 134a und einen logischen Wert von 1 in den zweiten Datenknoten 134b zu schreiben, kann die erste SRAM-Bitleitung 143a an GND entladen werden und VDD kann an die zweite SRAM-Bitleitung 143b angelegt werden. Dann kann VDD an die SRAM-Wortleitung 146 angelegt werden, um den ersten und zweiten Durchlass-Gate-Transistor 131a-131b in den Ein-Zustand zu schalten, wodurch die logischen Werte von 0 und 1 entsprechend am ersten und zweiten Datenknoten 134a-134b gespeichert werden.
  • Im Lesemodus kann die NVM-Wortleitung 145 nach GND entladen werden, so dass sich die ersten und zweiten Zugriffstransistoren 111 und 121 in einem Aus-Zustand befinden und somit die ersten und zweiten NVM-Schaltungen 110 und 120 im Leerlauf bleiben. Zusätzlich können die ersten und zweiten Datenwerte durch Vorladen der ersten und zweiten SRAM-Bitleitungen 143a-143b auf VDD ausgelesen werden. Dann kann VDD an die SRAM-Wortleitung 146 angelegt werden, um den ersten und zweiten Durchlass-Gate-Transistor 131a-131b einzuschalten. Wenn ein logischer Wert von 1 auf dem ersten Datenknoten 134a und ein logischer Wert von 0 auf dem zweiten Datenknoten gespeichert sind, dann bleibt die erste SRAM-Bitleitung 143a auf ihrem Vorladungsniveau geladen und die zweite SRAM-Bitleitung 143b wird über den zweiten Durchlass-Gate-Transistor 131b und den zweiten Pull-Down-Transistor 133b nach GND entladen. Im Gegensatz dazu wird, wenn ein logischer Wert von 0 auf dem ersten Datenknoten 134a und ein logischer Wert von 1 auf dem zweiten Datenknoten 134b gespeichert sind, die zweite SRAM-Bitleitung 143b auf ihrem Vorladungsniveau geladen bleiben und die erste SRAM-Bitleitung 143a wird über den ersten Durchlass-Gate-Transistor 131a und den ersten Pull-Down-Transistor 133a nach GND entladen. Die Leseschaltung 293 kann Änderungen der elektrischen Eigenschaften der SRAM-Bitleitungen als Hinweis auf die gespeicherten Daten erfassen.
  • Die drei konventionellen SRAM-Betriebsmoden der NV-SRAM-Zelle 100 sorgen dafür, dass das Speicherarray 200 die gleichen Vorteile aufweist, die mit SRAMs verbunden sind, einschließlich einem hohen Leistungsvermögen und einer hohen Zuverlässigkeit. Wie oben erwähnt, weist die beschriebene NV-SRAM-Zelle 100 zusätzlich zu diesen drei konventionellen SRAM-Betriebsmoden drei weitere Betriebsmoden (d.h. den Reset-Modus, den Kopiermodus und den Rewrite-Modus) auf.
  • Im Allgemeinen können im Reset-Modus die erste und die zweite NVM-Vorrichtung 112 und 122 beide in den hochohmigen Zustand zurückgesetzt (d. h. programmiert) werden, der, wie oben erwähnt, einen logischen Wert von 1 darstellt. Im Kopiermodus können die ersten und zweiten Datenwerte von den ersten und zweiten Datenknoten 134a und 134b entsprechend in die erste und die zweite NVM-Vorrichtung 112 und 122 kopiert werden. Insbesondere schaltet die eine NVM-Vorrichtung, die mit dem einen Datenknoten verbunden ist, der den logischen Wert 0 speichert, vom hochohmigen Zustand (der den logischen Wert 1 darstellt) in den niederohmigen Zustand (der den logischen Wert 0 darstellt). Die andere NVM-Vorrichtung, die mit dem Datenknoten verbunden ist, der den logischen Wert 1 speichert, bleibt im hochohmigen Zustand. Infolgedessen spiegeln die in die ersten und zweiten NVM-Vorrichtungen 112 und 122 kopierten Datenwerte die auf den ersten und zweiten Datenknoten 134a und 134b gespeicherten Datenwerte wider. Dieser Kopiermodus kann z. B. durch die Steuerung 295 kurz vor dem Ausschalten des Speicherarrays 200 eingeleitet werden, so dass die zuletzt gespeicherten ersten und zweiten Datenwerte erfasst werden. Auf diese Weise können die ersten und zweiten Datenwerte, die andernfalls aufgrund der flüchtigen Natur des SRAM-Schaltkreises verloren gehen könnten, während des Abschaltens durch die erste und zweite NVM-Vorrichtung beibehalten werden. Im Rewrite-Modus können die ersten und zweiten Datenwerte von der ersten und zweiten NVM-Vorrichtung 112 und 122 zurück auf den ersten bzw. zweiten Datenknoten 134a und 134b der SRAM-Schaltung 130 geschrieben werden. Das heißt, die Datenwerte können innerhalb der SRAM-Schaltung 130 wiederhergestellt werden. Dieser Rewrite-Modus kann z. B. durch die Steuerung 295 beim Einschalten des Speicherarrays 200 eingeleitet werden, so dass die Operationen der SRAM-Schaltung mit den ersten und/oder zweiten Datenwerten wieder aufgenommen werden können.
  • Es werden insbesondere die beispielhaften Ausführungsformen betrachtet, bei denen sich die ersten und zweiten NVM-Vorrichtungen112 und 122 in den ersten und zweiten NVM-Schaltungen 110 und 120 einer jeden NV-SRAM-Zelle 100 STT-MTJs befinden.
  • Im Reset-Modus in einer ausgewählten NV-SRAM-Zelle können die ersten und zweiten NVM-Vorrichtungen 112 und 122 beide in den RAP-Zustand zurückgesetzt (d.h. programmiert) werden (d.h. den hochohmigen Zustand, der dem logischen Wert 1 entspricht). Um dies zu erreichen, kann ein erster Satz von Vorspannungsbedingungen auf die verschiedenen Bitleitungen und Wortleitungen angewendet werden, die mit der ausgewählten NV-SRAM-Zelle verbunden sind, um die erste NVM-Vorrichtung 112 in den RAP-Zustand zurückzusetzen. Dieser erste Satz von Vorspannungsbedingungen kann ein Anlegen von VDD an die erste SRAM-Bitleitung 143a, an die SRAM-Wortleitung 146 und an die NVM-Wortleitung 145 und ein Entladen der zweiten SRAM-Bitleitung 143b, der ersten NVM-Bitleitung 141 und der zweiten NVM-Bitleitung 142 auf GND umfassen. Infolgedessen fließt ein Strom von der ersten SRAM-Bitleitung 143a durch den ersten Durchlass-Gate-Transistor 131a und den ersten Zugriffstransistor 111 durch die erste NVM-Vorrichtung 112 in Richtung der freien ferromagnetischen Schicht 311, wodurch die freie ferromagnetische Schicht 311 im RAP-Zustand verbleibt oder in diesen wechselt. Da sowohl die zweite SRAM-Bitleitung 143b als auch die zweite NVM-Bitleitung 142 auf GND liegen, fließt kein Strom durch die zweite NVM-Vorrichtung 122 und der Zustand der zweiten NVM-Vorrichtung 122 bleibt gleich. Vor oder nach der Programmierung der ersten NVM-Vorrichtung 112 in den RAP-Zustand kann ein zweiter Satz von Vorspannungsbedingungen, der sich vom ersten Satz unterscheidet, an die verschiedenen Bitleitungen und Wortleitungen angelegt werden, die mit der ausgewählten NV-SRAM-Zelle verbunden sind, um auch die zweite NVM-Vorrichtung 122 in den RAP-Zustand zurückzusetzen. Dieser zweite Satz von Vorspannungsbedingungen kann ein Anlegen von VDD an die zweite SRAM-Bitleitung 143b, an die SRAM-Wortleitung 146 und an die NVM-Wortleitung 145 und ein Entladen der ersten SRAM-Bitleitung 143a, der ersten NVM-Bitleitung 141 und der zweiten NVM-Bitleitung 142 auf GND umfassen. Infolgedessen fließt ein Strom von der zweiten SRAM-Bitleitung 143b durch den zweiten Durchlass-Gate-Transistor 131b und den zweiten Zugriffstransistor 121 durch die zweite NVM-Vorrichtung 122 in Richtung der freien ferromagnetischen Schicht 311, wodurch die freie ferromagnetische Schicht 311 im RAP-Zustand verbleibt oder in diesen wechselt. Da dieses Mal sowohl die erste SRAM-Bitleitung 143a als auch die erste NVM-Bitleitung 141 auf GND liegen, fließt kein Strom durch die erste NVM-Vorrichtung 112 und die erste NVM-Vorrichtung 112 verbleibt im RAP-Zustand.
  • Im Kopiermodus können die ersten und zweiten Datenwerte von den ersten und zweiten Datenknoten 134a und 134b in der ausgewählten NV-SRAM-Zelle zu den entsprechenden von den ersten und zweiten NVM-Vorrichtungen 112 und 122 kopiert werden. Um dies zu erreichen, kann ein dritter Satz von Vorspannungsbedingungen, der sich vom ersten und zweiten Satz unterscheidet, auf die verschiedenen Bitleitungen und Wortleitungen angewendet werden, die mit der ausgewählten NV-SRAM-Zelle verbunden sind. Dieser dritte Satz von Vorspannungsbedingungen kann ein Entladen der SRAM-Wortleitung 146 auf GND aufweisen, um den ersten und zweiten Durchlass-Gate-Transistor 131a und 131b der SRAM-Schaltung 130 auszuschalten und VDD an die NVM-Wortleitung 146 und sowohl die erste NVM-Bitleitung 141 als auch die zweite NVM-Bitleitung 142 anzulegen. In diesem Fall fließt ein Strom nur durch die eine NVM-Schaltung, die mit dem einen Datenknoten elektrisch verbunden ist, auf dem ein logischer Wert von 0 gespeichert ist, wodurch diese NVM-Vorrichtung in den RP-Zustand (d. h. in den niederohmigen Zustand, der den logischen Wert von 0 darstellt) geschaltet wird. Wenn beispielsweise der erste Datenknoten 134a einen logischen Wert von 1 und der zweite Datenknoten 134b einen logischen Wert von 0 speichert, dann fließt unter diesen Vorspannungsbedingungen ein Strom von der zweiten NVM-Bitleitung 142 (die an VDD liegt) durch die zweite NVM-Vorrichtung 122 und den zweiten Zugriffstransistor 121 zum zweiten Datenknoten 134b, der auf GND entladen ist. Da innerhalb der zweiten NVM-Vorrichtung 122 der Strom in Richtung der gepinnten ferromagnetischen Schicht 312 fließt, schaltet die freie ferromagnetische Schicht 311 in den RP-Zustand. Da jedoch die erste NVM-Bitleitung 141 und der erste Datenknoten 134a beide auf VDD liegen, fließt kein Strom durch die erste NVM-Schaltung 110 und die erste NVM-Vorrichtung 112 bleibt im RAP-Zustand. Alternativ, wenn der zweite Datenknoten 134b einen logischen Wert von 1 und der erste Datenknoten 134a einen logischen Wert von 0 speichert, dann fließt unter diesen gleichen Vorspannungsbedingungen ein Strom von der ersten NVM-Bitleitung 141 (die an VDD liegt) durch die erste NVM-Vorrichtung 112 und den ersten Zugriffstransistor 111 zum ersten Datenknoten 134a, der auf GND entladen ist. Da innerhalb der ersten NVM-Vorrichtung 112 der Strom in Richtung der gepinnten ferromagnetischen Schicht 312 fließt, schaltet die freie ferromagnetische Schicht 311 in den RP-Zustand. Da jedoch die zweite NVM-Bitleitung 142 und der zweite Datenknoten 134b beide auf VDD liegen, fließt kein Strom durch die zweite NVM-Schaltung 120 und die zweite NVM-Vorrichtung 122 verbleibt im RAP-Zustand. Mit anderen Worten, der dritte Satz von Vorspannungsbedingungen, der während des Kopiermodus angewendet wird, stellt sicher, dass die Datenwerte, die in die ersten und zweiten NVM-Vorrichtungen 112 und 122 kopiert werden, die Datenwerte spiegeln, die in den ersten und zweiten Datenknoten 134a und 134b gespeichert sind.
  • Im Rewrite-Modus können die ersten und zweiten NVM-Vorrichtungen 112 und 122 in der ausgewählten NV-SRAM-Zelle die ersten und zweiten Datenwerte wieder entsprechend auf die ersten und zweiten Datenknoten 134a und 134b der SRAM-Schaltung 130 zurückschreiben. Um dies zu erreichen, kann zunächst ein vierter Satz von Vorspannungsbedingungen, der sich vom ersten, zweiten und dritten Satz unterscheidet, an die verschiedenen Bitleitungen und Wortleitungen angelegt werden, die mit der ausgewählten NV-SRAM-Zelle verbunden sind, um die Spannungsniveaus am ersten Datenknoten 134a und am zweiten Datenknoten 134b auf ein bestimmtes Spannungsniveau (Vrewrite) abzugleichen. Vrewrite kann z. B. zwischen 0 V und VDD liegen (z. B. bei VDD/2), aber nicht so hoch sein, dass ein ausreichender Stromfluss durch die NVM-Vorrichtungen erzeugt werden kann, der zum Schalten des Widerstandszustands führen würde. Dieser vierte Satz von Vorspannungsbedingungen kann ein Anlegen von VDD an die SRAM-Wortleitung 146, ein Anlegen von Vrewrite an die erste und zweite SRAM-Bitleitung 143a und 143b und ein Entladen der NVM-Wortleitung 145 und der ersten und zweiten NVM-Bitleitung 141 und 142 auf GND umfassen. Infolgedessen werden sowohl der erste als auch der zweite Datenknoten 134a und 134b auf Vrewrite vorgeladen. Als nächstes kann ein fünfter Satz von Vorspannungsbedingungen, der sich vom ersten, zweiten, dritten und vierten Satz unterscheidet, auf die verschiedenen Bitleitungen und Wortleitungen angelegt werden, die mit der ausgewählten NV-SRAM-Zelle verbunden sind. Dieser fünfte Satz kann beinhalten, dass die ersten und zweiten NVM-Bitleitungen 141-142 auf GND gehalten werden, die SRAM-Wortleitung 146 auf GND entladen wird, um den ersten und zweiten Durchlass-Gate-Transistor 131a und 131b der SRAM-Schaltung 130 auszuschalten, und VDD an die NVM-Wortleitung 145 angelegt wird, um den ersten und zweiten Zugriffstransistor 111 und 121 der ersten und zweiten NVM-Schaltung 110 und 120 einzuschalten. Infolgedessen fließt der Strom in Richtung der ersten und zweiten NVM-Bitleitung 141 und 142 entsprechend von den ersten und zweiten Datenknoten 134a und 134b. Da jedoch eine NVM-Vorrichtung (insbesondere die erste NVM-Vorrichtung 112 oder die zweite NVM-Vorrichtung 122) nach dem Kopiermodus den niederohmigen Zustand und die andere den hochohmigen Zustand aufweist, fließt der Strom schneller durch die niederohmige NVM-Vorrichtung als durch die hochohmige Vorrichtung. Dadurch wird das Spannungsniveau an dem Datenknoten, der mit der niederohmigen NVM-Vorrichtung verbunden ist, schneller nach unten gezogen als das Spannungsniveau an dem Datenknoten, der mit dem hochohmigen NVM-Gerät verbunden ist. Darüber hinaus bewirkt das niedrigere Spannungsniveau am Datenknoten in einem Inverter aufgrund der Kopplung über Kreuz der Inverter mit der SRAM-Schaltung 130, dass der Pull-up-Transistor im gegenüberliegenden Inverter eingeschaltet und der Pull-down-Transistor ausgeschaltet wird, wodurch das Spannungsniveau am anderen Datenknoten nach oben gezogen wird, anstatt nach unten gezogen zu werden. Wenn beispielsweise sowohl der erste als auch der zweite Datenknoten 134a und 134b auf Vrewrite vorgeladen sind, dann befindet sich die erste NVM-Vorrichtung 112 im hochohmigen Zustand (was einem logischen Wert von 1 entspricht) und die zweite NVM-Vorrichtung 122 befindet sich im niederohmigen Zustand (was einem logischen Wert von 0 entspricht), so fließt der Strom schneller durch die zweite NVM-Vorrichtung 122, so dass der zweite Datenknoten 134b mit einer schnelleren Rate nach unten gezogen wird (z. B. ein Zurückschreiben des logischen Werts von 0 auf den zweiten Datenknoten 134b). Darüber hinaus wird aufgrund der Kopplung über Kreuz das niedrigere Spannungsniveau an diesem zweiten Datenknoten 134b den ersten Pull-up-Transistor 132a einschalten und den ersten Pull-down-Transistor 133a ausschalten, wodurch das Spannungsniveau am ersten Datenknoten 134a nach oben gezogen wird (z. B. ein Zurückschreiben des logischen Werts von 1 auf den ersten Datenknoten 134a). Wenn sowohl der erste als auch der zweite Datenknoten 134a und 134b auf Vrewrite vorgeladen sind, sich die erste NVM-Vorrichtung 112 im niederohmigen Zustand befindet (was einem logischen Wert von 0 entspricht) und sich die zweite NVM-Vorrichtung 122 im hochohmigen Zustand befindet (was einem logischen Wert von 1 entspricht), fließt der Strom alternativ schneller durch die erste NVM-Vorrichtung 112, so dass der erste Datenknoten 134a mit einer schnelleren Rate heruntergezogen wird (z. B. um den logischen Wert von 0 zurück auf den ersten Datenknoten 134a zu schreiben). Darüber hinaus wird aufgrund der Kreuzkopplung des niedrigeren Spannungsniveaus an diesem ersten Datenknoten 134a den zweiten Pull-up-Transistor 132b einschalten und den zweiten Pull-down-Transistor 133b ausschalten, wodurch das Spannungsniveau am zweiten Datenknoten 134b hochgezogen wird (z. B. um den logischen Wert von 1 zurück in den zweiten Datenknoten 134b zu schreiben).
  • Wie oben erwähnt, kann der Kopiermodus durch die Steuerung 295 kurz vor dem Ausschalten des Speicherarrays 200 eingeleitet werden, so dass die zuletzt gespeicherten ersten und zweiten Datenwerte in den ersten und zweiten NVM-Vorrichtungen 112 und 122 der ersten und zweiten NVM-Schaltungen 110 und 120 erfasst werden. Dadurch wird sichergestellt, dass beim Herunterfahren die ersten und zweiten Datenwerte, die sonst aufgrund der Unbeständigkeit der SRAM-Schaltung verloren gehen würden, weiterhin gespeichert sind. Zusätzlich kann der Rewrite-Modus durch die Steuerung 295 beim Einschalten des Speicherarrays 200 initiiert werden, so dass der Betrieb der SRAM-Schaltung unter Verwendung der ersten und/oder zweiten Datenwerte wieder aufgenommen werden können. Der Reset-Modus kann zunächst vor jeder Datenspeicherung in der SRAM-Schaltung 130 durchgeführt werden. Außerdem muss der Reset-Modus zwischen dem Abschluss jedes Rewrite-Modus und dem Beginn des nächsten Kopiermodus wiederholt werden, da die ersten und zweiten NVM-Vorrichtungen 112 und 122 beide im hochohmigen Zustand sein müssen, damit die Kopierfunktion wie oben beschrieben funktioniert. Während des Reset-Modus können jedoch die ersten und zweiten Datenwerte, die derzeit auf dem ersten und zweiten Datenknoten gespeichert sind, verloren gehen. Dies liegt daran, dass der erste Satz von Vorspannungsbedingungen dazu führt, dass der erste Datenknoten auf VDD geladen wird und der zweite Datenknoten auf GND entladen wird, und der zweite Satz von Vorspannungsbedingungen dazu führt, dass der erste Datenknoten auf GND entladen wird und der zweite Datenknoten auf VDD geladen wird. Zum Schutz vor Datenverlust während des Reset-Modus könnte der Reset-Modus nur dann ausgelöst werden, wenn die aktuell gespeicherten ersten und zweiten Datenwerte als unnötig oder veraltet erachtet werden (z. B. wie durch ein Flag angezeigt) und vor dem nächsten Schreibmodus ausgeführt werden, wenn neue erste und zweite Datenwerte in den ersten und zweiten Datenknoten 134a und 134b geschrieben werden sollen. Alternativ könnte zum Schutz vor Datenverlust während des Reset-Modus ein Standardarchitekturansatz verwendet werden. Zum Beispiel könnte jedem Reset-Modus eine temporäre Speicherung der aktuellen ersten und zweiten Datenwerte in temporären Puffern vorausgehen und eine Wiederherstellung dieser ersten und zweiten Datenwerte folgen.
  • In der oben beschriebenen und in 1 dargestellten Ausführungsform der NV-SRAM-Zelle 100 weist die SRAM-Schaltung 130 sechs Transistoren auf. Insbesondere ist sie als 6T-SRAM-Schaltung mit einem einzigen Lese-/Schreibanschluss dargestellt, über den Lese- und Schreibvorgänge durchgeführt werden. Die SRAM-Schaltung 130 der NV-SRAM-Zelle 100 kann optional mehr als sechs Transistoren für mehrere Anschlüsse aufweisen, über die Lese- und/oder Schreiboperationen durchgeführt werden könnten. Multi-Port-SRAMs ermöglichen, dass zwei Zugriffe entweder auf dieselbe Speicherzelle oder auf verschiedene Speicherzellen in derselben Zeile oder in verschiedenen Zeilen während desselben Taktzyklus (d. h. während derselben Zugriffsperiode) erfolgen können.
  • Gemäß der Darstellung in 4 könnte der SRAM-Schaltkreis 130 beispielsweise alternativ die oben beschriebenen sechs Transistoren plus zwei zusätzliche Transistoren umfassen, so dass es sich um eine SRAM-Schaltung mit acht Transistoren (8T) mit einem Lese-/Schreibanschluss und einem Nur-Lese-Anschluss handelt. Die zwei zusätzlichen Transistoren könnten einen zusätzlichen Durchlass-Gate-Transistor 431 (z. B. einen zusätzlichen NFET) und einen zusätzlichen Pull-Down-Transistor 433 (z. B. einen weiteren zusätzlichen NFET) umfassen, die zwischen einer zusätzlichen SRAM-Bitleitung 443 und GND in Reihe geschaltet sind. Das Gate des zusätzlichen Pull-Down-Transistors 433 kann mit dem zweiten Datenknoten 134b elektrisch verbunden sein und das Gate des zusätzlichen Durchlass-Gate-Transistors 431 kann mit einer zusätzlichen SRAM-Wortleitung 446 elektrisch verbunden sein. Eine solche SRAM-Schaltung kann Lese-/Schreiboperationen durch einen Anschluss über den ersten und zweiten Durchlass-Gate-Transistor 131a und 131b ermöglichen, wie oben im Detail beschrieben, sowie Single-Ended-Leseoperationen durch einen anderen Anschluss über den zusätzlichen Durchlass-Gate-Transistor 431. Während eines Single-Ended-Lesevorgangs können die erste und zweite NVM-Schaltung 110 und 120 inaktiv/deaktiviert sein. Die zusätzliche SRAM-Bitleitung 443 kann auf VDD vorgeladen werden und VDD kann an die zusätzliche SRAM-Wortleitung 446 angelegt werden, um den zusätzlichen Durchlass-Gate-Transistor 431 einzuschalten. Wenn der zweite Datenwert, der auf dem zweiten Datenknoten 134b gespeichert ist, einen logischen Wert von 0 darstellt, dann wird während des Single-Ended-Lesevorgangs das Spannungsniveau am zweiten Datenknoten 134b heruntergezogen und der zusätzliche Pull-Down-Transistor 433 bleibt ausgeschaltet, damit die zusätzliche SRAM-Bitleitung 443 nicht entladen wird. Im Gegensatz dazu wird, wenn der zweite Datenwert, der auf dem zweiten Datenknoten gespeichert ist, einen logischen Wert von 1 darstellt, das Spannungsniveau am zweiten Datenknoten 134b während des Single-Ended-Lesevorgangs nach oben gezogen und der zusätzliche Pull-Down-Transistor 433 wird eingeschaltet, so dass die zusätzliche SRAM-Bitleitung 443 durch den zusätzlichen Durchlass-Gate-Transistor 431 und den zusätzlichen Pull-Down-Transistor 433 nach GND entladen wird. Bei einer solchen 8T-SRAM-Schaltung kann die zusätzliche SRAM-Wortleitung 446 nach GND entladen werden, so dass sich der zusätzliche Durchlass-Gate-Transistor 431 während der oben beschriebenen Reset-, Kopier- und Rewrite-Vorgänge im Aus-Zustand befindet.
  • Alternativ könnte die SRAM-Schaltung 130 die oben diskutierten sechs Transistoren plus vier zusätzliche Transistoren umfassen, so dass es sich um eine SRAM-Schaltung mit zehn Transistoren (10T) handelt, um zwei Lese-/Schreibanschlüsse (nicht dargestellt) zu haben. Alternativ könnte die SRAM-Schaltung 130 eine beliebige andere SRAM-Konfiguration haben, die mindestens die oben besprochenen sechs Transistoren mit den ersten und zweiten Datenknoten 134a und 134b enthält, die sich an den Übergängen zwischen Pull-up- und Pull-down-Transistoren in einem Paar von über Kreuz gekoppelten ersten und zweiten Invertern befinden und die entsprechend mit den ersten und zweiten NVM-Schaltungen 110 und 120 elektrisch verbunden sind.
  • Wenn die SRAM-Schaltung 130 in jeder NV-SRAM-Zelle 100 zusätzliche Transistoren für einen oder mehrere zusätzliche Anschlüsse umfasst (z. B. wie oben diskutiert und in 4 gezeigt). Das Speicherarray 200 kann ferner die wenigstens eine zusätzliche Bitleitung und Wortleitung umfassen, um Lese- und/oder Schreiboperationen unter Verwendung des wenigstens einen zusätzlichen Anschluss zu unterstützen. Wenn beispielsweise, wie in 5 dargestellt, die SRAM-Schaltung 130 in jeder NV-SRAM-Zelle 100 acht Transistoren umfasst (z. B. eine 8T-SRAM-Schaltung, wie in 4 gezeigt), dann kann der Satz von Bitleitungen für jede Spalte der NV-SRAM-Zellen 100 außerdem eine zusätzliche SRAM-Bitleitung 443 umfassen und der Satz von Wortleitungen für jede Zeile kann außerdem eine zusätzliche SRAM-Wortleitung 446 umfassen. Darüber hinaus können die peripheren Schaltungen 291 und 292 so ausgebildet sein, dass sie die zusätzlichen Bitleitungen und Wortleitungen als Reaktion auf Steuersignale vom Steuerung 295 selektiv vorspannen, und die Leseschaltung 293 kann so ausgebildet sein, dass sie alle erforderlichen Leseoperationen durchführt.
  • Mit Bezug auf das Flussdiagramm von 6 sind hier auch Ausführungsformen eines Verfahrens zum Betreiben einer ausgewählten NV-SRAM-Zelle 100 innerhalb eines Speicherarrays 200 beschrieben, wie oben im Detail beschrieben und in den 1-2 dargestellt ist.
  • Insbesondere kann das Verfahren ein Bereitstellen eines Speicherarrays, wie das oben im Detail beschriebene und in 2 dargestellte Speicherarray 200, und ein Einschalten des Speicherarrays 200 umfassen (siehe Prozessschritt 602). Das Speicherarray 200 kann mehrere NV-SRAM-Zellen 100 umfassen, die in Spalten und Zeilen angeordnet sind. Jede NV-SRAM-Zelle 100 kann eine SRAM-Schaltung 130, eine erste NVM-Schaltung 110, die elektrisch mit einem ersten Datenknoten 134a der SRAM-Schaltung 130 verbunden ist, und sie kann eine zweite NVM-Schaltung 120 umfassen, die mit einem zweiten Datenknoten 134b des SRAM-Schaltkreises 130 elektrisch verbunden ist, wie oben im Detail beschrieben und in 1 gezeigt ist.
  • Das Verfahren kann, während das Speicherarray eingeschaltet ist, ein Zurücksetzen der ersten und zweiten NVM-Vorrichtungen 112 und 122 in den hochohmigen Zustand umfassen, der, wie oben erwähnt, einen logischen Wert von 1 darstellt (siehe Prozessschritt 604). Es werden zum Beispiel beispielhafte Ausführungsformen betrachtet, in denen die ersten und zweiten NVM-Vorrichtungen 112 und 122 STT-MTJs sind. Um die erste und zweite NVM-Vorrichtung 112 und 122 in den RAP-Zustand (d. h. den hochohmigen Zustand, der den logischen Wert 1 darstellt) zurückzusetzen, kann VDD an die erste SRAM-Bitleitung 143a, an die SRAM-Wortleitung 146 und an die NVM-Wortleitung 145 angelegt werden, und die zweite SRAM-Bitleitung 143b, die erste NVM-Bitleitung 141 und die zweite NVM-Bitleitung 142 können nach GND entladen werden. Infolgedessen fließt ein Strom von der ersten SRAM-Bitleitung 143a durch den ersten Durchlass-Gate-Transistor 131a und den ersten Zugriffstransistor 111 durch die erste NVM-Vorrichtung 112 in Richtung der freien ferromagnetischen Schicht 311, wodurch die freie ferromagnetische Schicht 311 im RAP-Zustand verbleibt oder in diesen wechselt. Da sowohl die zweite SRAM-Bitleitung 143b als auch die zweite NVM-Bitleitung 142 auf GND liegen, fließt kein Strom durch die zweite NVM-Vorrichtung 122 und der Zustand der zweiten NVM-Vorrichtung 122 bleibt gleich. Vor oder nach dem Zurücksetzen der ersten NVM-Vorrichtung 112 in den RAP-Zustand kann VDD auch an die zweite SRAM-Bitleitung 143b, an die SRAM-Wortleitung 146 und an die NVM-Wortleitung 145 angelegt werden und die erste SRAM-Bitleitung 143a, die erste NVM-Bitleitung 141 und die zweite NVM-Bitleitung 142 können nach GND entladen werden. Infolgedessen fließt ein Strom von der zweiten SRAM-Bitleitung 143b durch den zweiten Durchlass-Gate-Transistor 131b und den zweiten Zugriffstransistor 121 durch die zweite NVM-Vorrichtung 122 in Richtung der freien ferromagnetischen Schicht 311, wodurch die freie ferromagnetische Schicht 311 im RAP-Zustand verbleibt oder in diesen wechselt. Da dieses Mal sowohl die erste SRAM-Bitleitung 143a als auch die erste NVM-Bitleitung 141 an GND liegen, fließt kein Strom durch die erste NVM-Vorrichtung 112 und die erste NVM-Vorrichtung 112 bleibt im RAP-Zustand.
  • Das Timing dieses Reset-Prozessschritts wird weiter unten bei Prozessschritt 612 detaillierter besprochen.
  • Das Verfahren kann ferner, während das Speicherarray eingeschaltet ist, den Betrieb der ausgewählten NV-SRAM-Zelle 100 in einem oder mehreren der herkömmlichen SRAM-Betriebsmoden (d. h. einem Standby-Modus, einem Schreibmodus und einem Lesemodus) umfassen, während derer die ersten und zweiten NVM-Schaltungen 110 und 120 deaktiviert/inaktiv (d. h. im Leerlauf) sind (siehe Prozessschritt 606). Die Prozesse, die während der konventionellen Standby-, Schreib- und Lese-Betriebsmoden von SRAM-Schaltungen eingesetzt werden, sind im Stand der Technik wohlbekannt und sind auch oben mit Bezug auf die Ausführungsformen im Detail beschrieben.
  • Das Verfahren kann ferner, unmittelbar vor dem Ausschalten des Speicherarrays 200 und nachdem die ersten und zweiten NVM-Vorrichtungen 112 und 122 zurückgesetzt worden sind, ein Kopieren der ersten und zweiten Datenwerte von den ersten und zweiten Datenknoten 134a und 134b zu den ersten und zweiten NVM-Vorrichtungen 112 bzw. 122 umfassen (siehe Prozessschritt 608). Während dieses Kopiervorgangs schaltet die eine NVM-Vorrichtung, die mit dem einen Datenknoten verbunden ist, der den logischen Wert von 0 speichert, vom hochohmigen Zustand (der den logischen Wert von 1 darstellt) in den niederohmigen Zustand (der den logischen Wert von 0 darstellt). Das andere NVM-Gerät, das mit dem Datenknoten verbunden ist, der den logischen Wert 1 speichert, bleibt im hochohmigen Zustand. Infolgedessen spiegeln die in die ersten und zweiten NVM-Geräte 112 und 122 kopierten Datenwerte die auf den ersten und zweiten Datenknoten 134a und 134b gespeicherten Datenwerte wider. Es werden zum Beispiel beispielhafte Ausführungsformen betrachtet, bei denen die ersten und zweiten NVM-Vorrichtungen 112 und 122 STT-MTJs darstellen. Um die ersten und zweiten Datenwerte von den ersten und zweiten Datenknoten 134a und 134b in die ersten und zweiten NVM-Vorrichtungen 112 und 122 zu kopieren, kann die SRAM-Wortleitung 146 auf GND entladen werden, um die ersten und zweiten Durchlass-Gate-Transistoren 131a und 131b der SRAM-Schaltung 130 auszuschalten, und VDD kann an die NVM-Wortleitung 146 und sowohl an die erste NVM-Bitleitung 141 als auch an die zweite NVM-Bitleitung 142 angelegt werden. In diesem Fall fließt ein Strom nur durch die eine NVM-Schaltung, die mit dem einen Datenknoten elektrisch verbunden ist, auf dem ein logischer Wert von 0 gespeichert ist, wodurch diese eine NVM-Vorrichtung in den RP-Zustand (d. h. in den niederohmigen Zustand, der den logischen Wert von 0 darstellt) geschaltet wird. Als Ergebnis stellt der Kopiermodus sicher, dass die Datenwerte, die in die ersten und zweiten NVM-Vorrichtungen 112 und 122 kopiert werden, die Datenwerte spiegeln, die auf den ersten und zweiten Datenknoten 134a und 134b gespeichert sind. Auf diese Weise können die ersten und zweiten Datenwerte, die andernfalls aufgrund der flüchtigen Natur der SRAM-Schaltungen verloren gehen könnten, beim Abschalten von der ersten und zweiten NVM-Vorrichtung beibehalten werden.
  • Das Verfahren kann ferner umfassen, dass beim Einschalten des Speicherarrays die ersten und zweiten Datenwerte von den ersten und zweiten NVM-Vorrichtungen 112 und 122 der ersten und zweiten NVM-Schaltung 110 und 120 wieder in die ersten und zweiten Datenknoten 134a bzw. 134b der SRAM-Schaltung 130 zurückgeschrieben werden (siehe Prozessschritt 610). Es werden zum Beispiel die beispielhaften Ausführungsformen betrachtet, bei denen die ersten und zweiten NVM-Vorrichtungen 112 und 122 STT-MTJs darstellen. Um die ersten und zweiten Datenwerte entsprechend in den ersten und zweiten Datenknoten 134a und 134b der SRAM-Schaltung 130 zurückzuschreiben, müssen das Spannungsniveau am ersten Datenknoten 134a und am zweiten Datenknoten 134b zunächst auf einem bestimmten Spannungsniveau (Vrewrite) abgeglichen werden. Vrewrite kann z. B. zwischen 0 V und VDD liegen (z. B. bei VDD/2), aber nicht so hoch, dass ein ausreichender Stromfluss durch die NVM-Vorrichtungen erzeugt werden kann, der zu einem Schalten des Widerstandszustands führen würde. Um sowohl den ersten als auch den zweiten Datenknoten 134a und 134b auf Vrewrite zu setzen, kann VDD an die SRAM-Wortleitung 146 angelegt werden, Vrewrite kann an die erste und zweite SRAM-Bitleitung 143a und 143b angelegt werden, und die NVM-Wortleitung 145 und die erste und zweite NVM-Bitleitung 141 und 142 können nach GND entladen werden. Als Ergebnis werden sowohl der erste als auch der zweite Datenknoten 134a und 134b auf Vrewrite vorgeladen. Als nächstes können die erste und zweite NVM-Bitleitung 141-142 auf GND gehalten werden, die SRAM-Wortleitung 146 kann auf GND entladen werden, um den ersten und zweiten Durchlass-Gate-Transistor 131a und 131b der SRAM-Schaltung 130 auszuschalten, und VDD kann an die NVM-Wortleitung 145 angelegt werden, um den ersten und zweiten Zugriffstransistor 111 und 121 der ersten und zweiten NVM-Schaltung 110 und 120 einzuschalten. Infolgedessen fließt der Strom in Richtung der ersten und zweiten NVM-Bitleitung 141 und 142 entsprechend von den ersten und zweiten Datenknoten 134a und 134b. Da jedoch eine NVM-Vorrichtung (d. h. die erste NVM-Vorrichtung 112 oder die zweite NVM-Vorrichtung 122) eine NVM-Vorrichtung mit niedrigem Widerstand ist und die andere nach dem Kopiervorgang eine Vorrichtung mit hohem Widerstand ist, fließt der Strom durch die NVM-Vorrichtung mit niedrigem Widerstand schneller als der Strom durch die NVM-Vorrichtung mit hohem Widerstand. Daher wird das Spannungsniveau an dem Datenknoten, der mit der niederohmigen Vorrichtung verbunden ist, schneller nach unten gezogen als das Spannungsniveau an dem Datenknoten, der mit der hochohmigen NVM-Vorrichtung verbunden ist. Zusätzlich wird aufgrund der Kopplung der Inverter über Kreuz innerhalb der SRAM-Schaltung 130, wenn das Spannungsniveau an einem Datenknoten innerhalb eines Inverters mit einer schnelleren Rate nach unten gezogen wird, der Pull-Up-Transistor im gegenüberliegenden Inverter eingeschaltet und der Pull-Down-Transistor im gegenüberliegenden Inverter ausgeschaltet, wodurch das Spannungsniveau am gegenüberliegenden Datenknoten, der mit der hochohmigen NVM-Vorrichtung verbunden ist, nach oben statt nach unten gezogen wird. Somit spiegeln die Spannungsniveaus an den ersten und zweiten Datenknoten 134a und 134b nach dem Rewrite-Vorgang die gespeicherten Daten aus den ersten und zweiten NVM-Geräten 112 und 122.
  • Wie oben erwähnt, kann das Kopieren im Prozessschritt 608 kurz vor dem Ausschalten des Speicherarrays 200 eingeleitet werden, so dass die letzten gespeicherten ersten und zweiten Datenwerte in den ersten und zweiten NVM-Vorrichtungen 112 und 122 erfasst werden. Dadurch wird sichergestellt, dass beim Abschalten die ersten und zweiten Datenwerte, die sonst aufgrund der Unbeständigkeit der SRAM-Schaltung verloren gehen würden, weiterhin gespeichert werden. Zusätzlich kann das Wiederbeschreiben im Prozessschritt 610 beim Einschalten des Speicherarrays 200 eingeleitet werden, so dass die Operationen der SRAM-Schaltung mit den ersten und/oder zweiten Datenwerten wieder aufgenommen werden können. Das Zurücksetzen im Prozessschritt 604 kann zunächst vor allen Schreiboperationen in der SRAM-Schaltung 130 durchgeführt werden. Außerdem muss das Zurücksetzen zwischen der Beendigung jedes Wiederbeschreibungsmodus und der Einleitung des nächsten Kopiermodus wiederholt werden, da die ersten und zweiten NVM-Vorrichtungen 112 und 122 beide im hochohmigen Zustand sein müssen, damit der Kopierprozess wie oben beschrieben funktioniert. Während des Rücksetzvorgangs können jedoch die ersten und zweiten Datenwerte, die derzeit auf dem ersten und zweiten Datenknoten gespeichert sind, verloren gehen. Daher kann das Verfahren vor der Wiederholung des Rücksetzvorgangs zusätzlich einen Schutz gegen Datenverlust beinhalten (siehe Prozessschritt 612). Beispielsweise könnte der Rücksetzvorgang nur dann ausgelöst werden (z. B. durch ein Flag), wenn die aktuell gespeicherten ersten und zweiten Datenwerte als unnötig oder veraltet erachtet werden, und außerdem vor dem nächsten Schreibvorgang durchgeführt werden, bei dem neue erste und zweite Datenwerte auf den ersten und zweiten Datenknoten 134a und 134b geschrieben werden sollen. Alternativ könnte dem Rücksetzvorgang eine temporäre Speicherung der ersten und zweiten Datenwerte in temporären Puffern vorausgehen und eine Wiederherstellung dieser ersten und zweiten Datenwerte folgen.
  • Die hier verwendete Terminologie soll der Beschreibung der beschriebenen Strukturen und Verfahren dienen und ist nicht als Einschränkung gedacht. So schließen beispielsweise die hier verwendeten Singularformen „ein“, „eine“ und „der, die, das“ auch die Pluralformen ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht. Darüber hinaus spezifizieren die hier verwendeten Begriffe „umfasst“, „umfassend“, „beinhaltet“ und/oder „beinhaltend“ das Vorhandensein bestimmter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten, schließen aber das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht aus. Darüber hinaus sollen Begriffe wie „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“, „oberhalb“, „unterhalb“, „darunterliegend“, „unten“, „darunter“, „über“, „darüber“, „parallel“, „senkrecht“ usw. relative Positionen beschreiben, wie sie in den Zeichnungen orientiert und dargestellt sind (sofern nicht anders angegeben), und Begriffe wie „berührend“, „in direktem Kontakt“, „anstoßend“, „direkt angrenzend an“, „unmittelbar angrenzend an“ usw. sollen anzeigen, dass mindestens ein Element ein anderes Element physisch berührt (ohne dass andere Elemente die beschriebenen Elemente voneinander trennen). Der Begriff „seitlich“ wird hier verwendet, um die relativen Positionen von Elementen zu beschreiben, und insbesondere, um anzuzeigen, dass ein Element seitlich eines anderen Elements positioniert ist, im Gegensatz zu über oder unter dem anderen Element, wie diese Elemente in den Zeichnungen ausgerichtet und dargestellt sind. Zum Beispiel wird ein Element, das seitlich neben einem anderen Element positioniert ist, neben dem anderen Element sein, ein Element, das seitlich unmittelbar neben einem anderen Element positioniert ist, wird direkt neben dem anderen Element sein, und ein Element, das seitlich ein anderes Element umgibt, wird neben und an den äußeren Seitenwänden des anderen Elements sein. Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel- oder Schritt-plus-Funktions-Elemente in den nachstehenden Ansprüchen sind so zu verstehen, dass sie jede Struktur, jedes Material oder jede Handlung zur Ausführung der Funktion in Kombination mit anderen beanspruchten Elementen umfassen, wie sie speziell beansprucht werden.
  • Die Beschreibung der verschiedenen Ausführungsformen der vorliegenden Erfindung wurde zum Zwecke der Veranschaulichung dargestellt, erhebt aber keinen Anspruch auf Vollständigkeit oder Beschränkung auf die beschriebenen Ausführungsformen. Viele Modifikationen und Variationen sind dem Fachmann ersichtlich, ohne vom Umfang und Wesen der beschriebenen Ausführungsformen abzuweichen. Die hier verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien bestmöglich zu erläutern oder um es anderen als dem Fachmann zu ermöglichen, die hier beschriebenen Ausführungsformen zu verstehen.

Claims (20)

  1. Speicherzelle, umfassend: eine Static Random-Access Memory-Schaltung mit einem ersten Datenknoten und einem zweiten Datenknoten eine erste nichtflüchtige Speicherschaltung, die mit dem ersten Datenknoten elektrisch verbunden ist; und eine zweite nichtflüchtige Speicherschaltung, die mit dem zweiten Datenknoten elektrisch verbunden ist.
  2. Speicherzelle nach Anspruch 1, wobei die Speicherzelle ausgebildet ist, um zu ermöglichen, dass ein erster Datenwert von dem ersten Datenknoten und ein zweiter Datenwert von dem zweiten Datenknoten entsprechend in die erste nichtflüchtige Speicherschaltung und die zweite nichtflüchtige Speicherschaltung kopiert werden, um den ersten Datenwert und den zweiten Datenwert beizubehalten, wenn ein Speicherarray, das die Speicherzelle umfasst, ausgeschaltet wird, und wobei die Speicherzelle ferner ausgebildet ist, um zu ermöglichen, dass der erste Datenwert und der zweite Datenwert beim Einschalten des Speicherarrays von der ersten nichtflüchtigen Speicherschaltung und der zweiten nichtflüchtigen Speicherschaltung entsprechend zurück in den ersten Datenknoten und den zweiten Datenknoten geschrieben werden.
  3. Speicherzelle nach Anspruch 1, wobei die erste nichtflüchtige Speicherschaltung umfasst: einen ersten Zugriffstransistor und eine erste nichtflüchtige Speichervorrichtung mit zwei Anschlüssen, die zwischen dem ersten Datenknoten und einer ersten nichtflüchtigen Speicher-Bitleitung in Reihe geschaltet sind, und wobei die zweite nichtflüchtige Speicherschaltung umfasst: einen zweiten Zugriffstransistor und eine zweite nichtflüchtige Speichereinrichtung mit zwei Anschlüssen, die zwischen dem zweiten Datenknoten und einer zweiten nichtflüchtigen Speicher-Bitleitung in Reihe geschaltet sind.
  4. Speicherzelle nach Anspruch 3, wobei die Gates des ersten Zugriffstransistors und des zweiten Zugriffstransistors mit derselben nichtflüchtigen Speicher-Wortleitung elektrisch verbunden sind.
  5. Speicherzelle nach Anspruch 3, wobei die erste nichtflüchtige Speichervorrichtung mit zwei Anschlüssen und die zweite nichtflüchtige Speichervorrichtung mit zwei Anschlüssen magnetische Tunnelkontakte vom Spin-Transfer-Torque-Typ umfassen.
  6. Speicherzelle nach Anspruch 1, wobei die Static Random-Access Memory-Schaltung eine Static Random-Access Memory-Zelle mit sechs Transistoren aufweist, umfassend: einen ersten Inverter, umfassend: einen ersten Pull-Up-Transistor; und einen ersten Pull-Down-Transistor, der in Reihe geschaltet ist, wobei der erste Datenknoten an einem ersten Verbindungspunkt zwischen dem ersten Pull-Up-Transistor und dem ersten Pull-Down-Transistor liegt einen zweiten Inverter, der mit dem ersten Inverter über Kreuz gekoppelt ist, umfassend: einen zweiten Pull-Up-Transistor; und einen zweiten Pull-Down-Transistor, der in Reihe geschaltet ist, wobei der zweite Datenknoten an einem zweiten Verbindungspunkt zwischen dem zweiten Pull-Up-Transistor und dem zweiten Pull-Down-Transistor angeordnet ist; einen ersten Durchlass-Gate-Transistor, der zwischen eine erste statische Direktzugriffsspeicher-Bitleitung und den ersten Datenknoten in Reihe geschaltet ist; und einen zweiten Durchlass-Gate-Transistor, der zwischen eine zweite statische Direktzugriffsspeicher-Bitleitung und den zweiten Datenknoten in Reihe geschaltet ist.
  7. Speicherzelle nach Anspruch 6, wobei die Gates des ersten Durchlass-Gate-Transistors und des zweiten Durchlass-Gate-Transistors mit derselben statischen Direktzugriffsspeicher-Wortleitung elektrisch verbunden sind.
  8. Speicherzelle nach Anspruch 1, wobei die Static Random-Access Memory-Schaltung mehr als sechs Transistoren umfasst.
  9. Speicherarray, umfassend: Speicherzellen, die in Spalten und Zeilen angeordnet sind, wobei jede Speicherzelle umfasst: eine Static Random-Access Memory-Schaltung mit einem ersten Datenknoten und einem zweiten Datenknoten eine erste nichtflüchtige Speicherschaltung, die mit dem ersten Datenknoten elektrisch verbunden ist; und eine zweite nichtflüchtige Speicherschaltung, die mit dem zweiten Datenknoten elektrisch verbunden ist, wobei jede Speicherzelle ausgebildet ist, um zu ermöglichen, dass ein erster Datenwert von dem ersten Datenknoten und ein zweiter Datenwert von dem zweiten Datenknoten entsprechend in die erste nichtflüchtige Speicherschaltung und die zweite nichtflüchtige Speicherschaltung kopiert werden, um den ersten Datenwert und den zweiten Datenwert beizubehalten, wenn das Speicherarray ausgeschaltet wird und wobei jede Speicherzelle ferner ausgebildet ist, um zu ermöglichen, dass der erste Datenwert und der zweite Datenwert beim Einschalten des Speicherarrays von der ersten nichtflüchtigen Speicherschaltung und der zweiten nichtflüchtigen Speicherschaltung entsprechend zurück in den ersten Datenknoten und den zweiten Datenknoten geschrieben werden.
  10. Speicherarray nach Anspruch 9, ferner umfassend: statische Direktzugriffsspeicher-Wortleitungen, wobei jede Reihe der Speicherzellen eine entsprechende statische Direktzugriffsspeicher-Wortleitung aufweist, die mit der Static Random-Access Memory-Schaltung jeder Speicherzelle in der Reihe elektrisch verbunden ist; nichtflüchtige Speicher-Wortleitungen, wobei jede Reihe der Speicherzellen eine entsprechende nichtflüchtige Speicher-Wortleitung aufweist, die mit der ersten nichtflüchtigen Speicherschaltung und mit der zweiten nichtflüchtigen Speicherschaltung jeder Speicherzelle in der Reihe elektrisch verbunden ist; Paare von statischen Direktzugriffsspeicher-Bitleitungen, wobei jede Spalte der Speicherzellen ein entsprechendes Paar von statischen Direktzugriffsspeicher-Bitleitungen aufweist, die mit der Static Random-Access Memory-Schaltung jeder Speicherzelle in der Spalte elektrisch verbunden sind; erste nichtflüchtige Speicher-Bitleitungen, wobei jede Spalte der Speicherzellen eine entsprechende erste nichtflüchtige Speicher-Bitleitung aufweist, die mit der ersten nichtflüchtigen Speicherschaltung jeder Speicherzelle in der Spalte elektrisch verbunden ist; und zweite nichtflüchtige Speicher-Bitleitungen, wobei jede Spalte der Speicherzellen eine entsprechende zweite nichtflüchtige Speicher-Bitleitung aufweist, die mit der zweiten nichtflüchtigen Speicherschaltung jeder Speicherzelle in der Spalte elektrisch verbunden ist.
  11. Speicherarray nach Anspruch 9, wobei in jeder Speicherzelle die erste nichtflüchtige Speicherschaltung umfasst: einen ersten Zugriffstransistor und eine erste nichtflüchtige Speichereinrichtung mit zwei Anschlüssen, die zwischen dem ersten Datenknoten und einer ersten nichtflüchtigen Speicher-Bitleitung einer speziellen Spalte, die die Speicherzelle umfasst, in Reihe geschaltet sind, und die zweite nichtflüchtige Speicherschaltung umfasst: einen zweiten Zugriffstransistor und eine zweite nichtflüchtige Speichereinrichtung mit zwei Anschlüssen, die zwischen dem zweiten Datenknoten und einer zweiten nichtflüchtigen Speicher-Bitleitung der speziellen Spalte, die die Speicherzelle umfasst, in Reihe geschaltet sind.
  12. Speicherarray nach Anspruch 11, wobei in jeder Speicherzelle die Gates des ersten Zugriffstransistors und des zweiten Zugriffstransistors mit einer nichtflüchtigen Speicher-Wortleitung einer speziellen Zeile elektrisch verbunden sind, die die Speicherzelle umfasst.
  13. Speicherarray nach Anspruch 11, wobei in jeder Speicherzelle die erste nichtflüchtige Speichereinrichtung mit zwei Anschlüssen und die zweite nichtflüchtige Speichereinrichtung mit zwei Anschlüssen magnetische Tunnelkontakte vom Spin-Transfer-Torque-Typ umfassen.
  14. Speicherarray nach Anspruch 9, wobei in jeder Speicherzelle die Static Random-Access Memory-Schaltung eine Static Random-Access Memory-Schaltung mit sechs Transistoren aufweist, umfassend: einen ersten Inverter, umfassend: einen ersten Pull-Up-Transistor; und einen ersten Pull-Down-Transistor, der in Reihe geschaltet ist, wobei der erste Datenknoten an einem ersten Verbindungspunkt zwischen dem ersten Pull-Up-Transistor und dem ersten Pull-Down-Transistor angeordnet ist; einen zweiten Inverter, der mit dem ersten Inverter über Kreuz gekoppelt ist, umfassend: einen zweiten Pull-Up-Transistor; und einen zweiten Pull-Down-Transistor, der in Reihe geschaltet ist, wobei der zweite Datenknoten an einem zweiten Verbindungspunkt zwischen dem zweiten Pull-Up-Transistor und dem zweiten Pull-Down-Transistor angeordnet ist; einen ersten Durchlass-Gate-Transistor, der in Reihe zwischen eine erste statische Direktzugriffsspeicher-Bitleitung einer speziellen Spalte, die die Speicherzelle umfasst, und den ersten Datenknoten geschaltet ist; und einen zweiten Durchlass-Gate-Transistor, der in Reihe zwischen eine zweite statische Direktzugriffsspeicher-Bitleitung für die spezielle Spalte und den zweiten Datenknoten geschaltet ist.
  15. Speicherarray nach Anspruch 14, wobei in jeder Speicherzelle die Gates des ersten Durchlass-Gate-Transistors und des zweiten Durchlass-Gate-Transistors mit einer statischen Direktzugriffsspeicher-Wortleitung für eine bestimmte Zeile, die die Speicherzelle umfasst, elektrisch verbunden sind.
  16. Speicherarray nach Anspruch 9, wobei in jeder Speicherzelle die Static Random-Access Memory-Schaltung mehr als sechs Transistoren umfasst.
  17. Verfahren, umfassend: ein Bereitstellen eines Speicherarrays mit in Spalten und Zeilen angeordneten Speicherzellen, wobei jede Speicherzelle umfasst: eine Static Random-Access Memory-Schaltung mit einem ersten Datenknoten und einem zweiten Datenknoten; eine erste nichtflüchtige Speicherschaltung, die mit dem ersten Datenknoten elektrisch verbunden ist; und eine zweite nichtflüchtige Speicherschaltung, die mit dem zweiten Datenknoten elektrisch verbunden ist; ein Kopieren eines ersten Datenwertes von dem ersten Datenknoten und eines zweiten Datenwertes von dem zweiten Datenknoten entsprechend in die erste nichtflüchtige Speicherschaltung und die zweite nichtflüchtige Speicherschaltung, in einer ausgewählten Speicherzelle in dem Speicherarray; und ein Zurückschreiben des ersten Datenwerts und des zweiten Datenwerts von der ersten nichtflüchtigen Speicherschaltung und der zweiten nichtflüchtigen Speicherschaltung in der ausgewählten Speicherzelle entsprechend in den ersten Datenknoten und den zweiten Datenknoten.
  18. Verfahren nach Anspruch 17, wobei die erste nichtflüchtige Speicherschaltung umfasst: einen ersten Zugriffstransistor und eine erste nichtflüchtige Speichervorrichtung mit zwei Anschlüssen, die zwischen dem ersten Datenknoten und einer ersten nichtflüchtigen Speicher-Bitleitung in Reihe geschaltet sind, wobei die zweite nichtflüchtige Speicherschaltung umfasst: einen zweiten Zugriffstransistor und eine zweite nichtflüchtige Speichereinrichtung mit zwei Anschlüssen, die zwischen dem zweiten Datenknoten und einer zweiten nichtflüchtigen Speicher-Bitleitung in Reihe geschaltet sind, wobei die erste nichtflüchtige Speichereinrichtung mit zwei Anschlüssen und die zweite nichtflüchtige Speichereinrichtung mit zwei Anschlüssen so programmierbar sind, dass sie einen von einem ersten Widerstand, der einen logischen Wert von 1 darstellt, und einem zweiten Widerstand, der kleiner als der erste Widerstand ist und einen logischen Wert von 0 darstellt, aufweisen, wobei die Gates des ersten Zugriffstransistors und des zweiten Zugriffstransistors mit einer nichtflüchtigen Speicher-Wortleitung elektrisch verbunden sind, wobei die Static Random-Access Memory-Schaltung eine Static Random-Access Memory-Zelle mit sechs Transistoren umfasst, die einen ersten Durchlass-Gate-Transistor, der zwischen einer ersten Static Random-Access Memory-Bitleitung und dem ersten Datenknoten in Reihe geschaltet ist, und einen zweiten Durchlass-Gate-Transistor umfasst, der zwischen einer zweiten Static Random-Access Memory-Bitleitung und dem zweiten Datenknoten in Reihe geschaltet ist, und wobei die Gates des ersten Durchlass-Gate-Transistors und des zweiten Durchlass-Gate-Transistors mit einer nichtflüchtigen Speicher-Wortleitung elektrisch verbunden sind.
  19. Verfahren nach Anspruch 18, ferner umfassend, ein Zurücksetzen der ersten nichtflüchtigen Speichervorrichtung mit zwei Anschlüssen und der zweiten nichtflüchtigen Speichervorrichtung mit zwei Anschlüssen auf den ersten Widerstand in der ausgewählten Speicherzelle, wobei das Kopieren diejenige von der ersten nichtflüchtigen Speichereinrichtung mit zwei Anschlüssen und der zweiten nichtflüchtigen Speichereinrichtung mit zwei Anschlüssen, die mit dem einen von dem ersten Datenknoten und dem zweiten Datenknoten verbunden ist, der den logischen Wert 0 speichert, auf den zweiten Widerstand schaltet.
  20. Verfahren nach Anspruch 19, wobei das Kopieren beim Ausschalten des Speicherarrays durchgeführt wird, um sicherzustellen, dass der erste Datenwert und der zweite Datenwert erhalten bleiben, wobei das Zurückschreiben beim Einschalten des Speicherarrays durchgeführt wird, und wobei das Zurücksetzen vor dem Kopieren durchgeführt wird und einen Schutz gegen unerwünschten Datenverlust erfordert.
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