DE102019200787A1

DE102019200787A1 - Halbleitervorrichtung und Herstellverfahren

Info

Publication number: DE102019200787A1
Application number: DE102019200787.2A
Authority: DE
Inventors: Kouichi Nagai; Ko Nakamura; Mitsuhiro Nakamura; Akio Ito
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Memory Solution Ltd
Priority date: 2018-01-31
Filing date: 2019-01-23
Publication date: 2019-08-01
Anticipated expiration: 2039-01-24
Also published as: DE102019200787B4; US20190237471A1; JP2019134071A; JP7027916B2; CN110098194A; CN110098194B; US10847522B2

Abstract

Eine Halbleitervorrichtung beinhaltet ein Substrat; einen auf einer Oberfläche des Substrats ausgebildeten Transistor; einen über dem Transistor gebildeten ersten Isolierfilm; einen auf dem ersten Isolierfilm gebildeten zweiten Isolierfilm; einen auf dem zweiten Isolierfilm gebildeten dritten Isolierfilm; einen auf dem dritten Isolierfilm gebildeten vierten Isolierfilm; und einen auf dem vierten Isolierfilm gebildeten ferro-elektrischen Kondensator, wobei eine Wasserstoff-Permeabilität des dritten Isolierfilms höher ist als eine Wasserstoff-Permeabilität des ersten Isolierfilms, und eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des zweiten Isolierfilms und des vierten Isolierfilms höher sind als die Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des ersten Isolierfilms und des dritten Isolierfilms.

Description

GEBIET
Die Offenbarungen, die hierin diskutiert werden, beziehen sich auf eine Halbleitervorrichtung und ein Herstellverfahren.
HINTERGRUND
Die Entwicklung von ferro-elektrischem Wahlfreizugriffsspeicher (FeRAM), de Polarisationsumkehr von ferro-elektrischem Speicher einsetzt, um Information in ferro-elektrischen Kondensatoren zu halten, ist jüngst fortgeschritten. FeRAM ist ein nicht-flüchtiger Speicher, der konfiguriert ist, Information selbst dann zu halten, wenn die Stromversorgung aus ist. Ein solcher ferro-elektrischer Speicher zeigt hohe Integration, Hochgeschwindigkeitsantrieb, hohe Haltbarkeit und niedrige Stromverbrauchseigenschaften.
Ferro-elektrische Oxide mit einer Perovskit-Kristallstruktur mit permanenter Polarisation von ungefähr 10 µC/cm² bis 30 µC/cm² werden hauptsächlich als ein Material eines ferro-elektrischen Films zum Bilden eines ferro-elektrischen Kondensators verwendet; Beispiele der ferro-elektrischen Oxide beinhalten PZT (Pb (Zr, Ti) O₃) und SBT (SrBi₂Ta₂O₉). Die ferro-elektrischen Eigenschaften der ferro-elektrischen Oxide tendieren dazu, durch Feuchtigkeit degradiert zu werden, die aus einem Zwischen-isolierfilm, wie etwa einem Siliziumoxdfilm mit hoher Affinität zu Wasser eindringt. Das heißt, dass in dem Zwischenschicht-Inolierfilm enthaltene Feuchtigkeit während eines Hochtemperaturprozesses des Ausbildens eines Zwischenschicht-Isolierfilms oder des Ausbildens einer Metallverdrahtung nach Ausbildung eines ferro-elektrischen Kondensators in Wasserstoff und Sauerstoff zersetzt wird. Wasserstoff reagiert somit mit Sauerstoff in ferro-elektrischen Oxiden, um eine Sauerstoff-Defizienz im ferro-elektrischen Film zu verursachen, was die Kristallinität des ferro-elektrischen Films degradiert. Die Sauerstoff-Defizienz aufgrund von in dem Zwischenschicht-Isolierfilm enthaltener Feuchtigkeit mag nicht nur während eines Hochtemperaturprozesses auftreten, sondern kann auch durch Langzeitverwendung von ferro-elektrischem Speicher auftreten. Die Degradierung bei der Kristallinität des ferro-elektrischen Films wird eine Beeinträchtigung eines ferro-elektrischen Kondensators verursachen.
Somit sind verschiedene Studien in dem Stand der Technik zu der Struktur eines ferro-elektrischen Films durchgeführt worden, um ein Wasserstoffeindringen in einen ferro-elektrischen Film zu senken. Beispielsweise ist eine Struktur mit ferro-elektrischen Kondensatoren, die direkt mit einem Aluminiumoxidfilm von oberen Seiten und lateralen Seiten abgedeckt sind, im Stand der Technik bekannt. Weiter ist eine Struktur mit einem auf der Oberfläche des Halbleitersubstrats ausgebildeten und zwischen dem Halbleitersubstrat und einem mit ferro-elektrischen Kondensatoren verbundenen Transistor gebildeten Siliziumnitridfilm im Stand der Technik bekannt. Der Aluminiumoxidfilm und der Siliziumnitridfilm werden durch Wasserstoff und Feuchtigkeit nicht leicht permeiert. Weiter ist eine Struktur mit einem Sicherungsring, der um einen Speicherzellbereich vorgesehen ist, der mehrfache ferro-elektrische Kondensatoren beinhaltet, auch im Stand der Technik bekannt.
Jedoch werden Technologien des Stands der Technik den Verschleiß eines ferro-elektrischen Kondensators aufgrund von Wasserstoff nicht ausreichend senken.
DOKUMENT DES STANDS DER TECHNIK
PATENTDOKUMENT
Patentdokument 1: Japanische Patentoffenlegungsschrift Nr. 2005-268478
ZUSAMMENFASSUNG
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung und ein Herstellverfahren dafür bereitzustellen, die in der Lage sind, die Verschlechterung eines ferro-elektrischen Kondensators aufgrund von Wasserstoff weiter zu senken.
Gemäß einem Aspekt einer Ausführungsform beinhaltet eine Halbleitervorrichtung:

ein Substrat;
einen auf einer Oberfläche des Substrats gebildeten Transistor;
einen über den Transistor gebildeten ersten Isolierfilm;
einen auf dem ersten Halbleiterfilm gebildeten zweiten Halbleiterfilm;
einen auf dem zweiten Halbleiterfilm gebildeten dritten Halbleiterfilm;
einen auf dem dritten Halbleiterfilm gebildeten vierten Halbleiterfilm; und
einen auf dem vierten Isolierfilm gebildeten ferro-elektrischen Kondensator,
wobei eine Wasserstoff-Permeabilität des dritten Isolierfilms höher als eine Wasserstoff-Permeabilität des ersten Isolierfilms ist, und
wobei eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des zweiten Isolierfilms und des vierten Isolierfilms höher sind als die Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des ersten Isolierfilms und des dritten Isolierfilms.

Gemäß einem anderen Aspekt einer Ausführungsform beinhaltet ein Verfahren zum Herstellen einer Halbleitervorrichtung
Ausbilden eines Transistors auf einer Oberfläche eines Substrats;
Ausbilden eines ersten Isolierfilms über dem Transistor;
Ausbilden eines zweiten Isolierfilms auf dem ersten Isolierfilm, wobei eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des zweiten Isolierfilms als eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des ersten Isolierfilms sind;
Ausbilden eines dritten Isolierfilms auf dem zweiten Isolierfilm, wobei eine Wasserstoff-Permeabilität des dritten Isolierfilms höher ist als die Wasserstoff-Permeabilität des ersten Isolierfilms; und die Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des dritten Isolierfilms niedriger sind als die Wasserstoff-Permeabilität und die Sauerstoff-Permeabilität des zweiten Isolierfilms;
Ausbilden eines vierten Isolierfilms auf dem dritten Isolierfilm, wobei der vierte Isolierfilm die Wasserstoff-Permeabilität und die Sauerstoff-Permeabilität höher als die Wasserstoff-Permeabilität und die Sauerstoff-Permeabilität des ersten Isolierfilms und des dritten Isolierfilms aufweist;
Ausbilden eines ferro-elektrischen Kondensators auf dem vierten Isolierfilm; und
Durchführen von Tempern zum Desorbieren von in dem zweiten Isolierfilm und dem vierten Isolierfilm enthaltenen Wasserstoff.
VORTEILHAFTER EFFEKT
Gemäß der offenbarten Technologie ist es möglich, die Beeinträchtigung eines ferro-elektrischen Kondensators aufgrund von Wasserstoff weiter zu senken.
Figurenliste

1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform illustriert;
2A ist eine Querschnittsansicht (Teil 1), die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform illustriert;
2B ist eine Querschnittsansicht (Teil 2), die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform illustriert;
2C ist eine Querschnittsansicht (Teil 3), die das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform illustriert;
2D ist eine Querschnittsansicht (Teil 4), welche das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform illustriert;
2E ist eine Querschnittsansicht (Teil 5), die das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform illustriert;
3 ist eine Ansicht, die ein umrissenes Layout einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform illustriert;
4 ist eine Ansicht, die eine Halbleitervorrichtung gemäß der zweiten Ausführungsform, bevor sie zerteilt (diced) wird, illustriert;
5 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
6 ist eine Querschnittsansicht, die einen Transistor in einem Speicherzellbereich illustriert;
7 ist eine Ansicht, die eine Schaltungskonfiguration eines Speicherzellenbereichs illustriert;
8A ist eine Querschnittsansicht (Teil 1), die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8B ist eine Querschnittsansicht (Teil 2), die das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8C ist eine Querschnittsansicht (Teil 3), welche das Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8D ist eine Querschnittsansicht (Teil 4), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8E ist eine Querschnittsansicht (Teil 5), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8F ist eine Querschnittsansicht (Teil 6), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8G ist eine Querschnittsansicht (Teil 7), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8H ist eine Querschnittsansicht (Teil 8), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8I ist eine Querschnittsansicht (Teil 9), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8J ist eine Querschnittsansicht (Teil 10), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8K ist eine Querschnittsansicht (Teil 11), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8L ist eine Querschnittsansicht (Teil 12), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8M ist eine Querschnittsansicht (Teil 13), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8N ist eine Querschnittsansicht (Teil 14), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8O ist eine Querschnittsansicht (Teil 15), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8P ist eine Querschnittsansicht (Teil 16), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8Q ist eine Querschnittsansicht (Teil 17), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8R ist eine Querschnittsansicht (Teil 18), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8S ist eine Querschnittsansicht (Teil 19), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8T ist eine Querschnittsansicht (Teil 20), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8U ist eine Querschnittsansicht (Teil 21), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8V ist eine Querschnittsansicht (Teil 22), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8W ist eine Querschnittsansicht (Teil 23), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
8X ist eine Querschnittsansicht (Teil 24), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert;
9 ist eine Querschnittsansicht, die eine in einem Experiment verwendete Probe illustriert;
10A ist ein Diagramm (Teil 1), das experimentelle Ergebnisse illustriert; und
10B ist eine Querschnittsansicht (Teil 2), welche das Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert.

BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Das Nachfolgende illustriert spezifische Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen.
ERSTE AUSFÜHRUNGSFORM
Zuerst wird eine erste Ausführungsform beschrieben. 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform illustriert.
Wie in 1 illustriert, beinhaltet eine Halbleitervorrichtung 100 gemäß der ersten Ausführungsform ein Substrat 101 und einen auf einer Oberfläche des Substrats 101 gebildeten Transistor Tr. Die Halbleitervorrichtung 100 beinhaltet weiter einen ersten Isolierfilm 111, der über einem Transistor Tr gebildet ist, einen zweiten Isolierfilm 112, der auf dem ersten Isolierfilm 111 gebildet ist, einen dritten Isolierfilm 113, der auf dem zweiten Isolierfilm 112 gebildet ist, und einen vierten Isolierfilm 114, der auf dem dritten Isolierfilm 113 gebildet ist. Die Halbleitervorrichtung 100 beinhaltet weiter einen ferro-elektrischen Kondensator Q, der auf dem vierten Isolierfilm 114 gebildet ist. Eine Wasserstoff-Permeabilität des dritten Isolierfilms 113 ist höher als eine Wasserstoff-Permeabilität des ersten Isolierfilms 111 und eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des zweiten Isolierfilms 112 und des vierten Isolierfilms 114 sind höher als eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des ersten Isolierfilms 111 und des dritten Isolierfilms 113.
Ein Elementisolations-Isolierfilm 102, der konfiguriert ist, eine Elementregion zu definieren, ist auf der Oberfläche des Substrats 101 gebildet und der Transistor Tr ist in der Elementregion gebildet. Der Transistor Tr beinhaltet beispielsweise einen Napf vom ersten Konduktivitätstyp 191, eine zweiten Konduktivitätstyp-Störstellendiffusionsschicht 193, einen Gatter-Isolierfilm 194 und eine Gatterelektrode 195. Ein Isolierfilm 103 ist ausgebildet, den Transistor Tr auf dem Substrat 101 abzudecken und ein Isolierfilm 104 ist auf dem Isolierfilm 103 gebildet.
Der ferro-elektrische Kondensator Q beinhaltet eine untere Elektrode 121, einen ferro-elektrischen Film 122 und eine obere Elektrode 123. Ein fünfter Isolierfilm 131 ist auf dem vierten Isolierfilm 114 so ausgebildet, dass er eine obere Oberfläche und Seitenoberflächen des ferro-elektrischen Kondensators Q abdeckt. Eine Wasserstoff-Permeabilität des fünften Isolierfilms 131 ist niedriger als eine Wasserstoff-Permeabilität des dritten Isolierfilms 113 und eine Sauerstoff-Permeabilität des fünften Isolierfilms 131 ist niedriger als die Sauerstoff-Permeabilität des zweiten Isolierfilms 112 und des vierten Isolierfilms 114.
Ein erster Leiter 116 kann im ersten Isolierfilm 111 und dem zweiten Isolierfilm 112 gebildet sein, ein zweiter Leiter 118 kann im dritten Isolierfilm 113 und dem vierten Isolierfilm 114 gebildet sein und ein dritter Leiter 106 kann im Isolierfilm 103 und dem Isolierfilm 104 gebildet sein.
Der zweite Leiter 118 ist mit dem ersten Leiter 115 und dem ferro-elektrischen Kondensator Q verbunden und der dritte Leiter 106 ist in Kontakt mit einer unteren Oberfläche des ersten Leiters 116 und ist mit dem Transistor Tr verbunden.
Als Nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform beschrieben. 2A und 2E sind Querschnittsansichten, die ein Herstellverfahren der Halbleitervorrichtung 100 gemäß der ersten Ausführungsform in der Reihenfolge von Schritten illustrieren.
Zuerst, wie in 2A illustriert, wird ein Elementisolations-Isolierfilm 102 auf einer Oberfläche des Substrats 101 gebildet. Nachfolgend wird ein Transistor Tr in einer Elementregion gebildet. Danach wird ein Isolierfilm 103 gebildet, um den Transistor Tr abzudecken und wird ein Isolierfilm 104 auf dem Isolierfilm 103 gebildet.
Nachfolgend, wie in 2B illustriert, werden ein erster Isolierfilm 111, ein zweiter Isolierfilm 112, ein dritter Isolierfilm 113 und ein vierter Isolierfilm 114 sequentiell in dieser Reihenfolge in Bezug auf den Isolierfilm 104 gebildet. Der dritte Leiter 106 kann nach der Ausbildung des Isolierfilms 103 und des Isolierfilms 104 gebildet werden. Der erste Leiter 116 kann nach der Ausbildung des ersten Isolierfilms 111 und des zweiten Isolierfilms 112 gebildet werden. Der zweite Leiter 118 kann nach der Bildung des dritten Isolierfilms 113 und des vierten Isolierfilms 114 gebildet werden.
Nachfolgend, wie in 2C illustriert, wird ein ferro-elektrischer Kondensator Q mit der unteren Elektrode 121, dem ferro-elektrischen Film 122 und der oberen Elektrode 123 auf dem vierten Isolierfilm 114 gebildet.
Danach wird Tempern durchgeführt. Bei diesem Tempern wird in dem zweiten Isolierfilm 112 enthaltene Feuchtigkeit und in dem vierten Isolierfilm 114 enthaltene Feuchtigkeit in Wasserstoff und Sauerstoff zerlegt. Da vom ersten Isolierfilm 111, dem zweiten Isolierfilm 112, dem dritten Isolierfilm 113 und dem vierten Isolierfilm 114 der erste Isolierfilm 111 die niedrigste Wasserstoff-Permeabilität aufweist, werden in dem zweiten Isolierfilm 112 erzeugter Wasserstoff und in dem vierten Isolierfilm 114 erzeugter Wasserstoff aufwärts über den vierten Isolierfilm 114 abgegeben. Das heißt, wie in 2D illustriert, dass in dem zweiten Isolierfilm 112 und dem vierten Isolierfilm 114 enthaltener Wasserstoff desorbiert wird. Dieses Tempern kann auch als Wiedergewinnungstempern für den ferro-elektrischen Kondensator Q dienen. Die Sauerstoff-Permeabilität des ersten Isolierfilms 111 und des dritten Isolierfilms 113 ist niedriger als die Sauerstoff-Permeabilität des zweiten Isolierfilms 112 und des vierten Isolierfilms 114. Somit, selbst wenn Tempern unter einer Sauerstoff enthaltenden Atmosphäre durchgeführt wird, wird der erste Leiter 116, der zweite Leiter 118 und der dritte Leiter 106 kaum oxidiert.
Nachfolgend, wie in 2E illustriert, wird ein fünfter Isolierfilm 131 auf dem vierten Isolierfilm 114 ausgebildet, um so eine obere Oberfläche und Seitenoberflächen des ferro-elektrischen Kondensators Q abzudecken.
Nachfolgend werden obere Schichtverdrahtungen und dergleichen gebildet, um die Halbleitervorrichtung 100 zu komplettieren.
In der Halbleitervorrichtung 100 weist von dem ersten Isolierfilm 111, dem zweiten Isolierfilm 112, dem dritten Isolierfilm 113 und dem vierten Isolierfilm 114 der erste Isolierfilm 111 die niedrigste Wasserstoff-Permeabilität auf, wie oben beschrieben, und werden somit in dem zweiten Isolierfilm 112 erzeugter Wasserstoff und in dem vierten Isolierfilm 114 erzeugter Wasserstoff aufwärts über den vierten Isolierfilm 114 abgegeben. Daher, selbst bei Exposition gegenüber einer Temperatur, bei welcher Wasser während der Ausbildung der oberen Schichtverdrahtungen und dergleichen nach der Ausbildung des fünften Isolierfilm 131 zersetzt wird, tritt eine Abnutzung des ferro-elektrischen Kondensators Q aufgrund von in dem zweiten Isolierfilm 112 und dem vierten Isolierfilm 114 erhaltene Feuchtigkeit nicht leicht auf. Zusätzlich tritt eine Beeinträchtigung des ferro-elektrischen Kondensators Q aufgrund von Langzeitverwendung nicht leicht auf. Gemäß der ersten Ausführungsform kann ein Verschleiß des ferro-elektrischen Kondensators aufgrund von Wasserstoff weiter reduziert werden.
ZWEITE AUSFÜHRUNGSFORM
Das Nachfolgende beschreibt eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform. Die Halbleitervorrichtung gemäß der zweiten Ausführungsform bezieht sich auf ein Beispiel eines ferro-elektrischen Speichers. 3 ist eine Ansicht, die ein umrissenes Layout einer Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert. 4 ist eine Ansicht, welche die Halbleitervorrichtung gemäß der zweiten Ausführungsform vor Zerteilung (Dicing) illustriert. 5 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß der zweiten Ausführungsform illustriert. 5 entspricht einer Querschnittsansicht längs einer Linie V-V in 3.
Wie in 3 illustriert, beinhaltet die Halbleitervorrichtung 200 gemäß der zweiten Ausführungsform einen Speicherzellbereich 1, einen Logikschaltungsbereich 2, einen Peripherschaltungsbereich 3 und einen Pad-Bereich 4. Die Pad-Bereiche 4 sind in der Nähe einer äußeren Peripherie der Halbleitervorrichtung 200 angeordnet und der Speicherzellbereich 1, der Logikschaltungsbereich 2 und der Peripherschaltungsbereich 3 sind einwärts in Bezug auf die Pad-Bereiche 4 angeordnet.
Zum Herstellen einer Halbleitervorrichtung 200 werden mehrere Halbleitervorrichtungen 200 parallel auf einem Wafer gebildet und werden die Halbleitervorrichtungen 200 längs Zerteilungslinien 11 durch eine Zerteilungsverarbeitung zerteilt, wie in 4 illustriert. Die Details des Herstellverfahrens der Halbleitervorrichtung 200 werden später beschrieben.
Wie in 5 illustriert, wird in der Halbleitervorrichtung 200 ein Elementisolations-Isolierfilm 202, der eine Elementregion definiert, auf einer Oberfläche eines Substrats 201 gebildet. Transistoren TrC werden in einer Elementregion innerhalb des Speicherzellbereichs 1 gebildet, ein Transistor TrL wird in einer Elementregion innerhalb des Logikschaltungsbereichs 2 gebildet und ein Transistor TrP wird in einer Elementregion innerhalb des peripheren Schaltungsbereichs 3 gebildet.
Nachfolgend wird ein Transistor TrC beschrieben. 6 ist eine Querschnittsansicht, die einen Transistor innerhalb der Speicherzellbereiche illustriert.
Wie in 6 illustriert, beinhaltet der Transistor TrC einen P-Typ-Napf 291, eine N-Typ-Niederkonzentrations-Störstellendiffusionsschicht 292, eine N-Typ-Hochkonzentrations-Störstellendiffusionsschicht 293, einen Gatter-Isolationsfilm 294, eine Gatterelektrode 295 und einen Seitenwand-Isolierfilm 296. Beispielsweise ist Bor (B) als eine P-Typ-Verunreinigung im Napf 291 enthalten, ist Phosphor (P) als eine N-Typ-Verunreinigung in der N-Typ-Niederkonzentrations-Störstellendiffusionsschicht 292 enthalten und ist Arsen (As) als eine N-Typ-Verunreinigung in der N-Typ-Hochkonzentrations-Störstellendiffusionsschicht 293 enthalten. Beispielsweise ist eine Gatterlänge des Transistors TrC 110 nm bis 180 nm. Der Gatter-Isolationsfilm 294 ist ein Siliziumdioxidfilm mit einer Dicke von 6 nm bis 7 nm. Die Gatterelektrode 295 ist ein amorpher Siliziumnitridfilm mit einer Dicke von 40 nm bis 60 nm. Der Seitenwand-Isolierfilm 296 ist ein Siliziumdioxidfilm mit einer Dicke von 35 nm bis 55 nm. Ein Silizidfilm mit einer Dicke von 120 nm bis 180 nm, wie etwa ein Wolframsilizid-(WsI) Film kann auf einer Oberfläche der Gatterelektrode 295 und auf einer Oberfläche der Hochkonzentrations-Störstellendiffusionsschicht 293 ausgebildet sein.
Wie beim Transistor TrC enthalten auch die Transistoren TrL und TrP einen Napf, eine Störstellen-Diffusionsschicht, einen Gatter-Isolationsfilm, eine Gatterelektrode und einen Seitenwand-Isolierfilm. In 5 und dergleichen sind die Gatterelektrode und dergleichen des Transistors TrP auf dem Elementisolations-Isolierfilm 202 angeordnet, was anzeigt, dass die Gatterelektrode und dergleichen des Transistors TrP Bereiche enthalten, die sich zu dem Elementisolations-Isolierfilm 202 erstrecken. Wie bei einem Transistor TrP beinhalten die Gatterelektrode des Transistors TrL und dergleichen auch Bereiche, die sich zu dem Elementisolations-Isolierfilm 202 erstrecken.
Ein Isolierfilm 203, der den Transistor TrC, den Transistor TrL und den Transistor TrP abdeckt, ist über dem Substrat 201 gebildet und ein Zwischenschicht-Isolierfilm 204 ist auf dem Isolierfilm 203 gebildet. Der Isolierfilm 203 ist beispielsweise ein Siliziumoxynitridfilm (SiON-Film) und der Zwischenschicht-Isolierfilm 204 ist ein nichtdotierter Silikatglas (NSG)-Film mit einer flachen Oberfläche.
Ein Oxidations-Verhinderungsfilm 211 ist auf dem Zwischenschicht-Isolierfilm 204 gebildet und ein Zwischenschicht-Isolierfilm 212 ist auf dem Oxidations-Verhinderungsfilm 211 gebildet. Ein Oxidations-Verhinderungsfilm 213 ist auf dem Zwischenschicht-Isolierfilm 212 gebildet und ein Zwischenschicht-Isolierfilm 214 ist auf dem Oxidations-Verhinderungsfilm 213 gebildet. Beispielsweise sind der Oxidations-Verhinderungsfilm 211 und der Oxidations-Verhinderungsfilm 213 ein Siliziumnitrid (SiN)-Film und sind der Zwischenschicht-Isolierfilm 212 und der Zwischenschicht-Isolierfilm 214 ein Siliziumoxidfilm. Der Stickstoffgehalt des Oxidations-Verhinderungsfilms 213 ist niedriger als der Stickstoffgehalt des Oxidations-Verhinderungsfilms 211 und eine Wasserstoff-Permeabilität des Oxidations-Verhinderungsfilms 213 ist höher als eine Wasserstoff-Permeabilität des Oxidations-Verhinderungsfilms 211. Beispielsweise zeigt in einer Analyse durch Röntgen-Photoelektron-? Spektroskopie der Oxidations-Verhinderungsfilm 211 nicht ein Si-O-Bindungs-Peak an; jedoch gibt der Oxidations-Verhinderungsfilm 213 einen Si-O-Bindungs-Peak. Das heißt, dass der Oxidations-Verhinderungsfilm 213 einen Si-O-Bindungs-Peak größer als denjenigen des Oxidations-Verhinderungsfilms zeigt. Eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des Zwischenschicht-Isolierfilms 212 und des Zwischenschicht-Isolierfilms 214 sind höher als die Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des Oxidations-Verhinderungsfilms 211 und des Oxidations-Verhinderungsfilms 213. Beispielsweise beträgt der Stickstoffgehalt des Oxidations-Verhinderungsfilms 213 40.0 Atom-% oder mehr und weniger als 45.0 Atom-% und beträgt das Verhältnis des N-Gehalts zum Si-Gehalt im Oxidations-Verhinderungsfilm 213 0,70 oder größer und weniger als 1,00. Jedoch ist der Stickstoffgehalt des Oxidations-Verhinderungsfilms 211 45.0 Atom-% oder mehr und 50.0 Atom-% oder weniger und ist das Verhältnis des N-Gehalts zum Si-Gehalt im Oxidations-Verhinderungsfilm 211 1.00 oder größer und 1.30 oder kleiner. Somit ist der Nitridierungsgrad im Oxidations-Verhinderungsfilm 213 niedriger als der Nitridierungsgrad im Oxidations-Verhinderungsfilm 211. Der Oxidations-Verhinderungsfilm 211 und der Oxidations-Verhinderungsfilm 213 sind über den Speicherzellbereich 1 gebildet, den Logikschaltungsbereich 2, den Peripherschaltungsbereich 3 nd den Pad-Bereich 4, so dass der Oxidations-Verhinderungsfilm 211 und der Oxidations-Verhinderungsfilm 213 über die gesamte Halbleitervorrichtung 200 bei Aufsicht vorgesehen sind.
In dem Speicherzellbereich 1 sind die ferro-elektrischen Kondensatoren Q mit einer unteren Elektrode 221, einem ferro-elektrischen Film 222 und einer oberen Elektrode 223 auf einem Zwischenschicht-Isolierfilm 214 ausgebildet. Beispielsweise beinhaltet die untere Elektrode 221 einen Iridium-(Ir)-Film, beinhaltet der ferro-elektrische Film 222 einen Bleizirkonat-Titanat (PZT)-Film und beinhaltet die obere Elektrode 223 einen Iridiumoxid (IrO_x)-Film. Ein Barrierefilm 231 ist auf dem Zwischenschicht-Isolierfilm 214 ausgebildet, um die obere Oberfläche und die Seitenoberflächen jedes ferro-elektrischen Kondensators Q abzudecken. Eine Wasserstoff-Permeabilität des Barrierefilms 231, wie etwa eines Aluminiumoxid-(AlO_x)-Films, ist niedriger als eine Wasserstoff-Permeabilität des Oxidations-Verhinderungsfilms 213 und eine Sauerstoff-Permeabilität des Barrierefilms 231 ist niedriger als eine Sauerstoff-Permeabilität des Zwischenschicht-Isolierfilms 212 und des Zwischenschicht-Isolierfilms 214. Der Barrierefilm 231 ist über den Speicherzellbereich 1, den Logikschaltungsbereich 2, den Peripherschaltungsbereich 3 und den Pad-Bereich 4 so gebildet, dass der Barrierefilm 231 über der gesamten Halbleitervorrichtung 200 bei Aufsicht vorgesehen ist. Ein Zwischenschicht-Isolierfilm 232 ist auf dem Barrierefilm 231 gebildet. Beispielsweise ist der Zwischenschicht-Isolierfilm 232 ein Siliziumdioxidfilm mit einer flachen Oberfläche.
Im Speicherzellbereich 1 sind Öffnungsbereiche (Kontaktlöcher) 205C alle im Isolierfilm 203 und dem Zwischenschicht-Isolierfilm 204 gebildet und ist ein leitender Stecker 206C in den Öffnungsbereichen 205C gebildet. Der leitfähige Stecker 206C ist elektrisch mit einer Hochkonzentrations-Störstellen-Diffusionsschicht des Transistors TrC verbunden.
Öffnungsbereiche (Verdrahtungsgräben) 215 sind in dem Oxidations-Verhinderungsfilm 211 und dem Zwischenschicht-Isolierfilm 212 ausgebildet und eine Verdrahtung 216 ist in den Öffnungsbereichen 215 gebildet. Öffnungsbereiche (über Löcher) 217 werden alle in dem Oxidations-Verhinderungsfilm 213 und dem Zwischenschicht-Isolierfilm 214 gebildet und ein leitfähiger Stecker 218 ist in den Öffnungsbereichen 217 gebildet. Öffnungsbereiche (über Löcher) 233 werden alle im Barrierefilm 231 und dem Zwischenschicht-Isolierfilm 232 gebildet und ein leitfähiger Stecker 235C ist in den Öffnungsbereichen 233 gebildet. Beispielsweise beinhalten der leitfähige Stecker 206C, die Verdrahtung 216, der leitende Stecker 218 und der leitende Stecker 235C einem Wolfram (W)-Film. Ein Teil der Verdrahtung 216 fungiert als eine leitfähige Basis für das elektrische Verbinden des leitfähigen Steckers 206C und des leitfähigen Steckers 218 miteinander.
In dem Logikschaltungsbereich 2 wird ein Öffnungsbereich (Kontaktloch) 205L in dem Isolierfilm 203 und dem Zwischenschicht-Isolierfilm 204 gebildet und wird ein leitfähiger Stecker 206L im Öffnungsbereich 205L gebildet. Der leitfähige Stecker 206L ist elektrisch mit der Hochkonzentrations-Störstellen-Diffusionsschicht des Transistors TrL verbunden. Öffnungsbereiche (Via-Löcher) 234L sind alle in dem Oxidations-Verhinderungsfilm 211 gebildet, dem Zwischenschicht-Isolierfilm 212, dem Oxidations-Verhinderungsfilm 213, dem Zwischenschicht-Isolierfilm 214, dem Barrierefilm 231 und dem Zwischenschicht-Isolierfilm 232 und ein leitfähiger Stecker 235L ist in den Öffnungsbereichen 234L gebildet. Beispielsweise beinhalten der leitfähige Stecker 206L und der leitfähige Stecker 235L einen Wolfram (W)-Film.
Im Peripherschaltungsbereich 3 ist ein Öffnungsbereich (Kontaktloch) 205P im Isolierfilm 203 und im Zwischenschicht-Isolierfilm 204 ausgebildet und ist ein leitfähiger Stecker 206P in dem Öffnungsbereich 205P gebildet. Der leitfähige Stecker 206P ist elektrisch mit einer Gatterelektrode des Transistors TrP verbunden. Ein Öffnungsbereich (über Loch) 234P ist in dem Oxidations-Verhinderungsfilm 211, dem Zwischenschicht-Isolierfilm 212, dem Oxidations-Verhinderungsfilm 213, dem Zwischenschicht-Isolierfilm 214, dem Barrierefilm 231 und dem Zwischenschicht-Isolierfilm 232 gebildet und der leitfähige Stecker 235P ist im Öffnungsbereich 234P gebildet. Beispielsweise beinhalten der leitfähige Stecker 206P und der leitfähige Stecker 235P einen Wolfram (W)-Film.
Eine Verdrahtung 241C, die mit dem leitfähigen Stecker 235C verbunden ist, eine mit dem leitfähigen Stecker 235L verbundene Verdrahtung 241L und eine mit dem leitfähigen Stecker 235P verbundene Verdrahtung 241P sind auf dem Zwischenschicht-Isolierfilm 232 gebildet. Ein flacher Zwischenschicht-Isolierfilm 242, der die Verdrahtung 241C, die Verdrahtung 241L und die Verdrahtung 241P abdeckt, wird über dem Zwischenschicht-Isolierfilm 232 gebildet. Im Pad-Bereich 4 wird ein Pad auf einer äußersten Oberfläche gebildet.
Das Nachfolgende beschreibt eine Schaltungskonfiguration des Speicherzellbereichs 1. 7 ist eine Ansicht, die eine Schaltungskonfiguration eines Speicherzellbereichs beschreibt.
Wie in 7 illustriert, beinhaltet der Speicherzellbereich 1 eine Speicherzelle MC mit einem Transistor TrC und einem ferro-elektrischen Kondensator Q. Die Gatterelektrode 295 des Transistors TrC ist in einer Wortleitung WL enthalten, die Verdrahtung 241C ist in einer Plattenleitung PL enthalten, und der Transistor TrC und der ferro-elektrische Kondensator Q sind elektrisch über den leitfähigen Stecker 206C, die Verdrahtung 216 und den leitfähigen Stecker 218 verbunden. 5 illustriert einen Bereich, der einer Region 21 für zwei Speicherzellen in 7 entspricht und die mit der Hochkonzentrations-Störstellen-Diffusionsschicht 293 (siehe 6) verbundenen Verdrahtungen 215, geteilt durch die zwei Transistoren TrC sind als lokale Zwischenverbindung in einer Bitleitung BL enthalten.
Als Nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung 200 gemäß der zweiten Ausführungsform beschrieben. 8A bis 8E Querschnittsansichten, die ein Herstellverfahren der Halbleitervorrichtung 200 gemäß der zweiten Ausführungsform in der Reihenfolge von Schritten illustriert.
Zuerst, wie in 8A illustriert, wird ein Elementisolations-Isolierfilm 202 für Schmalgrabenisolation (STI, shallow trench isolation) auf einer Oberfläche eines Substrats 201 ausgebildet. Nachfolgend werden Transistoren TrC in einer Elementregion innerhalb des Speicherzellbereichs 1 gebildet, wird ein Transistor TrL in einer Elementregion innerhalb des Logikschaltungsbereichs 2 gebildet, und wird ein Transistor TrP in einer Elementregion innerhalb des Peripherschaltungsbereichs 3 gebildet. Die Ausbildung jedes Transistors TrC kann beispielsweise beinhalten: Ausbilden eines Napfs 291 durch Bor (B)-Ionenimplantation; Ausbilden eines Gatter-Isolationsfilms 294 und einer Gatterelektrode 295; Ausbilden einer Niederkonzentrations-Störstellendiffusionsschicht 292 durch Phosphor (P)-Ionenimplantation unter Verwendung der Gatterelektrode 295 als einer Maske; Ausbilden eines Seitenwand-Isolierfilms 296 und Ausbilden einer Hochkonzentrations-Störstellendiffusionsschicht 293 durch Arsen (As) Ionenimplantation unter Verwendung der Gatterelektrode 295 und des Seitenwand-Isolierfilms 296 als einer Maske. Die Ausbildung der Transistoren TrL und TrP können das Ausbilden von Transistoren mit Größen und Leitfähigkeitstypen gemäß integrierter Schaltungen beinhalten.
Nach Ausbilden der Transistor TrC, TrL und TrP, wie in 8B illustriert, wird ein Isolierfilm 203, der die Transistoren TrC, TrL und TrP abdeckt, ausgebildet. Als der Isolierfilm 203 kann beispielsweise ein Siliziumoxynitridfilm (SiON-Film) mit einer Dicke von 160 nm bis 240 nm, der durch Plasmachemie-Dampfabscheidung (CVD)-Verfahren gebildet wird, verwendet werden. Nachfolgend wird ein Zwischenschicht-Isolierfilm 204 über dem Isolierfilm 203 gebildet und wird eine Oberfläche des Zwischenschicht-Isolierfilms 204 planarisiert. Als Zwischenschicht-Isolierfilm 204 kann beispielsweise ein NSG-Film mit einer Dicke von 480 nm bis 720 nm, der unter Verwendung von Tetraethyl-Orthosilikat (TEOS) durch ein Plasma-CVD-Verfahren gebildet wird, verwendet werden. Die Dicke des Zwischenschicht-Isolierfilms 204 kann 1000 nm bis 1200 nm betragen. Die bei der Planarisierung der Oberfläche des Zwischenschicht-Isolierfilms 204, wird die Oberfläche des Zwischenschicht-Isolierfilms 204 um 160 nm bis 240 nm durch ein chemischmechanisches Polier-(CMP)-Verfahren poliert.
Danach, wie in 8C illustriert, wird ein Resistmuster 251 auf dem Zwischenschicht-Isolierfilm 204 gebildet. Das Resistmuster 251 beinhaltet Öffnungsbereiche 252C, die geplante Kontaktlochausbildungsregionen im Speicherzellbereich 1 exponieren, Öffnungsbereiche 252L, die geplante Kontaktloch Kontaktlochausbildungsregionen im Logikschaltungsbereich 2 exponieren und einen Öffnungsbereich 252P, der eine geplante Kontaktlochausbildungsregion im Peripherieschaltungsbereich 3 exponiert. Nachfolgend werden der Zwischenschicht-Isolierfilm 204 und der Isolierfilm 203 unter Verwendung des Resistmusters 251 als einer Maske geätzt. Als Ergebnis werden Öffnungsbereiche (Kontaktlöcher) 205C in dem Speicherzellbereich 1 gebildet, werden Öffnungsbereiche (Kontaktlöcher) 205L in dem Logikschaltungsbereich 2 ausgebildet, und wird ein Öffnungsbereich (Kontaktloch) 205P in dem Peripherieschaltungsbereich 3 gebildet.
Nachfolgend, wie in 8D illustriert, wird das Resistmuster 251 entfernt, werden leitfähige Stecker 206C im Öffnungsbereich 205C gebildet, werden leitfähige Stecker 206L in den Öffnungsbereichen 205L gebildet, und wird ein leitfähiger Stecker 206P in dem Öffnungsbereich 205P gebildet. Die Ausbildung der leitfähigen Stecker 206C, der leitfähigen Stecker 206L und des leitfähigen Steckers 206P kann beispielsweise beinhalten: Ausbilden eines Barrieremetallfilms durch ein physikalisches Dampfabscheidungs-(PVD)-Verfahren; Ausbilden eines Wolfram (W)-Films auf dem Barrieremetallfilm durch ein CVD-Verfahren und Entfernen des Barrieremetallfilms und des W-Films auf dem Zwischenschicht-Isolierfilm 204. Die Ausbildung des Barrieremetallfilms kann beispielsweise beinhalten: Ausbilden eines Titan-(Ti)-Films mit einer Dicke von 16 nm bis 24 nm; und Ausbilden eines Titannitrid-(TiN)-Films mit einer Dicke von 40 nm bis 60 nm auf dem Titan-(Ti)-Film. Die Dicke des (W)-Films beträgt 400 nm bis 600 nm. Der Barrieremetallfilm und der W-Film auf dem Zwischenschicht-Isolierfilm 204 können durch beispielsweise ein CMP-Verfahren entfernt werden.
Danach, wie in 8E illustriert, wird ein Oxidations-Verhinderungsfilm 211 auf dem Zwischenschicht-Isolierfilm 204, den leitfähigen Steckern 206C, den leitfähigen Steckern 206L, und dem leitfähigen Stecker 206P ausgebildet. Als Oxidations-Verhinderungsfilm 211 kann beispielsweise ein erster Siliziumnitrid-(SiN)-Film mit einer Dicke von 32 nm bis 48 nm, der durch ein CVD-Verfahren gebildet wird, verwendet werden. Bei der Ausbildung des ersten SiN-Films wird beispielsweise Silan (SiH₄) als ein Rohmaterial von Si verwendet; werden Ammoniak (NH₃) oder Distickstoffmonoxid (N₂O) oder sowohl Ammoniak (NH₃) als auch Distickstoffmonoxid (N₂O) als ein Rohmaterial für N verwendet; und beträgt ein erstes N/Si-Verhältnis einer Zuführmenge von N-Atomen zu einer Zufuhrmenge von Si-Atomen 190 bis 230.
Nachfolgend, wie in 8F illustriert, wird ein Zwischenschicht-Isolierfilm 212 auf dem Oxidations-Verhinderungsfilm 211 gebildet. Als der Zwischenschicht-Isolierfilm 212 kann beispielsweise ein Siliziumoxidfilm mit einer Dicke von 200 nm bis 300 nm, der durch das Plasma-CVD-Verhältnis gebildet wird, unter Verwendung von Tetraethoxysilan (TEOS) verwendet werden.
Als Nächstes, wie in 8G illustriert, wird ein Resistmuster 253 auf dem Zwischenschicht-Isolierfilm 212 gebildet. Das Resistmuster 253 weist Öffnungsbereiche 254 auf, die geplante Verdrahtungsgraben-Informationsregionen in dem Speicherzellbereich 1 exponieren. Danach werden der Zwischenschicht-Isolierfilm 212 und der Oxidations-Verhinderungsfilm 211 unter Verwendung des Resistmusters 253 als einer Maske geätzt. Als Ergebnis werden Öffnungsbereiche (Verdrahtungsgräben) 215 im Speicherzellbereich 1 gebildet.
Nachfolgend, wie in 8H illustriert, wird das Resistmuster 253 entfernt und werden die Verdrahtungen 216 in den Öffnungsbereichen 215 gebildet. Die Ausbildung der Verdrahtungen 216 kann beispielsweise das Ausbilden eines Barrieremetallfilms durch ein PVD-Verfahren, das Ausbilden eines W-Films auf dem Barrieremetallfilm durch ein CVD-Verfahren und das Entfernen des Barrieremetallfilms und des W-Films auf dem Zwischenschicht-Isolierfilm 212 enthalten. Die Ausbildung der Barrieremetallfilms kann beispielsweise das Ausbilden eines Ti-Films mit einer Dicke von 8 nm bis 12 nm und das Ausbilden eines TiN-Films mit einer Dicke von 16 nm bis 24 nm auf dem Ti-Film enthalten. Die Dicke des W-Films beträgt 240 nm bis 360 nm. Der Barrieremetallfilm und der W-Film auf dem Zwischenschicht-Isolierfilm 212 können beispielsweise durch ein CMP-Verfahren entfernt werden.
Nachfolgend, wie in 8I illustriert, wird ein Oxidations-Verhinderungsfilm 213 auf dem Zwischenschicht-Isolierfilm 212 und den Verdrahtungen 216 gebildet. Als der Oxidations-Verhinderungsfilm 213 kann beispielsweise ein zweiter Siliziumnitrid-(SiN)-Film mit einer Dicke von 80 nm bis 180 nm, der durch ein CVD-Verfahren gebildet wird, verwendet werden. Bei der Ausbildung des ersten SiN-Films wird beispielsweise Silan (SiH₄) als ein Rohmaterial von Si verwendet; werden Ammoniak (NH₃) oder Distickstoffmonoxid (N₂O) oder sowohl Ammoniak (NH₃) als auch Distickstoffmonoxid (N₂O) als Rohmaterial von N verwendet; und wird ein zweites N/Si-Verhältnis einer Zuführmenge von N Atomen zu einer Zufuhrmenge von Si-Atomen kleiner gemacht als das erste N-Si-Verhältnis. Beispielsweise beträgt das zweite N-Si-Behälter 100 bis 185.
Nachfolgend, wie in 8J illustriert, wird ein Zwischenschicht-Isolierfilm 214 auf dem Oxidations-Verhinderungsfilm 213 gebildet. Als der Zwischenschicht-Isolierfilm 214 kann beispielsweise ein Siliziumoxidfilm mit einer Dicke von 180 nm bis 280 nm, der durch Plasma-CVD-Verfahren unter Verwendung von TEOS gebildet wird, verwendet werden.
Nachfolgend, wie in 8K illustriert, wird ein Resistmuster 255 auf dem Zwischenschicht-Isolierfilm 214 gebildet. Das Resistmuster 255 weist Öffnungsbereiche 256 auf, die geplante Via-Lochausbildungsregionen in dem Speicherzellbereich 1 exponieren. Nachfolgend werden der Zwischenschicht-Isolierfilm 214 und der Oxidations-Verhinderungsfilm 213 unter Verwendung des Resistmusters 255 als einer Maske geätzt. Als Ergebnis werden Öffnungsbereiche (Via-Löcher) 217 in dem Speicherzellbereich 1 gebildet.
Nachfolgend, wie in 8L illustriert, wird das Resistmuster 255 entfernt und werden leitfähige Stecker 218 in den Öffnungsbereichen 217 gebildet. Die Ausbildung der leitfähigen Stecker 218 kann beispielsweise beinhalten: Ausbilden eines Barrieremetallfilms durch ein PVD-Verfahren; Ausbilden eines W-Films auf dem Barrieremetallfilm durch ein CVD-Verfahren und Entfernen des Barrieremetallfilms und des W-Films auf dem Zwischenschicht-Isolierfilm 214. Die Ausbildung des Barrieremetallfilms kann beispielsweise das Ausbilden eines Ti-Films mit einer Dicke von 8 nm bis 12 nm, und Ausbilden eines TiN-Films mit einer Dicke von 16 nm bis 24 nm auf dem Ti-Film beinhalten. Die Dicke des W-Films beträgt 240 nm bis 360 nm. Der Barrieremetallfilm und der W-Film auf dem Zwischenschicht-Isolierfilm 214 können durch beispielsweise ein CNP-Verfahren entfernt werden.
Danach ,wie in 8M illustriert, werden eine untere Elektrode 221, ein ferro-elektrischer Film 222, eine obere Elektrode 223, eine harte Maske 224 und ein Isolierfilm 225 sequentiell in dieser Reihenfolge in Bezug auf den Zwischenschicht-Isolierfilm 214 und die leitfähigen Stecker 218 ausgebildet. Als die untere Elektrode 221 kann beispielsweise ein Iridium-(Ir)-Film mit einer Dicke von 40 nm bis 60 nm, der durch ein PVD-Verfahren gebildet wird, verwendet werden. Als der ferro-elektrische Film 222 kann beispielsweise ein PZT-Film mit einer Dicke von 75 nm bis 85 nm verwendet werden. Als die obere Elektrode 223 kann beispielsweise ein Iridiumoxid-(IrO_x)-Film mit einer Dicke von 160 nm bis 240 nm, der durch ein PVD-Verfahren gebildet wird, verwendet werden. Als harte Maske 222 kann ein Titanaluminiumnitrid-(TiAlN)-Film mit einer Dicke von 160 nm bis 240 nm, der durch ein PVD-Verfahren gebildet wird, verwendet werden. Als der Isolierfilm 225 kann beispielsweise ein Siliziumoxidfilm mit einer Dicke von 160 nm bis 240 nm, der durch Plasma-CVD-Verfahren gebildet wird, unter Verwendung von TEOS verwendet werden. Kristallisationstempern kann zu einer Zeit zwischen der Ausbildung der ferro-elektrischen Films 222 und der Ausbildung der oberen Elektrode 223 durchgeführt werden, um die Kristallisation des ferro-elektrischen Films 222 zu fördern.
Nachfolgend, wie in 8N illustriert, wird ein Resistmuster 257 auf dem Isolierfilm 225 gebildet. Das Resistmuster 257 deckt geplante ferro-elektrische Kondensator..?regionen ab und exponiert die verbleibenden Bereiche. Nachfolgend werden unter Verwendung des Resistmusters 257 als einer Maske der Isolierfilm 225, die harte Maske 224, die obere Elektrode 223, der ferro-elektrische Film 222 und die untere Elektrode 221 geätzt. Als Ergebnis werden ferro-elektrische Kondensatoren Q gebildet.
Nachfolgend, wie in 8O illustriert, werden das Resistmuster 257, der Isolierfilm 225 und die harte Maske Ausgabekorrektureinheit 224 entfernt und werden Oberflächen der ferro-elektrischen Kondensatoren Q unter Verwendung beispielsweise einer Bürste gereinigt.
Nachfolgend wird ein Wiederherstelltempern unter einer Sauerstoff-Atmosphäre durchgeführt, um Sauerstoff-Defizienzen zu berichtigen, die im ferro-elektrischen Film 222 auftreten. Beispielsweise kann eine Wiederherstelltemper-Temperatur 300°C bis 400 °C betragen und kann eine Wiederherstelltemperzeit 30 Minuten bis 60 Minuten betragen. Bei diesem Wiederherstelltempern werden Sauerstoff-Defizienzen richtiggestellt und wie in 8P illustriert, werden durch Zerlegung von Wasser in dem Zwischenschicht-Isolierfilm 212 erzeugter Wasserstoff und durch Zerlegung von Wasser in dem Zwischenschicht-Isolierfilm 214 erzeugter Wasserstoff eliminiert. Zusätzlich, da der Oxidations-Verhinderungsfilm 213 und der Oxidations-Verhinderungsfilm 211 verhindern, dass Sauerstoff penetriert, wird die Penetration von Sauerstoff unter dem Oxidations-Verhinderungsfilm 213 und dem Oxidations-Verhinderungsfilm 211 verhindert. Die Oxidation der leitfähigen Stecker 206C, der Verdrahtung 216 und dergleichen wird als Ergebnis verhindert.
Als Nächstes, wie in 8Q illustriert, wird ein Barrierefilm 231, welcher die obere Oberfläche und Seitenoberflächen jedes der ferro-elektrischen Kondensatoren Q abdeckt, gebildet. Als der Barrierefilm 231 kann beispielsweise ein Aluminiumoxid-(AlO_x)-Film mit einer Dicke von 10 nm bis 30 nm, der durch ein PVD-Verfahren oder ein CVD-Verfahren gebildet wird, verwendet werden.
Nachfolgend, wie in 8R illustriert, wird ein Zwischenschicht-Isolierfilm 232 auf dem Barrierefilm 231 gebildet und wird eine Oberfläche des Zwischenschicht-Isolierfilms 232 planarisiert. Als der Zwischenschicht-Isolierfilm 232 kann z.B. ein Siliziumoxidfilm mit einer Dicke von 1200 nm bis 1800 nm, der durch ein Plasma-CVD-Verfahren unter Verwendung von TEOS gebildet wird, verwendet werden. In der Planarisierung der Oberfläche des Zwischenschicht-Isolierfilms 232 wird die Oberfläche des Zwischenschicht-Isolierfilms 232 durch ein CMP-Verfahren poliert.
Nachfolgend, wie in 8S illustriert, wird ein Resistmuster 259 auf dem Zwischenschicht-Isolierfilm 232 gebildet. Das Resistmuster 259 weist Öffnungsbereiche 260 auf, die geplante Via-Lochbildungsregionen im Speicherzellbereich 1 exponieren. Nachfolgend werden der Zwischenschicht-Isolierfilm 232 und der Barrierefilm 231 unter Verwendung des Resistmusters 259 als einer Maske geätzt. Als Ergebnis werden Öffnungsbereiche (Via-Löcher) 233 im Speicherzellbereich 1 gebildet.
Als Nächstes, wie in 8T illustriert, wird das Resistmuster 259 entfernt.
Nachfolgend, wie in 8U illustriert, wird ein Resistmuster 261 auf dem Zwischenschicht-Isolierfilm 232 und auch innerhalb der Öffnungsbereiche 233 gebildet. Das Resistmuster 261 beinhaltet Öffnungsbereiche 262L, die geplante Via-Loch-Ausbildungsregionen in dem Logikschaltungsbereich 2 exponieren und einen Öffnungsbereich 262P, der eine geplante Via-Loch-Ausbildungsregion in dem peripheren Schaltungsbereich 3 exponiert. Nachfolgend werden der Zwischenschicht-Isolierfilm 232, der Barrierefilm 231, der Zwischenschicht-Isolierfilm 214, der Oxidations-Verhinderungsfilm 213, der Zwischenschicht-Isolierfilm 212 und der Oxidations-Verhinderungsfilm 211 unter Verwendung des Resistmusters 261 als eine Maske geätzt. Als Ergebnis werden Öffnungsbereiche (Via-Löcher) 234L in dem Logikschaltungsbereich 2 gebildet und wird ein Öffnungsbereich (Via-Loch) 234P in dem Peripherieschaltungsbereich 3 gebildet.
Nachfolgend, wie in 8V illustriert, wird das Resistmuster 261 entfernt.
Danach, wie in 8W illustriert, werden leitfähige Stecker 235C in den Öffnungsbereichen 233 gebildet, werden leitfähige Stecker 235L in den Öffnungsbereichen 234L gebildet und wird ein leitfähiger Stecker 235P im Öffnungsbereich 234P gebildet. Die Bildung der leitfähigen Stecker 235C, der leitfähigen Stecker 235L und des leitfähigen Steckers 235P können beispielsweise beinhalten: Ausbilden eines TiN-Films als einem Barrieremetallfilm durch ein PVD-Verfahren, Ausbilden eines W-Films auf den Barrieremetallfilm durch das CVD-Verfahren und Entfernen des TiN-Films und des W-Films auf den Zwischenschicht-Isolierfilm 232. Die Dicke des TiN-Films beträgt 80 nm bis 120 nm und die Dicke des W-Films beträgt 240 nm bis 360 nm. Der TiN-Film und der W-Film auf dem Zwischenschicht-Isolierfilm 232 können durch beispielsweise ein CMP-Verfahren beseitigt werden.
Nachfolgend, wie in 8X illustriert, werden Verdrahtungen 241C auf den leitfähigen Steckern 235C gebildet, werden Verdrahtungen 241L auf den leitfähigen Steckern 235L gebildet und wird eine Verdrahtung 241P am leitfähigen Stecker 235P gebildet. Nachfolgend wird ein Zwischenschicht-Isolierfilm 242, der die Verdrahtungen 241C, die Verdrahtungen 241L und die Verdrahtung 241P abdeckt, gebildet, und wird eine Oberfläche des Zwischenschicht-Isolierfilms 242 planarisiert.
Weiter werden obere Schichtverdrahtungen, Pads und dergleichen gebildet, um die Halbleitervorrichtung 200 zu komplettieren.
In der Halbleitervorrichtung 200, da der Oxidations-Verhinderungsfilm 211 die niedrigste Wasserstoff-Permeabilität von dem Oxidations-Verhinderungsfilm 211, dem Zwischenschicht-Isolierfilm 212, dem Oxidations-Verhinderungsfilm 213 und dem Zwischenschicht-Isolierfilm 214, wie oben beschrieben, aufweist, werden in dem Zwischenschicht-Isolierfilm 212 erzeugter Wasserstoff und in dem Zwischenschicht-Isolierfilm 214 erzeugter Wasserstoff über den Zwischenschicht-Isolierfilm 214 aufwärts freigegeben. Somit, selbst bei Exposition gegenüber einer Temperatur, bei welcher Feuchtigkeit zum Zeitpunkt des Ausbildens der oberen Schichtverdrahtung oder dergleichen nach der Ausbildung des Barrierefilms 231 zersetzt wird, wird einem Verschleiß der ferro-elektrischen Kondensatoren Q aufgrund von in dem Zwischenschicht-Isolierfilm 212 und dem Zwischenschicht-Isolierfilm 214 während der Filmausbildung enthaltene Feuchtigkeit kaum auftreten. Zusätzlich wird die Verschlechterung des ferro-elektrischen Kondensators Q aufgrund Langzeitverwendung kaum auftreten. Somit ist es möglich, den Verschleiß des ferro-elektrischen Kondensators Q aufgrund von Wasserstoff weiter zu reduzieren.
In dem Zwischenschicht-Isolierfilm 212 enthaltener Wasserstoff kann durch Tempern nach Ausbilden des Zwischenschicht-Isolierfilms 212 und vor Ausbildung des Oxidations-Verhinderungsfilms 213 desorbiert werden. Somit kann im Zwischenschicht-Isolierfilm 212 erzeugter Wasserstoff weiter reduziert werden, was weiter den Verschleiß des ferro-elektrischen Kondensators Q reduzieren mag.
Es ist anzumerken, dass Feuchtigkeit auch in dem Zwischenschicht-Isolierfilm 204 enthalten ist, jedoch kann diese Feuchtigkeit während des Wiederherstelltemperns zersetzt werden, um Wasserstoff zu gestatten, dass er über die Verdrahtung 215 desorbiert wird. Selbst wenn Feuchtigkeit in dem Zwischenschicht-Isolierfilm 212 nach dem Wiederherstelltempern verbleibt, ist eine Distanz zwischen dem Zwischenschicht-Isolierfilm 212 und dem ferro-elektrischen Kondensator Q groß, so dass jegliche in dem Zwischenschicht-Isolierfilm 212 verbleibende Feuchtigkeit keinen Verschleiß des ferro-elektrischen Kondensators Q verursachen wird.
Zusätzlich, je niedriger der Stickstoffgehalt, desto einfacher enthält der Siliziumnitridfilm Sauerstoff-Atome; eine Ätz-Selektivität (das heißt ein Verhältnis von Ätzraten) des Siliziumnitridfilms können so damit klein werden. Somit ist die Ätz-Selektivität um Ausbilden der Öffnungsbereiche 215 im Oxidations-Verhinderungsfilm 211 höher als die Ätz-Selektivität zum Ausbilden der Öffnungsbereiche 217 im Oxidations-Verhinderungsfilm 213. In der zweiten Ausführungsform, da der Oxidations-Verhinderungsfilm 211 nicht Wasserstoff permeieren muss, wird ein Stickstoffgehalt eines Siliziumnitridfilms, der höher ist als derjenige des Oxidations-Verhinderungsfilms 213, im Oxidations-Verhinderungsfilm 211 verwendet, unter Berücksichtigung der Verarbeitungsgenauigkeit der Öffnungsbereiche 215.
Das Nachfolgende illustriert ein an einer Beziehung zwischen dem Stickstoffgehalt und der Permeabilität von Wasserstoff in den Siliziumnitridfilm durchgeführtes Experiment. 9 ist eine Querschnittsansicht, die eine im Experiment verwendete Probe illustriert.
In diesem Experiment wurden zwei Proben verwendet; jede Probe wurde durch Ausbilden eines Siliziumoxidfilms 302 auf einem Siliziumsubstrat 301, Ausbilden eines Siliziumnitridfilms 303 auf dem Siliziumoxidfilm 302 und Ausbilden eines Siliziumoxidfilms 304 auf dem Siliziumnitridfilm 303 vorbereitet, wie in 9 illustriert. In diesem Experiment waren die Bedingungen zum Ausbilden des Siliziumoxidfilms 302 und des Siliziumoxidfilms 304 die gleichen zwischen den zwei Proben und waren die Bedingungen zum Ausbilden des Siliziumnitridfilms 303 zwischen den zwei Proben differenziert. In der ersten Probe wurde ein N/Si-Verhältnis (Atom-Verhältnis) einer Zuführmenge von N-Atomen zu einer Zufuhrmenge von Si-Atomen beim Ausbilden des Siliziumnitridfilms 303 auf 142 eingestellt. In der zweiten Probe wurde ein N/Si-Verhältnis (Atom-Verhältnis) einer Zuführmenge von N-Atomen zu einer Zuführmenge von Si-Atomen beim Ausbilden des Siliziumnitridfilms 303 auf 211 eingestellt. Spezifisch war in der ersten Probe die Flussrate von SiH₄ 155 sccm und betrug die Flussrate von NH₃ 900 zum Ausbilden des Siliziumnitridfilms 303 und war in der zweiten Probe die Flussrate von SiH 480 sccm und war die Flussrate von NH₃ 3850 zum Ausbilden des Siliziumnitridfilms 303. Dann wurde Tempern bei 350 °C 40 Minuten lang unter einer Sauerstoff-Atmosphäre durchgeführt und wurden Wasserstoffkonzentrationen im Siliziumoxidfilm 302, dem Siliziumnitridfilm 303 und dem Siliziumoxidfilm 304 durch ein sekundäres Ionenmassen-Spektrometer-(SIMS)-Verfahren vor und nach dem Tempern gemessen.
10A illustriert experimentelle Ergebnisse der ersten Probe und 10b illustriert Extraktionsergebnisse der zweiten Probe. Die horizontale Achse in 10A und 10B gibt die Tiefe ab der Oberfläche des Siliziumoxidfilms 304 an. Wie in 10A für die erste Probe illustriert, wurde die Wasserstoffkonzentration nach Tempern sehr im Vergleich zu der vor dem Tempern in allen des Siliziumoxidfilms 302, des Siliziumnitridfilms 303 und des Siliziumoxidfilms 304 gesenkt. Für die zweite Probe war die Wasserstoffkonzentration nach Tempern im Vergleich zu der Wasserstoffkonzentration vor Tempern in dem Siliziumoxidfilm stark gesenkt; jedoch war im Siliziumnitridfilm 303 und dem Siliziumoxidfilm 302 die Wasserstoffkonzentration nach Tempern im Vergleich zu der Wasserstoffkonzentration vor dem Tempern kaum gesenkt. Diese Ergebnisse zeigen an, dass eine Wasserstoff-Permeabilität des Siliziumnitridfilms 303 der ersten Probe höher war als eine Wasserstoff-Permeabilität des Siliziumnitridfilms 303 der zweiten Probe, so dass der Siliziumnitridfilm 303 der ersten Probe für den Oxidations-Verhinderungsfilm 213 geeignet ist, und der Siliziumnitridfilm 303 der zweiten Probe für den Oxidations-Verhinderungsfilm 211 geeignet ist.
Alle Beispiele und die bedingte Sprache, die hier rezitiert ist, sind für pädagogische Zwecke intendiert, um dem Leser beim Verständnis der Erfindung und der Konzepte, die durch den Erfinder zugeschrieben sind, um den Stand der Technik voranzubringen, zu unterstützen, und sollen verstanden werden, ohne Beschränkung auf solche spezifisch angegebenen Beispiele und Bedingungen zu sein, noch bezieht sich die Organisation solcher Beispiele in der Beschreibung auf das Zeigen der Überlegenheit oder Unterlegenheit der Erfindung. Obwohl die Ausführungsformen der vorliegenden Erfindung im Detail beschrieben worden sind, versteht es sich, dass die verschiedenen Änderungen, Substitutionen und Alterationen daran gemacht werden könnten, ohne vom Geist und Schutzumfang der Erfindung abzuweichen.

Claims

Halbleitervorrichtung: ein Substrat; einen auf einer Oberfläche des Substrats gebildeten Transistor; einen über den Transistor gebildeten ersten Isolierfilm; einen auf dem ersten Halbleiterfilm gebildeten zweiten Halbleiterfilm; einen auf dem zweiten Halbleiterfilm gebildeten dritten Halbleiterfilm; einen auf dem dritten Halbleiterfilm gebildeten vierten Halbleiterfilm; und einen auf dem vierten Isolierfilm gebildeten ferro-elektrischen Kondensator, wobei eine Wasserstoff-Permeabilität des dritten Isolierfilms höher als eine Wasserstoff-Permeabilität des ersten Isolierfilms ist, und wobei eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des zweiten Isolierfilms und des vierten Isolierfilms höher sind als die Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des ersten Isolierfilms und des dritten Isolierfilms.
Halbleitervorrichtung gemäß Anspruch 1, wobei der erste Isolierfilm ein erster Siliziumnitridfilm ist und der dritte Isolierfilm ein zweiter Siliziumnitridfilm ist, wobei ein Stickstoffgehalt des zweiten Siliziumnitridfilms niedriger als ein Stickstoffgehalt des ersten Siliziumnitridfilms ist.
Halbleitervorrichtung gemäß Anspruch 2, wobei eine durch Röntgenstrahl-Photoelektronen-Spektroskopie durchgeführte Analyse anzeigt, dass ein Si-O-Bindungs-Peak des dritten Isolierfilms größer ist als ein Si-O-Bindungs-Peak des ersten Isolierfilms.
Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, weiter umfassend: einen fünften Isolierfilm, wobei der fünfte Isolierfilm auf dem vierten Isolierfilm gebildet ist, der fünfte Isolierfilm eine obere Oberfläche und Seitenoberflächen des ferro-elektrischen Kondensators abdeckt, eine Wasserstoff-Permeabilität des fünften Isolierfilms niedriger ist als eine Wasserstoff-Permeabilität des dritten Isolierfilms, und eine Sauerstoff-Permeabilität des fünften Isolierfilms niedriger ist als eine Sauerstoff-Permeabilität des zweiten Isolierfilms und des vierten Isolierfilms.
Halbleitervorrichtung gemäß Anspruch 4, wobei der fünfte Isolierfilm ein Aluminiumnitridfilm ist.
Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 5, weiter umfassend: einen ersten Leiter, der im ersten Isolierfilm und im zweiten Isolierfilm gebildet ist; einen zweiten Leiter, der im dritten Isolierfilm und dem vierten Isolierfilm gebildet ist, wobei der zweite Leiter mit dem ersten Leiter und mit dem ferro-elektrischen Kondensator verbunden ist; und einen dritten Leiter in kontakt mit einer unteren Oberfläche des ersten Leiters, wobei der dritte Leiter mit dem Transistor verbunden ist.
Halbleitervorrichtung gemäß Anspruch 6, weiter umfassend: einen vierten Leiter, der im ersten Isolierfilm und im zweiten Isolierfilm gebildet ist; und einen fünften Leiter in Kontakt mit einer unteren Oberfläche des vierten Leiters, und mit dem Transistor verbunden.
Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, wobei der erste Isolierfilm und der dritte Isolierfilm über die gesamte Halbleitervorrichtung bei Aufsicht vorgesehen sind.
Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden eines Transistors auf einer Oberfläche eines Substrats; Ausbilden eines ersten Isolierfilms über dem Transistor; Ausbilden eines zweiten Isolierfilms auf dem ersten Isolierfilm, wobei eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des zweiten Isolierfilm höher sind als eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des ersten Isolierfilms; Ausbilden eines dritten Isolierfilms auf dem zweiten Isolierfilm, wobei eine Wasserstoff-Permeabilität des dritten Isolierfilms höher ist als die Wasserstoff-Permeabilität des ersten Isolierfilms, und die Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des dritten Isolierfilms niedriger sind als die Wasserstoff-Permeabilität und die Sauerstoff-Permeabilität des zweiten Isolierfilms; Ausbilden eines vierten Isolierfilms auf dem dritten Isolierfilm, wobei eine Wasserstoff-Permeabilität und eine Sauerstoff-Permeabilität des vierten Isolierfilms höher sind als die Wasserstoff-Permeabilität und die Sauerstoff-Permeabilität des ersten Isolierfilms und des dritten Isolierfilms; Ausbilden eines ferro-elektrischen Kondensators auf dem vierten Isolierfilm; und Durchführen von Tempern, um in dem zweiten Isolierfilm und dem vierten Isolierfilm enthaltenen Wasserstoff zu desorbieren.
Verfahren gemäß Anspruch 9, wobei der erste Isolierfilm ein erster Siliziumnitridfilm ist und der dritte Isolierfilm ein zweiter Siliziumnitridfilm ist, wobei ein Stickstoffgehalt des zweiten Siliziumnitridfilms niedriger ist als ein Stickstoffgehalt des ersten Siliziumnitridfilms.
Verfahren gemäß Anspruch 10, wobei ein erstes N/Si-Verhältnis ein Verhältnis einer Zufuhrmenge von Stickstoff-Atomen zu einer Zufuhrmenge von Silizium-Atomen beim Bilden des ersten Isolierfilms angibt, ein zweites N/Si-Verhältnis ein Verhältnis einer Zufuhrmenge von Stickstoff-Atomen zu einer Zufuhrmenge von Silizium-Atomen beim Ausbilden des dritten Isolierfilms angibt; und das zweite N/Si-Verhältnis niedriger als das erste N/Si-Verhältnis ist.
Verfahren gemäß einem der Ansprüche 9 bis 11, weiter umfassend: Ausbilden eines fünften Isolierfilms auf dem vierten Isolierfilm, wobei der fünfte Isolierfilm eine obere Oberfläche und Seitenoberflächen des ferro-elektrischen Kondensators isoliert, wobei eine Wasserstoff-Permeabilität des fünften Isolierfilms niedriger als die Wasserstoff-Permeabilität des dritten Isolierfilms ist, und eine Sauerstoff-Permeabilität des fünften Isolierfilms niedriger ist als die Sauerstoff-Permeabilität des zweiten Isolierfilms und des vierten Isolierfilms.
Verfahren gemäß Anspruch 12, wobei der fünfte Isolierfilm ein Aluminiumnitridfilm ist.
Verfahren gemäß einem der Ansprüche 9 bis 13, weiter umfassend: Durchführen von Tempern zwischen dem Ausbilden des zweiten Isolierfilms und dem Ausbilden des dritten Isolierfilms, um in dem zweiten Isolierfilm enthaltenen Wasserstoff zu desorbieren.