DE102019115467A1

DE102019115467A1 - Minderung der stufenhöhe in resistive random-access-memorystrukturen

Info

Publication number: DE102019115467A1
Application number: DE102019115467.7A
Authority: DE
Inventors: Wei-Ming Wang; Chia-Wei Liu; Jen-Sheng Yang; Wen-Ting Chu; Yu-Wen LIAO; Huei-Tsz WANG
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2019-05-24
Filing date: 2019-06-07
Publication date: 2020-11-26
Anticipated expiration: 2039-06-08
Also published as: DE102019115467B4; CN111987118B; US11038108B2; TW202044545A; US20200373487A1; CN111987118A; US11678592B2; US20210280783A1; KR20200135708A; TWI718768B; KR102257618B1

Abstract

Die vorliegende Offenbarung zielt auf ein Verfahren zur Bildung von RRAM-Strukturen (Resistive Random-Access Memory) mit einem niedrigen Profil zwischen oder innerhalb von Metallisierungsschichten ab. Zum Beispiel umfasst das Verfahren das Bilden einer ersten Metallisierungsschicht mit leitfähigen Strukturen und einer ersten dielektrischen Schicht, die an Seitenwandflächen der leitfähigen Strukturen anstößt, auf einem Substrat; Ätzen eines Abschnitts der ersten dielektrischen Schicht, um einen Abschnitt der Seitenwandflächen der leitfähigen Strukturen freizulegen; Abscheiden eines Speicherstapels auf der ersten Metallisierungsschicht, dem freiliegenden Abschnitt der Seitenwandflächen und einer oberen Fläche der leitfähigen Strukturen; Strukturieren des Speicherstapels, um eine Speicherstruktur zu bilden, die den freiliegenden Abschnitt der Seitenwandflächen und der oberen Fläche der leitfähigen Strukturen bedeckt; Abscheiden einer zweiten dielektrischen Schicht, um den Speicherstapel einzukapseln; und Bilden einer zweiten Metallisierungsschicht auf der zweiten dielektrischen Schicht.

Description

STAND DER TECHNIK
In integrierten Schaltungen können Resistive Random-Access Memory (RRAM) Strukturen in dem Back End Of the Line (BEOL) zwischen Schichten von Interconnect-Strukturen (z. B. Leitungen und Durchkontaktierungen) gebildet werden, die mit einem Metall (z. B. Kupfer) oder einer Metalllegierung (z. B. Kupferlegierung) gefüllt werden. Da der Leitungs- und Durchkontaktierungs-Pitch in den Interconnect-Schichten mit jeder Technologiegeneration (z. B. Knoten) schrumpft, wird auch der Raum zwischen den RRAM-Strukturen verkleinert. Das bedeutet, dass das Füllen eines Raumes zwischen benachbarten RRAM-Strukturen mit einem oder mehreren dielektrischen Materialien für zukünftige Knoten eine Herausforderung darstellen kann.
Figurenliste
Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der nachfolgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Merkmale gemäß der gewöhnlichen Praxis in der Branche nicht maßstabsgetreu gezeichnet sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Verständlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.

1 ist ein Ablaufdiagramm eines Verfahrens zum Bilden von RRAM-Strukturen mit einem niedrigen Profil gemäß einigen Ausführungsformen.
2 ist eine Querschnittsansicht einer dielektrischen Schicht auf Metallisierungsschichten, die auf einem Substrat gebildet sind, gemäß einigen Ausführungsformen.
3 ist eine Querschnittsansicht einer strukturierten dielektrischen Schicht auf Metallisierungsschichten, die auf einem Substrat gebildet sind, gemäß einigen Ausführungsformen.
4 ist eine Querschnittsansicht einer Vertiefung, die in einer Metallisierungsschicht gebildet wird, um Seitenwandflächen einer leitfähigen Struktur in der Metallisierungsschicht freizulegen, gemäß einigen Ausführungsformen.
5 ist eine Querschnittsansicht eines RRAM-Stapels, der auf Seitenwand- und oberen Flächen einer leitfähigen Struktur in einer Metallisierungsschicht abgeschieden ist, gemäß einigen Ausführungsformen.
6 ist eine Querschnittsansicht eines strukturierten Photoresists auf einem RRAM-Stapel, der auf Seitenwand- und oberen Flächen einer leitfähigen Struktur abgeschieden ist, gemäß einigen Ausführungsformen.
7 ist eine Querschnittsansicht einer RRAM-Struktur, die auf Seitenwand- und oberen Flächen einer leitfähigen Struktur gebildet ist, gemäß einigen Ausführungsformen.
8 ist eine Querschnittsansicht eines strukturierten Photoresists auf einem RRAM-Stapel, der auf Seitenwand- und oberen Flächen einer leitfähigen Struktur abgeschieden ist, gemäß einigen Ausführungsformen.
9 ist eine Querschnittsansicht eines RRAM-Stapels mit strukturierten Schichten gemäß einigen Ausführungsformen.
10 ist eine Querschnittsansicht eines Spacer-Materials, das auf einem RRAM-Stapel mit strukturierten Schichten abgeschieden ist, gemäß einigen Ausführungsformen.
11 ist eine Querschnittsansicht eines strukturierten Photoresists auf einem Spacer-Material, das auf einem RRAM-Stapel mit strukturierten Schichten abgeschieden ist, gemäß einigen Ausführungsformen.
12 ist eine Querschnittsansicht eines strukturierten Spacer-Materials, das auf einer RRAM-Struktur mit strukturierten Schichten abgeschieden ist, gemäß einigen Ausführungsformen.
13 ist eine Querschnittsansicht einer RRAM-Struktur, die auf Seitenwand- und oberen Flächen einer leitfähigen Struktur gebildet ist, mit strukturierten Schichten und Spacern, die auf Seitenwandflächen der strukturierten Schichten gebildet sind, gemäß einigen Ausführungsformen.
14 ist eine Querschnittsansicht einer RRAM-Struktur, die auf einer oberen Fläche einer leitfähigen Struktur gebildet ist, gemäß einigen Ausführungsformen.
15 ist eine Querschnittsansicht einer RRAM-Struktur, die auf einer oberen Fläche einer leitfähigen Struktur gebildet ist, mit strukturierten Schichten und Spacern, die auf Seitenwandflächen der strukturierten Schichten gebildet sind, gemäß einigen Ausführungsformen.
16 ist eine Querschnittsansicht einer Metallisierungsschicht mit einem Dielektrikum mit Dishing von einem Planarisierungsprozess und einer RRAM-Struktur, die auf einer oberen Fläche einer leitfähigen Struktur in der Metallisierungsschicht gebildet ist, gemäß einigen Ausführungsformen.
17 ist eine Querschnittsansicht einer Metallisierungsschicht mit einem Dielektrikum mit Dishing von einem Planarisierungsprozess und einer RRAM-Struktur mit Spacern, die auf einer oberen Fläche einer leitfähigen Struktur in der Metallisierungsschicht gebildet sind, gemäß einigen Ausführungsformen.
18 ist eine Querschnittsansicht einer Metallisierungsschicht mit leitfähigen Strukturen mit Dishing von einem Planarisierungsprozess gemäß einigen Ausführungsformen.
19 ist eine Querschnittsansicht einer RRAM-Struktur auf Seitenwand- und oberen Flächen einer leitfähigen Struktur mit Dishing von einem Planarisierungsprozess gemäß einigen Ausführungsformen.
20 ist eine Querschnittsansicht einer RRAM-Struktur mit Spacern auf Seitenwand- und oberen Flächen einer leitfähigen Struktur mit Dishing von einem Planarisierungsprozess gemäß einigen Ausführungsformen.
21 ist eine Querschnittsansicht einer RRAM-Struktur auf einer oberen Fläche einer leitfähigen Struktur mit Dishing von einem Planarisierungsprozess gemäß einigen Ausführungsformen.
22 ist eine Querschnittsansicht einer RRAM-Struktur mit Spacern auf einer oberen Fläche einer leitfähigen Struktur mit Dishing von einem Planarisierungsprozess gemäß einigen Ausführungsformen.
23 ist eine Querschnittsansicht einer RRAM-Struktur auf Seitenwand- und oberen Flächen einer leitfähigen Struktur zwischen Metallisierungsschichten gemäß einigen Ausführungsformen.

DETAILLIERTE BESCHREIBUNG
Die nachfolgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale des bereitgestellten Erfindungsgegenstands bereit. Spezifische Beispiele von Bauelementen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart dass es möglich ist, dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen.
Ferner kann es sein, dass Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb“, „unter“, „untere/r/s“, „über“, „obere,/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Bezeichnungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
Der Begriff „nominal“, so wie er hier verwendet wird, bezeichnet einen gewünschten oder Zielwert einer Eigenschaft oder eines Parameters für ein Bauelement oder einen Prozessvorgang, der während der Gestaltungsphase eines Produktes oder eines Prozesses eingestellt wird, zusammen mit einem Bereich von Werten über und/oder unter dem gewünschten Wert. Der Bereich von Werten beruht typischerweise auf leichten Schwankungen bei Herstellungsprozessen oder Toleranzen.
Der Begriff „im Wesentlichen“, so wie er hier verwendet wird, gibt den Wert einer gegebenen Größe an, der basierend auf einem bestimmten Technologieknoten, der mit der betreffenden Halbleitervorrichtung verbunden ist, schwanken kann. In einigen Ausführungsformen kann der Begriff „im Wesentlichen“ einen Wert einer gegebenen Größe angeben, der innerhalb von zum Beispiel ±5 % eines Ziel- (oder beabsichtigten) Werts schwankt.
Der Begriff „etwa“, so wie er hier verwendet wird, gibt den Wert einer gegebenen Größe an, der basierend auf einem bestimmten Technologieknoten, der mit der betreffenden Halbleitervorrichtung verbunden ist, schwanken kann. In einigen Ausführungsformen kann der Begriff „etwa“ basierend auf dem bestimmten Technologieknoten einen Wert einer gegebenen Größe angeben, der innerhalb von zum Beispiel 5 bis 30 % des Werts (z. B. ±5 %, ±20 % oder ±30 % des Werts) schwankt.
Der Begriff „vertikal“, so wie er hier verwendet wird, bedeutet nominal senkrecht zur Fläche eines Substrats.
Resistive Random-Access Memory (RRAM) ist ein Typ von nichtflüchtigem Speicher. Eine RRAM-Zelle kann unter Verwendung von Widerstand ein Bit von Daten speichern. Genauer gesagt, umfasst die RRAM-Zelle eine widerstandsbehaftete Materialschicht, deren Widerstand angepasst werden kann, um eine logische „0“ oder eine logische „1“ darzustellen. RAMs arbeiten gemäß dem Prinzip, dass ein dielektrisches Material konstruiert werden kann, um Strom über eine „Faser“ oder einen „Leitungsweg“ zu leiten, der nach dem Anlegen einer Spannung durch ein Paar von Elektronen gebildet wird, das das dielektrische Material umgibt. Der Leitungsweg kann aus verschiedenen Mechanismen entstehen, die Leerstellen in dem dielektrischen Material, Metalldefektmigration und/oder andere Mechanismen umfassen. Die Bildung der Faser oder des Leitungswegs ist Teil des „Bildungsvorgangs“ oder Bildungsprozesses (z. B. Programmierung) der RRAM-Zelle. Nachdem der Leitungsweg hergestellt wurde, kann er durch eine andere Spannung zurückgesetzt („unterbrochen“, was einen höheren Widerstand ergibt) oder eingestellt („neu gebildet“ werden, was einen niedrigeren Widerstand ergibt). Der Weg mit niedrigem Widerstand kann entweder lokalisiert (z. B. auf den Bereich der Faser beschränkt) oder homogen (z. B. über das Dielektrikum zwischen den beiden Elektroden hinweg) sein.
RRAM-Strukturen können mit Komplementär-Metalloxid-Halbleiter (Complementary Metal Oxide Semiconductor - CMOS) integrierten Schaltungen (ICs) innerhalb eines Chips integriert (z. B. darin eingebettet) sein. Als Beispiel und nicht als Einschränkung können RRAM-Strukturen im Back-End Of the Line (BEOL) zwischen Interconnect-Schichten gebildet sein, die jeweils ein Netz von vertikalen und seitlichen leitfähigen Strukturen umfassen, wie beispielsweise Durchkontaktierungen und Leitungen. RRAM-Strukturen können auf einer oder mehreren leitfähigen Strukturen einer Interconnect-Schicht gebildet werden. Zum Beispiel kann eine RRAM-Anordnung mehrere RRAM-Strukturen umfassen, die auf aufeinanderfolgenden (z. B. benachbarten) leitfähigen Strukturen (z. B. Durchkontaktierungen oder Leitungen) einer Interconnect-Schicht gebildet sind. Folglich ist der Raum zwischen zwei benachbarten RRAM-Strukturen (z. B. der RRAM-Pitch) der RRAM-Anordnung von dem Leitungs- oder Durchkontaktierungs-Pitch der Interconnect-Schicht abhängig (oder wird davon bestimmt). Da der Leitungs- oder Durchkontaktierungs-Pitch mit jeder Technologiegeneration (z. B. Knoten) kontinuierlich verkleinert wird, wird auch der RRAM-Pitch dementsprechend abnehmen.
Dielektrische Schichten, die nach der Bildung der RRAM-Strukturen abgeschieden werden, füllen den Raum zwischen benachbarten RRAM-Strukturen oder zwischen RRAM-Strukturen und anderen leitfähigen Strukturen der Interconnect-Schicht. Während der Abscheidung der einen oder mehreren aufeinanderfolgenden dielektrischen Schichten können Defekte, wie beispielsweise Leerstellen oder Lufteinschlüsse, auftreten. Leerstellen in der/den dielektrischen Schicht/en sind unerwünscht. Grund dafür ist, dass Leerstellen, die in der dielektrischen Schicht eingebettet sind, während der dielektrischen Planarisierung freigelegt und mit einem oder mehreren leitfähigen Materialien gefüllt werden können, die die RRAM-Strukturen elektrisch kurzschließen können. Leerstellen in der dielektrischen Schicht können auch die mechanische Steifigkeit der Interconnect-Schicht beeinträchtigen, die mechanisch schwach werden und während der dielektrischen Planarisierung zusammenbrechen kann.
Die hier beschriebenen Ausführungsformen zielen auf ein Verfahren zur Bildung von RRAM-Strukturen mit einem niedrigen Profil (z. B. mit einer verringerten Höhe von zwischen etwa 27 nm und etwa 33 nm) zwischen oder innerhalb von Metallisierungsschichten ab. Das niedrige Profil oder die verminderte Höhe erleichtert die anschließende Abscheidung von einer oder mehreren dielektrischen Schichten zwischen den RRAM-Strukturen oder zwischen den RRAM-Strukturen und den leitfähigen Strukturen der Metallisierungsschichten. In einigen Ausführungsformen verringern die RRAM-Strukturen mit niedrigerem Profil die Gefahr der Bildung von Leerstellen während der Abscheidung von aufeinanderfolgenden dielektrischen Schichten. Daher können die hier beschriebenen Ausführungsformen sich für integrierte Schaltungen mit verringertem Durchkontaktierungs- und Leitungs-Pitch eignen.
In einigen Ausführungsformen kann eine RRAM-Struktur mit einem niedrigen Profil gebildet werden, wenn die RRAM-Struktur sich um die Seitenwandflächen der leitfähigen Struktur „herumwickelt“. Dies kann möglich gemacht werden, wenn eine Vertiefung in einer dielektrischen Schicht der Metallisierungsschicht gebildet wird, die die Seitenwandflächen der leitfähigen Struktur vor der Bildung der RRAM-Struktur freilegt. In einigen Ausführungsformen ist die Vertiefungshöhe gleich oder kleiner als eine Höhe der leitfähigen Struktur. In einigen Ausführungsformen werden die Seitenwandflächen einer leitfähigen Struktur teilweise oder vollständig mit Schichten von der RRAM-Struktur bedeckt. In einigen Ausführungsformen wird die RRAM-Struktur auf einer oberen Fläche der leitfähigen Struktur gebildet. Gemäß einigen Ausführungsformen kann eine obere Elektrode einer RRAM-Struktur im Vergleich zu einer unteren Elektrode der RRAM-Struktur strukturiert werden, derart dass Spacer an der Seitenwandfläche der oberen Elektrode gebildet werden können, um die elektrische Isolierung zwischen der oberen und der unteren Elektrode zu verbessern. In einigen Ausführungsformen sind die Seitenwandflächen der RRAM-Strukturen im Wesentlichen vertikal (z. B. etwa 90°).
1 ist ein Ablaufdiagramm eines Herstellungsverfahrens 100 zum Bilden einer RRAM-Struktur mit einem niedrigen Profil gemäß einigen Ausführungsformen. Diese Offenbarung ist nicht auf diese Vorgangsbeschreibung beschränkt und andere Vorgänge liegen innerhalb des Erfindungsgedankens und Schutzbereichs der vorliegenden Offenbarung. Es können zusätzliche Vorgänge, die nicht in dem Verfahren 100 gezeigt sind, durchgeführt werden. Darüber hinaus ist es möglich, dass nicht alle Vorgänge erforderlich sind, um die hier bereitgestellte Offenbarung durchzuführen. Zusätzlich können einige von den in 1 gezeigten Vorgängen gleichzeitig oder in einer unterschiedlichen Reihenfolge durchgeführt werden. In einigen Ausführungsformen können ein oder mehrere andere Vorgänge zusätzlich oder anstatt der gegenwärtig beschriebenen Vorgänge durchgeführt werden. Zu veranschaulichenden Zwecken wird das Verfahren 100 unter Bezugnahme auf die in 2 bis und mit 23 gezeigten Ausführungsformen beschrieben.
Unter Bezugnahme auf 1 beginnt das Verfahren 100 mit dem Vorgang 110 und der Bildung einer Metallisierungsschicht auf einem Substrat. Als Beispiel und nicht als Einschränkung ist 2 eine Querschnittsansicht eines Teils einer Metallisierungsschicht 200B, die auf dem Substrat 210 gebildet wird. In einigen Ausführungsformen können zusätzliche Metallisierungsschichten zwischen der Metallisierungsschicht 200B und dem Substrat 210 gebildet werden - wie beispielsweise die Metallisierungsschicht 200A. Gemäß einigen Ausführungsformen können die Metallisierungsschichten 200A und 200B zum Beispiel BEOL-Interconnect-Schichten sein, die die leitfähigen Strukturen 220, 230 und 240 umfassen. Als Beispiel und nicht als Einschränkung können die leitfähigen Strukturen 220 und 240 durch die leitfähigen Strukturen 230 elektrisch miteinander verbunden sein. Ferner können die leitfähigen Strukturen 220 und 240 Leitungen sein, die sich entlang der x-y-Ebene erstrecken, und die leitfähigen Strukturen 230 können Durchkontaktierungen sein, die sich vertikal entlang der z-Achse erstrecken. Die Metallisierungsschichten 200A und 200B können auch zusätzliche leitfähige Strukturen (z. B. zusätzliche Leitungen, Durchkontaktierungen oder Kombinationen davon) umfassen, die in der Querschnittsansicht von 2 nicht gezeigt sind. In einigen Ausführungsformen werden die leitfähigen Strukturen 220, 230 und 240 mit einem leitfähigen Material oder einem Stapel von leitfähigen Materialien - wie beispielsweise einem Metall oder einer Metalllegierung - gefüllt. In einigen Ausführungsformen umfassen die leitfähigen Strukturen 220, 230 und 240 ferner eine Auskleidungsschicht (in 2 der Einfachheit halber nicht gezeigt), auf der das leitfähige Material angeordnet wird. In einigen Ausführungsformen bedeckt die Auskleidungsschicht die Seitenwand- und unteren Flächen der leitfähigen Strukturen 220, 230 und 240, um die Ausdiffusion des leitfähigen Materials von den leitfähigen Strukturen 220, 230 und 240 zu Schichten unter den Metallisierungsschichten 200A und 200B zu verhindern.
Die leitfähigen Strukturen 220, 230 und 240 werden in einer dielektrischen Schicht 250 eingebettet. Als Beispiel und nicht als Einschränkung kann die dielektrische Schicht 250 eine dielektrische Zwischenschicht (Interlayer Dielectric - ILD) (z. B. ein Dielektrikum zwischen benachbarten Schichten) sein, wie beispielsweise ein Dielektrikum mit einem Wert einer dielektrischen Konstante („K-Wert“) unter etwa 3,9 (z. B. etwa 3,2, etwa 3,0, etwa 2,9, etwa 2,5 usw.). In einigen Ausführungsformen kann die dielektrische Schicht 250 ein Stapel von Dielektrika, wie beispielsweise eines Low-k-Dielektrikums und eines anderen Dielektikums, sein: (i) ein Low-k-Dielektrikum (z. B. kohlenstoff-dotiertes Siliziumoxid) und ein Siliziumcarbid mit Stickstoffdotierung; (ii) ein Low-k-Dielektrikum (z. B. kohlenstoff-dotiertes Siliziumoxid) und ein Siliziumcarbid mit Sauerstoffdotierung; (iii) ein Low-k-Dielektrikum (z. B. kohlenstoff-dotiertes Siliziumoxid) mit Siliziumnitrid; oder (iv) ein Low-k-Dielektrikum (z. B. kohlenstoffdotiertes Siliziumoxid) mit Siliziumoxid. Als Beispiel und nicht als Einschränkung kann die dielektrische Schicht 250 durch einen chemischen Gasphasenabscheidungsprozess mit hoher Dichte (High-Density Chemical Vapor Deposition - HDCVD), einen plasmaunterstützten chemischen Gasphasenabscheidungsprozess (Plasma-Enhanced Chemical Vapor Deposition - PECVD), einen plasmaunterstützten Atomlagenabscheidungsprozess (Plasma-Enhanced Atomic Layer Deposition Process - PEALD) oder irgendeinen anderen geeigneten Abscheidungsprozess bei einer Dicke zwischen etwa 200 nm und etwa 100 nm abgeschieden werden. Die vorhergehenden erwähnten Abscheidungsdickenbereiche, Abscheidungsverfahren und Materialien sind beispielhaft und nicht einschränkend. Daher liegen andere Materialien, Abscheidungdickenbereiche und Abscheidungsverfahren innerhalb des Erfindungsgedankens und Schutzbereichs dieser Offenbarung.
In einigen Ausführungsformen können die Metallisierungsschichten 200A und 200B in Gebiete A und B des Substrats 210 unterteilt werden. Als Beispiel und nicht als Einschränkung kann das Gebiet A einen Abschnitt der Metallisierungsschichten 200A und 200B umfassen, wo keine RRAM-Strukturen gebildet werden; und das Gebiet B kann einen anderen Abschnitt der Metallisierungsschichten 200A und 200B umfassen, wo RRAM-Strukturen gebildet werden. In einigen Ausführungsformen ist das Gebiet A ein Logikbereich eines Chips und das Gebiet B ist ein Speicherbereich des Chips. Gemäß einigen Ausführungsformen können die Gebiete A und B einander benachbart sein oder nicht und sie können durch andere Gebiete des Chips, die in 2 nicht gezeigt sind, getrennt sein.
Unter Bezugnahme auf 1 wird das Verfahren 100 mit dem Vorgang 120 und der Abscheidung einer dielektrischen Schicht 260 auf der Metallisierungsschicht 200B fortgesetzt, wie in 2 gezeigt. In einigen Ausführungsformen umfasst die dielektrische Schicht 260 eine Siliziumcarbidschicht, eine Siliziumoxinitridschicht, eine Siliziumoxidschicht oder eine Siliziumnitridschicht mit einer Dicke zwischen etwa 5 nm und etwa 80 nm (z. B. etwa 5nm, etwa 10 nm, etwa 20 nm, etwa 30 nm, etwa 60 nm, etwa 80 nm). Als Beispiel und nicht als Einschränkung kann die dielektrische Schicht 260 mit einem chemischen Gasphasenabscheidungsprozess (Chemical Vapor Deposition - CVD), PECVD-Prozess, PEALD-Prozess oder irgendeinem anderen geeigneten Abscheidungsprozess abgeschieden werden. In einigen Ausführungsformen dient die dielektrische Schicht 260 während der Herstellung von RRAM-Strukturen oder anderen Speicherstrukturen auf der Metallisierungsschicht 200B als eine Ätzstoppschicht (Etch Stop Layer - ESL).
Unter Bezugnahme auf 1 wird das Verfahren 100 mit dem Vorgang 130 fortgesetzt, wo ein Abschnitt der dielektrischen Schicht 260 entfernt (z. B. strukturiert) wird, um einen Abschnitt der Metallisierungsschicht 200B freizulegen. In einigen Ausführungsformen wird die dielektrische Schicht 260 selektiv auf der Metallisierungsschicht 200B im Gebiet B des Substrats 210 entfernt, wie in 3 gezeigt. Grund dafür ist, dass das Gebiet B des Substrats 210 der Ort ist, an dem RRAM-Strukturen gebildet werden (z. B. ein Speicherbereich eines Chips). Als Beispiel und nicht als Einschränkung kann das selektive Entfernen der dielektrischen Schicht 260 mit Photolithographie- und Ätzvorgängen bewerkstelligt werden. Zum Beispiel kann eine Photoresist-Schicht (in 2 nicht gezeigt) auf der dielektrischen Schicht 260 abgeschieden (z. B. aufgeschleudert) werden.
Anschließend kann die Photoresist-Schicht (z. B. unter Verwendung einer Fotomaske oder eines Retikels, Belichten und Entwickeln des Photoresists und Ätzvorgängen) strukturiert werden, um eine Öffnung in der Photoresist-Schicht zu bilden, die einen Abschnitt der darunterliegenden dielektrischen Schicht 260 freilegt. In einigen Ausführungsformen legt die Öffnung der Photoresist-Schicht einen Abschnitt der darunterliegenden dielektrischen Schicht 260 auf dem Gebiet B des Substrats 210 frei. Andererseits bleibt das Gebiet A des Substrats 210 durch das strukturierte Photoresist bedeckt, das als eine Ätzmaske wirkt. Ein Ätzvorgang, wie beispielsweise Trockenätzen, kann freiliegende Abschnitte der dielektrischen Schicht 260 durch die Öffnung in der Photoresist-Schicht entfernen, um darunterliegende obere Flächen der dielektrischen Schicht 250 und leitfähige Strukturen 240 der Metallisierungsschicht 200B freizulegen. In einigen Ausführungsformen kann der Ätzvorgang in der dielektrischen Schicht 260 einen oder mehrere Ätzuntervorgänge mit einer Ätzchemie auf Halogenbasis umfassen, wie beispielsweise einer Chemie auf Fluorbasis, einer Chemie auf Chlorbasis oder Kombinationen davon.
Nach der Entfernung der dielektrischen Schicht 260 von dem Gebiet B des Substrats 210 kann die strukturierte Photoresist-Schicht, die in dem Entfernungsprozess verwendet wird, mit einem Nassätzprozesses, einem Trockenätzprozesss, Kombinationen davon oder einem anderen geeigneten Photoresist-Entfernungsprozess entfernt werden. Die resultierende Struktur gemäß einigen Ausführungsformen ist in 3 gezeigt.
Das Verfahren 100 wird mit dem wahlfreien Vorgang 140 und der Bildung einer Vertiefung in der dielektrischen Schicht 250 der freiliegenden Metallisierungsschicht 200B fortgesetzt. Die Vertiefung legt die Seitenwandflächen einer leitfähigen Struktur 240 in der freiliegenden Metallisierungsschicht 200B frei. In einigen Ausführungsformen zeigt 4 die resultierende Struktur nach dem wahlfreien Vorgang 140, wo eine Vertiefung 400 in der dielektrischen Schicht 250 gebildet wird, um die Seitenwandflächen der leitfähigen Struktur 240 freizulegen. In einigen Ausführungsformen legt die Vertiefung 400 in der dielektrischen Schicht 250 die Seitenwandflächen von mehreren leitfähigen Strukturen 240 frei. Als Beispiel und nicht als Einschränkung kann die Vertiefung 400 die Seitenwandflächen der selektiven leitfähigen Strukturen 240 mit der Verwendung von Photolithographie freilegen, wo ein strukturiertes Photoresist als eine Ätzmaske zum Schützen von Bereichen der dielektrischen Schicht 250 verwendet werden kann, die nicht geätzt werden. In einigen Ausführungsformen und während der Bildung der Vertiefung werden beide Gebiete A und B des Substrats 210 der Ätzchemie des Ätzverfahrens ausgesetzt. Folglich wird die dielektrische Schicht 260 auf dem Gebiet A (z. B. in 3 gezeigt) durch den Ätzproess abgebaut (z. B. geätzt), wie in 4 gezeigt.
In einigen Ausführungsformen weist die Ätzchemie, die im wahlfreien Vorgang 140 verwendet wird, für die dielektrische Schicht 260 und die dielektrische Schicht 250 eine unterschiedliche Ätzrate auf. Als Beispiel und nicht als Einschränkung kann das Ätzselektivitätsverhältnis der dielektrischen Schicht 260 zur dielektrischen Schicht 250 für die im wahlfreien Vorgang 140 verwendete Ätzchemie etwa 1:2 betragen. Mit anderen Worten, die in dem wahlfreien Vorgang 140 verwendete Ätzchemie ätzt die dielektische Schicht 250 zweimal so schnell wie die dielektrische Schicht 260. Dies kann vorteilhaft sein, da die Dicke der dielektrischen Schicht 260 verwendet werden kann, um die Vertiefungshöhe 400H der Vertiefung 400 in der dielektrischen Schicht 250 zu steuern. Wenn zum Beispiel die dielektrische Schicht 260 durch die Ätzchemie im Gebiet A vollständig entfernt wird (wenn z. B. die Metallisierungsschicht 200B in dem Gebiet A freilegt), kann der Ätzprozess beendet werden. Dies ist wichtig, da, wenn die Fortsetzung des Ätzprozesses zugelassen wird, die dielektrische Schicht 250 im Gebiet A geätzt wird wie die dielektrische Schicht 250 im Gebiet B. Nachdem der Ätzprozesse beendet wurde, wird die resultierende Vertiefungshöhe 400H im Gebiet B etwa das Doppelte der Dicke der dielektrischen Schicht 260 betragen, da die dielektrische Schicht 250 zweimal so schnell wie die dielektrische Schicht 260 geätzt wird. Daher kann die Vertiefungshöhe 400H mit der Dicke der dielektrischen Schicht 260 moduliert werden.
In einigen Ausführungsformen kann die Vertiefungshöhe 400H als ein Prozentsatz (%) der Höhe 240H der freiliegenden leitfähigen Struktur 240 ausgedrückt werden. In einigen Ausführungsformen kann die Vertiefungshöhe 400H bis zu etwa 100% der Höhe 240H betragen. Mit anderen Worten, die Vertiefung 400 kann einen Abschnitt der Seitenwandflächen der leitfähigen Struktur 240 oder die gesamten Seitenwandflächen der leitfähigen Struktur 240 freilegen. Daher kann 400H gleich oder kleiner als 240H (z. B. 400H ≤ 240H) sein. In einigen Ausführungsformen müssen die Höhe 240H, die Dicke der dielektrischen Schicht 260 und das Ätzselektivitätsverhältnis der dielektrischen Schicht 260 zur dielektrischen Schicht 250 berücksichtigt werden, um eine gewünschte Vertiefungshöhe 400H zu erreichen. Als Beispiel und nicht als Einschränkung beträgt, wenn das Ätzselektivitätsverhältnis der dielektrischen Schicht 260 zur dielektrischen Schicht 250 1:2 beträgt und die gewünschte Vertiefungshöhe 400H gleich der Höhe 240H ist, die Dicke der dielektrischen Schicht 260 0,5 mal die Höhe 240H der leitfähigen Struktur 240.
Das vorhergehend erwähnte Ätzratenselektivitätsverhältnis ist nicht einschränkend. Dies ist so, da das Ätzratenselektivitätsverhältnis von mindestens der Materialauswahl für die dielektrischen Schichten 250 und 260 und der Ätzchemie abhängig ist. Daher sind verschiedene Ätzratenselektivitätsverhältnisse für ein unterschiedliches Material für (i) die dielektrischen Schichten 250 und 260 und (ii) die Ätzchemie möglich.
In einigen Ausführungsformen ist die im Vorgang 140 verwendete Ätzchemie gegenüber den dielektrischen Schichten 250 und 260 im Gegensatz zu den in den leitfähigen Strukturen 240 verwendeten Materialien hochgradig selektiv. Als Beispiel und nicht als Einschränkung kann das Ätzselektivitätsverhältnis zwischen den dielektrischen Schichten (z. B. 250 und 260) und den Materialien in den leitfähigen Strukturen 240 größer als 3:1 (z. B. 3:1, etwa 5:1, etwa 10:1, etwa 20:1 usw.) sein.
In einigen Ausführungsformen kann das Verfahren 100 vom Vorgang 130 direkt mit dem Vorgang 150 fortgesetzt werden (z. B. der wahlfreie Vorgang 140 übersprungen werden). In diesem Fall wird die Vertiefung 400 nicht auf dem Gebiet B des Substrats 210 gebildet.
Unter Bezugnahme auf 1 und 5 wird das Verfahren 100 mit dem Vorgang 150 fortgesetzt, in dem ein RRAM-Stapel 500 auf der Metallisierungsschicht 200B über beide Gebiete A und B des Substrats 210 abgeschieden wird. Der RAM-Stapel 500 kann derart abgeschieden werden, dass er die Flächen der Vertiefung 400 und die obere Fläche der Metallisierungsschicht 200B auf beiden Gebieten A und B bedeckt. Gemäß einigen Ausführungsformen umfasst der Stapel 500 die Schichten 510, 520, 530, 540 und 550, die aufeinanderfolgend abgeschieden werden können. Zum Beispiel kann die Schicht 510 zuerst auf den freiliegenden Flächen der dielektrischen Schicht 250 (z. B. auf den Seitenwandflächen der Vertiefung 400 und der oberen Fläche der dielektrischen Schicht 250) und auf den freiliegenden leitfähigen Strukturen 240 (z. B. auf den freiliegenden oberen und Seitenwandflächen der leitfähigen Struktur 220) abgeschieden werden. Anschließend können die Schichten 520, 530, 540 und 550 aufeinanderfolgend auf der Schicht 510 abgeschieden werden, um den RRAM-Stapel 500 zu bilden.
In einigen Ausführungsformen ist die Schicht 510 eine Barriereschicht, die die Ausdifusion von leitfähigem Material von den leitfähigen Strukturen 240 zu den anderen RRAM-Schichten (z. B. den Schichten 520, 530, 540 und 550) verhindert. Als Beispiel und nicht als Einschränkung kann die Schicht 510 Tantalnitrid (TaN) oder Titannitrid (TiN) umfassen, das durch physikalische Gasphasenabscheidung (z. B. Sputtern) mit einer Dicke zwischen etwa 9 nm und etwa 11 nm abgeschieden wird. Die Schicht 520 kann ein Metall, eine metallische Schicht oder eine Legierung sein, die als eine untere Elektrode der RRAM-Struktur wirkt. Als Beispiel und nicht als Einschränkung kann die Schicht 520 ein Metall, wie beispielsweise Gold (Au), Platin (Pt), Ruthenium (Ru), Iridium (Ir), Titan (Ti), Aluminium (Al), Kupfer (Cu), Tantal (Ta), Wolfram (W); Legierungen, wie beispielsweise Iridium-Tantal-Legierung (Ir-Ta); Oxide, wie beispielsweise Indium-Zinn-Oxid (ITO); oder Kombinationen davon umfassen. In einigen Ausführungsformen umfasst die Schicht 520 irgendwelche Legierungen, Oxide, Nitride, Fluoride, Carbide, Boride oder Silicide von den vorhergehend genannten Metallen, wie beispielsweise Tantalnitrid (TaN), Titannitrid (TiN), Titanaluminiumnitrid (TiAlN), Titan-Wolfram-Legierung (TiW) oder Kombinationen davon. Als Beispiel und nicht als Einschränkung kann die Schicht 520 durch physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), metallorganische chemische Gasphasenabscheidung (Metal-Organic Chemical Vapor Deposition - MOCVD) oder CVD mit einer Dicke zwischen etwa 9 nm und etwa 11 nm abgeschieden werden. In einigen Ausführungsformen kann die gemeinsame Dicke der Schichten 510 und 520 in Abhängigkeit von der einzelnen Dicke von jeder Schicht (z. B. 510 und 520) in einem Bereich von etwa 18 nm bis etwa 22 nm (z. B. zwischen etwa 18 nm und etwa 20 nm, zwischen etwa 21 nm und etwa 22 nm) liegen.
In einigen Ausführungsformen ist die Schicht 530 eine dielektrische Schicht mit einer Dicke in einem Bereich zwischen etwa 4,5 nm und etwa 5,5 nm (z. B. etwa 5 nm). Als Beispiel und nicht als Einschränkung umfasst die Schicht 530 Hafniumoxid, Zirkonoxid, Aluminiumoxid, Nickeloxid, Tantaloxid oder Titanoxid. Gemäß einigen Ausführungsformen ist die Schicht 540 eine Deckschicht für die Schicht 530. Als Beispiel und nicht als Einschränkung kann die Schicht 540 mit einer Dicke zwischen etwa 11 nm und etwa 14 nm durch PVD abgeschieden werden und kann Ta, Ti, Hafnium (Hf), Platin (Pt) oder andere geeignete Materialien umfassen.
Gemäß einigen Ausführungsformen wirkt die Schicht 550 als eine obere Elektrode der RRAM-Struktur. Die Schicht 550 kann das gleiche oder ein unterschiedliches Material wie die Schicht 520 (z. B. die untere Elektrode) umfassen. Als Beispiel und nicht als Einschränkung kann die Schicht 550 durch PVD, MOCVD oder CVD mit einem Dickenbereich zwischen etwa 13 nm und etwa 17 nm (z. B. zwischen etwa 13 nm und etwa 15 nm, zwischen etwa 14 nm und etwa 17 nm) abgeschieden werden.
Unter Bezugnahme auf 1 wird das Verfahren 100 mit dem Vorgang 160 und dem Strukturieren des RAM-Stapels 500 fortgesetzt, um eine RRAM-Struktur auf einer leitfähigen Struktur 240 zu bilden. In einigen Ausführungsformen ist die dielektrische Schicht 250 in der Nachbarschaft der leitfähigen Struktur 240 derart vertieft, dass die Seitenwandflächen der leitfähigen Struktur 240 freiliegen. Gemäß einigen Ausführungsformen wird der RRAM-Stapel 500 derart strukturiert, dass der RRAM-Stapel 500 von dem Gebiet A des Substrats 210 und von selektiven Abschnitten des Gebiets B des Substrats 210 entfernt wird. Folglich können eine oder mehrere RRAM-Strukturen auf einer oder mehreren entsprechenden leitfähigen Strukturen 240 der Metallisierungsschicht 200B im Gebiet B des Substrats 210 gebildet werden.
Als Beispiel und nicht als Einschränkung umfasst das Strukturierungsverfahren Photolithographie- und Ätzvorgänge. Zum Beispiel kann eine Photoresist-Schicht auf dem RRAM-Stapel 500 abgeschieden werden und anschließend strukturiert werden, derart dass Abschnitte des RRAM-Stapels 500, die zu ätzen sind, durch Öffnungen in dem strukturierten Photoresist freiliegen, während andere Abschnitte des RRAM-Stapels 500, die zu schützen sind, durch das strukturierte Photoresist bedeckt sind. Zum Beispiel zeigt 6 ein strukturiertes Photoresist 600 über der leitfähigen Struktur 240. In einigen Ausführungsformen weist das strukturierte Photoresist 600 eine Breite 600L (z. B. entlang der x-Achse) auf, die größer als die Breite 240L der leitfähigen Struktur 240 ist (d. h. 600L > 240L). Dies ist so, weil es nach der Bildung der RRAM-Struktur wünschenswert sein kann, dass die Schichten des RRAM-Stapels 500 (z. B. die Schichten 510, 520, 530, 540 und 550) auf den Seitenwandflächen der leitfähigen Struktur 240 bleiben. In einigen Ausführungsformen kann die Breite 600L des strukturierten Photoresists 600 bestimmen, welche Schichten von dem RRAM-Stapel 500 nach der Bildung der RRAM-Struktur auf den Seitenwandflächen der leitfähigen Struktur 240 bleiben werden.
Ein Ätzverfahren kann anschließend die freiliegenden Abschnitte des RRAM-Stapels 500 entfernen, um die Metallisierungsschicht 200B auf dem Gebiet A und Abschnitte der Metallisierungsschicht 200B auf dem Gebiet B freizulegen. In einigen Ausführungsformen ist der Ätzprozesses anisotrop, derart dass der resultierende RRAM-Stapel mit im Wesentlichen vertikalen Seitenwandflächen gebildet wird. Gemäß einigen Ausführungsformen zeigt 7 die resultierende RRAM-Struktur 700 nach dem Ätzvorgang und der anschließenden Entfernung des strukturierten Photoresists 600. Da die Schichten des RRAM-Stapels 500 auf der Metallisierungsschicht 200B im Gebiet B des Substrats 210 ohne das Vorhandensein von irgendwelchen dazwischenkommenden Schichten abgeschieden werden, weist die resultierende RRAM-Struktur 700 auf der leitfähigen Struktur 240 eine verringerte Höhe 700H (z. B. zwischen etwa 27 nm und etwa 30 nm) auf. In einigen Ausführungsformen beträgt die in der RRAM-Struktur 700 erreichte Höhenreduktion etwa 30 nm.
In einigen Ausführungsformen ist eine Änderung der RRAM-Struktur 700 mit zusätzlichen Photolithographie- und Ätzvorgängen möglich. Zum Beispiel kann, wenn das Photoresist 600 derart strukturiert wird, dass seine Breite 600L im Wesentlichen gleich der Breite der leitfähigen Struktur 240 ist - z. B. wie in 8 gezeigt - dann ein anschließender Ätzprozess selektiv Abschnitte der Schichten 550 und 540 entfernen, die nicht mit dem strukturierten Photoresist 600 bedeckt sind, wie in 9 gezeigt. Die Schichten 510, 520 und 530 werden nicht durch den vorhergehend erwähnten Ätzprozess entfernt. Anschließend kann das strukturierte Photoresist 600 entfernt werden und ein Spacer-Material 1000 kann auf den freiliegenden Schichten des RAM-Stapels abgeschieden werden, wie in 10 gezeigt. Als Beispiel und nicht als Einschränkung kann das Spacer-Material 1000 ein Nitrid, wie beispielsweise Siliziumnitrid, oder ein anderes geeignetes Material umfassen. Eine zweite strukturierte Photoresist-Schicht 1100 mit einer Breite 1100L (z. B. entlang der x-Achse), die größer ist als die Breite 240L der leitfähigen Struktur 240 (z. B. 1100L > 240L), kann auf der leitfähigen Struktur 240 gebildet werden, wie in 11 gezeigt.
Ein anschließender Ätzprozess kann Abschnitte des Spacer-Materials 1000 und der verbleibenden Schichten des RRAM-Stapels entfernen, die nicht durch die strukturierte Photoresist-Schicht 1100 bedeckt sind (z. B. die Schichten 510, 520 und 530). Nachdem der Ätzprozess abgeschlossen wurde, kann die strukturierte Photoresist-Schicht 1100 entfernt werden, wie in 12 gezeigt. Schließlich kann ein anisotroper Trockenätzprozess Spacer-Material 1000 von der oberen Fläche der Schicht 550 entfernen. Die resultierende RRAM-Struktur 1300 ist in 13 gezeigt. Gemäß einigen Ausführungsformen umfasst die RRAM-Struktur 1300 - im Gegensatz zur RRAM-Struktur 700 von 7 - die strukturierten Schichten 540 und 530, die sich nicht um die Seitenwandflächen der leitfähigen Struktur 240 „herum wickeln“, und das Spacer-Material 1000 auf den Seitenwandflächen der strukturierten Schichten 550 und 540. Das Spacer-Material 1000 verhindert, dass die Schicht 550 (z. B. die obere Elektrode der RRAM-Struktur 1300) sich elektrisch mit der Schicht 520 (z. B. der unteren Elektrode der RRAM-Struktur 1300) kurzschließt, wenn während des Strukturierungsvorgangs des RRAM-Stapels 500 (z. B. des Vorgangs 160 des Verfahrens 1, das in 1 gezeigt ist), Polymer von dem Ätzprozess nicht angemessen von den Seitenwandflächen des RRAM-Stapels entfernt wird. In einigen Ausführungsformen wird das Spacer-Material 1000 während des vorhergehend erwähnten anisotropen Trockenätzprozesses abgerundet.
Wenn in einigen Ausführungsform die Vertiefung 400, die in 4 gezeigt ist, nicht gebildet wird - mit anderen Worten, wenn das Verfahren 100, das in 1 gezeigt ist, vom Vorgang 130 direkt zum Vorgang 150 übergeht - würde sich die resultierende RRAM-Struktur nicht auf den Seitenwandflächen der leitfähigen Struktur 240 erstrecken. Zum Beispiel zeigt 14 eine RRAM-Struktur 1400, die gebildet wird, wenn ein wahlfreier Vorgang 140 des Verfahrens 100 übersprungen wird und das Verfahren 100 direkt vom Vorgang 130 zum Vorgang 150 übergeht. In einigen Ausführungsformen sind die RRAM-Struktur 700, die in 7 gezeigt ist, und die RRAM-Struktur 1400, die in 14 gezeigt ist, ähnlich, bis auf dass die RRAM-Struktur 700 sich, anders als die RRAM-Struktur 1400, zu den Seitenwandflächen der leitfähigen Struktur 240 erstreckt. Daher ermöglicht die Bildung der Vertiefung 400, die in 4 gezeigt ist, es der RRAM-Struktur, sich um die leitfähige Struktur 240 zu wickeln (z. B. sich zu den Seitenwandflächen der leitfähigen Struktur 240 zu erstrecken).
In einigen Ausführungsformen kann eine Variante der RRAM-Struktur 1400 gebildet werden, wenn zusätzliche Photolithographie- und Ätzvorgänge durchgeführt werden. Zum Beispiel zeigt 15 eine RRAM-Struktur 1500—eine Variante der RRAM-Struktur 1400 - die der RRAM-Struktur 1300 ähnlich ist, bis auf dass die RRAM-Struktur 1500 sich aufgrund des Nichtvorhandenseins einer Vertiefung in der dielektrischen Schicht 250 um die leitfähige Struktur 240 nicht um die leitfähige Struktur 240 wickelt. Als Beispiel und nicht als Einschränkung kann die RRAM-Struktur 1500 unter Verwendung ähnlicher Vorgänge gebildet werden, die für die Bildung der RRAM-Struktur 1300 verwendet werden (z. B. mit zusätzlichen Photolithographie- und Ätzvorgängen).
Für den RRAM 1500 kann die Breite des strukturierten Photoresists angepasst werden, um die wünschenswerte Schichtentfernung zu erreichen. Zum Beispiel kann nach der Bildung des RRAM-Stapels auf der Metallisierungsschicht 200B im Gebiet B und auf der dielektrischen Schicht 260 im Gebiet A (z. B. wie in 5) eine erste Photoresist-Schicht auf dem RAM-Stapel angeordnet und strukturiert werden, derart dass die Breite der strukturierten Photoresist-Schicht (z. B. entlang der x-Achse) kürzer als die Breite der leitfähigen Struktur 240 ist. Anschließend können die Schichten 540 und 550 des RRAM-Stapels strukturiert werden wie in 9. Die erste Photoresist-Schicht kann dann abgelöst (z. B. entfernt) werden und ein Spacer-Material kann auf dem strukturierten RRAM-Stapel, auf der Metallisierungsschicht 200B im Gebiet B und auf der dielektrischen Schicht 260 abgeschieden werden. Eine zweite Photoresist-Schicht kann auf dem Spacer-Material angeordnet und strukturiert werden, derart dass die Breite der strukturierten Photoresist-Schicht (z. B. entlang der x-Achse) im Wesentlichen gleich der Breite der leitfähigen Struktur 240 ist. Ein Ätzprozess kann die Abschnitte des Spacer-Materials und des RRAM-Stapels, die nicht von dem strukturierten Photoresist bedeckt sind, entfernen, um die RRAM-Struktur zu bilden. Das strukturierte Photoresist kann dann entfernt werden und ein anschließender Trockenätzprozess, der gegenüber dem Spacer-Material selektiv ist, kann das Spacer-Material von der oberen Fläche der RRAM-Struktur entfernen.
In einigen Ausführungsformen können irgendwelche von den beispielhaften RRAM-Strukturen 700, 1300, 1400 und 1500 oder Kombinationen davon in dem Gebiet B des Substrats 210 gebildet werden.
In einigen Ausführungsformen kann die dielektrische Schicht 250 während der Bildung der leitfähigen Strukturen in der Metallisierungsschicht 200B ein Dishing von einem Planarisierungsprozess aufweisen. Der Dishing-Betrag (z. B. der Betrag an dielektrischer Schicht, der durch den Planarisierungsprozess entfernt wird) ist abhängig von dem Pitch der leitfähigen Strukturen in der Metallisierungsschicht 200B (z. B. dem Abstand zwischen zwei benachbarten leitfähigen Strukturen). Zum Beispiel nimmt das Dishing des Dielektrikums bei zunehmendem Pitch bei der leitfähigen Struktur in der Metallisierungsschicht 200B zu. Das resultierende Dishing kann die Bildung der RRAM-Struktur beeinträchtigen. Wenn zum Beispiel vor der Bildung der RRAM-Struktur eine Vertiefung zu bilden ist, müsste der Dishing-Betrag während der Bildung der Vertiefung im Vorgang 130 des Verfahrens 100 berücksichtigt werden. Wenn zum Beispiel der Dishing-Betrag beträchtlich ist, kann eine Vertiefung mit einer hohen Vertiefungshöhe (z. B. höher als der Dishing-Betrag) erforderlich sein, um die RRAM-Strukturen 700 und 1300 zu bilden. Wenn keine Vertiefung erforderlich ist, wie bei der Bildung der RRAM-Strukturen 1400 und 1500, kann der Dishing-Betrag etwas unbeabsichtigtes Wickeln um die RRAM-Struktur auf den Seitenwandflächen der leitfähigen Struktur 240 verursachen. Grund hierfür ist, dass für aggressive Dishing-Beträge die Seitenwandflächen der leitfähigen Struktur 240 freiliegen können wie wenn eine Vertiefung in der dielektrischen Schicht 250 gebildet wird.
Als Beispiel und nicht als Einschränkung zeigen 16 und 17 RRAM-Strukturen 1400 und 1500, wenn durch einen Planarisierungsprozess, wie beispielsweise einen chemischmechanischen Planarisierungsprozess (CMP), ein Dishing 1600 in der dielektrischen Schicht 250 auftritt. In den Beispielen von 16 und 17 legt der Dishing-Betrag die Seitenwandflächen der leitfähigen Struktur 240 nicht frei und daher wickeln sich die RRAM-Strukturen 1400 und 1500 nicht um die leitfähige Struktur 240. Wie vorhergehend erörtert, ist dies nicht einschränkend und RRAM-Strukturen, die sich teilweise um leitfähige Strukturen 240 wickeln, sind möglich, wenn das Dishing in der dielektrischen Schicht 250 die Seitenwandflächen der leitfähigen Struktur 240 freilegt.
In einigen Ausführungsformen ist ein anderer Effekt des Planarisierungsprozesses das Auftreten von Dishing innerhalb der leitfähigen Strukturen der Interconnect-Schicht. Jede leitfähige Struktur 220, 230 und 240 der Interconnect-Schichten 200A und 200B umfasst Auskleidungsschichten und leitfähige Materialien, die leicht verschiedene Polierraten für einen CMP-Prozess aufweisen können. Zum Beispiel kann das leitfähige Material etwas schneller poliert werden als die Auskleidungsschicht. Folglich und wie in 18 gezeigt, kann das leitfähige Material 1800 innerhalb der leitfähigen Strukturen 240 im Vergleich zu der Auskleidungsschicht 1810 mit Dishing oder „zurückgezogen“ erscheinen. In einigen Ausführungsformen kann das leitfähige Material 1800 ein Dishing mit einem Betrag 1820, der kleiner ist als etwa 5 nm (z. B. zwischen 0 und weniger als etwa 5 nm), aufweisen oder zurückgezogen werden. Daher wird die obere Fläche oder das leitfähige Material 1800 in der leitfähigen Struktur 240 nicht koplanar mit der oberen Fläche der Auskleidungsschicht 1810 sein. Die Flächentopographie der leitfähigen Struktur 240 beeinträchtigt die Form der darauf gebildeten RRAM-Struktur. In einigen Ausführungsformen werden die auf der leitfähigen Struktur 240 von 18 gebildeten RRAM-Strukturen eine stufenartige Topographie entwickeln, was die Gesamthöhe des gebildeten RRAM-Stapels nicht wesentlich beeinträchtigt. Zum Beispiel zeigen 19 bis 22 verschiedene Varianten von RRAM-Strukturen, die auf der leitfähigen Struktur 240 von 18 unter Verwendung des in 1 gezeigten Verfahrens 100 gebildet werden. In einigen Ausführungsformen weisen die RRAM-Strukturen in 19 bis 22 (z. B. die RRAM-Strukturen 1900, 2000, 2100 und 2200) eine Höhe auf der leitfähigen Struktur 240 auf, die im Wesentlichen gleich der Höhe der RRAM-Strukturen in 7, 13, 14 und 15 (z. B. RRAM-Strukturen 700, 1300, 1400 und 1500) ist.
Genauer gesagt, zeigt 19 eine RRAM-Struktur 1900, die um die leitfähige Struktur 240 gewickelt ist, da eine Vertiefung in der dielektrischen Schicht 250 unter Verwendung des wahlfreien Vorgangs 140 des Verfahrens 100 gebildet wurde. In einigen Ausführungsformen ist die RRAM-Struktur 1900 eine Variante der in 7 gezeigten RRAM-Struktur. Die RRAM-Struktur 1900 weist im Gegensatz zur RRAM-Struktur 700 als Ergebnis der Flächentopographie in der leitfähigen Struktur 240, die in 18 gezeigt ist, als Merkmal eine stufenartige Topographie auf. 20 zeigt eine RRAM-Struktur 2000 mit einer stufenartigen Topographie und Spacer-Material 1000. Gemäß einigen Ausführungsformen ist die RRAM-Struktur 2000 der in 13 gezeigten RRAM-Struktur 1300 ähnlich. Wie vorhergehend erörtert, kann die RRAM-Struktur 2000 wie die RRAM-Struktur 1300 gebildet werden, wenn zusätzliche Strukturierungsvorgänge nach der Abscheidung der RRAM-Schichten verwendet werden. 21 zeigt eine RRAM-Struktur 2100 mit einer stufenartigen Topographie, die nicht um die leitfähige Struktur 240 gewickelt ist, da der wahlfreie Vorgang 140 des Verfahrens 1, das in 1 gezeigt ist, übersprungen wurde. Daher wurde keine Vertiefung in der dielektrischen Schicht 250 der Metallisierungsschicht 200B gebildet. In einigen Ausführungsformen ist die Länge der RRAM-Struktur 2100 gleich oder kleiner als die Länge der leitfähigen Struktur 240 entlang der x-Achse. Schließlich zeigt 22 eine RRAM-Struktur 2100 mit einer stufenartigen Topographie und Spacer-Material 1000, das nicht um die leitfähige Struktur 240 gewickelt ist, gemäß einigen Ausführungsformen. Als Beispiel und nicht als Einschränkung ist die RRAM-Struktur 2100 bis auf die stufenartige Topographie der in 15 gezeigten RRAM-Struktur 1500 ähnlich.
Gemäß einigen Ausführungsformen können RRAM-Strukturen 700, 1300, 1400, 1500, 1900, 2000, 2100, 2200 oder Kombinationen davon auf dem Gebiet B des Substrats 210 gebildet werden.
Als Beispiel und nicht als Einschränkung zeigt 23 die RRAM-Struktur 700 nach der Bildung von zusätzlichen leitfähigen Strukturen 2320 und 2330. Als Beispiel und nicht als Einschränkung kann die leitfähige Struktur 2320 Teil der Metallisierungsschicht 200B sein und die leitfähige Struktur 2330 kann Teil einer anderen Metallisierungsschicht 200C sein. In einigen Ausführungsformen verbindet eine von den leitfähigen Strukturen 2320 die obere Elektrode der RRAM-Struktur 700 (z. B. die Schicht 550 der RRAM-Struktur 700) mit der leitfähigen Struktur 2330 der Metallisierungsschicht 200C.
Als Beispiel und nicht als Einschränkung kann die Struktur von 23 wie folgt gebildet werden. Nach dem Vorgang 160 des Verfahrens 100, das durch 1 beschrieben wird, wird eine dielektrische Schicht 2300 auf den freiliegenden Flächen der leitfähigen Strukturen 240, dielektrischen Schicht 250 und RRAM-Struktur 700 abgeschieden. In einigen Ausführungsformen kapselt die dielektrische Schicht 2300 die RRAM-Struktur 700 ein. Als Beispiel und nicht als Einschränkung kann die dielektrische Schicht 2300 der in 2 gezeigten dielektrischen Schicht 260 ähnlich sein oder sich davon unterscheiden. Anschließend wird eine dielektrische Schicht 2310 auf der dielektrischen Schicht 2300 abgeschieden. Als Beispiel und nicht als Einschränkung kann die dielektrische Schicht 2300 der dielektrischen Schicht 250 ähnlich sein oder sich davon unterscheiden - zum Beispiel kann die dielektrische Schicht 2310 ein Stapel von dielektrischen Schichten sein. Die leitfähigen Strukturen 2320 und 2330 können mit einem Metallisierungsprozess, wie beispielsweise einem Dual-Damascene-Prozess oder irgendeinem anderen geeigneten Metallisierungsprozess, in der dielektrischen Schicht 2310 gebildet werden.
In einigen Ausführungsformen vermindert das niedrige Profil der RRAM-Struktur 700 (z. B. die Höhe 700H) die Gefahr der Bildung von Leerstellen in einem dielektrischen Bereich 2340, der sich über der RRAM-Struktur 700 und zwischen den leitfähigen Strukturen 2320 befindet. Grund dafür ist, dass die Höhe 700H der RRAM-Struktur 700 im Gegensatz zu einer RRAM-Struktur mit einem „erhabenen“ Dickenprofil, die dazwischenkommende Schichten zwischen der RRAM-Struktur und der darunterliegenden leitfähigen Struktur umfassen kann, eine weniger herausfordernde Topographie für die Abscheidung der dielektrischen Schicht 2310 bereitstellt. In einigen Ausführungsformen befindet sich der dielektrische Bereich 2340 zwischen leitfähigen Strukturen 2320, die auf benachbarten RRAM-Strukturen gebildet sind. Gemäß einigen Ausführungsformen weisen Varianten der RRAM-Struktur 700, wie beispielsweise die RRAM-Strukturen 1300, 1400, 1500, 1900, 2000, 2100 und 2200, ein ähnliches niedriges Profil wie die RRAM-Struktur 700 auf.
Das Layout der leitfähigen Strukturen, das in 23 gezeigt ist, ist beispielhaft und nicht einschränkend. Zum Beispiel sind zusätzliche oder unterschiedliche Layouts möglich. Ferner können zusätzliche Schichten, die in 23 nicht gezeigt sind, unter der Metallisierungsschicht 200A oder über der Metallisierungsschicht 200C gebildet werden. Als Beispiel und nicht als Einschränkung können diese zusätzlichen Schichten zusätzliche leitfähige Strukturen, Speicherstrukturen, Widerstandsstrukturen, Transistoren, Kondensatorstrukturen, andere Chipelemente oder Kombinationen davon umfassen. Als Beispiel und nicht als Einschränkung können diese zusätzlichen Schichten auf dem Substrat 210 angeordnet werden. In einigen Ausführungsformen kann das Substrat 210 ein Halbleiter-Wafer (z. B. ein Silizium-Wafer), ein Semiconductor-on-Insulator-Wafer, ein Interposer, ein Transfer-Wafer oder ein dielektrisches Substrat (z. B. Quarz) sein. In einigen Ausführungsformen sind mehr als eine Speicherstruktur zwischen den oder innerhalb der Interconnect-Schichten 200A, 200B und 200C möglich. Daher kann 23 zusätzliche RRAM-Strukturen, wie beispielsweise die RRAM-Strukturen 1300, 1400, 1500, 1900, 2000, 2100, 2200, Kombinationen davon oder andere Speicherstrukturen und Elemente umfassen. Ferner können zusätzliche leitfähige Strukturen zwischen den oder innerhalb der Schichten 200A, 200B und 200C gebildet werden.
Die hier für die RRAM-Strukturen 700, 1300, 1400, 1500, 1900, 2000, 2100 und 2200 beschriebenen Verfahren und Ausführungsformen sind nicht auf BEOL-Interconnect-Schichten beschränkt. Zum Beispiel können das hier beschriebene Verfahren und die hier beschriebenen Ausführungsformen auf andere Metallisierungsschichten, wie beispielsweise Middle-Of-the-Line-Schichten (MOL), zwischen einer MOL und einer BEOL-Schicht oder anderen Teilen des Chips angewandt werden.
Die hier beschriebenen Ausführungsformen zielen auf ein Verfahren zur Bildung von RRAM-Strukturen mit einem niedrigen Profil zwischen oder innerhalb von Metallisierungsschichten ab. Das niedrige Profil erleichtert die anschließende Abscheidung von einer oder mehreren dielektrischen Schichten zwischen RRAM-Strukturen oder zwischen den RRAM-Strukturen und den leitfähigen Strukturen der Metallisierungsschichten. In einigen Ausführungsformen verringern die RRAM-Strukturen mit niedrigerem Profil die Gefahr der Bildung von Leerstellen während der aufeinanderfolgenden Abscheidung der dielektrischen Schicht. Aus diesem Grund können die hier beschriebenen Ausführungsformen sich für integrierte Schaltungen mit verringertem Durchkontaktierungs- und Leitungs-Pitch eignen. In einigen Ausführungsformen wickeln sich die RRAM-Strukturen mit niedrigem Profil um die Seitenwandflächen der darunterliegenden leitfähigen Strukturen. In einigen Ausführungsformen werden RRAM-Strukturen mit dem niedrigen Profil auf leitfähigen Strukturen ohne Wickeln um die Seitenwandflächen der leitfähigen Strukturen gebildet. In einigen Ausführungsformen werden die Seitenwandflächen einer leitfähigen Struktur teilweise mit Schichten von der RRAM-Struktur bedeckt. In einigen Ausführungsformen wird die RRAM-Struktur auf einer oberen Fläche der leitfähigen Struktur gebildet. Gemäß einigen Ausführungsformen kann eine obere Elektrode einer RRAM-Struktur strukturiert werden, derart das Spacer an den Seitenwandflächen der oberen Elektrode gebildet werden können, um die elektrische Isolierung zwischen der oberen und der unteren Elektrode zu verbessern. In zusätzlichen Ausführungsformen sind die Seitenwandflächen der RRAM-Strukturen im Wesentlichen vertikal.
In einigen Ausführungsformen umfasst eine Halbleiterstruktur ein Substrat und eine Metallisierungsschicht auf dem Substrat, wobei die Metallisierungsschicht erste und zweite leitfähige Strukturen umfasst, die von einem ersten Dielektrikum umgeben sind. Die Halbleiterstruktur umfasst ferner eine Speicherstruktur, die auf oberen und Seitenwandflächen der ersten leitfähigen Strukturen gebildet sind, wo ein Abschnitt des ersten Dielektrikums, das die ersten leitfähigen Strukturen umgibt, in Bezug zu Abschnitten des ersten Dielektrikums, das die zweiten leitfähigen Strukturen umgibt, vertieft ist. Die Halbleiterstruktur umfasst auch ein zweites Dielektrikum, das (i) auf den Speicherstrukturen, (ii) auf dem ersten Dielektrikum und (iii) auf den zweiten leitfähigen Strukturen gebildet ist, wobei das zweite Dielektrikum obere und Seitenwandflächen der Speicherstruktur umgibt. Schließlich umfasst die Halbleiterstruktur ein drittes Dielektrikum, das auf dem zweiten Dielektrikum gebildet ist.
In einigen Ausführungsformen umfasst ein Verfahren zum Bilden einer Speicherstruktur das Bilden einer ersten Metallisierungsschicht mit leitfähigen Strukturen und einer ersten dielektrischen Schicht, die an Seitenwandflächen der leitfähigen Strukturen stößt, auf einem Substrat; Ätzen eines Abschnitts der ersten dielektrischen Schicht, um einen Abschnitt der Seitenwandflächen der leitfähigen Strukturen freizulegen; Abscheiden eines Speicherstapels auf der ersten Metallisierungsschicht, dem freiliegenden Abschnitt der Seitenwandflächen und einer oberen Fläche der leitfähigen Strukturen; Strukturieren des Speicherstapels, um eine Speicherstruktur zu bilden, die den freiliegenden Abschnitt der Seitenwandflächen und der oberen Fläche der leitfähigen Strukturen bedeckt; Abscheiden einer zweiten dielektrischen Schicht, um den Speicherstapel einzukapseln; und Bilden einer zweiten Metallisierungsschicht auf der zweiten dielektrischen Schicht.
In einigen Ausführungsformen umfasst ein Verfahren zum Bilden einer Speicherstruktur das Bilden einer ersten Metallisierungsschicht mit leitfähigen Strukturen und einer ersten dielektrischen Schicht, die an Seitenwandflächen der leitfähigen Strukturen stößt, auf einem Substrat; Abscheiden eines Speicherstapels auf der ersten Metallisierungsschicht und einer oberen Fläche der leitfähigen Strukturen; Strukturieren des Speicherstapels, um eine Speicherstruktur auf der oberen Fläche der leitfähigen Strukturen zu bilden, wobei die Speicherstruktur eine Breite aufweist, die im Wesentlichen gleich derjenigen der leitfähigen Strukturen ist. Das Verfahren umfasst ferner das Abscheiden einer zweiten dielektrischen Schicht, um den Speicherstapel einzukapseln; und Bilden einer zweiten Metallisierungsschicht auf der zweiten dielektrischen Schicht.
Vorhergehend wurden Merkmale von Ausführungsformen dargestellt, derart dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Gestalten oder Abwandeln anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.

Claims

Halbleiterstruktur, die Folgendes aufweist: ein Substrat; eine Metallisierungsschicht auf dem Substrat, wobei die Metallisierungsschicht erste und zweite leitfähige Strukturen umfasst, die von einem ersten Dielektrikum umgeben sind; eine Speicherstruktur, die auf oberen und Seitenwandflächen der ersten leitfähigen Strukturen gebildet sind, wobei ein Abschnitt des ersten Dielektrikums, das die ersten leitfähigen Strukturen umgibt, in Bezug zu Abschnitten des ersten Dielektrikums, das die zweiten leitfähigen Strukturen umgibt, vertieft ist; ein zweites Dielektrikum, das auf den Speicherstrukturen, auf dem ersten Dielektrikum und auf den zweiten leitfähigen Strukturen gebildet ist, wobei das zweite Dielektrikum obere und Seitenwandflächen der Speicherstruktur umgibt; und ein drittes Dielektrikum, das auf dem zweiten Dielektrikum gebildet ist.
Halbleiterstruktur nach Anspruch 1, die ferner Folgendes aufweist: eine dritte leitfähige Struktur auf jeder Speicherstruktur, wobei die dritte leitfähige Struktur teilweise in dem zweiten und dem dritten Dielektrikum eingebettet ist.
Halbleiterstruktur nach Anspruch 1 oder 2, wobei die Speicherstruktur einen Stapel von Schichten umfasst, der umfasst: eine untere Elektrode, die an den oberen und Seitenwandflächen der ersten leitfähigen Strukturen gebildet ist und auf einem Abschnitt des vertieften ersten Dielektrikums gebildet ist, das die ersten leitfähigen Strukturen umgibt; ein viertes Dielektrikum, das auf der unteren Elektrode gebildet ist; eine obere Elektrode, die teilweise auf dem vierten Dielektrikum gebildet ist; und einen Spacer, der an eine Seitenwandfläche der oberen Elektrode anstößt.
Halbleiterstruktur nach Anspruch 3, wobei die obere Elektrode sich nicht zu den Seitenwandflächen der ersten leitfähigen Strukturen erstreckt.
Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die Speicherstruktur einen Stapel von Schichten umfasst, die umfassen: eine untere Elektrode, die an den oberen und Seitenwandflächen der ersten leitfähigen Strukturen gebildet ist und auf einem Abschnitt des vertieften ersten Dielektrikums gebildet ist, das die ersten leitfähigen Strukturen umgibt; ein viertes Dielektrikum, das auf der unteren Elektrode gebildet ist; und eine obere Elektrode, die auf dem vierten Dielektrikum gebildet ist.
Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die Metallisierungsschicht ferner dritte leitfähige Strukturen mit entsprechenden Speicherstrukturen umfasst, die auf einer oberen Fläche der dritten leitfähigen Strukturen gebildet sind.
Halbleiterstruktur nach Anspruch 6, wobei jede von den entsprechenden Speicherstrukturen, die auf der oberen Fläche der dritten leitfähigen Strukturen gebildet sind, umfasst: eine untere Elektrode auf der oberen Fläche von jeder dritten leitfähigen Struktur; ein viertes Dielektrikum auf der unteren Elektrode; und eine obere Elektrode auf dem vierten Dielektrikum.
Halbleiterstruktur nach Anspruch 6 oder 7, wobei jede von den entsprechenden Speicherstrukturen, die auf der oberen Fläche der dritten leitfähigen Strukturen gebildet sind, umfasst: eine obere Elektrode auf einem Abschnitt der oberen Fläche von jeder dritten leitfähigen Struktur; und einen Spacer, der an jede Seitenwandfläche der oberen Elektrode anstößt, derart dass eine Gesamtbreite der oberen Elektrode und des Spacers im Wesentlichen gleich derjenigen der oberen Fläche der dritten leitfähigen Struktur ist.
Verfahren zum Bilden einer Speicherstruktur, das umfasst: Bilden einer ersten Metallisierungsschicht auf einem Substrat, wobei die erste Metallisierungsschicht leitfähige Strukturen und eine erste dielektrische Schicht umfasst, die an Seitenwandflächen der leitfähigen Strukturen anstößt; Ätzen eines Abschnitts der ersten dielektrischen Schicht, um einen Abschnitt der Seitenwandflächen der leitfähigen Strukturen freizulegen; Abscheiden eines Speicherstapels auf der ersten Metallisierungsschicht, dem freiliegenden Abschnitt der Seitenwandflächen und einer oberen Fläche der leitfähigen Strukturen; Strukturieren des Speicherstapels, um eine Speicherstruktur zu bilden, die den freiliegenden Abschnitt der Seitenwandflächen und der oberen Fläche der leitfähigen Strukturen bedeckt; Abscheiden einer zweiten dielektrischen Schicht, um den Speicherstapel einzukapseln; und Bilden einer zweiten Metallisierungsschicht auf der zweiten dielektrischen Schicht.
Verfahren nach Anspruch 9, wobei das Ätzen des Abschnitts der ersten dielektrischen Schicht das Bilden einer Vertiefung in der dielektrischen Schicht mit einer Höhe umfasst, die im Wesentlichen gleich oder kürzer als diejenige der leitfähigen Strukturen ist.
Verfahren nach Anspruch 9 oder 10, wobei das Strukturieren des Speicherstapels umfasst: Strukturieren einer oberen Elektrodenschicht des Speicherstapels, derart dass eine Breite der strukturierten oberen Elektrodenschicht kürzer als diejenige der leitfähigen Strukturen ist; und Bilden eines Spacers auf einer Seitenwandfläche der strukturierten oberen Elektrodenschicht.
Verfahren nach einem der vorhergehenden Ansprüche 9 bis 11, wobei das Strukturieren des Speicherstapels das Entfernen von Abschnitten des Speicherstapels umfasst, die nicht auf der oberen Fläche und den Seitenwandflächen der leitfähigen Strukturen abgeschieden werden.
Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, wobei jede von den leitfähigen Strukturen ein Metall umfasst, das von einem Auskleidungsmaterial umgeben ist, und wobei eine obere Fläche des Auskleidungsmaterials eine Höhe aufweist, die sich von derjenigen einer oberen Fläche des Metalls unterscheidet.
Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, wobei das Abscheiden des Speicherstapels umfasst: Abscheiden einer unteren Elektrodenschicht auf dem freiliegenden Abschnitt der Seitenwandflächen und der oberen Fläche der leitfähigen Strukturen; Abscheiden einer dritten dielektrischen Schicht auf der unteren Elektrodenschicht; und Abscheiden einer oberen Elektrodenschicht auf der dritten dielektrischen Schicht.
Verfahren zum Bilden einer Speicherstruktur, das umfasst: Bilden einer ersten Metallisierungsschicht auf einem Substrat, wobei die erste Metallisierungsschicht leitfähige Strukturen und eine erste dielektrische Schicht umfasst, die an Seitenwandflächen der leitfähigen Strukturen anstößt; Abscheiden eines Speicherstapels auf der ersten Metallisierungsschicht und einer oberen Fläche der leitfähigen Strukturen; Strukturieren des Speicherstapels, um eine Speicherstruktur auf der oberen Fläche der leitfähigen Strukturen zu bilden, wobei die Speicherstruktur eine Breite aufweist, die im Wesentlichen gleich derjenigen der leitfähigen Strukturen ist; Abscheiden einer zweiten dielektrischen Schicht, um den Speicherstapel einzukapseln; und Bilden einer zweiten Metallisierungsschicht auf der zweiten dielektrischen Schicht.
Verfahren nach Anspruch 15, das ferner umfasst: vor dem Strukturieren des Speicherstapels, Ätzen einer oberen Elektrodenschicht des Speicherstapels auf eine Breite, die kleiner ist als diejenige der leitfähigen Strukturen; und Abscheiden eines Spacer-Materials auf Seitenwandflächen der geätzten oberen Elektrodenschicht.
Verfahren nach Anspruch 15 oder 16, wobei das Abscheiden des Speicherstapels das Abscheiden einer unteren Elektrodenschicht, einer oberen Elektrodenschicht und einer dritten dielektrischen Schicht umfasst, die zwischen der oberen und der unteren Elektrodenschicht angeordnet ist.
Verfahren nach einem der vorhergehenden Ansprüche 15 bis 17, wobei das Strukturieren des Speicherstapels das Entfernen von Abschnitten des Speicherstapels umfasst, die nicht auf der oberen Fläche der leitfähigen Strukturen abgeschieden werden.
Verfahren nach einem der vorhergehenden Ansprüche 15 bis 18, wobei das Abscheiden der zweiten dielektrischen Schicht, um den Speicherstapel einzukapseln, das Abscheiden der zweiten dielektrischen Schicht auf einer oberen Fläche und auf Seitenwandflächen des Speicherstapels umfasst.
Verfahren nach einem der vorhergehenden Ansprüche 15 bis 19, wobei das Bilden der zweiten Metallisierungsschicht das Bilden anderer leitfähiger Strukturen in physischem Kontakt mit einer oberen Fläche der Speicherstruktur umfasst.