DE102018211250A1 - Finnen-basierte diodenstrukturen mit einem neu ausgerichteten merkmal-layout - Google Patents

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Abstract

Diodenstrukturen und Verfahren zum Fertigen von Diodenstrukturen. Es werden erste und zweite Gatestrukturen gebildet, wobei die zweite Gatestruktur zu der ersten Gatestruktur parallel angeordnet ist. Es werden erste und zweite Finnen gebildet, die sich vertikal von einer oberseitigen Oberfläche eines Substrats aus erstrecken. Die ersten und zweiten Finnen sind zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet. Mit der ersten Finne und der zweiten Finne ist eine Kontaktstruktur gekoppelt. Die Kontaktstruktur ist seitlich zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft die Fertigung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Diodenstrukturen und Verfahren zum Herstellen von Diodenstrukturen.
  • Passive Vorrichtungen, wie z.B. Dioden, werden häufig in integrierten Schaltungsstrukturen gebildet und häufig bei der Fertigung von anderen Schaltungsstrukturkomponenten verwendet, wie z.B. Feldeffekttransistoren vom Finnen-Typ (FinFETs). Mit der weiteren Verkleinerung von Strukturgrößen und Merkmalen von integrierten Schaltungen werden neue Layout-Designs für Diodenstrukturen wichtig, um den Platz auf Wafern zu erhalten und mehrere Vorrichtungen aufzunehmen, die auf einem Wafer weniger Platz verbrauchen.
  • ZUSAMMENFASSUNG
  • In einer Ausführungsform der Erfindung umfasst eine Vorrichtungsstruktur eine erste Gatestruktur, eine zweite Gatestruktur, die parallel zu der ersten Gatestruktur angeordnet ist, und eine erste Finne und eine zweite Finne, die sich jeweils vertikal von einer oberseitigen Oberfläche eines Substrats aus erstrecken. Die ersten und zweiten Finnen sind zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet. Die Vorrichtungsstruktur umfasst ferner eine Kontaktstruktur, die mit der ersten Finne und der zweiten Finne gekoppelt ist. Die Kontaktstruktur ist seitlich zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet.
  • In einer Ausführungsform der Erfindung umfasst ein Verfahren ein Bilden von ersten und zweiten Finnen, die sich jeweils vertikal von einer oberseitigen Oberfläche eines Substrats aus erstrecken, ein Abscheiden einer Gatematerialschicht über dem Substrat, ein Strukturieren der Gatematerialschicht, um eine erste Gatestruktur und eine zweite Gatestruktur zu bilden, die parallel zu der ersten Gatestruktur angeordnet ist, und ein epitaktisches Wachsen eines Halbleitermaterials von der ersten Finne und der zweiten Finne aus, nachdem die Gatematerialschicht strukturiert wurde. Die ersten und zweiten Finnen sind zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet. Das Halbleitermaterial ist seitlich zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet.
  • Figurenliste
  • Die beiliegenden Zeichnungen, die einen Teil dieser Beschreibung darstellen und darin aufgenommen sind, stellen verschiedene Ausführungsformen der Erfindung dar und dienen zusammen mit einer allgemeinen Beschreibung der Erfindung oben und der detaillierten Beschreibung der Ausführungsformen unten zur Erläuterung der Ausführungsformen der Erfindung.
    • 1 bis 12 stellen Querschnittansichten einer Struktur an sukzessiven Fertigungsphasen eines Bearbeitungsverfahrens gemäß Ausführungsformen der Erfindung dar.
    • 7A stellt eine Aufsicht auf die Struktur dar, in der der Schnitt aus 7 im Allgemeinen entlang der Linie 7-7 verläuft.
  • DETAILLIERTE BESCHREIBUNG
  • Mit Bezug auf 1 und gemäß Ausführungsformen der Erfindung ist eine Struktur 100 dargestellt, die ein Substrat 105 mit einer dotierten Wanne 106 und einer Halbleiterschicht 107 umfasst. Die dotierte Wanne 106 kann z.B. durch Implantieren eines Dotierstoffes in einen Halbleiterwafer oder eine Halbleiterschicht der Struktur 100 gebildet werden. In einer Ausführungsform kann die dotierte Wanne 106 eine n-Wanne sein, die mit einem Dotierstoff vom n-Typ dotiert ist. Die Halbleiterschicht 107 kann z.B. auf der dotierten Wanne 106 durch ein epitaktisches Wachsen eines Halbleitermaterials, z.B. ein intrinsisches oder dotiertes Silizium, von der oberseitigen Oberfläche der dotierten Wanne 106 aus gebildet werden. Die Struktur 100 umfasst auch wenigstens eine dielektrische Pad-Schicht 108, 109. Die über der Halbleiterschicht 107 angeordnet ist. Die dielektrische Pad-Schicht 108 kann z.B. aus einem Oxidmaterial (z.B. Siliziumdioxid) gebildet sein und die dielektrische Pad-Schicht 109 kann z.B. aus einem Nitridmaterial (z. B. Siliziumnitrid) gebildet sein.
  • Mit Bezug auf 2, in der ähnliche Bezugszeichen ähnliche Merkmale in 1 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens ist eine Finnen-Struktur 110 gebildet, die Finnen 111, 112, 113 umfasst, die über ein Substrat 105 hervorragen und davon abstehen. Es ist eine andere Finnen-Struktur 120 gebildet, die Finnen 121, 122, 123 umfasst, die von dem Substrat 105 hervorragen und sich davon weg erstrecken. Die Finnen-Struktur 110 weist eine äußere Finne 111 und eine äußere Finne 112 auf und kann wenigstens eine inneren Finne 113 zwischen den äußeren Finnen 111, 112 aufweisen. In ähnlicher Weise weist die Finnen-Struktur 120 eine äußere Finne 121 und eine äußere Finne 122 auf und kann wenigstens eine innere Finne 123 zwischen den äußeren Finnen 121, 122 aufweisen. Die Anzahl der Finnen in jeder von der Finnen-Struktur 110 oder der Finnen-Struktur 120 kann abhängig von den speziellen Anforderungen an die Vorrichtung kleiner oder größer sein, als dargestellt ist.
  • Die Finnen 111, 112, 113 und die Finnen 121, 122, 123 können durch Strukturieren des Materials der Halbleiterschicht 107 und einer Dicke des Materials der dotierten Wanne 106 unter Verwendung eines Seitenwandbildübertragungs (SIT) -Prozesses, einer selbstausgerichteten Doppelstrukturierung (SADP) oder selbstausgerichteten Vierfachstrukturierung (SAQP) gebildet werden. Jede der Finnen 111, 112, 113 und jede der Finnen 121, 122, 123 weist einen oberen Abschnitt, der aus dem Material der Halbleiterschicht 107 gebildet ist, und einen unteren Abschnitt auf, der aus dem dotierten Halbleitermaterial der dotierten Wanne 106 gebildet ist. Der Abschnitt der dotierten Wanne 106, der während der Bildung der Finnen nicht strukturiert wird, ist in dem Substrat 106 in dem Substratbereich, der die Finnenstruktur 110 umfasst, unter den Finnen 111, 112, 113 und in dem Substratbereich, der die Finnenstruktur 120 umfasst, unter den Finnen 121, 122, 123 angeordnet.
  • Mit Bezug auf 3, in der ähnliche Bezugszeichen ähnliche Merkmale in 2 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens ist ein Flachgrabenisolationsgebiet 125 zwischen und um die Finnenstruktur 110 und die Finnenstruktur 120, sowie zwischen den Finnen 111, 112, 113 der Finnenstruktur 110 und zwischen den Finnen 121, 122, 123 der Finnenstruktur 120 gebildet. Das Flachgrabenisolationsgebiet 125 umgibt die Finnen 111, 112, 113 und umgibt auch die Finnen 121, 122, 123. Das Flachgrabenisolationsgebiet 125 kann durch Abscheiden einer großflächigen Schicht aus einem dielektrischen Material, z.B. einem dielektrischen Material auf Basis eines Oxids (z.B. Siliziumdioxid), über der Struktur 100 gebildet werden, gefolgt von einer Planarisierung des dielektrischen Materials, z.B. eines chemisch-mechanischen Planarisierungs (CMP) -Prozesses, der gesteuert ist, so dass er an oberseitigen Oberflächen der dielektrischen Pad-Schicht 109 über den Finnen-Strukturen 110 und 120 endet, und dann das dielektrische Material mit einem Ätzprozess vertieft, um aktive Gebiete der Finnen 111, 112, 113 und aktive Gebiete der Finnen 121,122, 123 freizulegen. Die dielektrischen Pad-Schichten 108 und 109 können von den Finnen 111, 112, 113 und den Finnen 121, 122, 123 entfernt werden, um ihre oberseitigen Oberflächen freizulegen.
  • Abschnitte der Finnen 111, 112, 113 und Abschnitte der Finnen 121, 122, 123, die aus der dotierten Wanne 106 gebildet sind, sind wenigstens teilweise in das Flachgrabenisolationsgebiet 125 eingebettet, wie in 3 dargestellt ist, und können unter der oberseitigen Oberfläche 126 des Flachgrabenisolationsgebiets 125 angeordnet werden. Entsprechende Abschnitte der Finnen 111, 112, 113 und der Finnen 121, 122, 123 können über der oberseitigen Oberfläche 126 des Flachgrabenisolationsgebiets 125 angeordnet sein und Höhen H1 relativ zu der oberseitigen Oberfläche 126 aufweisen. In einer Ausführungsform sind die Abschnitte der Finnen 111, 112, 113 und die Abschnitte der Finnen 121, 122, 123, die aus der dotierten Wanne 106 gebildet sind, vollständig in das Flachgrabenisolationsgebiet 125 eingebettet.
  • Mit Bezug auf 4, in der ähnliche Bezugszeichen ähnliche Merkmale in 3 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens sind dielektrische Schichten 130a auf oberseitigen Oberflächen und auf Seitenwänden der Finnen 111, 112, 113 der Finnenstruktur 110 gebildet und dielektrische Schichten 130b sind auf oberseitigen Oberflächen und auf Seitenwänden der Finnen 121, 122, 123 der Finnenstruktur 120 gebildet. Die dielektrischen Schichten 130a, 130b können z.B. durch Wachsen eines Oxids des Siliziums (z.B. Siliziumdioxid) auf den äußeren Oberflächen der Finnen 111, 112, 113 der Finnenstruktur 110 und auf den äußeren Oberflächen der Finnen 121, 122, 123 der Finnenstruktur 120 mit einem Oxidationsprozess gebildet werden. Die dielektrischen Schichten 130 können mit der Bildung der Gatedielektrika für Feldeffekttransistoren in anderen Gebieten des Substrats 105 einhergehen.
  • Mit Bezug auf 5, in der ähnliche Bezugszeichen ähnliche Merkmale in 4 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens ist eine Gatematerialschicht 132 über der Struktur 100 abgeschieden. Die Gatematerialschicht 132 kann aus einem dotierten Halbleitermaterial gebildet sein, z.B. dotiertes polykristallines Silizium (poly-Silizium oder Poly-Si). Die Gatematerialschicht 132 kann z.B. durch einen chemischen Gasphasenabscheidungs (CVD) -Prozess abgeschieden und nachfolgend planarisiert werden, z.B. durch einen chemisch-mechanischen Polier (CMP) -Prozess. Die Gatematerialschicht 132 kann mit der Bildung von Gatestrukturen für Feldeffekttransistoren in anderen Gebieten des Substrats 105 einhergehen. Die Dicke der Gatematerialschicht 132 ist größer als die Höhe der Finnen 111, 112, 113 und die Höhe der Finnen 121, 122, 123.
  • Mit Bezug auf 6, in der ähnliche Bezugszeichen ähnliche Merkmale in 5 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird eine strukturierte Ätzmaske 133 über der Gatematerialschicht 132 gebildet. Die strukturierte Ätzmaske 133 kann z.B. durch Bilden eines lithografischen Stapels über der Gatematerialschicht 132 und einem nachfolgenden Strukturieren des lithografischen Stapels zur Bildung von Öffnungen in dem lithografischen Stapel gebildet werden. Die strukturierte Ätzmaske 133 schützt darunterliegende Abschnitte der Gatematerialschicht 132 entsprechend den beabsichtigten Stellen für Gatestrukturen 141, 142, 143, 144, an denen sie zu bilden sind, wie in den 7 und 7A dargestellt ist.
  • Mit Bezug auf die 7 und 7A, in denen ähnliche Bezugszeichen ähnliche Merkmale in 6 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens werden Gatestrukturen 141, 142, 143, 144 durch ein Ätzen von freiliegenden Abschnitten der Gatematerialsschicht 132 gebildet. Es wird die strukturierte Ätzmaske 133 entfernt, nachdem die Gatestrukturen 141, 142, 143, 144 durch den Ätzprozess festgelegt werden. Die Gatematerlalschicht 132 kann z.B. durch einen anisotropen Ätzprozess bezüglich dem Material der Gatematerialschicht 132 selektiv geätzt werden. Das dielektrische Gatematerial 131 kann mit der Gatematerialschicht 132 geätzt werden oder kann separat von der Gatematerialschicht 132 geätzt werden.
  • Die Gatestrukturen 141, 142, 143, 144 sind auf der oberseitigen Oberfläche des Flachgrabenisolationsgebiets 125 angeordnet. Die Gatestruktur 141 ist an und parallel zu der äußeren Finne 111 der Finnenstruktur 110 gebildet und die Gatestruktur 142 ist an und parallel zu der äußeren Finne 112 der Finnenstruktur 110 gebildet. In ähnlicher Weise ist die Gatestruktur 143 an und parallel zu der äußeren Finne 121 der Finnenstruktur 120 gebildet und die Gatestruktur 144 ist an und parallel zu der äußeren Finne 122 der Finnenstruktur 120 gebildet. Ähnliche Gatestrukturen für Feldeffekttransistoren können von der Gatematerialschicht 132 in anderen Gebieten des Substrats 105 gebildet werden. Die Finnen 111, 112, 113 werden seitlich zwischen der Gatestruktur 141 und der zweiten Gatestruktur 142 gebildet. Die Finnen 121, 122, 123 sind seitlich zwischen der Gatestruktur 143 und der zweiten Gatestruktur 144 angeordnet. Das Layout, in dem die Gatesstrukturen 141, 142 parallel zu den Finnen 111, 112, 123 angeordnet sind, steht im Gegensatz zu bekannten Layouts, in denen die Gatestrukturen senkrecht und quer zu den Finnen ausgerichtet sind.
  • Die Gatestrukturen 141, 142 und die Gatestrukturen 143, 144 weisen Höhen H2 relativ zu der oberseitigen Oberfläche 126 des Flachgrabenisolationsgebiets 125 auf, die direkt mit der Dicke der Gatematerialschicht 132 in Beziehung stehen. Die Höhen der Gatestrukturen 141, 142 und der Gatestrukturen 143, 144 sind größer als die Höhen der Finnen 111, 112, 113 und der Finnen 121, 122, 123 bezogen auf die oberseitige Oberfläche 126 des Flachgrabenisolationsgebiets 125. Die oberseitigen Oberflächen der Finnen 111, 112, 113 und der Finnen 121, 122, 123 sind mit anderen Worten unter den oberseitigen Oberflächen der Gatestukturen 141, 142 und der Gatestrukturen 143, 144 angeordnet. Die Gatestrukturen 141, 142 und die Gatestrukturen 143, 144 stellen Dummy-Strukturen dar, die in der fertigen Vorrichtungsstruktur nicht elektrisch verdrahtet werden.
  • Mit Bezug auf 8, in der ähnliche Bezugszeichen ähnliche Merkmale in den 7 und 7A bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens, wird eine konforme dielektrische Schicht 150 über den Gatestrukturen 141, 142, 143, 144, den Finnenstrukturen 110 und 120 und dem Flachgrabenisolationsgebiet 125 gebildet. Die konforme dielektrische Schicht 150 kann z.B. durch eine chemische Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD) des dielektrischen Gateabstandshaltermaterials gebildet werden, z.B. eines Nitrids von Silizium oder eines Oxids von Silizium. Die konforme dielektrische Schicht 150 kann mit der Bildung der Gateabstandshalter für Feldeffekttransistoren in anderen Gebieten des Substrats 105 einhergehen.
  • Mit Bezug auf 9, in der ähnliche Bezugszeichen ähnliche Merkmale in 8 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens werden die Finnen 111, 112, 113 geätzt und teilweise entfernt. Oberseitige Oberflächen der Finnen 111, 112, 113 liegen nach dem Ätzen frei. Die Finnen 121, 122, 123, die Gatestrukturen 141, 142 und die Gatestrukturen 143, 144 können während des Ätzens durch eine Ätzmaske maskiert sein. Die konforme dielektrische Schicht 150 und die dielektrischen Schichten 130a können von oberseitigen Oberflächen und Abschnitten von Seitenwänden der Finnen 111, 112, 113 entfernt werden, z.B. durch wenigstens einen reaktiven Ionenätz (RIE) -Prozess einer gegebenen Ätzchemie, gefolgt von einem Ätzen der Finnen 111, 112, 113, um ihre Höhe unter Verwendung von z.B. einem RIE-Prozess einer gegebenen Ätzchemie zu verringern.
  • Mit Bezug auf 10, in der ähnliche Bezugszeichen ähnliche Merkmale in 9 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird eine Kontaktstruktur 160 über der Finnenstruktur 110 gebildet und mit den Finnen 111, 112, 113 gekoppelt. Die Kontaktstruktur 160 kann durch ein epitaktisches Wachsen eines dotierten Halbleitermaterials an den freiliegenden oberseitigen Oberflächen der Finnen 111, 112, 113 gebildet werden. Das dotierte Halbleitermaterial umfasst einen Dotierstoff mit einem Leitfähigkeitstyp, z.B. einen Dotierstoff vom p-Typ, entgegengesetzt zu dem Leitfähigkeitstyp der dotierten Wanne 106 (z.B. n-Typ). In einer Ausführungsform kann die Kontaktstruktur 160 stark dotiert sein. Die Finnenstruktur 120 wird während des Wachstums des dotierten Halbleitermaterials durch die konforme dielektrische Schicht 150 auf den Finnen 121, 122, 123 maskiert. Die Kontaktstruktur 160 ist über die oberseitige Oberfläche 126 des Flachgrabenisolationsgebiets 125 erhöht oder darüber beabstandet.
  • Gemäß der Darstellung in 10 kann das epitaktisch gewachsene Halbleitermaterial der Kontaktstruktur 160 in Facettenformen über den Finnen 111, 112, 113 gebildet werden. Mit einem weiteren epitaktischen Wachsen können sich die Facettenformen des aufwachsenden Materials verbinden, um die Kontaktstruktur 160 zu bilden. Die konforme dielektrische Schicht 150 und die dielektrischen Schichten 139a können ein vertikales Wachsen des dotierten Halbleitermaterials begrenzen, wenn es auf den Finnen 111, 112, 113 gewachsen wird, so dass sich die Kontaktstruktur 160 lediglich über oberseitigen Oberflächen der Finnenstruktur 110 bildet und nicht auf Seitenwänden der Finnen 111, 112, 113 wächst, die durch dielektrische Schichten 130a bedeckt werden. Die Finnen 111, 112, 113 sind miteinander durch die Kontaktstruktur 160 gekoppelt.
  • Die Kontaktstruktur 160 ist lateral zwischen der Gatestruktur 141 und der Gatestruktur 142 angeordnet. Die Gatestrukturen 141 und 142 begrenzen lateral das epitaktische Wachstum des dotierten Halbleitermaterials als eine physikalische Barriere, so dass die äußeren Kanten der Kontaktstruktur 160 entsprechend die Gatestruktur 141 und die Gatestruktur 142 kontaktieren. Genauer stehen die äußeren Kanten der Kontaktstruktur 160 direkt mit entsprechenden Abschnitten der konformen dielektrischen Schicht 150 in Kontakt, die die Gatestrukturen 141 und 142 bedeckt. Das dotierte Halbleitermaterial der Kontaktstruktur 160 ist seitlich zwischen der Gatestruktur 141 und der Gatestruktur 142 angeordnet und wächst nicht quer zu und über den Gatestrukturen 141, 142, da die Finnen 111, 112, 113 wenigstens teilweise kürzer sind als die Gatestrukturen 141, 142. Die konforme dielektrische Schicht 150 ist auf den Gatestrukturen 141, 142 angeordnet und bedeckt diese und verhindert ein Wachsen des Halbleitermaterials von den äußeren Oberflächen der Gatestrukturen 141, 142. In ähnlicher Weise werden die Finnen 121, 122, 123 durch die konforme dielektrische Schicht 150 und die dielektrischen Schichten 130b während des epitaktischen Wachsens bedeckt.
  • Wie weiterhin in 10 dargestellt ist, kann die epitaktisch gewachsene Kontaktstruktur 160 thermisch ausgeheizt werden, um Dotierstoffe von der Kontaktstruktur 160 in die Finnen 111, 112, 113 der Finnenstruktur 110 zu diffundieren, so dass die oberen Abschnitte der Finnen 111, 112, 113 den gleichen Leitfähigkeitstyp aufweisen, wie die dotierte Wanne 106, und relativ zu der Kontaktstruktur 160 einen entgegengesetzten Leitfähigkeitstyp aufweisen. Alternativ kann die Dotierstoffdiffusion während des epitaktischen Wachstumsprozesses der Kontaktstruktur 160 auftreten, wenn z.B. das Substrat 105 während des epitaktischen Wachstumsprozesses geheizt wird. Jede der Finnen 111, 112, 113 umfasst Abschnitte des Halbleitermaterials entgegengesetzter Leitfähigkeitstypen entlang ihrer Höhe. An dem Grenzbereich der Abschnitte entgegengesetzter Leitfähigkeitstypen in den Finnen 111, 112, 113 wird ein Diodenübergang oder pn-Übergang gebildet. In einer Ausführungsform kann der Übergang nahe der oberseitigen Oberfläche des Flachgrabenisolationsgebiets 125 angeordnet sein.
  • Mit Bezug auf 11, in der ähnliche Bezugszeichen ähnliche Merkmale in 10 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens werden die Finnen 111, 112, 113 der Finnenstruktur 120 geätzt und teilweise entfernt. Die oberseitigen Oberflächen der Finnen 111, 112, 113 werden nach dem Ätzen freigelegt. Die Finnenstruktur 110, die Gatestrukturen 141, 142 und die Kontaktstruktur 160 sind während des Ätzprozesses durch eine Schutzschicht 170 maskiert. Die konforme dielektrische Schicht 150 und die dielektrischen Schichten 130b können von den oberseitigen Oberflächen und Abschnitten der Seitenwände der Finnen 121, 122, 123 entfernt werden, z.B. durch wenigstens einen reaktiven Ionenätz (RIE)-Prozess einer gegebenen Ätzchemie, gefolgt von einem Ätzen der Finnen 121, 122, 123, um deren Höhe zu verringern, unter Verwendung von z.B. einem RIE-Prozess einer gegebenen Ätzchemie.
  • Mit Bezug auf Flg. 12, in der ähnliche Bezugszeichen ähnliche Merkmale in 11 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird eine Kontaktstruktur 165 über der Finnenstruktur 120 gebildet und mit den Finnen 121, 122, 123 gekoppelt. Die Kontaktstruktur 165 kann durch ein epitaktisches Wachsen eines dotierten Halbleitermaterials auf den freiliegenden oberseitigen Oberflächen der Finnenstruktur 120 gebildet werden. Das dotierte Halbleitermaterial der Kontaktstruktur 165 umfasst einen Dotierstoff mit einem Leitfähigkeitstyp, z.B. einem Dotierstoff vom n-Typ, entgegengesetzt dem Leitfähigkeitstyp der Kontaktstruktur 165 und vom gleichen Leitfähigkeitstyp wie die dotierte Wanne 106 (z.B. n-Typ). In einer Ausführungsform kann die Kontaktstruktur 165 stark dotiert sein. Die Kontaktstruktur 165 ist über die oberseitige Oberfläche 126 des Flachgrabenisolationsgebiets 125 erhöht oder darüber beabstandet.
  • Die Kontaktstruktur 160 wird durch die Schutzschicht 170 maskiert, um ein Wachsen auf den äußeren Oberflächen der Kontaktstruktur 160 zu verhindern. Die Schutzschicht 170 wird entfernt, nachdem die Kontaktstruktur 165 gebildet wird. Über der Vorrichtungsstruktur kann eine dielektrische Zwischenschicht (nicht dargestellt) gebildet werden, nachdem die Schutzschicht 170 entfernt wurde.
  • Gemäß der Darstellung in 12 kann das epitaktisch gewachsene Halbleitermaterial in Facettengestalt über den Finnen 121, 122, 123 gebildet werden. Mit einem weiteren epitaktischen Wachstum kann das gewachsene Material in Facettenform zusammenwachsen, um die Kontaktstruktur 165 zu bilden. Die konforme dielektrische Schicht 150 und die dielektrischen Schichten 130a können ein vertikales Wachstum des dotierten Halbleitermaterials begrenzen, wenn es auf den Finnen 121, 122, 123 gewachsen wird, so dass sich die Kontaktstruktur 165 lediglich über den oberseitigen Oberflächen der Finnenstruktur 120 bildet und nicht auf Seitenwänden der Finnen 121, 122, 123 wächst, die durch die dielektrischen Schichten 130a bedeckt sind. Die Schutzschicht 150 bedeckt die Kontaktstruktur 160 und verhindert ein Wachsen des Halbleitermaterials auf den äußeren Oberflächen der Kontaktstruktur 160. Die Finnen 121, 122, 123 sind durch die Kontaktstruktur 165 miteinander gekoppelt.
  • Die Kontaktstruktur 165 ist lateral zwischen der Gatestruktur 143 und der Gatestruktur 144 angeordnet. Die Gatestrukturen 143 und 144 begrenzen seitlich das epitaktische Wachstum des dotierten Halbleitermaterials als eine physikalische Barriere, so dass die äußeren Kanten der Kontaktstruktur 165 entsprechend die Gatestruktur 143 und die Gatestruktur 144 kontaktieren. Genauer kontaktieren die äußeren Kanten der Kontaktstruktur 165 entsprechende Abschnitte der konformen dielektrischen Schicht 150, die die Gatestrukturen 143 und 144 bedecken. Das dotierte Halbleitermaterial der Kontaktstruktur 165 ist seitlich zwischen der Gatestruktur 143 und der Gatestruktur 144 angeordnet und wächst nicht auf und darüber quer zu den Gatestrukturen 143, 144, da die Finnen 121, 122, 123 wenigstens zum Teil kürzer sind als die Gatestrukturen 143, 144. Die konforme dielektrische Schicht 150 ist auf den Gatestrukturen 141, 142 angeordnet und bedeckt diese und verhindert ein Wachsen des Halbleitermaterials auf den äußeren Oberflächen der Gatestrukturen 141, 142.
  • Wie weiterhin in 12 dargestellt ist, kann die epitaktisch gewachsene Kontaktstruktur 165 thermisch ausgeheizt werden, um Dotierstoffe von der Kontaktstruktur 165 in die Finnen 121, 122, 123 der Finnenstruktur 120 zu diffundieren, so dass die Finnen 121, 122, 123 den gleichen Leitfähigkeitstyp aufweisen, wie die Kontaktstruktur 165. Alternativ kann die Diffusion der Dotierstoffe während des epitaktischen Wachstums der Kontaktstruktur 165 auftreten, wenn z.B. das Substrat 105 während des epitaktischen Wachstumsprozesses geheizt wird. Jede der Finnen 121, 122, 123 umfasst ein Halbleitermaterial von dem gleichen Leitfähigkeitstyp entlang seiner Höhe und vom gleichen Leitfähigkeitstyp, wie die dotierte Wanne 106 und die Kontaktstruktur 165.
  • Es kann die Reihenfolge, in der die Kontaktstruktur 160 und die Kontaktstruktur 165 gebildet werden, wie in den 9 bis 12 dargestellt ist, geändert werden. Die Kontaktstruktur 165 und die Finnenstruktur 110 können eine Anode einer Diodenstruktur auf Finnenbasis bilden, in der die Kontaktstruktur 160 und oberseitige Abschnitte der Finnen 111, 112, 113 einen Dotierstoff vom p-Typ umfassen, und die Kontaktstruktur 165 und die Finnenstruktur 120 können eine Kathode der Diodenstruktur auf Finnenbasis bilden, in der die Kontaktstruktur 165 und die Finnenstruktur 120 einen Dotierstoff vom n-Typ umfassen. Die Kontaktstruktur 165 und der oberseitige Abschnitt der Finnenstruktur 120 können mit dem gleichen Dotierstoff vom n-Typ dotiert sein, wie die dotierte Wanne 106, oder können mit einem unterschiedlichen Dotierstoff vom n-Typ dotiert sein, als die dotierte Wanne 106. Die dotierte Wanne 106 erstreckt sich unter die Finnen 111, 112, 113 und erstreckt sich auch unter die Finnen 121, 122, 123, was die Finnen 111, 112, 113 mit den Finnen 121, 122, 123 koppelt, um die Bildung der Diodenstruktur auf Finnenbasis zu unterstützen.
  • Die oben beschriebenen Verfahren werden in der Fertigung von integrierten Schaltungschips verwendet. Die sich ergebenden integrierten Schaltungschips können durch den Hersteller in der Form von rohen Wafern (z.B. als ein einzelner Wafer mit mehreren nicht gehausten Chips), als ein reines Die oder in gehauster Form vertrieben werden. In letzterem Fall ist der Chip in einem Einzelchipgehäuse (z.B. einem Plastikträger mit Leitungen, die an einem Motherboard oder einen anderen Träger höherer Ordnung angebracht sind) oder in einem Mehrchipgehäuse (z.B. einem Keramikträger mit Oberflächenzwischenverbindungen und/oder vergrabenen Zwischenverbindungen) montiert. In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signal verarbeitenden Vorrichtungen als Teil von einem Zwischenprodukt oder einem Endprodukt integriert werden.
  • Bezugnahmen hierin auf Begriffe wie „vertikal“, „horizontal“ usw. erfolgen beispielhaft und nicht zur Beschränkung, um einen Bezugsrahmen zu etablieren. Der Begriff „horizontal“, wie er hierin verwendet wird, ist als eine Ebene parallel zu einer bekannten Ebene eines Halbleitersubstrats festgelegt, unabhängig von dessen tatsächlicher dreidimensionaler räumlicher Orientierung. Die Begriffe „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zu der definierten horizontalen Richtung. Der Ausdruck „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene. Begriffe wie „über“ und „unter“ werden verwendet, um eine Anordnung von Elementen oder Strukturen relativ zueinander gegenüber einer relativen Erhöhung anzuzeigen.
  • Ein mit einem anderen Element „verbundenes“ oder „gekoppeltes“ Merkmal kann mit dem anderen Element direkt verbunden oder gekoppelt sein. Stattdessen kann wenigstens ein dazwischenliegendes Element vorhanden sein. Ein Merkmal kann mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischenliegenden Elemente vorhanden sind. Ein Merkmal kann mit einem anderen Element „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn wenigstens ein dazwischenliegendes Element vorhanden ist.
  • Die Beschreibung der verschiedenen Ausführungsformen der Erfindung erfolgte zu Darstellungszwecken und soll nicht vollständig oder auf die beschriebenen Ausführungsformen beschränkend sein. Viele Modifizierungen und Änderungen sind dem Fachmann ersichtlich, ohne vom Rahmen und Wesen der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde ausgewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber Technologien am besten zu erklären, die auf dem Markt angefunden werden, oder um dem Laien ein Verständnis der hierin beschriebenen Ausführungsformen zu ermöglichen.

Claims (20)

  1. Vorrichtungsstruktur, die unter Verwendung eines Substrats gebildet ist, wobei die Vorrichtungsstruktur umfasst: eine erste Gatestruktur: eine zweite Gatestruktur, die parallel zu der ersten Gatestruktur angeordnet ist; eine erste Finne und eine zweite Finne, die sich jeweils vertikal von einer oberseitigen Oberfläche des Substrats aus erstrecken, wobei die erste Finne und die zweite Finne zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet sind; und eine erste Kontaktstruktur, die mit der ersten Finne und der zweiten Finne gekoppelt ist, wobei die erste Kontaktstruktur seitlich zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet sind.
  2. Vorrichtungsstruktur nach Anspruch 1, ferner umfassend: ein Flachgrabenisolationsgebiet, das die erste Finne und die zweite Finne umgibt, wobei die erste Gatestruktur und die zweite Gatestruktur auf der oberseitigen Oberfläche des Flachgrabenisolationsgebiets angeordnet sind.
  3. Vorrichtungsstruktur nach Anspruch 2, wobei die erste Finne und die zweite Finne eine erste Höhe relativ zu der oberseitigen Oberfläche des Flachgrabenisolationsgebiets aufweisen, die erste Gatestruktur und die zweite Gatestruktur eine zweite Höhe relativ zu der oberseitigen Oberfläche des Flachgrabenisolationsgebiets aufweisen und die zweite Höhe größer ist als die erste Höhe.
  4. Vorrichtungsstruktur nach Anspruch 3, wobei die erste Kontaktstruktur über der oberseitigen Oberfläche des Flachgrabenisolationsgebiets angeordnet ist.
  5. Vorrichtungsstruktur nach Anspruch 1, wobei der erste Abschnitt der ersten Kontaktstruktur mit der ersten Gatestruktur in Kontakt ist und ein zweiter Abschnitt der ersten Kontaktstruktur mit der zweiten Gatestruktur in Kontakt ist.
  6. Vorrichtungsstruktur nach Anspruch 5, ferner umfassend: eine konforme dielektrische Schicht auf der ersten Gatestruktur und auf der zweiten Gatestruktur, wobei der erste Abschnitt der ersten Kontaktstruktur in direktem Kontakt mit einem ersten Abschnitt der konformen dielektrischen Schicht auf der ersten Gatestruktur ist und der zweite Abschnitt der ersten Kontaktstruktur direkt in Kontakt mit einem zweiten Abschnitt der konformen dielektrischen Schicht auf der zweiten Gatestruktur ist.
  7. Vorrichtungsstruktur nach Anspruch 1, wobei die erste Finne und die zweite Finne einen Leitfähigkeitstyp aufweisen, und ferner umfassend: eine Wanne in dem Substrat unter der ersten Finne und der zweiten Finne, wobei die Wanne den Leitfähigkeitstyp der ersten Finne und der zweiten Finne aufweist.
  8. Vorrichtungsstruktur nach Anspruch 1, wobei die erste Finne und die zweite Finne jeweils einen ersten Abschnitt eines ersten Leitfähigkeitstyps aufweisen, und ferner umfassend: eine Wanne in dem Substrat unter der ersten Finne und der zweiten Finne, wobei die Wanne einen zweiten zum ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp aufweist.
  9. Vorrichtungsstruktur nach Anspruch 8, wobei die erste Finne einen zweiten Abschnitt von dem zweiten Leitfähigkeitstyp aufweist, der vertikal zwischen dem ersten Abschnitt der ersten Finne und der Wanne angeordnet ist, die zweite Finne einen zweiten Abschnitt von dem zweiten Leitfähigkeitstyp aufweist, der vertikal zwischen dem ersten Abschnitt der zweiten Finne und dem zweiten Abschnitt der zweiten Finne angeordnet ist, der erste Abschnitt der ersten Finne und der zweite Abschnitt der ersten Finne bei der Bildung eines Diodenübergangs mitwirken und der erste Abschnitt der zweiten Finne und der zweite Abschnitt der zweiten Finne ferner bei der Bildung des Diodenübergangs mitwirken.
  10. Vorrichtungsstruktur nach Anspruch 9, ferner umfassend: ein Flachgrabenisolationsgebiet, das die erste Finne und die zweite Finne umgibt, wobei das Flachgrabenisolationsgebiet eine oberseitige Oberfläche aufweist und der zweite Abschnitt der ersten Finne und der zweite Abschnitt der zweiten Finne unter der oberseitigen Oberfläche des Flachgrabenisolationsgebiets angeordnet sind.
  11. Vorrichtungsstruktur nach Anspruch 10, wobei die erste Gatestruktur und die zweite Gatestruktur auf der oberseitigen Oberfläche des Flachgrabenisolationsgebiets angeordnet sind.
  12. Vorrichtungsstruktur nach Anspruch 9, ferner umfassend: eine dritte Gatestruktur; eine vierte Gatestruktur, die zu der dritten Gatestruktur parallel angeordnet ist; eine dritte Finne und eine vierte Finne, die sich jeweils vertikal von dem Substrat aus erstrecken, wobei die dritte Finne und die vierte Finne zwischen der dritten Gatestruktur und der vierten Gatestruktur angeordnet sind; und eine zweite Kontaktstruktur, die mit der ersten Finne und der zweiten Finne gekoppelt ist, wobei die zweite Kontaktstruktur seitlich zwischen der dritten Gatestruktur und der vierten Gatestruktur angeordnet ist und die zweite Kontaktstruktur den zweiten Leitfähigkeitstyp aufweist.
  13. Vorrichtungsstruktur nach Anspruch 12, wobei sich die Wanne unter der dritten Finne und der vierten Finne erstreckt und die dritte Finne und die vierte Finne den zweiten Leitfähigkeitstyp aufweisen.
  14. Vorrichtungsstruktur nach Anspruch 12, wobei die Wanne die dritte Finne und die vierte Finne mit der ersten Finne und der zweiten Finne koppelt, um eine Diodenstruktur auf Basis von Finnen zu bilden.
  15. Verfahren, umfassend: ein Bilden einer ersten Finne und einer zweiten Finne, die sich jeweils vertikal von einem Substrat aus erstrecken; ein Abscheiden einer Gatematerialschicht über dem Substrat; ein Strukturieren der Gatematerialschicht, um eine erste Gatestruktur und eine zweite Gatestruktur zu bilden, die parallel zu der ersten Gatestruktur angeordnet ist; und ein epitaktisches Wachsen eines ersten Halbleitermaterials an der ersten Finne und der zweiten Finne nach der Strukturierung der Gatematerialschicht, wobei die erste Finne und die zweite Finne zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet ist und das erste Halbleitermaterial seitlich zwischen der ersten Gatestruktur und der zweiten Gatestruktur angeordnet ist.
  16. Verfahren nach Anspruch 15, ferner umfassend: ein Bilden eines Flachgrabenisolationsgebiets, das die erste Finne und die zweite Finne umgibt, wobei die Gatematerialschicht auf dem Flachgrabenisolationsgebiet abgeschieden wird.
  17. Verfahren nach Anspruch 16, wobei die erste Finne und die zweite Finne eine Höhe relativ zu einer oberseitigen Oberfläche des Flachgrabenisolationsgebiets aufweisen und die Gatematerialschicht eine Dicke aufweist, die größer ist als die Höhe der ersten Finne und der zweiten Finne.
  18. Verfahren nach Anspruch 15, wobei die erste Finne und die zweite Finne jeweils einen ersten Abschnitt von einem ersten Leitfähigkeitstyp aufweisen, und ferner umfassend: ein Bilden einer Wanne in dem Substrat unter der ersten Finne und der zweiten Finne, wobei die Wanne einen zweiten Leitfähigkeitstyp entgegengesetzt zum ersten Leitfähigkeitstyp aufweist.
  19. Verfahren nach Anspruch 18, wobei die erste Finne einen zweiten Abschnitt von dem zweiten Leitfähigkeitstyp aufweist, der vertikal zwischen dem ersten Abschnitt der ersten Finne und der Wanne angeordnet ist, die zweite Finne einen zweiten Abschnitt von dem zweiten Leitfähigkeitstyp aufweist, der vertikal zwischen dem ersten Abschnitt der zweiten Finne und dem zweiten Abschnitt der zweiten Finne angeordnet ist, der erste Abschnitt der ersten Finne und der zweite Abschnitt der ersten Finne bei der Bildung eines Diodenübergangs mitwirken und der erste Abschnitt der zweiten Finne und der zweite Abschnitt der zweiten Finne weiterhin bei der Bildung des Diodenübergangs mitwirken.
  20. Verfahren nach Anspruch 19, ferner umfassend: ein Bilden einer dritten Gatestruktur und einer vierten Gatestruktur, die zu der dritten Gatestruktur parallel angeordnet ist; ein Bilden einer dritten Finne und einer vierten Finne, die sich jeweils vertikal von dem Substrat aus erstrecken, wobei die dritte Finne und die vierte Finne zwischen der dritten Gatestruktur und der vierten Gatestruktur angeordnet sind; und ein epitaktisches Wachsen eines zweiten Halbleitermaterials an der ersten Finne und der zweiten Finne, wobei das zweite Halbleitermaterial seitlich zwischen der dritten Gatestruktur und der vierten Gatestruktur angeordnet ist, wobei das zweite Halbleitermaterial den zweiten Leitfähigkeitstyp aufweist, die Wanne sich unter die dritte Finne und die vierte Finne erstreckt, um die dritte Finne und die vierte Finne mit der ersten Finne und der zweiten Finne zu koppeln, um eine Finnendiode zu bilden, und die dritte Finne und die vierte Finne den zweiten Leitfähigkeitstyp aufweisen.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10573528B2 (en) * 2017-12-14 2020-02-25 Tessera, Inc. Two-color self-aligned double patterning (SADP) to yield static random access memory (SRAM) and dense logic
US11302796B2 (en) * 2020-04-01 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming self-aligned source/drain metal contacts
US20230197862A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Diode structure with backside epitaxial growth

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223833B1 (ko) 1996-04-03 1999-10-15 구본준 이에스디 보호회로의 구조 및 제조방법
US8624320B2 (en) 2010-08-02 2014-01-07 Advanced Micro Devices, Inc. Process for forming fins for a FinFET device
DE102011004506B4 (de) * 2011-02-22 2012-10-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
US8728892B2 (en) * 2011-05-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive fin design for FinFETs
US8735993B2 (en) * 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8691646B2 (en) 2012-05-03 2014-04-08 Globalfoundries Inc. FINFET compatible PC-bounded ESD diode
US9190419B2 (en) 2013-02-07 2015-11-17 International Business Machines Corporation Diode structure and method for FINFET technologies
US9236374B2 (en) 2014-01-02 2016-01-12 Globalfoundries Inc. Fin contacted electrostatic discharge (ESD) devices with improved heat distribution
US9349836B2 (en) * 2014-01-14 2016-05-24 International Business Machines Corporation Fin end spacer for preventing merger of raised active regions
US9276088B1 (en) 2014-10-15 2016-03-01 Globalfoundries Inc. Method for making high voltage integrated circuit devices in a fin-type process and resulting devices
US9306038B1 (en) * 2014-12-12 2016-04-05 International Business Machines Corporation Shallow extension junction
US9614023B2 (en) * 2014-12-29 2017-04-04 Globalfoundries Inc. Substrate resistor with overlying gate structure
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
KR20160149678A (ko) 2015-06-19 2016-12-28 삼성전자주식회사 반도체 장치
US9761720B2 (en) * 2015-11-30 2017-09-12 Globalfoundries Inc. Replacement body FinFET for improved junction profile with gate self-aligned junctions
CN106952901B (zh) * 2016-01-06 2020-08-07 中芯国际集成电路制造(北京)有限公司 静电放电保护结构及其形成方法

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