DE102017124113A1 - Ätzen unter verwenden einer kammer mit deckplatte aus sauerstoffreiem material - Google Patents

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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI

Abstract

Ein Verfahren weist das Ätzen einer ersten Oxidschicht in einem Wafer auf. Das Ätzen wird in einem Ätzer ausgeführt, der eine Deckplatte hat, die den Wafer überlappt, und die Deckplatte ist aus einem sauerstofffreien Material gebildet. Das Verfahren weist ferner das Ätzen einer Nitridschicht unter der ersten Oxidschicht in dem Ätzer auf, bis eine Deckschicht einer zweiten Oxidschicht unter der Nitridschicht freigelegt wird. Der Wafer wird dann aus dem Ätzer entfernt, wobei die Oberfläche der zweiten Oxidschicht beim Entfernen des Wafers freigelegt ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die vorläufig eingereichte U.S.-Patentanmeldung: Anmeldung Serien-Nr. 62/427 494, eingereicht am 29. November 2016, mit dem Titel „Etching Using Chamber with Top Plate Formed of Non-Oxygen Containing Material“, die hiermit durch Verweis aufgenommen wird.
  • STAND DER TECHNIK
  • Angesichts der zunehmenden Verkleinerung integrierter Schaltungen und der zunehmend anspruchsvollen Forderungen hinsichtlich der Geschwindigkeit integrierter Schaltungen, müssen Transistoren neben ihren kleineren Maßen höhere Treiberströme haben. Daher wurden Fin-Feldeffekttransistoren (Fin Field-Effect Transistors - FinFETs) entwickelt. Die FinFETs weisen vertikale Halbleiterfinnen auf. Die Halbleiterfinnen werden zum Bilden von Source- und Drain-Bereichen verwendet, und zum Bilden von Kanalbereichen zwischen den Source- und Drain-Bereichen. Seichte Grabenisolations- (Shallow Trench Isolation - STI)-Bereiche werden gebildet, um die Halbleiterfinnen zu definieren. Die FinFETs weisen auch Gate-Stapel auf, die auf den Seitenwänden und auf den oberen Oberflächen der Halbleiterfinnen gebildet sind.
  • Bei dem Bilden der STI-Bereiche, können eine Pad-Oxidschicht und eine Nitridhartmaske verwendet werden, um die Strukturen der STI-Bereiche abzudecken. Die Pad-Oxidschicht und die Nitridhartmaske werden zuerst unter Verwenden einer strukturierten Dornstruktur als eine Ätzmaske geätzt, und dann wird das Halbleitersubstrat unter Verwenden der Nitridhartmaske als eine andere Ätzmaske zum Bilden von Gräben in dem Halbleitersubstrat geätzt. Die Gräben werden dann mit einem dielektrischen Material zum Bilden von STI-Bereichen gefüllt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • 1A veranschaulicht eine Querschnittansicht eines Teils eines Trockenätzers in Übereinstimmung mit einigen Ausführungsformen.
    • 1B veranschaulicht eine Draufsicht eines Teils eines Trockenätzers in Übereinstimmung mit einigen Ausführungsformen.
    • Die 2 bis 10 veranschaulichen Querschnittansichten von Zwischenstufen bei dem Bilden der seichten Grabenisolationsbereiche in Übereinstimmung mit einigen Ausführungsformen.
    • 11 veranschaulicht eine Querschnittansicht eines Teils eines anderen Trockenätzers in Übereinstimmung mit einigen Ausführungsformen.
    • 12 veranschaulicht einen Prozessablauf zum Bilden seichter Grabenisolationsbereiche und die entsprechenden Fin-Feldeffekttransistoren (FinFETs) in Übereinstimmung mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele, die nicht bezwecken, einschränkend zu sein. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in den diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie sie in den FIG. veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den FIG. abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
  • Die Verfahren zum Bilden von seichten Grabenisolationsbereichen (STI), Fin-Feldeffekttransistoren (FinFETs) und das Gerät zum Ausführen dafür werden in Übereinstimmung mit diversen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenstufen des Bildens der STI-Bereiche sind in Übereinstimmung mit einigen Ausführungsformen veranschaulicht. Einige Variationen einiger Ausführungsformen werden besprochen. In den diversen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen durchgehend zum Bezeichnen gleicher Elemente verwendet.
  • Die 2 bis 10 veranschaulichen die Querschnittansichten von Zwischenstufen des Bildens eines Fin-Feldeffekttransistors (FinFET) in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Die Schritte, die in den 2 bis 10 gezeigt sind, sind auch schematisch in dem Prozessablauf 200, der in 12 gezeigt ist, wiedergegeben.
  • Unter Bezugnahme auf 2, wird ein Halbleitersubstrat 20, das ein Teil eines Halbleiterwafers 10 ist, bereitgestellt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist das Halbleitersubstrat 20 kristallines Silizium auf.
  • Herkömmlich verwendete Materialien, wie Carbon, Germanium, Gallium, Bor, Arsen, Stickstoff, Indium und/oder Phosphor können in dem Halbleitersubstrat 20 auch enthalten sein. Das Halbleitersubstrat 20 kann auch aus anderen Halbleitermaterialien, wie III-V-Verbund-Halbleitermaterialien gebildet werden. Das Halbleitersubstrat 20 kann ein Massensubstrat oder ein Halbleiter-auf-Isolator (SOI)-Substrat sein.
  • Die Pad-Schicht 22 und die Hartmaskenschicht 24 werden auf dem Halbleitersubstrat 20 gebildet. Die Pad-Schicht 22 kann ein Dünnfilm sein, der auf einem Oxid, wie Siliziumoxid, gebildet wird. Die Schicht 22 wird folglich unten eine Pad-Oxidschicht genannt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird die Pad-Oxidschicht 22 bei einem Wärmeoxidationsprozess gebildet, bei dem eine Oberflächenschicht des Halbleitersubstrats 20 oxidiert wird. Die Pad-Oxidschicht 22 wirkt als eine Haftschicht zwischen dem Halbleitersubstrat 20 und der Hartmaskenschicht 24. Die Pad-Oxidschicht 22 kann auch als eine Ätzstoppschicht zum Ätzen der Hartmaskenschicht 24 dienen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird die Hartmaskenschicht 24 aus Siliziumnitrid gebildet, zum Beispiel unter Verwenden von chemischer Niederdruck-Gasphasenabscheidung (Low-Pressure Chemical Vapor Deposition - LPCVD). In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung, wird die Hartmaskenschicht 24 durch Wärmenitrierung von Silizium, plasmaverstärkte Gasphasenabscheidung (PECVD) oder anodische Plasmanitrierung gebildet. Die Hartmaskenschicht 24 wird während anschließender Dornprozesse als eine Hartmaske verwendet.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden die Oxidschicht 28 und die Hartmaskenschicht 30 über der Hartmaskenschicht 24 gebildet. In Übereinstimmung mit einigen Ausführungsformen, wird die Oxidschicht 28 aus einem Oxid, das Siliziumoxid sein kann, gebildet. Die Oxidschicht 28 kann zum Beispiel unter Verwenden von PECVD oder chemischer Gasphasenabscheidung (Chemical Vapor Deposition - CVD) gebildet werden. Die Hartmaskenschicht 30 kann in Übereinstimmung mit einigen Ausführungsformen auch aus Siliziumnitrid gebildet werden. Die Hartmaskenschicht 30 kann unter Verwenden eines Verfahrens gebildet werden, das aus derselben Gruppe von Kandidatenverfahren wie das Bilden der Hartmaskenschicht 24 ausgewählt wird.
  • Dann werden die Hartmaskenschicht 30, die Oxidschicht 28 und die Hartmaskenschicht 24, wie in den 3 bis 5 gezeigt, geätzt. In Übereinstimmung mit einigen beispielhaften Ausführungsformen, wird das Ätzen der Schichten 30, 28 und 24 in einem selben Trockenätzer ausgeführt, der den Trockenätzer 100, wie in den 1A und 1B gezeigt, aufweist. Außerdem kann das Ätzen der Schichten 30, 28 und 24 in Übereinstimmung mit einigen Ausführungsformen ohne Vakuumbruch zwischen ihnen ausgeführt werden. In Übereinstimmung mit alternativen Ausführungsformen, gibt es Vakuumbrüche zwischen dem Ätzen der Schichten 30, 28 und 24.
  • 1A veranschaulicht skizzenhaft eine Querschnittansicht eines Teils eines Trockenätzers 100 in Übereinstimmung mit einigen Ausführungsformen. Der Trockenätzer 100 weist eine Ätzkammer 102 auf, die eine Vakuumkammer ist. Die elektrostatische Spannvorrichtung E-Chuck 103 wird in der Kammer 102 platziert, und die untere leitfähige Platte 104 kann weiter entfernt unter der E-Chuck 103 liegen. Ein Wafer 10, der zu ätzen ist, wird darauf platziert und mit der E-Chuck 103 befestigt. Ein Fokusring 108 ist ein Ring in der Draufsicht des Wafers 10, wobei sich der Wafer 10 in dem Bereich, der durch den Fokusring 108 eingekreist wird, befindet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, besteht der Fokusring 108 aus Silizium, das sauerstofffrei ist. Ein Abdeckring 110 ist auch ein Ring, der den Fokusring 108 einkreist. Der Abdeckring 110 kann aus Quarz bestehen, der ein Siliziumoxid ist und die chemische Formel SiO2 hat.
  • Über dem Wafer 10 und der E-Chuck 103 liegt eine innere Zelle 112, die sich direkt über dem Wafer 10 befindet. Die innere Zelle 112 wird alternativ durchgehend in der Beschreibung Deckplatte 112 genannt. Die Deckplatte 112 überlappt den Wafer 10 und kann eine Fläche haben, die mindestens gleich oder größer ist als der darunterliegende Wafer 10. Die Deckplatte 112 kann eine solide Platte ohne Bohrung darin sein. Die Deckplatte 112 und der Wafer 10 definieren zwischeneinander einen Raum, in dem das Prozessgas zum Ätzen des Wafers 10 den Raum füllt. Außerdem ist die Deckplatte 112 der unterste Teil, der sich direkt über dem Raum befindet. Alternativ ausgedrückt wird beim Ätzen des Wafers 10 die Deckplatte 112 dem Ätzgas und dem Plasma, das aus dem Ätzgas gebildet wird, ausgesetzt und damit in physischem Kontakt. Die Deckplatte 112 kann, wie in 1B gezeigt, eine kreisförmige Form haben.
  • Über der Deckplatte 112 liegt eine innere Kühlplatte 114. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird die innere Kühlplatte 114 aus einem Material gebildet, das eine gute Wärmeleitfähigkeit hat, das ein metallisches Material sein kann, das in Übereinstimmung mit einigen Ausführungsformen aus Aluminium oder aus einer Aluminiumlegierung gebildet sein kann. In Übereinstimmung mit einigen Ausführungsformen, ist die innere Kühlplatte 114 hohl, mit Leitungen (nicht gezeigt), die innen gebildet sind, um es Kühlmittel, wie Kühlluft, Wasser, Öl usw. zu erlauben durchzufließen, so dass die von der Deckplatte 122 geleitete Wärme weggeleitet werden kann. Die innere Kühlplatte 114 kann mit der Deckplatte 112 in Übereinstimmung mit einigen Ausführungsformen in physischem Kontakt sein. Die innere Kühlplatte 114 kann in Draufsicht eine Kreisform haben.
  • Der obere Isolator 116 befindet sich über der inneren Kühlplatte 114. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird der obere Isolator 116 verwendet, um ein kapazitiv gekoppeltes Plasma zu bilden. Der obere Isolator 116 kann aus Al2O3 bestehen.
  • Eine elektrisch leitfähige Platte 118 ist über dem oberen Isolator 116 angeordnet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird die elektrisch leitfähige Platte 118 aus einem elektrisch leitfähigen Material wie Kupfer, Eisen, Aluminium, Nickel oder Legierungen dieser gebildet. Spannungen können zwischen der elektrisch leitfähigen Platte 118 und der unteren leitfähigen Platte 106 derart angelegt werden, dass ein Plasma erzeugt werden kann.
  • Der Trockenätzer 100 kann ferner einen Schutzring 120 und eine äußere Zelle 122 aufweisen, wobei sowohl der Schutzring 120 als auch die äußere Zelle 122 einen Ring bilden (aus der Draufsicht der Kammer 102 betrachtet), der die Deckplatte 112 einkreist. Sowohl der Schutzring 120 als auch die äußere Zelle 122 können auch eine Oberfläche haben, die mit dem Raum exponiert ist, in dem sich die Ätzgase und das entsprechende Plasma befinden. Der Schutzring 120 und die äußere Zelle 122 können separate Teile sein.
  • Eine äußere Kühlplatte 124 befindet sich über der äußeren Zelle 122. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, bildet die äußere Kühlplatte 124 einen Ring (in der Draufsicht der Kammer 102), der die innere Kühlplatte 114 einkreist. Das Material der äußeren Kühlplatte 124 kann dem Material der inneren Kühlplatte 114 ähnlich sein. Die äußere Kühlplatte 124 kann zum Beispiel aus Aluminium oder aus einer Aluminiumlegierung gebildet sein. Die äußere Kühlplatte 124 kann auch innere Leitungen (nicht gezeigt) haben, um darin Kühlmittel zu leiten, um Wärme abzutransportieren. Die äußere Kühlplatte 124 und die innere Kühlplatte 114 können voneinander durch den Separator 126 getrennt sein, der in einer Draufsicht auch einen Ring bilden kann, und der in Übereinstimmung mit einigen Ausführungsformen aus Quarz gebildet sein kann.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, werden die Deckplatte 112, die äußere Zelle 122 und der Schutzring 120 aus sauerstofffreien Materialien gebildet. Falls außerdem ein beliebiger Teil in der Kammer 102 eine Grundfläche hat, die mit dem Ätzgas exponiert wird, kann dieser Teil aus sauerstofffreien Materialien bestehen oder mindestens mit ihnen beschichtet sein. Alle Materialien innerhalb des Kreises, der von dem Außenrand des Schutzrings 120 definiert wird, und die mit dem Ätzgas und dem entsprechenden Plasma exponiert werden, sind daher aus sauerstofffreien Materialien zu bilden. In Übereinstimmung mit alternativen Ausführungsformen, wird die Deckplatte 112 aus einem sauerstofffreien Material gebildet, während die äußere Zelle 122 und der Schutzring 120 aus sauerstoffhaltigen Materialien, wie Quarz, gebildet werden können.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, ist das sauerstofffreie Material zum Bilden der Deckplatte 112, der äußeren Zelle 122 und des Schutzrings Silizium, das keinen Sauerstoff enthält. In Übereinstimmung mit einigen beispielhaften Ausführungsformen beträgt das Gewichtsprozent an Silizium in sauerstofffreiem Material mehr als 95 Gewichtsprozent, mehr als 99 Gewichtsprozent oder mehr. In Übereinstimmung mit anderen Ausführungsformen, ist das sauerstofffreie Material Siliziumkarbid (SiC). Die Deckplatte 112, die äußere Zelle 122 und der Schutzring 120 können aus denselben oder unterschiedlichen sauerstoffhaltigen Materialien gebildet werden. Die Deckplatte 112 kann zum Beispiel aus Silizium gebildet werden, und die äußere Zelle 122 und der Schutzring 120 können aus SiC gebildet werden oder umgekehrt. Mit mindestens der Deckplatte 112 und möglicherweise der äußeren Zelle 122 und dem Schutzring 120 aus sauerstofffreien Materialien, wird die Sauerstoffmenge, die aus diesen Teilen beim Ätzen des Wafers 10 freigesetzt wird, signifikant verringert oder eliminiert, und das Profil der geätzten Hartmaskenschicht 24 wird, wie in den folgenden Absätzen besprochen, verbessert.
  • In Übereinstimmung mit alternativen Ausfiihrungsformen, werden die Deckplatte 112, die äußere Zelle 122 und der Schutzring 120 mit einem sauerstofffreien Material als Oberflächenabschnitte beschichtet, während die inneren Teile dieser Teile aus einem sauerstoffhaltigen Material wie Quarz gebildet werden. Das sauerstofffreie Material kann zum Beispiel eine formangeglichene Beschichtung auf allen Oberflächen des sauerstoffhaltigen Materials bilden. Alternativ bildet das sauerstofffreie Material eine formangeglichene Beschichtung auf den Oberflächen (des sauerstoffhaltigen Materials), die mit dem Ätzgas exponiert werden kann, aber nicht auf den Oberflächen, die nicht mit dem Ätzgas exponiert werden.
  • 1A veranschaulicht auch eine Beschichtung 130 auf diversen Teilen in der Ätzkammer 102. Die Beschichtung 130 kann zum Beispiel die Teile abdecken, die auf der Außenseite des Schutzrings 120 liegen und ihn einkreisen. Die Beschichtung 130 kann in Übereinstimmung mit einigen Ausführungsformen aus Yttriumfluorid (YF3) gebildet werden. Die Teile, die mit der Beschichtung 130 abgedeckt sind, können Schirmplatten, Abscheidungsplatten, Shutter, konische Prallflächen und/oder dergleichen, die nicht veranschaulicht sind, aufweisen. Zu bemerken ist, dass, obwohl die Beschichtung 130 als direkt die Seitenwände der Kammer 102 kontaktierend veranschaulicht ist, die Beschichtung 130 in physischem Kontakt mit den Seitenwänden der Kammer 102 oder von den Seitenwänden der Kammer 102 durch Teile wie Abscheidungsplatten, Shutter, konische Prallflächen und/oder der gleichen beabstandet sein kann.
  • 1B veranschaulicht eine Draufsicht einiger Teile in der Kammer 102 in Übereinstimmung mit einigen Ausführungsformen. Die Teile, die aus dem sauerstofffreien Material gebildet sind, können eine Draufsichtfläche haben, die größer ist als die Draufsichtfläche des Wafers 10, und die sich daher über die Ränder des Wafers 10 hinaus erstreckt. Die Draufsichtfläche der Deckplatte 112 kann größer sein als die Draufsichtfläche des Wafers 10, und der Schutzring 120 und die äußere Zelle 122 erstrecken sich ferner von den Rändern der Deckplatte 112 derart auswärts, dass sich die Draufsichtfläche des sauerstofffreien Materials in der Draufsicht weiter von den Rändern des Wafers 10 erstreckt. Mit dem sauerstofffreien Material, das sich weit von den Rändern des Wafers 10 in der Draufsicht erstreckt, wird die Menge Sauerstoff, der während des Ätzens freigesetzt wird, vorteilhaft minimiert.
  • Unter erneuter Bezugnahme auf 2, wird die Nitridhartmaske 32 in dem Dornprozess strukturiert. Der entsprechende Schritt ist als Schritt 202 in dem in 12 gezeigten Prozessablauf veranschaulicht. Der Wafer 10 (inklusive die Nitridhartmaske 32) wird dann in die Kammer 102 wie in den 1A und 1B gezeigt, platziert, und die Hartmaskenschicht 30 wird geätzt. Der entsprechende Schritt ist als Schritt 204 in dem in 12 gezeigten Prozessablauf veranschaulicht. 3 veranschaulicht den resultierenden Wafer 10. In Übereinstimmung mit einigen Ausführungsformen, weist das Ätzen zwei Stufen auf. Bei der ersten Stufe weist das Ätzmittel ein fluorhaltiges Gas, wie CH3F, auf. Das Ätzgas kann auch C4F6, CF4, NF3 und/oder SF6 aufweisen. Bei der ersten Stufe wird zu dem Prozessgas kein Sauerstoff (02) hinzugefügt. Bei der zweiten Stufe wird auch fluorhaltiges Gas verwendet, und Sauerstoff wird derart hinzugefügt, dass das Ätzen verlangsamt wird, und die Ränder der resultierenden restlichen Abschnitte der Hartmaskenschicht 30 verbessert, nämlich gerader und senkrechter werden.
  • Dann, wie in 4 gezeigt, wird die Oxidschicht 28 geätzt. Der entsprechende Schritt ist als Schritt 206 in dem in 12 gezeigten Prozessablauf veranschaulicht. Die Nitridhartmaske 32 (3) verbleibt in Übereinstimmung mit einigen Ausführungsformen beim Ätzen der Oxidschicht 28, und wird bei den darauffolgenden Ätzprozessen aufgebraucht. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird das Ätzen unter Verwenden von C4F6 als Ätzgas ausgeführt. Andere Gase, wie Sauerstoff (02) und/oder Ar können auch verwendet werden.
  • Bei dem Ätzen der Oxidschicht 28 wird vorgezogen, dass hohe Ätzselektivität besteht, wobei die Ätzselektivität das Verhältnis von ERoxid/ERnitrid ist, wobei ERoxid die Ätzrate der Oxidschicht 28 ist, und ERnitrid die Ätzrate der Nitridschicht 24 ist. Wenn die Ätzselektivität ERoxid/ERnitrid hoch ist, was bedeutet, dass die Ätzrate der Nitridschicht 24 niedrig ist, wird die Beschädigung der Nitridschicht 24 minimiert, nachdem die Oxidschicht 28 durchgeätzt und die Nitridschicht 24 freigelegt wurde. Die Ätzrate der Nitridschicht 24 wird von dem Sauerstoffprozentsatz in der Ätzkammer 102 (1A) beeinflusst. Der Sauerstoff hat zwei Quellen, darunter der Sauerstoff, der als ein Teil des Ätzgases bereitgestellt wird, und der Sauerstoff, der von den Teilen in der Kammer 102 freigesetzt wird. Die Menge an Sauerstoff, die von den Teilen in der Kammer 102 freigesetzt wird, kann nicht gesteuert werden und kann die Variation des Ätzens der Oxidschicht 28 verursachen, und die Steuerung des Ätzens der Oxidschicht 28 wird kompromittiert, woraus der Schaden an der Nitridschicht 24 resultiert.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, können zum Minimieren der Menge an Sauerstoff, die aus den Teilen in der Kammer 102 freigesetzt wird, die Teile in der Kammer 102 unter Verwenden sauerstofffreier Materialien wie Silizium oder Siliziumkarbid gebildet werden. Man weiß zu schätzen, dass die sauerstoffhaltigen Teile in Kontakt mit Hochenergieplasma und/oder Hochtemperaturgasen/Plasma Sauerstoff mit höherer Wahrscheinlichkeit freisetzen. Die Deckplatte 112, die äußere Zelle 122 und der Schutzring 120 werden folglich unter Verwenden sauerstofffeier Materialien gebildet, während andere Teile, die nicht mit Hochenergiegasen/Plasma und/oder Hochtemperaturgasen/Plasma in Kontakt sind, entweder aus sauerstofffreien Materialien oder sauerstoffhaltigen Materialien gebildet werden können, ohne sich auf den Ätzprozess auszuwirken. Herkömmliche Trockenätzer können diese Teile aus Quarz, der Siliziumoxid umfasst, gebildet haben. Diese Teile werden folglich aus dem Trockenätzer 100 entfernt und mit den Teilen, die aus sauerstofffreien Materialien gebildet sind, ersetzt. Als ein Resultat, wird die freigesetzte Sauerstoffmenge verringert, wenn die Oxidschicht 28 (4) in der Kammer 102 geätzt wird.
  • Nach dem Ätzen der Oxidschicht 28, wie in 4 gezeigt, wird, wie in 5 gezeigt, die Hartmaskenschicht 24 geätzt. Der entsprechende Schritt ist als Schritt 208 in dem in 12 gezeigten Prozessablauf veranschaulicht. In Übereinstimmung mit einigen Ausführungsformen, erfolgt das Ätzen unter Verwenden ähnlicher Ätzgase wie beim Ätzen der Hartmaskenschicht 30. Die Prozessbedingungen zum Ätzen der Schichten 24 und 30 können ebenfalls ähnlich sein. Das Ätzen kann auch, wie in 1A gezeigt, in der Kammer 102 ausgeführt werden. Da die Beschädigung der Hartmaskenschicht 24 beim Ätzen der Oxidschicht 28 minimiert wird und an der Hartmaskenschicht 24 kein Unterschnitt auftritt, haben nach dem Abschließen des Ätzens der Hartmaskenschicht 24 die resultierenden Abschnitte der Hartmaskenschicht 24 geradere und senkrechtere Seitenwände (im Vergleich dazu, wenn die Deckplatte 112 (1A) aus Quarz gebildet ist). Nach dem Ätzen der Hartmaskenschicht 24, ist die Oxidschicht 22 freigelegt. Das Ätzen in der Kammer 102 wird daher beendet, und der Wafer 10 kann aus der Kammer 102 herausgenommen werden.
  • Da das Ätzen des Wafers 10 sauerstoffhaltige Gase, aus welchen ferner Plasma erzeugt wird, aufweist, wird im Laufe der Zeit auf den Oberflächen der Deckplatte 112, der äußeren Zelle 122 und des Schutzrings 120 (1A) Sauerstoff erzeugt. Wenn die Deckplatte 112, die äußere Zelle 122 und der Schutzring 120 zum Beispiel aus Silizium gebildet sind, werden Siliziumoxidschichten erzeugt. Die Siliziumoxidschichten setzen ebenfalls Sauerstoff frei und beeinflussen das Ätzen der darauffolgend geätzten Wafer negativ. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, können nach dem Ätzen einer bestimmten Anzahl von Wafern die Deckplatte 112, die äußere Zelle 122 und der Schutzring 120 (1A) aus der Kammer 102 heraus genommen werden, und die Oxidschichten werden zum Beispiel bei einem Nassätzprozess derart entfernt, dass das sauerstofffreie Material dieser Teile erneut freigelegt wird. Die gereinigten Teile werden wieder in der Kammer 102 installiert, und darauffolgende Wafer werden geätzt. Das Reinigen der Deckplatte 112, der äußeren Zelle 122 und der Schutzring 120 kann in regelmäßigen Abständen ausgeführt werden. Der Fokusring 108 kann ebenfalls in regelmäßigen Abständen gereinigt werden, um Oxid (falls vorhanden), das auf seiner Oberfläche erzeugt wird, zu entfernen.
  • Unter Bezugnahme auf 6, wird die Hartmaskenschicht 24 als eine Ätzmaske zum Ätzen der Pad-Oxidschicht 22 und des Halbleitersubstrats 20 verwendet. Der entsprechende Schritt ist als Schritt 210 in dem in 12 gezeigten Prozessablauf veranschaulicht. Gräben 36, die sich in das Halbleitersubstrat 20 erstrecken, werden gebildet. Die Abschnitte des Halbleitersubstrats 20 zwischen benachbarten Gräben 36 werden unten Halbleiterstreifen 38 genannt. Die Gräben 36 können die Form von Streifen haben (in der Draufsicht des Wafers 10 betrachtet), die zueinander parallel sind, und die Gräben 36 können nahe aneinander liegen. Dann kann ein Reinigungsschritt ausgeführt werden. Das Reinigen kann zum Beispiel unter Verwenden verdünnter Fluorwasserstoff- (HF)-Säure ausgeführt werden.
  • Da die Hartmaskenschicht 24, die in 5 gezeigt ist, vorteilhafterweise gerade und vertikale Seitenwände hat, und die geraden und vertikalen Seitenwände der Hartmaskenschicht 24 auf das darunterliegende geätzte Halbleitersubstrat 20 transferiert werden, haben die resultierenden Halbleiterstreifen 28 gerade und vertikale Ränder. 6 veranschaulicht zum Beispiel Breiten W1, W2, W3 und W4 der Halbleiterstreifen 38. Die Breite W1 ist die obere Breite der Halbleiterstreifen 38. Die Breiten W2, W3 und W4 werden bei jeweils 10 Prozent, 30 Prozent und 50 Prozent der Tiefe D1 der Gräben 36 gemessen. Experimentalresultate haben angegeben, dass jedes der Verhältnisse W2/W1, W3/W1 und W4/W1 in dem Bereich zwischen etwa 0,9 und etwa 1,2 liegt, was angibt, dass die Ränder der Halbleiterstreifen 38 im Wesentlichen gerade und vertikal sind. Experimentalresultate, die auf physischen Wafern ausgeführt wurden, haben auch ergeben, dass, falls die Deckplatte 112, die äußere Zelle 122 und der Schutzring 120 aus Quarz gebildet werden, die Ränder der entsprechenden Halbleiterstreifen 38 viel stärker geneigt sind als wenn diese Bauteile aus Silizium gebildet werden.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird das Ätzen der Pad-Oxidschicht 22 und des Halbleitersubstrats 20 in dem Trockenätzer 100' ausgeführt, der in 11 schematisch veranschaulicht ist, in dem der Wafer 10 geätzt wird, um Gräben 36 (6) zu bilden. In Übereinstimmung mit einigen Ausführungsformen, sind der Trockenätzer 110' und die Kammer 102' im Wesentlichen jeweils gleich wie der Trockenätzer 100 und die Kamera 102 (1A), mit der Ausnahme, dass die Materialien der Deckplatte 112', der äußeren Zelle 122' und des Schutzrings 120' (und möglicherweise des Fokusrings 108') aus einem sauerstoffhaltigen Material wie Quarz an Stelle der sauerstofffreien Materialien gebildet werden. In Übereinstimmung mit alternativen Ausführungsformen, haben der Trockenätzer 100' und die Kammer 102' unterschiedliche Strukturen und Designs als jeweils der Trockenätzer 100 und die Kammer 102. Die jeweilige Deckplatte 112, äußere Zelle 122' und der Schutzring 120' sind (sogar wenn sie unterschiedliche Formen, Größen usw. haben können) aus einem sauerstoffhaltigen Material wie Quarz gebildet. Da Quarz ein nachweislich für Ätzer geeignetes Material ist, wird Quarz, wenn die jeweiligen Prozesse auf freigesetzten Sauerstoff nicht empfindlich reagieren, aufgrund seiner nachgewiesenen Eigenschaften vorgezogen.
  • 7 veranschaulicht das Füllen des dielektrischen Materials. In Übereinstimmung mit einigen Ausführungsformen, wird Lineroxid 40 in den Gräben 36 (6) und auf den Seitenwänden der Halbleiterstreifen 38 gebildet. Das Lineroxid 40 kann eine formangeglichene Schicht sein, deren horizontale Abschnitte und vertikale Abschnitte ähnliche Stärken haben. Das Lineroxid 40 kann ein thermisches Oxid sein, das in Übereinstimmung mit einigen beispielhaften Ausführungsformen eine Stärke zwischen etwa 10 Å und etwa 100 Å haben kann. Das Lineroxid 40 kann durch Oxidieren des Wafers 10 in einer sauerstoffhaltigen Umgebung, zum Beispiel durch lokale Oxidation von Silizium (Local Oxidation of Silicon - LOCOS) gebildet werden, wobei Sauerstoff (02) in den jeweiligen Prozessgasen enthalten sein kann. In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Offenbarung, wird das Lineroxid 40 zum Beispiel unter Verwenden von In-Situ-Dampferzeugung (In-Situ Steam Generation - ISSG) mit Wasserdampf oder einem kombinierten Gas aus Wasserstoff (H2) und Sauerstoff (O2), das verwendet wird, um die Halbleiterstreifen 38 zu oxidieren, gebildet. In Übereinstimmung mit noch anderen Ausführungsformen wird das Lineroxid 40 unter Verwenden einer Abscheidungstechnik wie chemische Unterdruck-Gasphasenabscheidung (Sub Atmospheric Chemical Vapor Deposition - SACVD) gebildet.
  • 7 veranschaulicht auch das Aufbringen/Bilden von dielektrischem Material 42. Dielektrisches Material 42 füllt die Gräben 36, wie in 6 gezeigt. Das Verfahren zum Bilden des dielektrischen Materials 42 kann ausgewählt werden aus fließbarer chemischer Gasphasenabscheidung (Flowable Chemical Vapor Deposition - FCVD), chemischer Gasphasenabscheidung (Chemical Vapor Deposition - CVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD) und dergleichen. Es kann eine Behandlung ausgeführt werden, um das dielektrische Material 42 auszuhärten. Das resultierende dielektrische Material 42 kann zum Beispiel Siliziumoxid aufweisen.
  • Eine Planarisierung, wie ein chemisch-mechanisches Polieren (Chemical Mechanical Polish - CMP) wird dann, wie in 8 gezeigt, ausgeführt. STI-Bereiche 44 werden daher gebildet, die die restlichen Abschnitte von Lineroxid 40 und dielektrisches Material 42 aufweisen. Die Hartmaskenschicht 24 kann als die CMP-Stoppschicht verwendet werden, und die Oberfläche der Hartmaskenschicht 24 ist daher im Wesentlichen niveaugleich mit der Oberfläche der STI-Bereiche 44. Die in den 7 und 8 gezeigten Schritte sind in dem Prozessablauf, der in 12 gezeigt ist, als Schritte 212 veranschaulicht.
  • Bei darauffolgenden Prozessschritten werden die Hartmaskenschicht 24 und die Pad-Oxidschicht 22 entfernt. Dann werden die STI-Bereiche 44 vertieft. Der entsprechende Schritt ist als Schritt 214 in dem in 12 gezeigten Prozessablauf veranschaulicht. Die oberen Abschnitte der Halbleiterstreifen 38 ragen höher heraus als die Oberflächen der restlichen STI-Bereiche 44 zum Bilden vorragender Finnen 46. Die resultierende Struktur ist in 9 gezeigt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, wird das Vertiefen der STI-Bereiche 44 unter Verwenden eines Trockenätzverfahrens ausgeführt, bei dem die Prozessgase, die NH3 und HF3 aufweisen, verwendet werden. In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung, wird das Vertiefen der STI-Bereiche 44 unter Verwenden eines Nassätzverfahrens, bei dem die Ätzlösung eine Verdünnungs-HF-Lösung ist, ausgeführt.
  • Nachdem die STI-Bereiche 44 vertieft wurden, um die Halbleiterfinnen 46 zu bilden, wird eine Vielzahl von Prozessschritten auf den Halbleiterfinnen 46 ausgeführt, wobei diese Prozessschritte Wannenimplantationen, Gate-Stapelbildung, Source-/Drain-Bildung, Ersatz-Gate-Bildung sowie Source-/Drain-Kontaktsteckerbildung aufweisen können. Daher werden FinFETs gebildet. Der entsprechende Schritt ist als Schritt 216 in dem in 12 gezeigten Prozessablauf veranschaulicht. Ein beispielhafter FinFET 50 ist in 10 veranschaulicht, wobei der veranschaulichte Gate-Stapel 52 Gate-Dielektrikum 54 auf der Oberfläche und Seitenwände von Finnen 46 sowie eine Gateelektrode 56 über dem Gate-Dielektrikum 54 aufweist. Das Gate-Dielektrikum 54 kann anhand eines Wärmeoxidationsprozesses ausgeführt werden und kann daher thermisches Siliziumoxid aufweisen. Das Bilden des Gate-Dielektrikums 54 kann auch einen Abscheidungsschritt aufweisen, und das resultierende Gate-Dielektrikum 54 kann ein dielektrisches High-k-Material aufweisen. Dann wird die Gateelektrode 56 auf dem Gate-Dielektrikum 54 gebildet. Die Bildungsprozesse dieser Bauteile werden hier nicht ausführlich besprochen. Das Gate-Dielektrikum 54 und die Gateelektrode 56 können unter Verwenden eines Gate-Zuerst-Ansatzes oder eines Gate-Zuletzt-Ansatzes gebildet werden. Die restlichen Bauteile des FinFET 50, darunter die Source- und Drain-Bereiche sowie Source- und Drain-Silicidbereiche (nicht in der veranschaulichten Ebene), werden ebenfalls gebildet.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Durch Ersetzen der gewöhnlich verwendeten Quarzteile in dem Trockenätzer mit den Teilen, die aus sauerstofffreien Teilen gebildet sind, hat die Siliziumnitrid-Maskenschicht, die in dem Trockenätzer geätzt wird, geradere und senkrechtere Ränder als die Siliziumnitrid-Maskenschicht, die in anderen Trockenätzern, die Quarzdeckplatten haben, geätzt werden. Die Halbleiterstreifen, die unter Verwenden der Siliziumnitrid-Maskenschicht als eine Ätzmaske gebildet werden, sind daher gerader und senkrechter.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist ein Verfahren das Ätzen einer ersten Oxidschicht in einem Wafer auf. Das Ätzen wird in einem Ätzer ausgeführt, der eine Deckplatte hat, die den Wafer überlappt, und die Deckplatte ist aus einem sauerstofffreien Material gebildet. Das Verfahren weist ferner das Ätzen einer Nitridschicht unter der ersten Oxidschicht in dem Ätzer auf, bis eine Deckschicht einer zweiten Oxidschicht unter der Nitridschicht freigelegt wird. Der Wafer wird dann aus dem Ätzer entfernt, wobei die Oberfläche der zweiten Oxidschicht beim Entfernen des Wafers freigelegt wird.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist ein Verfahren das Platzieren eines Wafers in eine erste Ätzkammer auf. Die erste Ätzkammer hat eine erste Deckplatte, die den Wafer überlappt, und die erste Deckplatte wird aus einem sauerstofffreien Material gebildet. Eine erste Oxidschicht des Wafers wird in der ersten Ätzkammer geätzt, um eine erste Nitridschicht unter der ersten Oxidschicht freizulegen. Die erste Nitridschicht wird weiter in der ersten Ätzkammer geätzt, um eine zweite Oxidschicht freizulegen. Bei dem Ätzen der ersten Oxidschicht und der ersten Nitridschicht, wird die erste Deckplatte für das Plasma, das aus jeweiligen Ätzgasen erzeugt wird, freigelegt. Das Verfahren weist ferner das Entfernen des Wafers aus der ersten Ätzkammer, das Ätzen der zweiten Oxidschicht in einer zweiten Ätzkammer, um ein Halbleitersubstrat freizulegen, das Ätzen des Halbleitersubstrats zum Bilden eines Grabens, und das Füllen des Grabens mit einem dielektrischen Material zum Bilden eines seichten Grabenisolationsbereichs auf.
  • In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, weist ein Verfahren das Platzieren eines Wafers auf eine E-Chuck einer Ätzkammer auf, wobei der Wafer direkt unter einer Vielzahl von Teilen in der Ätzkammer liegt, mit einem Raum, der zwischen der Vielzahl von Teilen und dem Wafer liegt. Die Vielzahl von Teilen wird aus Silizium gebildet. Eine Siliziumoxidschicht in dem Wafer wird unter Verwenden eines Ätzgases geätzt, wobei Plasma in dem Raum erzeugt wird, wenn die Siliziumoxidschicht geätzt wird. Untere Flächen der Vielzahl von Teilen werden mit dem Plasma exponiert. Bei dem Ätzen der Siliziumoxidschicht, wird Sauerstoff (02) als ein Teil des Ätzgases geleitet.
  • Oben Stehendes umreißt die Merkmale mehrerer Ausführungsformen derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Geist und Schutzbereich der vorliegenden Offenbarung ausführen kann.

Claims (20)

  1. Verfahren, umfassend: Ätzen einer ersten Oxidschicht in einem Wafer, wobei das Ätzen in einer ersten Ätzkammer ausgeführt wird, die eine erste Deckplatte umfasst, die den Wafer überlappt, und wobei die erste Deckplatte aus einem sauerstofffreien Material gebildet ist; Ätzen einer Nitridschicht unter der ersten Oxidschicht in dem ersten Ätzer, bis eine Oberfläche einer zweiten Oxidschicht unter der Nitridschicht freigelegt wird, und Entfernen des Wafers aus dem ersten Ätzer, wobei die Oberfläche der zweiten Oxidschicht beim Entfernen des Wafers freigelegt wird.
  2. Verfahren nach Anspruch 1, wobei die erste Deckplatte aus Silizium gebildet ist, und die erste Deckplatte mit den Ätzgasen exponiert wird, wenn die erste Oxidschicht geätzt wird.
  3. Verfahren nach Anspruch 1, wobei die erste Deckplatte aus Silizium gebildet ist, und die erste Deckplatte mit den Ätzgasen exponiert wird, wenn die erste Oxidschicht geätzt wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das ferner das Ätzen der zweiten Oxidschicht und eines Halbleitersubstrats unter der zweiten Oxidschicht in einem zweiten Ätzer umfasst, wobei der zweite Ätzer eine zweite Deckplatte, die aus einem sauerstoffhaltigen Material gebildet ist, hat.
  5. Verfahren nach Anspruch 4, wobei der erste Ätzer und der zweite Ätzer identische Designs mit der Ausnahme haben, dass die Materialien direkt über dem Wafer zwischen dem ersten Ätzer und dem zweiten Ätzer unterschiedlich sind.
  6. Verfahren nach Anspruch 4 oder 5, wobei die zweite Deckplatte aus Quarz gebildet ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner Folgendes umfasst: Entfernen der ersten Deckplatte aus dem ersten Ätzer; Entfernen einer Oberflächenoxidschicht auf der ersten Deckplatte, um das sauerstofffreie Material freizulegen, und erneutes Installieren der ersten Deckplatte in dem ersten Ätzer.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei, wenn das Ätzen in dem ersten Ätzer ausgeführt wird, eine äußere Zelle und ein Schutzring in dem ersten Ätzer auch aus sauerstofffreien Materialien gebildet sind, und wobei die äußere Zelle und der Schutzring Ringe bilden, die die erste Deckplatte einkreisen.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich die erste Deckplatte in einer Draufsicht des Wafers über die Ränder des Wafers erstreckt.
  10. Verfahren, umfassend: Platzieren eines Wafers in eine erste Ätzkammer, wobei die erste Ätzkammer eine erste Deckplatte, die den Wafer überlappt, umfasst, und die erste Deckplatte aus einem sauerstofffreien Material gebildet ist; Ätzen einer ersten Oxidschicht des Wafers in der ersten Ätzkammer, um eine erste Nitridschicht unter der ersten Oxidschicht freizulegen; Ätzen der ersten Nitridschicht in der ersten Ätzkammer, um eine zweite Oxidschicht freizulegen, wobei bei dem Ätzen der ersten Oxidschicht und der ersten Nitridschicht die erste Deckplatte mit dem Plasma, das aus jeweiligen Ätzgasen erzeugt wird, exponiert wird; Entfernen des Wafers aus der ersten Ätzkammer; Ätzen der zweiten Oxidschicht in einer zweiten Ätzkammer, um ein Halbleitersubstrat freizulegen; Ätzen des Halbleitersubstrats, um einen Graben zu bilden, und Füllen des Grabens mit einem dielektrischen Material, um einen seichten Grabenisolationsbereich zu bilden.
  11. Verfahren nach Anspruch 10, das ferner das Ätzen einer zweiten Nitridschicht in der ersten Kammer zum Freilegen der ersten Oxidschicht umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei die erste Deckplatte aus Silizium gebildet ist.
  13. Verfahren nach Anspruch 10 oder 11, wobei die erste Deckplatte aus Siliziumkarbid gebildet ist.
  14. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 13, wobei die zweite Ätzkammer eine zweite Deckplatte umfasst, mit Plasma, das zum Ätzen der zweiten Oxidschicht in Kontakt mit der zweiten Deckplatte erzeugt wird, und wobei die zweite Deckplatte aus Quarz gebildet ist.
  15. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 14, ferner umfassend: nach dem Entfernen des Wafers aus der ersten Ätzkammer, Herausnehmen der ersten Deckplatte aus der ersten Ätzkammer; Ätzen eine Oxidschicht, die auf der ersten Deckplatte erzeugt wird, und erneutes Installieren der ersten Deckplatte in der ersten Ätzkammer.
  16. Verfahren, umfassend: Platzieren eines Wafers auf eine E-Chuck einer Ätzkammer, wobei der Wafer direkt unter einer Vielzahl von Teilen in der Ätzkammer liegt, mit einem Raum zwischen der Vielzahl von Teilen und dem Wafer, und wobei die Vielzahl von Teilen aus Silizium gebildet ist, und Ätzen einer Siliziumoxidschicht in dem Wafer unter Verwenden eines Ätzgases, mit einem Plasma, das in dem Raum erzeugt wird, wenn die Siliziumoxidschicht geätzt wird, wobei die unteren Flächen der Vielzahl von Teilen mit dem Plasma exponiert sind, und wobei beim Ätzen der Siliziumoxidschicht Sauerstoff (02) als ein Teil des Ätzgases geleitet wird.
  17. Verfahren nach Anspruch 16, wobei die Siliziumprozentsätze in der Vielzahl von Teilen höher sind als etwa 95 Prozent.
  18. Verfahren nach Anspruch 16 oder 17, wobei die Vielzahl von Teilen in Kombination einen gesamten Wafer überlappt.
  19. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 18, ferner umfassend: Entfernen der Vielzahl von Teilen aus der Ätzkammer; Entfernen der Siliziumoxidschichten, die auf den Oberflächen der Vielzahl von Teilen gebildet sind, um Silizium freizulegen, und erneutes Installieren der Vielzahl von Teilen in der Ätzkammer.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, wobei das Ätzgas C4F6 umfasst.
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