DE102017117792B4 - Verfahren zur Herstellung von Rippenstrukturen eines FinFET-Bauteils mit gleichmässiger Schwellenspannungsverteilung - Google Patents

Verfahren zur Herstellung von Rippenstrukturen eines FinFET-Bauteils mit gleichmässiger Schwellenspannungsverteilung Download PDF

Info

Publication number
DE102017117792B4
DE102017117792B4 DE102017117792.2A DE102017117792A DE102017117792B4 DE 102017117792 B4 DE102017117792 B4 DE 102017117792B4 DE 102017117792 A DE102017117792 A DE 102017117792A DE 102017117792 B4 DE102017117792 B4 DE 102017117792B4
Authority
DE
Germany
Prior art keywords
fin structure
sige
threshold voltage
concentration
height
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017117792.2A
Other languages
English (en)
Other versions
DE102017117792A1 (de
Inventor
Ka-Hing Fung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017117792A1 publication Critical patent/DE102017117792A1/de
Application granted granted Critical
Publication of DE102017117792B4 publication Critical patent/DE102017117792B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die vorliegende Offenbarung sieht ein Verfahren zum Bilden einer Halbleiterbauelementstruktur vor. Das Verfahren beinhaltet das Bestimmen eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer Siliziumgermanium (SiGe) - Rippenstruktur über einem Halbleitersubstrat; das Bestimmen eines Germanium (Ge) - Konzentrationsprofils zum Entgegenwirken gegen das Schwellenspannungsverteilungsprofil gemäß einer Korrelation zwischen der Ge-Konzentration und der Schwellenspannung in der SiGe-Rippenstruktur; das Bilden einer SiGe-Epitaxialschicht mit dem Ge-Konzentrationsprofil entlang einer Dicke der SiGe-Epitaxialschicht; das Ätzen der SiGe-Epitaxialschicht zum Bilden der SiGe-Rippenstruktur; und das Bilden, auf der SiGe-Rippenstruktur, eines Feldeffekttransistors mit einer gleichmäßigen Schwellenspannung entlang der Höhe der SiGe-Rippenstruktur.

Description

  • HINTERGRUND
  • Da die Halbleiterindustrie zur Verwirklichung einer höheren Gerätedichte, einer höheren Leistung und niedrigerer Kosten zu Nanometer-Technologieprozessknoten vorangeschritten ist, haben Herausforderungen sowohl aus der Herstellung als auch aus Designfragen in der Entwicklung dreidimensionaler Designs resultiert, wie z.B. ein Rippen-Feldeffekttransistor (FinFET - fin field effect transistor). Ein typischer FinFET wird mit einer dünnen vertikalen „Rippe“ (oder Rippenstruktur), die sich von einem Substrat aus erstreckt und zum Beispiel durch das Wegätzen eines Abschnitts einer Siliziumschicht des Substrats gebildet wird, hergestellt. Der Kanal des FinFET ist in dieser vertikalen Rippe ausgebildet. Ein Gate ist über der Rippe vorgesehen (z.B. um diese gewunden). Das Vorhandensein eines Gates auf mehreren Seiten des Kanals verringert eine Kurzkanalwirkung und gestattet einen höheren Stromfluss.
  • Das Design eines FinFET beinhaltet jedoch auch seine ganz eigenen Herausforderungen. Zum Beispiel kann, während eine niedrige Schwellenspannung zum Erhöhen des Durchlassstroms (Iein) wünschenswert ist, eine niedrige Schwellenspannung zu einem hohen Ableitstrom führen, einschließlich eines Sperrstroms (Iaus). Folglich ist eines der Ziele beim Design eines FinFET das Erreichen einer Schwellenspannung, die in einem guten Iein/Iaus-Verhältnis resultiert. Die Schwellenspannung in einem FinFET ist nicht über die gesamte Höhe der Rippe hinweg konstant. Sie wird durch mehrere Faktoren beeinträchtigt, die durch das Design selbst oder die Herstellungsprozesse eingeführt werden. Zum Beispiel steht das Gate des FinFET oben auf der Rippe in Kontakt mit drei Oberflächen, während es für den Rest der Rippe mit nur zwei Oberflächen in Kontakt steht. Außerdem weist die Rippe möglicherweise keine gleichmäßige Form und Breite entlang ihrer Höhe auf. Ferner beeinträchtigen auch die Verteilung von Anti-Durchschlag-Dotierstoffen und die Source/Drain-Merkmale die Schwellenspannung. Aufgrund dessen wird üblicherweise eine nicht-gleichmäßige Schwellenspannungsverteilung beobachtet. Häufig weisen Abschnitte der Rippe mit geringeren als erwarteten Schwellenspannungen eine hohe Sperrstromdichte auf, während Abschnitte der Rippe mit einer höher als erwarteten Schwellenspannung eine geringe Durchlassstromdichte aufweisen.
  • Die EP 2 978 016 A1 beschreibt einen FinFET, dessen Rippen in einem Graben auf einem Substrat hergestellt werden, mit einer SiGe-Keimschicht, einer SiGe-Pufferschicht und einer verspannten Ge-Kanalschicht. Die US 2016/111 539 A1 beschreibt eine Halbleiterstruktur mit NMOS- und PMOS-Bauteilen, wobei über einem Substrat eine SiGe-Pufferschicht und über der Pufferschicht mehrere verspannte Quantum-Well-Schichten gebildet werden, die abwechselnd einen höheren Ge-Anteil und einen höheren Si-Anteil aufweisen. Über dieser Struktur wird ein high-k Metallgate gebildet. Die US 2015/228 648 A1 beschreibt FinFET-Halbleiterbauteile mit mehrschichtigen Rippenstrukturen. Die Erfindung ist in den Ansprüchen definiert.
  • Daher sind, obwohl vorhandene FinFET-Elemente im Allgemeinen adäquat für ihre beabsichtigten Zwecke sind, diese nicht in jedem Aspekt zufriedenstellend.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn diese zusammen mit den beigefügten Figuren gelesen wird. Es sei darauf hingewiesen, dass, in Übereinstimmung mit der Standardpraxis in der Industrie, verschiedene Merkmale nicht maßstabsgerecht gezeichnet sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Verständlichkeit der Diskussion willkürlich vergrößert oder verkleinert sein. Es sei auch darauf hingewiesen, dass die angefügten Zeichnungen lediglich typische Ausführungsformen dieser Erfindung veranschaulichen.
    • 1 ist eine Querschnittansicht eines FinFET-Elements zur Erläuterung von Aspekten der vorliegenden Erfindung.
    • 2 beinhaltet Durchlass- und Sperrstromdichten entlang einer Höhe eines FinFET-Elements zur Erläuterung von Aspekten der vorliegenden Erfindung.
    • 3 ist ein Diagramm, das die Verschiebung einer Dotierstoffkonzentration entlang einer Höhe eines FinFET-Elements aufgrund thermischer Behandlungen veranschlulicht um Aspekte der vorliegenden Erfindung zu erläutern.
    • 4 ist ein Flussdiagramm, das ein Verfahren zum Bestimmen eines Germanium-Konzentrationsprofils in einer SiGe-Rippenstruktur gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht.
    • 5 ist ein Flussdiagramm, das ein Verfahren zum Bestimmen eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer Siliziumgermanium-Rippenstruktur in Ausführungsformen der vorliegenden Erfindung veranschaulicht.
    • 6 ist ein Flussdiagramm, das ein weiteres Verfahren zum Bestimmen eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer Siliziumgermanium-Rippenstruktur in Ausführungsformen der vorliegenden Erfindung veranschaulicht.
    • 7 ist ein Flussdiagramm, das noch ein weiteres Verfahren zum Bestimmen eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer Siliziumgermanium-Rippenstruktur in Ausführungsformen der vorliegenden Erfindung veranschaulicht.
    • 8 veranschaulicht ein Germanium-Konzentrationsprofil entlang der Höhe der Rippe wie es sich gemäß der vorliegenden Erfindung ergeben kann.
    • 9 veranschaulicht gleichmäßige Durchlass- und Sperrstromdichten, die durch das Implementieren eines Ge-Konzentrationsprofils in der Rippe gemäß Aspekten der vorliegenden Offenbarung erreicht werden.
    • 10 ist ein Flussdiagramm, das ein Verfahren zum Bilden einer SiGe-Rippenstruktur gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht.
  • BESCHREIBUNG
  • Es soll verstanden werden, dass die folgende Offenbarung viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung vorsieht. Spezifische Beispiele von Komponenten und Anordnungen sind unten zum Vereinfachen der vorliegenden Offenbarung beschrieben. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen beinhalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und sie kann auch Ausführungsformen beinhalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sind, derart, dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Referenzziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und diktiert nicht selbst eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich in Beziehung setzende Begriffe, wie z.B. „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hierin zur Einfachheit der Beschreibung zum Beschreiben einer Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren veranschaulicht, verwendet werden. Die räumlich in Beziehung setzenden Begriffe sollen unterschiedliche Ausrichtungen des Elements in Gebrauch oder Betrieb zusätzlich zu der in den Figuren gezeigten Ausrichtung einschließen. Die Vorrichtung kann anders ausgerichtet sein (gedreht um 90 Grad oder in anderen Ausrichtungen), und die hierin verwendeten räumlich in Beziehung setzenden Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Die vorliegende Erfindung betrifft ein Finnen- oder Rippen-Feldeffekttransistor (FinFET) -Element. Das FinFET-Element kann zum Beispiel ein komplementäres Metalloxidhalbleiter (CMOS - complementary metal-oxide-semiconductor) -Element sein, einschließlich eines P-Metalloxidhalbleiter (PMOS - P-type metal-oxide-semiconductor) - FinFET-Elements und eines N-Metalloxidhalbleiter (NMOS - P-type metal-oxide-semiconductor) -FinFET-Elements. Die folgende Offenbarung fährt mit einem oder mehreren FinFET-Beispielen zum Veranschaulichen verschiedener Ausführungsformen der vorliegenden Offenbarung fort.
  • Bezugnehmend auf 1, ist darin eine Querschnittansicht eines FinFET-Elements 100 veranschaulicht. In einigen Ausführungsformen beinhaltet das FinFET-Element 100 eine dünne Silizium-haltige „rippenähnliche“ oder Finnen-Struktur 120 (im Folgenden als die Rippe 120 bezeichnet), die über einem Halbleitersubstrat 110 gebildet wird. Das Halbleitersubstrat 110 beinhaltet üblicherweise Silizium. Alternativ dazu kann das Halbleitersubstrat 110 Epitaxialschichten aus Germanium, Siliziumgermanium oder anderen Halbleitermaterialien und Kombinationen beinhalten. In einigen Fällen kann, in Abhängigkeit vom Design des FinFET-Elements 100, das Halbleitersubstrat 110 mit p-Dotierstoffen, wie z.B. Bor (B), Aluminium (Al) und Gallium (Ga), oder n-Dotierstoffen, wie z.B. Antimon (Sb), Arsen (As) und Phosphor (P), dotiert sein.
  • In einigen Ausführungsformen wird eine Rippenstruktur, wie z.B. die Rippe 120, aus Epitaxialschichten auf dem Substrat 110 gebildet, und die Epitaxialschichten werden aus Silizium (Si) allein oder zusammen mit einem Halbleitermaterial, das mit Silizium kompatibel ist, gebildet. Ein derartiges Halbleitermaterial beinhaltet Germanium (Ge) und Kohlenstoff (C). Die Einführung von Ge oder C in das Si-Gitter beansprucht bekanntermaßen das Si-Gitter und wird üblicherweise genutzt, um die Elementleistung in gewissen Aspekten zu verbessern. In einigen Ausführungsformen werden die Epitaxialschichten aus dem epitaktischen Wachstum von Si und Ge unter Verwendung von Techniken wie z.B. epitaktische Abscheidung durch chemische Dampfphasenabscheidung (CVD - chemical vapor deposition) oder chemische Niederdruck-Dampfphasenabscheidung (LPCVD - low-pressure chemical vapor deposition) gebildet. Durch das Steuern der Bereitstellung von Reaktionsgasen und anderer Prozessparameter während der epitaktischen CVD-Abscheidung können die Konzentrationen von Si und Ge entlang der Höhe der Epitaxialschichten moduliert werden. In Ausführungsformen, bei welchen die Rippe 120 aus epitaktisch gewachsenen SiGe-Epitaxialschichten gebildet wird, werden die epitaktischen SiGe-Schichten zunächst über dem Halbleitersubstrat 110 gebildet, und dann werden die epitaktischen SiGe-Schichten wie unten beschrieben strukturiert.
  • In einigen Ausführungsformen wird die Rippe 120 durch Photolithographie-Strukturierung und Ätzen aus den epitaktischen SiGe-Schichten gebildet. Zum Beispiel wird durch eine Photolithographie-Technik eine strukturierte Fotolackschicht auf den epitaktischen SiGe-Schichten gebildet, und dann wird ein Ätzprozess, wie z.B. anisotropes Ätzen, auf die epitaktischen SiGe-Schichten angewandt, um eine oder mehrere Rippen 120 zu bilden. In einem weiteren Beispiel wird eine Hartmaske verwendet. In diesem Fall wird die Hartmaske durch das Abscheiden eines Hartmaskenmaterials auf der epitaktischen SiGe-Schicht gebildet. Eine Fotolackschicht wird dann auf der Hartmaske abgeschieden. Nach Strukturierung mittels Photolithographie dient der Fotolack auf der Hartmaske dann als die Ätzmaske, wenn die Hartmaske geätzt und strukturiert wird. Danach wird ein Ätzprozess, wie z.B. anisotropes Ätzen, auf die epitaktischen SiGe-Schichten angewandt, um eine oder mehrere Rippen 120 unter Verwendung der Hartmaske als eine Ätzmaske zu bilden. Zum Isolieren der Rippe 120 von einer benachbarten Rippe wird ein dielektrisches Material (wie z.B. thermisch gewachsenes Siliziumoxid und CVD-abgeschiedenes Siliziumoxid) gebildet, um Gräben zwischen der Rippe 120 und ihren benachbarten Rippen zu füllen. Die dielektrische Schicht wird dann durch chemisch-mechanisches Polieren (CMP) poliert und dann zurückgeätzt, um einen Abschnitt der Rippe 120 freizulegen, während ein Abschnitt der Rippe 120 durch die zurückgeätzte dielektrische Schicht bedeckt bleibt, was üblicherweise als Grabenisolation (STI - shallow trench isolation) bezeichnet wird. Die STI 130 ist in 1 gezeigt. Der FinFET-Herstellungsprozess wird dann mit der Bildung eines Gate-Stapels 140 über einem Abschnitt der Rippe 120 fortgesetzt. Weil der Gate-Stapel 140 die obere Oberfläche und zwei Seitenwände der freiliegenden Rippe 120 bedeckt, wird ein solches Gate, wie z.B. der Gate-Stapel 140, üblicherweise als ein Tri-Gate bezeichnet. Der Gate-Stapel 140 beinhaltet eine Gate-Dielektrikum-Schicht und eine Gate-Elektrode auf der Gate-Dielektrikum-Schicht, welche jeweils eine oder mehrere Schichten aufweisen. In einigen Ausführungsformen beinhaltet der Gate-Stapel 140 mindestens eine Gate-Dielektrikum-Schicht (nicht gezeigt), welche die Rippe 120 und eine Metallschicht (nicht gezeigt) über der Gate-Dielektrikum-Schicht koppelt. Die Gate-Dielektrikum-Schicht kann aus High-K-Dielektrika gebildet werden, wie z.B. Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Tantaloxid (Ta2O5), Bariumtitanat (BaTiO3), Titandioxid (TiO2), Ceroxid (CeO2), Lanthanoxid (La2O3), Lanthanaluminiumoxid (LaAlO3), Bleititanat (PbTiO3), Strontiumtitanat (SrTiO3), Bleizirkonat (PbZrO3), Wolframoxid (WO3), Yttriumoxid (Y2O3), Wismutsiliziumoxid (Bi4Si2O12), Bariumstrontiumtitanat (BST) (Ba1-xSrxTiO3), PMN (PbMgxNb1-xO3), PZT (PbZrxTi1-xO3), PZN (PbZnxNb1-xO3) und PST (PbScxTa1-xO3), Bleilanthantitanat, Strontiumwismuttantalat, Wismuttitanat und Bariumzirkoniumtitanat. In einigen Fällen kann der Gate-Stapel 140 eine oder mehrere Arbeitsfunktionsmetallschichten beinhalten, die zum Beispiel aus TiN, TaN, TaCN, TiCN, TiC, Mo und W gebildet sind. In einigen Ausführungsformen werden die Source- und Drain-Regionen des FinFET-Elements 100 (nicht gezeigt) durch Ionenimplantation, gefolgt von thermischer Behandlung, wie z.B. Glühen, dotiert.
  • Die Schwellenspannung entlang der Höhe der Rippe 120 (Ausgangsrippe) ist aufgrund mehrerer Faktoren nicht gleichmäßig. Zum Beispiel weist das Tri-Gate über dem oberen Abschnitt 120T eine stärkere Wirkung als am Rest der Rippe 120 auf. Zu Veranschaulichungszwecken ist die Wirkung des Tri-Gates nur in der gekennzeichneten Region 121 markant, jedoch weiter unten in einem mittleren Abschnitt 120M der Rippe 120 nicht so markant. In Bezug auf FinFET-Elemente des Standes der Technik beträgt die Höhe des oberen Abschnitts 120T etwa die Breite der oberen Oberfläche der Rippe 120. Das Tri-Gate unterdrückt bekanntermaßen eine Kurzkanalwirkung. Daher hält der obere Abschnitt 120T eine Schwellenspannung üblicherweise höher als die des mittleren Abschnitts 120M. Ein unterer Abschnitt 120B der Rippe 120 wird durch die Breite der Rippe 120 entlang der X-Richtung beeinträchtigt. Wie oben beschrieben, wird die Rippe 120, unter anderem, durch einen anisotropen Ätzschritt gebildet. Ein derartiger anisotroper Ätzschritt weist seine Einschränkungen auf und resultiert üblicherweise in einer gerundeten Kante und einem breiteren unteren Abschnitt 120B. Dieses Resultat ist auch in 1 veranschaulicht. Der untere Abschnitt 120B ist gekennzeichnet durch eine größere Breite entlang der X-Richtung. Aufgrund einer zusätzlichen Distanz vom Gate-Stapel 140 weist der untere Abschnitt 120B üblicherweise eine höhere Schwellenspannung als die des mittleren Abschnitts 120M auf. Jedoch ist, da die Tri-Gate-Wirkung häufig dominanter ist, die Schwellenspannung des oberen Abschnitts 120T häufig höher als die des unteren Abschnitts 120B. Andere Faktoren, wie z.B. die Beanspruchung in der STI rund um die Source/Drain-Merkmale, die Ge-Konzentration in den Source- und Drain-Merkmalen und die Dotierstofflevel in den Source- und Drain-Merkmalen, spielen auch eine wichtige Rolle in der Schwellenverteilung entlang der Höhe der Rippe.
  • Der Abschnitt der Rippe 120 unterhalb des unteren Abschnitts 120B und bedeckt durch die STI 130 wird als ein Basisabschnitt 120BB bezeichnet. In einigen Ausführungsformen wird durch In-situ-Dotierung während des epitaktischen Wachstums der SiGe-Schicht zur Verringerung der Durchschlagwirkung, die durch Störstrom herbeigeführt wird, eine Anti-Durchschlag (APT - anti-punch through) oder Durchschlagstopp (PTS - punch through stop) - Dotierschicht in dem Basisabschnitt 120BB unterhalb des unteren Abschnitts 120B implementiert. Bei einem n-FinFET-Element wird üblicherweise ein p-APT-Dotierstoff, wie z.B. Bor, verwendet. Bei einem p-FinFET-Element wird üblicherweise ein n-APT-Dotierstoff, wie z.B. Phosphor, verwendet.
  • In einigen Fällen würde die oben beschriebene nicht-gleichmäßige Schwellenspannungsverteilung in uneinheitlichen Verteilungen der Durchlassstromdichte (Iein-Dichte) und Sperrstromdichte (Iaus-Dichte) resultieren, wie in 2 gezeigt, wobei die X-Achse die Höhe der Rippe von der Spitze der Rippe (X=o) bis zur Basis (X=60 nm in diesem Beispiel) bezeichnet. Wie in 2 gezeigt, neigt ein FinFET-Element ähnlich dem FinFET 100 dazu, geringe Iein- und Iaus-Dichten im oberen Abschnitt 120T, höhere lein- und Iaus-Dichten im mittleren Abschnitt 120M, viel geringere lein- und Iaus-Dichten im unteren Abschnitt 120B und eine Null- oder vernachlässigbare Iein- und Iaus-Dichte im Basisabschnitt 120BB aufzuweisen.
  • 2 zeigt auch unterschiedlich, wie Iein- und Iaus-Dichtekurven durch Dotierstoffe beeinträchtigt werden können, die vom Basisabschnitt 120BB in die Rippe 120 diffundieren. APT-Dotierstoffe, wie z.B. Bor und Phosphor, sind anfällig für thermische Diffusion nach oben in die Rippe 120. Diese thermische Diffusion wird in 3 unten veranschaulicht. Die Gegenwart des APT-Dotierstoffs im unteren Abschnitt 120B hebt die Schwellenspannung dort an und verringert die Iein-Dichten, gelegentlich um eine Größenordnung. Der signifikante Abfall in der Iein-Dichte wiederum macht den unteren Abschnitt 120B nutzlos hinsichtlich der Durchlassstromdichte.
  • Bezugnehmend auf 3, sind darin eine nach oben gerichtete thermische Diffusion eines p-APT-Dotierstoff-Bors während des hohen thermischen Wachstums einer Siliziumoxid-STI oder des Glühens der Source/Drain-Merkmale gezeigt. Wie oben beschrieben, wird, in einigen Ausführungsformen, Siliziumoxid thermisch gezüchtet, nachdem die Rippe 120 gebildet wurde und sich der APT-Dotierstoff an Ort und Stelle befindet. In Abhängigkeit von der Temperatur und Dauer der thermischen Behandlung kann das p-APT-Dotierstoff-Bor unterschiedliche Diffusionsprofile aufweisen. 3 zeigt zwei Diffusionsprofile I und II. Profil I stellt ein Bor-APT-Dotierstoff-Diffusionsprofil bei einer niedrigeren Temperatur oder einer kürzeren thermischen Behandlungsdauer dar. Profil II stellt ein Bor-APT-Dotierstoff-Diffusionsprofil bei einer höheren Temperatur oder einer längeren thermischen Behandlungsdauer dar. Da der APT-Dotierstoff hinsichtlich Temperatur und Zeit mehreren thermischen Behandlungen unterzogen wird, bewegt sich auch das Diffusionsprofil weiter nach oben in den unteren Abschnitt 120B, wodurch die Nutzbarkeit des unteren Abschnitts 120B verringert wird. Es sei darauf hingewiesen, dass, während 3 nur die thermische Diffusion eines p-APT-Dotierstoffs veranschaulicht, ein n-APT-Dotierstoff, wie z.B. Phosphor, ähnliche thermische Diffusionseigenschaften aufweist. Die Form des APT-Dotierstoff-Konzentrationsprofils hängt größtenteils vom Diffusionsvermögen des APT-Dotierstoffs ab.
  • Konventionell wurde In-situ-Dotierung mit Dotierstoffen während des epitaktischen Wachstums der SiGe-Schicht offenbart. Während eine In-situ-Dotierung die Gleichmäßigkeit der Schwellenspannung entlang der Höhe der SiGe-Rippe verbessern kann, weist sie jedoch auch Nachteile auf. Einer der Nachteile ist die Diffusion der Dotierstoffe während der thermischen Behandlung, die nach der In-situ-Dotierung stattfindet. Die thermische Diffusion von Dotierstoffen verhindert den bevorzugten abrupten Konzentrationsgradienten und erzeugt ein unerwünschtes Diffusionsprofil, das in einer hohen Schwellenspannung im unteren Abschnitt der Rippe resultiert. Ein weiterer Nachteil sind die Gitterdefekte, die durch In-situ-Dotierung verursacht werden.
  • Durch Experimente, mathematische Modellierung, Messungen und Computersimulationen wurde herausgefunden, dass ein vollständiger Austausch von Si gegen Ge in einer Rippe in einem Absinken der Schwellenspannung von 400 mV resultieren würde. Dies ergibt etwa ein Absinken der Schwellenspannung von 4 mV pro 1 % Anstieg in der Ge-Konzentration. In Ausführungsformen der vorliegenden Offenbarung wird die Ge-Konzentration in der SiGe-Rippe genutzt, um den relativ hohen Schwellenspannungen in unterschiedlichen Abschnitten der SiGe-Rippe entgegenzuwirken. Im Vergleich zu Dotierstoffen erzeugt epitaktisch gewachsenes Ge kleine Gitterdefekte in der SiGe-Rippe und Ge diffundiert nicht entlang der Länge einer SiGe-Rippe, wie z.B. die Rippe 120. Daher verschiebt sich, nachdem ein Ge-Konzentrationsprofil während des epitaktischen Wachstums der SiGe-Rippe implementiert wurde, das Ge-Konzentrationsprofil während jeglicher späterer thermischer Behandlungen nicht.
  • 4 ist ein Flussdiagramm, das ein Verfahren 300 zum Bestimmen eines Germanium-Konzentrationsprofils in einer SiGe-Rippenstruktur gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht. Das Verfahren 300 beinhaltet einen Schritt 310 des: Bestimmens eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer SiGeRippenstruktur (Ausgangs-Rippenstruktur); einen Schritt 320 des: Erzeugens des Ge-Konzentrationsprofils gemäß der Schwellenspannungsverteilung basierend auf einer Korrelation zwischen der Ge-Konzentration und der Schwellenspannung; einen Schritt 330 des: Bildens einer SiGe-Epitaxialschicht mit dem Ge-Konzentrationsprofil entlang der Höhe der SiGe-Rippenstruktur; einen Schritt 340 des: Ätzens der SiGe-Epitaxialschicht zum Bilden einer SiGe-Rippenstruktur mit einer gleichmäßigen Schwellenspannung entlang der Höhe der SiGe-Rippenstruktur; und einen Schritt 350 des: Bildens eines Feldeffekttransistors auf der SiGe-Rippenstruktur. Der Einfachheit halber sind die Schritte 310 bis 350 in Bezug auf die Rippe 120 in 1 beschrieben. Wie oben beschrieben, können mehrere Faktoren die Schwellenspannungsverteilung beeinträchtigen, wodurch diese nicht-gleichmäßig wird. Um eine uneinheitliche Schwellenspannung in der Rippe 120 wirksam zu bekämpfen, muss zunächst die Schwellenspannungsverteilung vor der Implementierung jeglichen Ge-Konzentrationsprofils in Schritt 310 bestimmt werden. Dann wird in Schritt 320 ein Ge-Konzentrationsprofil erzeugt, um der Uneinheitlichkeit in der Schwellenspannungsverteilung entlang der Höhe der Rippe 120 entgegenzuwirken. Das Ge-Konzentrationsprofil wird basierend auf einer Korrelation zwischen der Ge-Konzentration und der Schwellenspannung erzeugt. In einigen Ausführungsformen ist die Korrelation ein Absinken der Schwellenspannung um 4 mV pro 1 % Anstieg in der Ge-Konzentration. In einigen Ausführungsformen ist die Korrelation derart, dass sich die Schwellenspannung mit einem Anstieg in der Ge-Konzentration im Allgemeinen verringern würde. Weil das Ge-Konzentrationsprofil dazu gedacht ist, den vorstehenden Faktoren mit Auswirkung auf die Schwellenspannung entgegenzuwirken, um eine gleichmäßige Schwellenspannungsverteilung in der resultierenden SiGe-Struktur zu erzeugen, ist das Ge-Konzentrationsprofil kein gleichmäßiges Profil. Außerdem fällt in einigen Ausführungsformen die Differenz zwischen der höchsten Ge-Konzentration und der niedrigsten Konzentration in dem Ge-Konzentrationsprofil innerhalb eines Bereiches zwischen 5 % und 15 %, was einen Schwellenspannung-Anpassungsbereich zwischen 20 mV und 60 mV ergibt. Es sei darauf hingewiesen, dass das Ge-Konzentrationsprofil, wie auch die Schwellenspannungsverteilung, über die gesamte Höhe der Rippe 120 fortlaufend ist. Daher ist und sollte jeglicher allgemeine Verweis auf die Schwellenspannung in entweder dem oberen Abschnitt 120T, dem mittleren Abschnitt 120M, dem unteren Abschnitt 120B oder dem Basisabschnitt 120BB als eine durchschnittliche Schwellenspannung für diesen Abschnitt angesehen werden, nicht als ein feststehender Schwellenspannungswert in Bezug auf diesen Abschnitt.
  • Das Verfahren 300 fährt dann mit Schritt 330 fort. Bei Schritt 330 wird Ge bereitgestellt und die Prozessparameter werden gemäß des Ge-Konzentrationsprofils, das in Schritt 320 während der Bildung einer SiGe-Epitaxialschicht erzeugt wurde, ausgewählt, derart, dass die SiGe-Epitaxialschicht das Ge-Konzentrationsprofil entlang der Dicke der SiGe-Epitaxialschicht beinhaltet. In einigen Ausführungsformen wird Ge in Form eines Ge-haltigen Reaktionsgases, wie z.B. Germaniumtetrahydrid (GeH4) und Germaniumhydrid (Ge2H6), in einem epitaktischen Wachstumsprozess mittels chemischer Dampfphasenabscheidung (CVD) oder Niederdruck-CVD (LPCVD) bereitgestellt. Dann wird bei Schritt 340 die SiGe-Epitaxialschicht mit dem Ge-Konzentrationsprofil geätzt, um SiGe-Rippenstrukturen entlang der Höhe der SiGe-Rippenstruktur zu bilden. Das Verfahren 300 wird dann mit Schritt 350 fortgesetzt, bei welchem weitere Prozesse zum Bilden eines Feldeffekttransistors (FET) auf der SiGe-Rippenstruktur ausgeführt werden. Zu derartigen weiteren Prozessen können das Bilden eines Gate-Stapels auf einem Segment der SiGe-Rippe und das Bilden von Source- und Drain-Merkmalen des FET zählen.
  • Mehrere Faktoren können zu einer Nicht-Gleichmäßigkeit der Schwellenspannung in unterschiedlichen Abschnitten der Rippe 120 beitragen und können in mathematischen Modellen zum Bestimmen der Schwellenspannungsverteilung entlang der Höhe der Rippe 120 verwendet werden. Zu derartigen Faktoren zählen die Wirkung eines Tri-Gates, die Rippenbreitenverteilung entlang der Höhe der Rippe 120, die Nähe der Rippe 120 zu Source/Drain-Merkmalen, das Level von Dotierstoffen in den Source/Drain-Merkmalen und ein Konzentrationsprofil eines Dotierstoffes entlang der Höhe der Rippe 120. In einigen Fällen wird ein mathematisches Modell, wie z.B. eine multivariable Funktion, in Schritt 310 verwendet, um die Schwellenspannungsverteilung in der Rippe 120 vorherzusagen und zu bestimmen.
  • 5, 6 und 7 veranschaulichen Verfahren zum Ausführen von Schritt 310 gemäß Ausführungsformen der Erfindung. Das in 5 veranschaulichte Verfahren 3101 beruht auf Computersimulationen eines Designs des Halbleiterbauelements, das die Rippe 120 enthält. Das in 6 veranschaulichte Verfahren 3102 beruht auf direkten oder indirekten Messungen der Schwellenspannungsverteilung. Und schließlich kombiniert das Verfahren 3103, wie in 7 veranschaulicht, Computersimulationen mit realen Messungen der Parameter des Halbleiterbauelements, das die Rippe 120 enthält.
  • Bezugnehmend auf 5, ist darin ein Flussdiagramm gezeigt, welches das Verfahren 3101 zum Bestimmen eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer Siliziumgermanium-Rippenstruktur in Ausführungsformen der vorliegenden Erfindung veranschaulicht. Das Verfahren 3101 beinhaltet einen Schritt 3111 des: Erhaltens eines Designs eines Halbleiterbauelements, das die SiGe-Rippenstruktur umfasst; und einen Schritt 3112 des: Ableitens einer Schwellenspannungsverteilung entlang der Höhe der SiGe-Rippenstruktur basierend auf Computersimulationen des Designs. In einigen Ausführungsformen werden in Schritt 3112 die Computersimulationen unter Verwendung von Computersimulationsprogrammen, wie z.B. HSPICE, basierend auf einem Design eines Halbleiterbauelements, das in Schritt 3111 erhalten wurde, ausgeführt. Diese Simulationsprogramme können derart programmiert werden, dass sie die Faktoren, welche die Schwellenspannung in unterschiedlichen Abschnitten einer SiGe-Rippe, wie z.B. die Rippe 120, beeinträchtigen, berücksichtigen.
  • Bezugnehmend auf 6 handelt es sich um ein Flussdiagramm, welches das Verfahren 3102 zum Bestimmen eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer Siliziumgermanium-Rippenstruktur in Ausführungsformen der vorliegenden Erfindung veranschaulicht. Das Verfahren 3102 beinhaltet einen Schritt 3121 des: Bildens eines Halbleiterbauelements, das die SiGe-Rippenstruktur umfasst; und einen Schritt 3122 des: Messens einer Schwellenspannungsverteilung entlang der Höhe der SiGe-Rippenstruktur. In einigen Fällen erzeugen Computersimulationen möglicherweise keine Schwellenspannungsverteilung, welche die tatsächlichen Schwellenspannungsverteilungen in den Halbleiterbauelemente im Herstellungszustand verfolgt. In diesen Fällen sollte die Schwellenspannungsverteilung entlang der Höhe der SiGe-Rippenstruktur unter Verwendung von Verfahren 3102 bestimmt werden. Das Halbleiterbauelement, das die SiGe-Rippenstruktur beinhaltet, wird zunächst in Schritt 3121 hergestellt. Dann werden die Schwellenspannungen an mehreren Positionen entlang der Höhe der SiGe-Rippe in Schritt 3122 direkt oder indirekt gemessen.
  • 7 ist ein Flussdiagramm, welches das Verfahren 3103 des Bestimmens eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer Siliziumgermanium-Rippenstruktur in Ausführungsformen der vorliegenden Erfindung veranschaulicht. Das Verfahren 3103 beinhaltet einen Schritt 3131 des: Erhaltens eines Designs eines Halbleiterbauelements, das die SiGe-Rippenstruktur enthält; einen Schritt 3132 des: Ableitens einer theoretischen Schwellenspannungsverteilung entlang der Höhe der SiGe-Rippenstruktur basierend auf Computersimulationen des Designs; einen Schritt 3133 des: Bildens eines Halbleiterbauelements gemäß des Designs; einen Schritt 3134 des: Messens von Parametern der gebildeten SiGe-Rippenstruktur; und einen Schritt 3135 des: Erhaltens der Schwellenspannungsverteilung durch das Vornehmen von Korrekturen an der theoretischen Schwellenspannungsverteilung basierend auf den gemessenen Parametern.
  • Schritt 3131 und 3132 sind ähnlich Schritt 3111 und 3112 im Verfahren 3101. Bei Schritt 3131 wird ein Design eines Halbleiterbauelements, das die SiGe-Rippenstruktur enthält, erhalten. In einigen Ausführungsformen beinhaltet das Design Dimensionen verschiedener Merkmale in dem Halbleiterbauelement, die Art der Dotierstoffe, die Dotierstoffdosierung und die thermischen Behandlungsbedingungen. Sämtliche der zuvor genannten Informationen sind von Nutzen beim Einstellen der Rahmenbedingungen für die Computersimulationen in Schritt 3132. Jedoch wird, im Unterschied zu Schritt 3112, die Schwellenspannungsverteilung aus Schritt 3132 nur als eine theoretische Schwellenspannungsverteilung betrachtet, welche weitere Validierung und Korrektur bei Schritt 3134 und 3135 erfordert.
  • Bei Schritt 3133 wird das Halbleiterbauelement gemäß des simulierten Designs gebildet. Dies gestattet die Messung mehrerer Parameter bei Schritt 3134. Das in Schritt 3133 gebildete Halbleiterbauelement kann von dem Halbleiterbauelement gemäß des Designs abweichen. Zum Beispiel kann sich die Schwellenspannungsverteilung entlang der Höhe der SiGe-Rippe, wie gemessen, von der theoretischen Schwellenspannungsverteilung unterscheiden. Außerdem können sich verschiedene Merkmalsabmessungen und Dotierungskonzentrationen, die sich auf die Schwellenspannungsverteilung auswirken können, von den Designabmessungen und Konzentrationen unterscheiden. Zum Beispiel kann sich die tatsächliche Gate-Dielektrikum-Dicke von der Design-Gate-Dielektrikum-Dicke unterscheiden. Als ein weiteres Beispiel kann sich die Breite der SiGe-Rippe entlang der X-Richtung von der Design-Rippenbreite unterscheiden. Als noch ein weiteres Beispiel kann sich die APT-Dotierungskonzentration wie gemessen von der Design-APT-Dotierungskonzentration unterscheiden.
  • Ferner kann es gelegentlich eine Herausforderung sein, die Schwellenspannungsverteilung entlang der Höhe der SiGe-Rippe genau zu messen. In diesem Fall können leicht zu messende Parameter, wie z.B. Merkmalsabmessungen und Dotierungskonzentration, gemessen und erneut in das Computersimulationsmodell eingefügt werden, um Schwellenspannungsverteilungen zu erhalten, die repräsentativer für reale Situationen sind. Zum Beispiel können Elektronenmikroskop-Bilder der SiGe-Rippe oder anderer Abschnitte des gebildeten Halbleiterbauelements aufgenommen werden, um Merkmalsabmessungen, wie z.B. Schichtdicke oder Rippenbreite, zu bestimmen. Zu Elektronenmikroskop-Bildern zählen Rasterelektronenmikroskop (REM) -Bilder und Transmissionselektronenmikroskop (TEM) -Bilder. Außerdem können Dotierstoffkonzentrationen oder Dotierstoffkonzentrationsprofile durch sekundäre Ionenmassenspektrometrie (SIMS) erkannt werden. Diese leicht zu messenden Parameter können bei Schritt 3135 zum Korrigieren der Modelle, die in Computersimulationen zum Einsatz kommen, zum Korrigieren der Schwellenspannungswerte oder zum Modifizieren gewisser Rahmenbedingungen verwendet werden.
  • Alternativ dazu kann in einigen Implementierungen das Verfahren 3103 derart verkürzt werden, dass es nur die Schritte 3133, 3134 und 3135 beinhaltet, vorausgesetzt ein Design eines Halbleiterbauelements steht zur Verfügung. Bei diesen Implementierungen beginnt das verkürzte Verfahren 3103 mit Schritt 3133 durch das Bilden eines Halbleiterbauelements gemäß des verfügbaren Designs. Nachdem das Halbleiterbauelement gebildet wurde, wird es bei Schritt 3134 verschiedenen Messungen unterzogen, um die tatsächlichen Elementparameter des Halbleiterbauelements im gebildeten Zustand zu bestimmen. Das verkürzte Verfahren 3103 wird dann mit Schritt 3135 fortgesetzt, bei welchem die tatsächlichen gemessenen Elementparameter in Computersimulationsmodelle eingefügt werden, um die Schwellenspannungsverteilung entlang der Höhe der SiGe-Rippe abzuleiten. Die Computersimulationsmodelle, die für Schritt 3135 in dem verkürzten Verfahren 3103 eingesetzt werden, sind im Wesentlichen die gleichen Modelle, wie sie für Schritt 3132 im Verfahren 3103 zum Einsatz kommen. Der Unterschied liegt darin, ob die Parameter von dem Design selbst abgeleitet werden oder an einem Halbleiterbauelement gemessen werden, das gemäß des Designs hergestellt wurde. In einigen Fällen beinhalten die Elementparameter die Dotierstofflevel in Source- und Drain-Merkmalen und die Beanspruchung, welche die STI auf die Rippe ausübt.
  • Die Schwellenspannungsverteilung entlang der Höhe einer SiGe-Rippe in einem Halbleiter kann viele unterschiedliche Formen aufweisen, ebenso die Ge-Konzentrationsprofile, die erforderlich sind, um dem Auf und Ab des Schwellenspannungsprofils entgegenzuwirken. In einem Halbleiterbauelement, das die in 1 gezeigte Rippe 120 beinhaltet, ist das Schwellenspannungsprofil üblicherweise gekennzeichnet durch höhere Schwellenspannungen im oberen Abschnitt 120T und unteren Abschnitt 120B. Der mittlere Abschnitt 120M neigt aufgrund seiner Distanz zum Tri-Gate und der durchschnittlichen Rippenbreite dazu, eine niedrigere durchschnittliche Schwellenspannung aufzuweisen. Dieses allgemeine Schwellenspannungsprofil ist indirekt in 2 gezeigt, bei welchem die Durchlass- und Sperrstromdichten im oberen und unteren Abschnitt 120T und 120B dazu tendieren, geringer zu sein. In einigen Ausführungsformen ist ein Ge-Konzentrationsprofil entlang der Höhe der SiGe-Rippe in 8 gezeigt. Um den Bezug zu erleichtern, ist 1 auf der linken Seite von 8 wiedergegeben. Wie oben diskutiert, weist das Ge-Konzentrationsprofil auf der rechten Seite von 8 höhere durchschnittliche Ge-Konzentrationen im oberen und unteren Abschnitt 120T und 120B und eine niedrigere durchschnittliche Ge-Konzentration im mittleren Abschnitt 120M auf. In einigen Ausführungsformen ist die durchschnittliche Ge-Konzentration im oberen Abschnitt höher als die durchschnittliche Ge-Konzentration im unteren Abschnitt, welche höher als die durchschnittliche Ge-Konzentration im mittleren Abschnitt ist. In einigen Fällen ist die Ge-Konzentration im Basisabschnitt 120BB null. In einigen Implementierungen fällt die Differenz zwischen der durchschnittlichen Ge-Konzentration im oberen Abschnitt 120T und der durchschnittlichen Ge-Konzentration im mittleren Abschnitt 120M innerhalb des Bereiches zwischen 5 % und 15 %.
  • 9 veranschaulicht gleichmäßige Durchlass- und Sperrstromdichten, die durch das Implementieren des Ge-Konzentrationsprofils in der Rippe gemäß Aspekten der vorliegenden Offenbarung erreicht werden. Ohne die Implementierung des in 8 gezeigten Ge-Konzentrationsprofils in der Rippe 120 weisen die Durchlassstromdichtekurven und die Sperrstromdichtekurven der Rippe 120 niedrige Stromdichtewerte im oberen und unteren Abschnitt der Rippe auf. Die niedrigen Stromdichten weisen auf höhere Schwellenspannungen hin. Wenn das in 8 gezeigte Ge-Konzentrationsprofil in der Rippe 120 in 1 implementiert wird, ist die Durchlassstromdichtekurve, bezeichnet als IDein , und die Sperrstromdichtekurve, bezeichnet als IDaus , im Wesentlichen gleichmäßig, wie in 9 gezeigt. Die gleichmäßigen Durchlass- und Sperrstromdichten weisen auf eine gleichmäßige Schwellenspannungsverteilung entlang der Höhe der Rippe 120 hin.
  • 10 ist ein Flussdiagramm, das ein Verfahren 400 zum Bilden einer SiGe-Rippenstruktur gemäß Ausführungsformen der vorliegenden Erfindung veranschaulicht. Das Verfahren 400 beinhaltet einen Schritt 410 des: Bestimmens eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer Siliziumgermanium (SiGe) -Rippenstruktur (Ausgangs-Rippenstruktur) über einem Halbleitersubstrat; einen Schritt 420 des: Bestimmens eines Germanium (Ge) - Konzentrationsprofils zum Entgegenwirken gegen das Schwellenspannungsverteilungsprofil gemäß einer Korrelation zwischen der Ge-Konzentration und der Schwellenspannung in der SiGe-Rippenstruktur; einen Schritt 430 des: Bestimmens von epitaktischen Wachstumsprozessparametern basierend auf dem bestimmten Ge-Konzentrationsprofil; einen Schritt 440 des: Bildens einer SiGe-Epitaxialschicht durch das Implementieren der bestimmten epitaktischen Wachstumsprozessparameter in einem epitaktischen Wachstumsprozess; einen Schritt 450 des: Ätzens der SiGe-Epitaxialschicht zum Bilden einer SiGe-Rippenstruktur; und einen Schritt 460 des: Bildens eines Gate-Stapels über einem Segment der SiGe-Rippenstruktur.
  • Zur Vereinfachung des Bezugs wird jeder der Schritte im Verfahren 400 in Bezug auf die SiGe-Rippe 120 beschrieben. In Schritt 410 wird ein Schwellenspannungsverteilungsprofil entlang einer Höhe der SiGe-Rippe 120 bestimmt. In einigen Ausführungsformen kann der Schritt 410 unter Verwendung eines oder mehrerer der Verfahren 3101, 3012 und 3103 ausgeführt werden. Dann wird in Schritt 420 ein Ge-Konzentrationsprofil zum Entgegenwirken gegen das Schwellenspannungsverteilungsprofil in Schritt 410 gemäß einer Korrelation zwischen der Ge-Konzentration und der Schwellenspannung in der SiGe-Rippe 120 bestimmt. In einigen Ausführungsformen ist eine derartige Korrelation ein Absinken der Schwellenspannung um 4 mV pro 1 % Anstieg in der Ge-Konzentration. In einigen Ausführungsformen ist eine derartige Korrelation, dass sich die Schwellenspannung mit dem Anstieg in der Ge-Konzentration in Allgemeinen verringern würde. In einigen Ausführungsformen kann ein Anstieg der Ge-Konzentration zwischen 5 % und 15 % implementiert werden, um die Schwellenspannung in der SiGe-Rippe zu modulieren. Angesichts der oben dargelegten Korrelation entspricht der Anstiegsbereich der Ge-Konzentration zwischen 5 % und 15 % einer nach unten gerichteten Anpassung der Schwellenspannungen von 20 mV bis 60 mV.
  • In einigen Ausführungsformen wird die SiGe-Schicht, aus welcher die Rippe 120 gebildet wird, durch die Bereitstellung von Si- und Ge-haltigen Reaktionsgasen in einem epitaktischen Wachstumsprozess mittels CVD oder LPCVD gebildet. Zu üblichen Ge-haltigen Reaktionsgasen zählen, jedoch nicht darauf beschränkt, Germaniumtetrahydrid (GeH4) und Germaniumhydrid (Ge2H6). Zu üblichen Si-haltigen Reaktionsgasen zählen, jedoch nicht darauf beschränkt, Silan (SiH4), Disilan (Si2H6) und Trisilan (Si3H8). In einigen Ausführungsformen müssen zum Erreichen eines gewünschten Ge-Konzentrationsprofils in der Rippe 120 viele epitaktische Wachstumsprozessparameter bestimmt und ausgewählt werden. Zum Beispiel können zu den Parametern Kammerdruck, Teildrücke der Reaktionsgase und Kammertemperatur zählen. Bei Schritt 430 werden die epitaktischen Wachstumsprozessparameter basierend auf dem in Schritt 420 bestimmten Ge-Konzentrationsprofil bestimmt.
  • In Schritt 440 werden die in Schritt 430 bestimmten epitaktischen Wachstumsprozessparameter in dem epitaktischen Wachstumsprozess implementiert, der zum Bilden der SiGe-Epitaxialschicht verwendet wird. Eine derartige SiGe-Epitaxialschicht weist ein Ge-Konzentrationsprofil auf, das mindestens im Wesentlichen ähnlich dem, wenn nicht gar das gleiche wie das Ge-Konzentrationsprofil ist, das in Schritt 420 bestimmt wurde. Auf Schritt 440 folgt Schritt 450, bei welchem die SiGe-Epitaxialschicht durch Lithographie-Techniken und Ätzen strukturiert wird, um Rippenstrukturen, wie z.B. die Rippe 120, zu bilden. Derart gebildete Rippenstrukturen weisen das Ge-Konzentrationsprofil der SiGe-Epitaxialschicht auf.
  • Und schließlich wird in Schritt 460 ein Gate-Stapel über der SiGe-Rippe gebildet. Es soll verstanden werden, dass die Rippe 120 weiteren CMOS-Prozessen unterzogen werden kann, um verschiedene Merkmale, wie z.B. Kontakte/Durchkontaktierungen, Zwischenverbindungsmetallschichten, dielektrische Schichten, Passivierungsschichten usw., zu bilden.
  • In einigen Fällen können die Rippenstrukturen aus einer Siliziumkohlenstoff (SiC) oder Siliziumgermaniumkohlenstoff (SiGeC) -Epitaxialschicht gebildet werden. Im Vergleich zu Ge, welches eine lokalisierte Zugbeanspruchung in Si-haltige Epitaxialschichten einführt, führt Kohlenstoff eine lokalisierte Druckbeanspruchung in Si-haltige Epitaxialschichten ein. Folglich kann Kohlenstoff nicht nur verwendet werden, um das Si-Gitter in Epitaxialschichten zu beanspruchen, sondern kann auch zum Modulieren der Zugbeanspruchung, die durch Germanium eingeführt werden, oder Reduzieren eines Gitterdefekts in der Epitaxialschicht verwendet werden. Ähnlich wie bei Ge kann die Konzentration von Kohlenstoff in den SiC- oder SiGeC-Epitaxialschichten durch die epitaktischen Wachstumsprozessparameter, wie z.B. Bereitstellung von C-haltigen Reaktionsgasen in die Prozesskammer, gesteuert werden. In einigen Fällen können zu C-haltigen Reaktionsgasen Methan (CH4), Ethan (C2H6) und Propan (C3H8) zählen.
  • Somit sieht die vorliegende Erfindung ein Verfahren zum Bilden eines FinFET- Halbleiterbauelements vor, das eine gleichmäßige Schwellspannung entlang der Höhe seiner SiGe-Rippenstruktur aufweist. Verfahren beinhaltet das Bestimmen eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer siliziumhaltigen Ausgangs-Rippenstruktur über einem Halbleitersubstrat; das Bestimmen eines Germanium (Ge) -Konzentrationsprofils zum Entgegenwirken gegen das Schwellenspannungsverteilungsprofil gemäß einer Korrelation zwischen der Ge-Konzentration und der Schwellenspannung in der Ausgangs-Rippenstruktur; das Bilden einer SiGe-Epitaxialschicht, wobei die SiGe-Epitaxialschicht das Ge-Konzentrationsprofil beinhaltet; das Ätzen der SiGe-Epitaxialschicht zum Bilden der SiGe-Rippenstruktur; und das Bilden eines Gate-Stapels über einem Segment der SiGe-Rippenstruktur.
  • Die vorliegende Erfindung sieht ein Verfahren zum Bilden, über einem Halbleitersubstrat, einer Siliziumgermanium (SiGe) -Rippenstruktur eines FinFET-Halbleiterbauelements mit einer gleichmäßigen Schwellenspannungsverteilung entlang einer Höhe der SiGe-Rippenstruktur vor. Das Verfahren beinhaltet: das Bestimmen einer Schwellenspannungsverteilung entlang der Höhe einer siliziumhaltigen Ausgangs- Rippenstruktur, wobei die Schwellenspannungsverteilung eine Funktion mindestens einer Wirkung eines Tri-Gates, einer Rippenbreitenverteilung entlang der Höhe der SiGe-Rippenstruktur, einer Nähe zu Source/Drain-Merkmalen, eines Levels an Dotierstoffen in den Source/Drain-Merkmalen und eines Konzentrationsprofils eines Dotierstoffs entlang der Höhe der Ausgangs-Rippenstruktur ist; das Erzeugen des Ge-Konzentrationsprofils gemäß der Schwellenspannungsverteilung basierend auf einer Korrelation zwischen den Ge-Konzentrationen und den Schwellenspannungen in der Ausgangs-Rippenstruktur; das Bilden einer SiGe-Epitaxialschicht, wobei die SiGe-Epitaxialschicht das Ge-Konzentrationsprofil umfasst; und das Ätzen der SiGe-Epitaxialschicht zum Bilden der SiGe-Rippenstruktur.
  • Das Verfahren kann weiter beinhalten: das Bilden einer Silizium-Germanium (SiGe) -Rippenstruktur mit einem unteren Abschnitt, einem mittleren Abschnitt und einem oberen Abschnitt; und das Bilden eines Gate-Stapels über einer Kanalregion der SiGe-Rippenstruktur. Das Bilden der SiGe-Rippenstruktur beinhaltet das Bilden des unteren Abschnitts der SiGe-Rippenstruktur mit einer ersten durchschnittlichen Ge-Konzentration, das Bilden des mittleren Abschnitts der SiGe-Rippenstruktur mit einer zweiten durchschnittlichen Ge-Konzentration, und das Bilden des oberen Abschnitts der SiGe-Rippenstruktur mit einer dritten durchschnittlichen Ge-Konzentration, wobei die zweite durchschnittliche Ge-Konzentration niedriger als die erste und dritte durchschnittliche Ge-Konzentration ist.
  • Eine mit den erfindungsgemäßen Verfahren hergestellte Halbleiterbauelementstruktur kann beinhalten: ein Halbleitersubstrat; eine Silizium-Germanium (SiGe) -Rippenstruktur über dem Halbleitersubstrat, wobei die SiGe-Rippenstruktur ein Germanium (Ge) -Konzentrationsprofil über eine Höhe der SiGe-Rippenstruktur weg von dem Halbleitersubstrat umfasst; wobei die SiGe-Rippenstruktur einen unteren Abschnitt, einen mittleren Abschnitt oben auf dem unteren Abschnitt, und einen oberen Abschnitt oben auf dem mittleren Abschnitt beinhaltet; und einen Gate-Stapel, der über einem Segment der SiGe-Rippenstruktur gebildet ist, wobei das Ge-Konzentrationsprofil eine erste durchschnittliche Ge-Konzentration im oberen Abschnitt der SiGe-Rippenstruktur, eine zweite durchschnittliche Ge-Konzentration im mittleren Abschnitt der SiGe-Rippenstruktur und eine dritte durchschnittliche Ge-Konzentration im unteren Abschnitt der SiGe-Rippenstruktur umfasst, wobei die zweite durchschnittliche Ge-Konzentration niedriger als die erste und dritte durchschnittliche Ge-Konzentration ist.

Claims (20)

  1. Verfahren zum Bilden eines FinFET-Halbleiterbauelementes mit einer Rippenstruktur, welches Folgendes umfasst: Bestimmen eines Schwellenspannungsverteilungsprofils entlang einer Höhe einer siliziumhaltigen Ausgangs-Rippenstruktur (120) über einem Halbleitersubstrat (110); Bestimmen eines Ge -Konzentrationsprofils, das dem Schwellenspannungsverteilungsprofil gemäß einer Korrelation zwischen der Ge-Konzentration und der Schwellenspannung in der Ausgangs-Rippenstruktur (120) entgegenwirkt; Bilden einer SiGe-Epitaxialschicht mit dem Ge-Konzentrationsprofil entlang einer Dicke der SiGe-Epitaxialschicht; Ätzen der SiGe-Epitaxialschicht zum Bilden einer SiGe-Rippenstruktur (120); und Bilden des FinFET-Halbleiterbauelementes auf der SiGe-Rippenstruktur (120), wobei das FinFET-Halbleiterbauelemente eine gleichmäßige Schwellenspannung entlang der Höhe der SiGe-Rippenstruktur aufweist.
  2. Verfahren nach Anspruch 1, wobei das Bestimmen des Ge-Konzentrationsprofils entlang der Höhe der Ausgangs -Rippenstruktur (120) Folgendes umfasst: Erhalten eines Designs eines Halbleiterbauelements, das die Ausgangs -Rippenstruktur (120) enthält; und Ableiten der Schwellenspannungsverteilung entlang der Höhe der Ausgangs - Rippenstruktur (120) basierend auf Computersimulationen des Designs.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Korrelation derart ist, dass die Schwellenspannung sinkt, wenn sich die Ge-Konzentration in der SiGe-Rippenstruktur (120) erhöht.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Korrelation derart ist, dass für jeden einprozentigen Anstieg in der Ge-Konzentration in der SiGe-Rippenstruktur (120) die Schwellenspannung um etwa 4 mV sinkt.
  5. Verfahren nach Anspruch 1, wobei das Bestimmen des Ge-Konzentrationsprofils entlang der Höhe der Ausgangs -Rippenstruktur (120) Folgendes umfasst: Bilden eines Halbleiterbauelements, das die Ausgangs -Rippenstruktur (120) umfasst; und Messen der Schwellenspannungsverteilung entlang der Höhe der Ausgangs - Rippenstruktur (120).
  6. Verfahren nach Anspruch 1, wobei das Bestimmen des Ge-Konzentrationsprofils entlang der Höhe der Ausgangs -Rippenstruktur (120) Folgendes umfasst: Erhalten eines Designs eines Halbleiterbauelements, das die Ausgangs -Rippenstruktur (120) enthält; und Ableiten einer theoretischen Schwellenspannungsverteilung entlang der Höhe der Ausgangs -Rippenstruktur (120) basierend auf Computersimulationen des Designs. Bilden eines Halbleiterbauelements gemäß des Designs, wobei das Halbleiterbauelement die Ausgangs -Rippenstruktur (120) beinhaltet; Messen von Parametern der Ausgangs -Rippenstruktur (120) in dem Halbleiterbauelement; und Erhalten der Schwellenspannungsverteilung durch das Vornehmen von Korrekturen an der theoretischen Schwellenspannungsverteilung basierend auf den gemessenen Parametern.
  7. Verfahren zum Bilden, über einem Halbleitersubstrat, einer SiGe-Rippenstruktur (120) eines FinFET-Halbleiterbauelementes mit einer gleichmäßigen Schwellenspannungsverteilung entlang einer Höhe der SiGe-Rippenstruktur (120), wobei das Verfahren Folgendes umfasst: Bestimmen einer Schwellenspannungsverteilung entlang der Höhe einer siliziumhaltigen Ausgangs-Rippenstruktur (120), wobei die Schwellenspannungsverteilung eine Funktion mindestens einer Wirkung eines Tri-Gates, einer Rippenbreitenverteilung entlang der Höhe der Ausgangs-Rippenstruktur, einer Nähe zu Source/Drain-Elementen, eines Levels an Dotierstoffen in den Source/Drain-Elementen und eines Konzentrationsprofils eines Dotierstoffs entlang der Höhe der Ausgangs-Rippenstruktur ist; Erzeugen eines Ge-Konzentrationsprofils gemäß der Schwellenspannungsverteilung basierend auf einer Korrelation zwischen Ge-Konzentrationen und Schwellenspannungen in der Ausgangs-Rippenstruktur (120), wobei das Ge-Konzentrationsprofil nicht gleichmäßig ist; Bilden einer SiGe-Epitaxialschicht, wobei die SiGe-Epitaxialschicht das Ge-Konzentrationsprofil entlang einer Dicke der SiGe-Epitaxialschicht aufweist; und Ätzen der SiGe-Epitaxialschicht zum Bilden der SiGe-Rippenstruktur (120) mit der gleichmäßigen Schwellenspannungsverteilung entlang der Höhe der SiGe-Rippenstruktur (120).
  8. Verfahren nach Anspruch 7, wobei das Bestimmen der Schwellenspannungsverteilung entlang der Höhe der Ausgangs -Rippenstruktur (120) Folgendes umfasst: Erhalten eines Designs eines Halbleiterbauelements, das die Ausgangs -Rippenstruktur (120) enthält; und Ableiten der Schwellenspannungsverteilung entlang der Höhe der Ausgangs - Rippenstruktur (120) basierend auf Computersimulationen des Designs.
  9. Verfahren nach Anspruch 7, wobei die Korrelation derart ist, dass die Schwellenspannung sinkt, wenn sich die Ge-Konzentration in der SiGe-Rippenstruktur (120) erhöht.
  10. Verfahren nach Anspruch 7, wobei die Korrelation derart ist, dass für jeden einprozentigen Anstieg in der Ge-Konzentration die Schwellenspannung um etwa 4 mV sinkt.
  11. Verfahren nach Anspruch 7, wobei das Bestimmen der Schwellenspannungsverteilung entlang der Höhe der Ausgangs -Rippenstruktur (120) Folgendes umfasst: Bilden eines Halbleiterbauelements, das die Ausgangs -Rippenstruktur (120) beinhaltet; Messen von Parametern der Ausgangs -Rippenstruktur (120) in dem gebildeten Halbleiterbauelement; und Erhalten der Schwellenspannungsverteilung entlang der Höhe der Ausgangs - Rippenstruktur (120) basierend auf Computersimulationen des Designs mit den gemessenen Parametern.
  12. Verfahren nach Anspruch 11, wobei das Messen der Parameter das Messen von Dotierstoffleveln in Source- und Drain-Elementen des Halbleiterbauelements und einer Beanspruchung in einer Grabenisolationsregion rund um die Ausgangs -Rippenstruktur (120) beinhaltet.
  13. Verfahren nach Anspruch 7, wobei eine Differenz zwischen einer höchsten Ge-Konzentration und einer niedrigsten Ge-Konzentration in dem Ge-Konzentrationsprofil innerhalb eines Bereiches zwischen 5 % und 15 % fällt.
  14. Verfahren nach einem der vorangehenden Ansprüche, wobei die SiGe-Rippenstruktur (120), einen unteren Abschnitt, einen mittleren Abschnitt und einen oberen Abschnitt aufweist, und die SiGe-Rippenstruktur (120) gebildet wird durch: Bilden des unteren Abschnitts (120B) der SiGe-Rippenstruktur mit einer ersten durchschnittlichen Ge-Konzentration, Bilden des mittleren Abschnitts (120M) der SiGe-Rippenstruktur mit einer zweiten durchschnittlichen Ge-Konzentration, und Bilden des oberen Abschnitts (120T) der SiGe-Rippenstruktur mit einer dritten durchschnittlichen Ge-Konzentration, wobei die zweite durchschnittliche Ge-Konzentration geringer als die erste und dritte durchschnittliche Ge-Konzentration ist; das Verfahren weiter umfassend: Bilden eines Gate-Stapels (140) über einer Kanalregion der SiGe-Rippenstruktur.
  15. Verfahren nach Anspruch 14, wobei der untere Abschnitt (120B) eine untere Rippenbreite umfasst, die größer als sowohl eine obere Rippenbreite des oberen Abschnitts (120T) der SiGe-Rippenstruktur als auch eine mittlere Rippenbreite des mittleren Abschnitts (120M) der SiGe-Rippenstruktur ist.
  16. Verfahren nach Anspruch 14 oder 15, wobei der Gate-Stapel (140) ein Tri-Gate rund um den oberen Abschnitt (120T) der SiGe-Rippenstruktur umfasst, wobei der Gate-Stapel (140) über eine obere Oberfläche und Seitenoberflächen der Kanalregion der SiGe-Rippenstruktur (120) gebildet wird.
  17. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 16, wobei die dritte durchschnittliche Ge-Konzentration geringer als die erste durchschnittliche Ge-Konzentration ist.
  18. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 17, welches ferner Folgendes umfasst: Bilden eines Basisabschnitts (120BB) der SiGe-Rippenstruktur in dem Halbleitersubstrat (110) direkt unterhalb des unteren Abschnitts (120B), wobei der Basisabschnitt (120BB) mit einer vierten durchschnittlichen Ge-Konzentration gebildet ist, wobei die vierte durchschnittliche Ge-Konzentration geringer als die zweite durchschnittliche Ge-Konzentration ist.
  19. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 18, wobei die erste durchschnittliche Ge-Konzentration höher als die dritte durchschnittliche Ge-Konzentration ist.
  20. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 19, wobei eine Differenz zwischen der dritten durchschnittlichen Ge-Konzentration und der zweiten durchschnittlichen Ge-Konzentration innerhalb eines Bereiches zwischen 5 % und 15 % fällt.
DE102017117792.2A 2017-07-27 2017-08-05 Verfahren zur Herstellung von Rippenstrukturen eines FinFET-Bauteils mit gleichmässiger Schwellenspannungsverteilung Active DE102017117792B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/661,037 US10141430B1 (en) 2017-07-27 2017-07-27 Fin structures with uniform threshold voltage distribution and method of making the same
US15/661,037 2017-07-27

Publications (2)

Publication Number Publication Date
DE102017117792A1 DE102017117792A1 (de) 2019-01-31
DE102017117792B4 true DE102017117792B4 (de) 2019-02-28

Family

ID=64315483

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017117792.2A Active DE102017117792B4 (de) 2017-07-27 2017-08-05 Verfahren zur Herstellung von Rippenstrukturen eines FinFET-Bauteils mit gleichmässiger Schwellenspannungsverteilung

Country Status (5)

Country Link
US (1) US10141430B1 (de)
KR (1) KR102033080B1 (de)
CN (1) CN109309007B (de)
DE (1) DE102017117792B4 (de)
TW (1) TWI657490B (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI702534B (zh) * 2019-07-10 2020-08-21 尼克森微電子股份有限公司 功率金屬氧化物半導體電晶體的模擬方法
US11133386B2 (en) * 2019-08-27 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer fin structure
KR20210033102A (ko) 2019-09-17 2021-03-26 삼성전자주식회사 반도체 소자
US11367784B2 (en) 2020-06-15 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN113611743B (zh) * 2021-06-11 2022-06-07 联芯集成电路制造(厦门)有限公司 半导体晶体管结构及其制作方法
US11923438B2 (en) 2021-09-21 2024-03-05 International Business Machines Corporation Field-effect transistor with punchthrough stop region

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150228648A1 (en) 2014-02-07 2015-08-13 Globalfoundries Inc. Finfet with multilayer fins for multi-value logic (mvl) applications and method of forming
EP2978016A1 (de) 2014-07-25 2016-01-27 IMEC vzw Verfahren zur Bereitstellung einer nMOS-Vorrichtung und einer pMOS-Vorrichtung auf einem Siliciumsubstrat sowie ein Siliciumsubstrat mit einer nMOS-Vorrichtung und einer pMOS-Vorrichtung
US20160111539A1 (en) 2014-10-21 2016-04-21 Globalfoundries Inc. HIGH MOBILITY PMOS AND NMOS DEVICES HAVING Si-Ge QUANTUM WELLS

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467178B1 (ko) * 2000-06-16 2005-01-24 마츠시타 덴끼 산교 가부시키가이샤 구조평가방법, 반도체장치의 제조방법 및 기록매체
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7902009B2 (en) * 2008-12-11 2011-03-08 Intel Corporation Graded high germanium compound films for strained semiconductor devices
DE102009006886B4 (de) * 2009-01-30 2012-12-06 Advanced Micro Devices, Inc. Verringerung von Dickenschwankungen einer schwellwerteinstellenden Halbleiterlegierung durch Verringern der Strukturierungsungleichmäßigkeiten vor dem Abscheiden der Halbleiterlegierung
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8828851B2 (en) * 2012-02-01 2014-09-09 Stmicroeletronics, Inc. Method to enable the formation of silicon germanium channel of FDSOI devices for PFET threshold voltage engineering
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9299840B2 (en) * 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9425257B2 (en) * 2013-11-20 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Non-planar SiGe channel PFET
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
US9837533B2 (en) * 2014-07-01 2017-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US20170084454A1 (en) * 2015-09-17 2017-03-23 International Business Machines Corporation Uniform height tall fins with varying silicon germanium concentrations
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US11018254B2 (en) * 2016-03-31 2021-05-25 International Business Machines Corporation Fabrication of vertical fin transistor with multiple threshold voltages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150228648A1 (en) 2014-02-07 2015-08-13 Globalfoundries Inc. Finfet with multilayer fins for multi-value logic (mvl) applications and method of forming
EP2978016A1 (de) 2014-07-25 2016-01-27 IMEC vzw Verfahren zur Bereitstellung einer nMOS-Vorrichtung und einer pMOS-Vorrichtung auf einem Siliciumsubstrat sowie ein Siliciumsubstrat mit einer nMOS-Vorrichtung und einer pMOS-Vorrichtung
US20160111539A1 (en) 2014-10-21 2016-04-21 Globalfoundries Inc. HIGH MOBILITY PMOS AND NMOS DEVICES HAVING Si-Ge QUANTUM WELLS

Also Published As

Publication number Publication date
US10141430B1 (en) 2018-11-27
KR102033080B1 (ko) 2019-10-16
DE102017117792A1 (de) 2019-01-31
CN109309007B (zh) 2022-05-24
KR20190013391A (ko) 2019-02-11
TW201911387A (zh) 2019-03-16
TWI657490B (zh) 2019-04-21
CN109309007A (zh) 2019-02-05

Similar Documents

Publication Publication Date Title
DE102017117792B4 (de) Verfahren zur Herstellung von Rippenstrukturen eines FinFET-Bauteils mit gleichmässiger Schwellenspannungsverteilung
DE102014118863B4 (de) Halbleitervorrichtung und Verfahren zum Ausbilden von FinFETs mit unterschiedlichen Grathöhen
DE102014115586B4 (de) Integrierte Schaltkreisstruktur mit Substratisolation und undotiertem Kanal
DE112004002373B4 (de) Verfahren zur Herstellung einer CMOS-Vorrichtung sowie CMOS-Vorrichtung mit Strained-Transistor-Integration für CMOS
DE102013104523B4 (de) Verfahren zur Herstellung einer FinFET-Vorrichtung einschließlich eines Fußbereichs eines Grat-Elements sowie FinFET
DE102013104481B4 (de) FinFETs mit verspannten Bereichen und Verfahren zu deren Herstellung
DE102015108690B4 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE112008000638B4 (de) Verfahren zur Herstellung einer Halbleitereinheit mit selbstausgerichteten epitaxialen Verlängerungen von Quellen und Senken
DE112016000182B4 (de) Metall-Gate-Ausbildung von unten nach oben auf Finfet-Bauelementen mit einem Ersatz-Metall-Gate
DE102019122576A1 (de) Separate epitaxieschichten für nanodraht-stapel-gaa-vorrichtung
DE10360000B4 (de) Abstandselement für eine Gateelektrode mit Zugspannung eines Transistorelements und ein Verfahren zur Herstellung
DE102005004411B4 (de) Verfahren für die Herstellung eines in-situ-gebildeten Halo-Gebietes in einem Transistorelement
DE10296953T5 (de) Doppelgatetransistor und Herstellungsverfahren
DE102018126132B4 (de) Ausführen eines Ausheilungsprozesses zum Verbessern der Finnenqualität eines FinFET-Halbleiters
DE102012105738A1 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102019116998B4 (de) Leitfähiger kontakt mit treppenartigen barriereschichten
DE102005020410A1 (de) Transistorstruktur und zugehöriges Herstellungsverfahren
DE102008021182A1 (de) Halbleitereinrichtung und Herstellungsverfahren für eine Halbleitereinrichtung
DE102011076696B4 (de) Verfahren zur Leistungssteigerung in Transistoren durch Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials auf der Grundlage einer Saatschicht und entsprechendes Halbleiterbauelement
DE102017124081A1 (de) Leckstromreduzierungsverfahren und damit verbundene Strukturen
DE102011003439B4 (de) Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
DE112020005848T5 (de) Halbleiterbauelement, verfahren zum herstellen eines halbleiterbauelements und elektronische einrichtung mit diesem halbleiterbauelement
DE102012111822A1 (de) Vorrichtung und Verfahren für Multi-Gate-Transistoren
DE102019210597A1 (de) Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung
DE102014019190A1 (de) Eingebetteter Source- oder Drain-Transistorbereich mit seitlich erweitertem Abschnitt

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final