DE102016218697A1 - Dreidimensionaler Halbleitertransistor mit Gatekontakt im aktiven Gebiet - Google Patents

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Abstract

Ein 3-dimensionaler Transistor umfasst ein Halbleitersubstrat, einen Fin, der mit dem Substrat gekoppelt ist, wobei der Fin ein aktives Gebiet entlang eines oberseitigen Bereichs davon umfasst, wobei das aktive Gebiet Source, Drain und ein Kanalgebiet dazwischen umfasst. Der Transistor umfasst ferner ein Gate, das über dem Kanalgebiet angeordnet ist, und einen Gatekontakt, der in dem aktiven Gebiet angeordnet ist, wobei kein Bereich davon mit Source oder Drain elektrisch gekoppelt ist. Der Transistor wird durch Entfernen eines Bereichs des Source/Drain-Kontakts erreicht, der während der Herstellung unterhalb des Gatekontakt angeordnet ist.

Description

  • Hintergrund der Erfindung
  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft im Allgemeinen dreidimensionale Halbleitertransistoren und die Herstellung davon. Die vorliegende Erfindung betrifft insbesondere Gatekontakte für dreidimensionale Halbleitertransistoren und die Herstellung davon im aktiven Gebiet ohne Gate-zu-Source/Drain-Kurzschlüsse.
  • Hintergrundinformation
  • Die herkömmliche Herstellung von FinFET-Halbleiterstrukturen platziert den Gatekontakt außerhalb des aktiven Gebiets, um Kurzschlüsse vom Gatekontakt zum Source/Drainkontakt zu vermeiden. Ein entsprechendes Vorgehen kann jedoch zu Beschränkungen im Design führen und mehr Fläche verbrauchen. Mit der fortwährenden Verringerung von Halbleitervorrichtungen gewinnt der Verlust an Halbleiterfläche zunehmend an Bedeutung.
  • Demzufolge existiert ein Bedarf in der Reduzierung des Footprints eines dreidimensionalen Halbleitertransistors, während auch eine Skalierung nach unten ermöglicht wird.
  • Zusammenfassung der Erfindung
  • Die Nachteile des Stands der Technik werden ausgeräumt und zusätzlich werden Vorteile durch die Bereitstellung, in einem Aspekt, von einem Verfahren zum Bilden eines Gatekontakts in einem aktiven Gebiet bereitgestellt. Das Verfahren umfasst ein Bereitstellen einer Ausgangshalbleiterstruktur, wobei die Struktur ein Halbleitersubstrat, wenigstens einen Fin, der mit dem Substrat verbunden ist, ein Isolationsmaterial, das einen Bodenbereich des wenigstens einen Fins umgibt, ein epitaktisches Halbleitermaterial an einem oberseitigen Bereich von jedem Fin, einen Grabensilizidkontakt über dem epitaktischen Halbleitermaterial und eine Gatestruktur mit einer Kappe und Abstandshaltern umfasst. Das Verfahren umfasst ferner ein Entfernen eines Bereichs des Grabensilizidkontakts unter der Gatestruktur.
  • Gemäß einem anderen Aspekt wird eine Halbleiterstruktur bereitgestellt. Die Struktur umfasst ein Halbleitersubstrat und wenigstens einen Fin, der damit verbunden ist, und die Struktur weist ein aktives Gebiet mit einem Source, einem Drain und einem Gate auf, das einen Bereich des wenigstens einen Fins umgibt. Die Struktur umfasst ferner einen Grabensilizidkontakt für jeden von Source und Drain und einen Gatekontakt, wobei jeder Kontakt in dem aktiven Gebiet angeordnet ist und die Grabensilizidkontakte unter dem Gatekontakt teilweise ausgenommen sind.
  • Gemäß einem wieder anderen Aspekt wird ein dreidimensionaler Halbleitertransistor bereitgestellt. Der Transistor umfasst ein Halbleitersubstrat, einen mit dem Substrat verbundenen Fin, wobei der Fin ein aktives Gebiet entlang eines oberseitigen Bereichs davon umfasst, wobei das aktive Gebiet dazwischen Source, Drain und ein Kanalgebiet umfasst. Der Transistor umfasst ferner ein Gate, das über dem Kanalgebiet angeordnet ist, und einen Gatekontakt, der in dem aktiven Gebiet angeordnet ist, wobei kein Bereich davon mit Source oder Drain elektrisch verbunden ist.
  • Diese und andere Elemente, Merkmale und Vorteile dieser Erfindung gehen klarer aus der folgenden detaillierten Beschreibung der verschiedenen Aspekte der Erfindung zusammen mit den beiliegenden Figuren hervor.
  • Kurze Beschreibung der Figuren
  • 1 umfasst drei Querschnittansichten eines Beispiels einer Ausgangshalbleiterstruktur gemäß einem oder mehreren Aspekten der vorliegenden Erfindung, wobei die Struktur ein Halbleitersubstrat, Fins, die mit dem Substrat verbunden sind, einen Bodenbereich der Fins, der durch ein Isolationsmaterial umgeben ist, und einen oberseitigen Bereich davon, der mit einem epitaktischen Material darauf (Source/Drain) und einem Grabensilizidkontakt darüber ausgenommen ist, umfasst, wobei die Struktur auch Gatestrukturen umfasst, wobei jede Gatestruktur einen Bereich der Fins umgibt und wenigstens ein leitfähiges Material umfasst, das durch Abstandshalter und eine Gatekappe umgeben ist, wobei die Gatestrukturen und durch eine oberseitige Dielektrikumsschicht umgeben ist.
  • 2 zeigt eine Aufsichtsansicht, die ein Beispiel eines Hauptabschnitts der Ausgangshalbleiterstruktur aus 1 gemäß einem oder mehreren Aspekten der vorliegenden Erfindung klarstellt, wobei der Hauptabschnitt Gatestrukturen, Fins und einen Grabensilizidkontakt umfasst, sowie die verschiedenen Querschnittansichten aus 1 darstellt.
  • 3 stellt ein Beispiel der Struktur aus 1 nach einem Bilden einer Maskenschicht über der Struktur und einem Strukturieren zum Freilegen von Bereichen des Grabensilizidkontakts gemäß einem oder mehreren Aspekten der vorliegenden Erfindung dar.
  • 4 stellt ein Beispiel der Struktur aus 3 nach dem Entfernen eines Bereichs des Silizids, einem Entfernen der Maske und einem Planarisieren gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar.
  • 5 stellt ein Beispiel der Struktur aus 4 nach einem Bilden einer zusätzlichen flächigen Dielektrikumsschicht über der Struktur und einem Entfernen eines Bereichs der zusätzlichen flächigen Dielektrikumsschicht gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar, wobei eine oberseitige Oberfläche des Grabensilizidkontakts freigelegt ist.
  • 6 stellt ein Beispiel der Struktur aus 5 nach einem Bilden einer flächigen konformen Maskenschicht ähnlich der Maskenschicht aus 3, einem Strukturieren davon für wenigstens einen Gatekontakt und ein Entfernen von wenigstens einem Bereich der zusätzlichen Dielektrikumsschicht (z. B. durch ein Ätzen mit fester Zeit) gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar, wobei die wenigstens eine Gatekappe freigelegt ist.
  • 7 stellt ein Beispiel der Struktur aus 6 nach einem selektiven Entfernen der wenigstens einen Gatekappe und von oberseitigen Bereichen der zugehörigen Abstandshalter gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar, wobei das wenigstens eine Gate freigelegt ist.
  • 8 stellt ein Beispiel der Struktur aus 7 nach einem Entfernen der Maskenschicht, beispielsweise unter Verwendung eines Veraschungsprozesses, gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar.
  • 9 stellt ein Beispiel der Struktur aus 8 nach einem Füllen der Öffnungen (Source/Drain- und Gatekontakte separat oder gemeinsam) für das Source/Drain und das wenigstens eine Gate mit wenigstens einem leitfähigen Material gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar, wobei Kontakte gebildet werden.
  • 10 zeigt ein Beispiel einer Aufsicht eines Hauptabschnitts der Struktur aus 9 mit Kontakten gemäß wenigstens einem Aspekt der vorliegenden Erfindung.
  • Detaillierte Beschreibung der Erfindung
  • Mit Bezug auf die nicht beschränkenden Beispiele, die in den beiliegenden Figuren dargestellt sind, werden Aspekte der vorliegenden Erfindung und bestimmte Merkmale, Vorteile und Details davon ausführlicher erläutert. Es erfolgt keine Beschreibung bekannter Materialien, Herstellungswerkzeuge und Verarbeitungstechniken usw., um die Erfindung mit Detail zu überfrachten. Es ist jedoch zu verstehen, dass die detaillierte Beschreibung und die speziellen Beispiele, während sie Aspekte der Erfindung darstellen, lediglich beispielhaft und nicht beschränkend angegeben sind. Verschiedene Substitutionen, Modifizierungen, Hinzufügungen und/oder Anordnungen innerhalb des Rahmens und/oder des Bereichs des zugrunde liegenden erfinderischen Konzepts sind dem Fachmann aus dieser Beschreibung ersichtlich.
  • Es kann eine ungefähre Sprache, wie sie hierin in der Beschreibung und den Ansprüchen verwendet wird, eine beliebige quantitative Darstellung modifizieren, die erlaubterweise variieren kann, ohne zu einer Änderung in der grundsätzlichen Funktion zu führen, die sie betrifft. Dementsprechend ist ein Wert, der durch einen Ausdruck oder Ausdrücke, wie z. B. „ungefähr” modifiziert ist, nicht auf den präzisen spezifizierten Wert beschränkt. In einigen Fällen kann die ungefähre Sprache der Genauigkeit eines instruments zur Messung des Werts entsprechen.
  • Die hierin verwendete Terminologie dient zur Beschreibung spezieller Beispiele und soll die Erfindung nicht beschränken. Gemäß der Verwendung hierin sollen die Einzahlformen „eine”, „einer” und „der/die/das” auch die Mehrzahlformen umfassen, sofern dies nicht anderweitig im Text klar angezeigt wird. Es ist zu verstehen, dass die Ausdrücke „umfassen” (und jede Form von umfassen, wie z. B. „umfasst” und „umfassend”), „aufweisen” (und jede Form von aufweisen, wie z. B. „aufweist” und „aufweisend”), „einschließen” (und jede Form von einschließen, wie z. B. „schließt ein” und „einschließend”) und „beinhalten” (und jede Form von beinhalten, wie z. B. „beinhaltet” und „beinhaltend”) offene verbindende Verben darstellen. Demzufolge besitzt ein Verfahren oder eine Vorrichtung, das/die wenigstens einen Schritt oder ein Element „umfasst” oder „aufweist” oder „einschließt” oder „beinhaltet”, diesen wenigstens einen Schritt oder dieses wenigstens eine Element, jedoch erfolgt keine Beschränkung auf dieses wenigstens eine Element oder diesen wenigsten einen Schritt. In ähnlicher Weise ist ein Schritt eines Verfahrens oder ein Element einer Vorrichtung, welcher/welches ein oder mehrere Merkmale „umfasst”, „aufweist”, „einschließt” oder „beinhaltet”, nicht auf dieses wenigstens eine Merkmal beschränkt. Desweiteren ist eine Vorrichtung oder Struktur, die in einer bestimmten Weise konfiguriert ist, wenigstens in dieser Weise konfiguriert, kann jedoch auch in Weisen konfiguriert sein, die nicht aufgelistet sind.
  • Der Ausdruck „verbunden”, wie er hierin verwendet wird, bedeutet bei Bezug auf zwei Elemente eine direkte Verbindung zwischen zwei physikalischen Elementen. Der Ausdruck „gekoppelt” kann jedoch eine direkte Verbindung oder eine Verbindung durch wenigstens ein Zwischenelement bedeuten.
  • Gemäß der Verwendung hierin bezeichnen die Ausdrücke „können” und „kann sein” die Möglichkeit des Auftretens eines Umstands aus einer Menge von Umständen; das Vorhandensein einer speziellen Eigenschaft, Charakteristik oder Funktion; und/oder qualifiziert ein anderes Verb dazu, dass es wenigstens eine Fähigkeit, ein Vermögen oder eine Möglichkeit mit dem qualifizierten Verb bedeutet. Dementsprechend bezeichnet die Verwendung von „kann” und „kann sein”, dass ein modifizierter Ausdruck augenscheinlich geeignet, vermögend oder für eine bestimmte Kapazität, Funktion oder Verwendung vorgesehen sein kann, während in Betracht gezogen wird, dass der modifizierte Ausdruck unter gewissen Umständen manchmal nicht geeignet, dazu vorgesehen oder dazu in der Lage sein kann. In einigen Umständen kann z. B. ein Ereignis oder ein Vermögen erwartet werden, während in anderen Umständen das Ereignis oder Vermögen nicht auftreten kann. Diese Unterscheidung wird durch die Ausdrücke „kann” und „kann sein” umrissen.
  • Nachstehend wird auf die Figuren Bezug genommen, die aufgrund eines leichten Verständnisses nicht maßstäblich sind, wobei gleiche Bezugszeichen durch die gesamten Figuren zur Bezeichnung gleicher oder ähnlicher Komponenten verwendet werden.
  • 1 umfasst drei Schnittansichten 101, 103 und 105 von einem Beispiel einer Ausgangshalbleiterstruktur 100 gemäß wenigstens einem Aspekt der vorliegenden Erfindung, wobei die Struktur ein Halbleitersubstrat 102, Fins 104, die mit dem Substrat verbunden sind, einen Bodenbereich der Fins, der mit Isolationsmaterial umgeben ist, und einen oberseitigen Bereich davon 108, der mit einem epitaktischen Material 110 darauf ausgenommen ist (Source/Drain, beispielsweise durch Aufwachsen) und einen Grabensilizidkontakt 112 darüber umfasst, wobei die Struktur auch Gatestrukturen 114 umfasst, wobei jede Gatestruktur einen Bereich der Fins umgibt und wenigstens ein leitfähiges Material 116, das durch Abstandshalter (z. B. Abstandshalter 118) umgeben ist, und eine Gatekappe (z. B. Gatekappe 120) umfasst, wobei die Gatestrukturen und das Silizid durch eine oberseitige Dielektrikumsschicht 122 (z. B. ein Zwischenebenendielektrikum) umgeben ist. Die Gastestruktur kann eine Dummy-Gatestruktur oder eine leitfähige (Metall-)Gatestruktur sein.
  • Die Ausgangsstruktur kann herkömmlicherweise z. B. unter Verwendung bekannter Prozesse und Techniken hergestellt werden. Sofern nicht anderweitig angemerkt wird können herkömmliche Prozesse und Techniken dazu verwendet werden, einzelne Schritte des hierin beschriebenen Herstellungsprozesses zu erreichen. Obwohl nur ein Bereich zur Vereinfachung dargestellt ist, sind in der Praxis viele solcher Strukturen auf dem gleichen Bulk-Substrat vorgesehen.
  • In einem Beispiel kann das Substrat 102 ein beliebiges Silizium umfassendes Substrat umfassen, umfassend, jedoch nicht beschränkend, Silizium (Si), Siliziumeinkristall, polykristallines Si, amorphes Si, Silizium-auf-nichts (SON), Silizium-auf-Isolator (SOI) oder Silizium-auf-Austausch-Isolator (SRI) oder Silizium-Germanium-Substrate und dergleichen. Das Substrat 102 kann zusätzlich oder alternativ verschiedene Isolierungen, Dotierungen und/oder Vorrichtungsmerkmale umfassen. Das Substrat kann andere geeignete elementare Halbleiter, wie z. B. Germanium (Ge) im Kristall, einen zusammengesetzten Halbleiter, wie z. B. Siliziumcarbid (SiC), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumarsenid (InAs) und/oder Indium-Antimon (InSb) oder Kombinationen davon umfassen; eine Halbleiterverbindung einschließlich GaAsP, AlInAs, GaInAs, GaInP oder GaInAsP oder Kombinationen davon umfassen.
  • In einem Beispiel können die Fins 104 aus einem Vollsubstrat geätzt werden und können z. B. jedes der oben bezüglich des Substrats aufgelisteten Materialien umfassen. Weiterhin können einige oder alle Fins zusätzliche Verunreinigungen (z. B. durch Dotierung) umfassen, so dass sie vom N-Typ oder P-Typ gemacht werden.
  • 2 zeigt eine Aufsicht, die ein Beispiel eines Hauptabschnitts 124 der Ausgangshalbleiterstruktur 100 aus 1 klarstellend darstellt, wobei der Hauptabschnitt Gatestrukturen 114, Fins 104 und einen Grabensilizidkontakt 112 umfasst, sowie verschiedene Querschnittansichten 101, 103, 105 von 1 gemäß wenigstens einem Aspekt der vorliegenden Erfindung darstellt.
  • 3 zeigt ein Beispiel der Struktur aus 1, nachdem eine Maskenschicht 126 über der Struktur gebildet und zur Freilegung von Bereichen (z. B. Bereich 128) des Grabensilizidkontakts 112 gemäß wenigstens einem Aspekt der Erfindung strukturiert wurde. Für eine Aufsichtsansicht der Maskenschichtöffnung wird auf 10 verwiesen.
  • In einem Beispiel kann die Maskenschicht aus 3 z. B. ein organisches Einebnungsmaterial umfassen und kann z. B. mittels Lithografie gebildet sein.
  • 4 stellt ein Beispiel der Struktur aus 3 nach einer Entfernung eines Bereichs 129 des Silizids 112, welches ansonsten einen Kurzschluss mit dem soweit nicht verarbeitenden Gatekontakt bewirkt, und nach einer Entfernung der Maske (126, 3) gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar.
  • In einem Beispiel kann der Grabensilizidkontakt eine dünne Silizidschicht (z. B. ungefähr 5 nm) über dem epitaktischen Source/Drain-Material und wenigstens ein leitfähiges Metall über dem Silizid, beispielseise Wolfram, umfassen und auch ein Liner-Material, beispielsweise Titan oder Titannitrid, umfassen und eine teilweise Entfernung des leitfähigen Metalls kann z. B. durch einen Trockenätzprozess mit fester Zeit erreicht werden. In dem vorliegenden Beispiel weist der Bereich des Grabensilizidbereichs des verbleibenden Kontakts grob eine L-Gestalt auf.
  • 5 stellt ein Beispiel der Struktur aus 4 nach einer Bildung einer zusätzlichen flächig abgeschiedenen Dielektrikumsschicht 130 über der Struktur und einem Entfernen eines Bereichs 132 der flächig abgeschiedenen zusätzlichen Dielektrikumsschicht dar, wobei eine oberseitige Oberfläche 134 des Grabensilizidkontakts 112 gemäß wenigstens einem Aspekt der vorliegenden Erfindung freigelegt wurde.
  • In einem Beispiel kann die Struktur aus 5 z. B. durch Bilden einer Dielektrikumsschicht (beispielsweise Silizimdioxid) unter Verwendung von z. B. einem chemischen Gasphasenabscheidungsprozess, einer Planarisierung der Dielektrikumsschicht, z. B. unter Verwendung eines chemisch-mechanischen Polierprozesses, und eines Durchführens eines zusätzlichen Lithografie-/Ätzprozesses zur Bildung des Grabens realisiert werden, der den Grabensilizidkontakt freilegt. Für eine Aufsicht des Grabens wird auf 10 verwiesen.
  • 6 stellt ein Beispiel der Struktur aus 5 nach einem Bilden einer flächigen konformen Maskenschicht 136 ähnlich der Maskenschicht aus 3, einer Strukturierung davon für wenigstens einen Gatekontakt und ein Entfernen von wenigstens einem Bereich der zusätzlichen Dielektrikumsschicht 130 (z. B. eine Ätzen mit fester Zeit), einem Freilegen der wenigstens einen Gatekappe (z. B. Gatekappe 120) gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar.
  • 7 stellt ein Beispiel der Struktur aus 6 nach einem selektiven Entfernen der wenigstens einen Gatekappe (z. B. Gatekappe 120) und von oberseitigen Bereichen der zugehörigen Abstandshalter (z. B. Abstandshalter 118) dar, wobei das wenigstens eine Gate (z. B. Gate 116) gemäß wenigstens einem Aspekt der vorliegenden Erfindung freigelegt wurde.
  • In einem Beispiel kann das selektive Entfernen der wenigstens einen Gatekappe und der oberseitigen Bereiche der Abstandshalter z. B. unter Verwendung eines Trockenätzprozesses erreicht werden, der eine Kappe und Abstandshalter aus Siliziumnitrid selektiv zu der wenigstens einen umgebenden Dielektrikumsschicht (z. B. Oxid) entfernt.
  • 8 stellt ein Beispiel der Struktur aus 7 nach einem Entfernen der Maskenschicht (136, 7) gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar, z. B. unter Verwendung eines Veraschungsprozesses.
  • 9 stellt ein Beispiel der Struktur aus 8 nach einem Füllen der Öffnungen (Source/Drain- und Gatekontakte, separat oder zusammen) für Source/Drain und das wenigstens eine Gate (7, 138, 140 und 142) mit wenigstens einem leitfähigen Material gemäß wenigstens einem Aspekt der vorliegenden Erfindung dar, wobei Kontakte 144, 146 und 148 entsprechend gebildet werden.
  • In einem Beispiel kann das zum Füllen verwendete leitfähige Material z. B. Wolfram umfassen, und das Füllen kann z. B. ein Überfüllen und nachfolgendes Planarisieren auf das Dielektrikumsmaterial (z. B. unter Verwendung eines chemisch-mechanischen Polierprozesses) umfassen.
  • 10 zeigt ein Beispiel einer Aufsicht von Hauptabschnitten der Struktur aus 9 gemäß wenigstens einem Aspekt der vorliegenden Erfindung, umfassend die Kontakte 144, 146 und 148.
  • In einem ersten Aspekt wird oben ein Verfahren offenbart. Das Verfahren umfasst ein Bereitstellen einer Ausgangshalbleiterstruktur, wobei die Struktur ein Halbleitersubstrat, wenigstens einen Fin, der mit dem Substrat gekoppelt ist, ein Isolationsmaterial, das einen Bodenbereich des wenigstens einen Fins umgibt, ein epitaktisches Halbleitermaterial an einem oberseitigen Bereich von jedem Fin, einen Grabensilizidkontakt über dem epitaktischen Halbleitermaterial und eine Gatestruktur mit Kappe und Abstandshaltern umfasst. Das Verfahren umfasst ferner ein Entfernen eines Bereichs des Grabensilizidkontakts unter der Gatestruktur.
  • In einem Beispiel kann das Verfahren ferner einen freiliegenden Teil eines nicht-entfernten Bereichs des Grabensilizidkontakts mit freiliegendem Gate und ein Bilden von Kontakte für Source, Drain und Gate umfassen.
  • In einem Beispiel kann ein Entfernen eines Bereichs des Grabensilizidkontakts unter der Gatestruktur in dem Verfahren des ersten Aspekts z. B. ein Bilden einer Schutzschicht über der Struktur mit Ausnahme des Bereichs des Grabensilizidkontakts und ein Entfernen des Bereichs des Grabensilizidkontakts umfassen, In einem Beispiel kann die Schutzschicht z. B. eine organische Einebnungsschicht umfassen und das Entfernen kann z. B. ein Durchführen eines Veraschungsprozesses umfassen.
  • In einem Beispiel umfasst ein Freilegen eines Teils eines nicht-entfernten Bereichs des Grabensilizidkontakts eine Verwendung eines Lithografie- und Ätzprozesses.
  • In einem Beispiel kann ein Freilegen in dem Verfahren des ersten Aspekts z. B. ein Bilden einer flächigen konformen Dielektrikumsschicht über der Struktur, ein Bilden einer Schutzschicht über der Struktur mit Ausnahme über dem wenigstens einen Gate, ein Freilegen der Gatekappe und eines oberen Bereichs der Abstandshalter und ein Entfernen der freiliegenden Gatekappe und des oberseitigen Bereichs der Abstandshalter umfassen, wobei das Gate freigelegt wird.
  • In einem Beispiel kann die Schutzschicht z. B. eine organische Einebnungsschicht (OPL) umfassen und ein Freilegen der Gatekappe und der Abstandshalter kann nun z. B. ein Durchführen eines Ätzens mit fester Zeit umfassen. In einem anderen Beispiel kann ein Entfernen der freiliegenden Gatekappe und des oberseitigen Bereichs der Abstandshalter z. B. ein Durchführen eines zu der flächigen konformen Dielektrikumsschicht selektiven Ätzens umfassen.
  • In einem Beispiel kann z. B. ein Bilden von wenigstens einem Kontakt für das wenigstens eine Gate in dem Verfahren des ersten Aspekts ein Bilden von wenigstens einer Schicht aus einem Austrittsarbeit-einstellenden Material umfassen.
  • In einem Beispiel kann ein Bilden von Kontakte für das wenigstens eine Gate in dem Verfahren des ersten Aspekts z. B. ein Füllen mit wenigstens einem Metall umfassen.
  • In einem Beispiel kann ein Bilden von Kontakte für das wenigstens eine Source, das wenigstens eine Drain und das wenigstens eine Gate in dem Verfahren des ersten Aspekts z. B. eine gemeinsame Metallfüllung umfassen.
  • In einem zweiten Aspekt wird oben eine Halbleiterstruktur offenbart. Die Struktur umfasst ein Halbleitersubstrat und wenigstens einen damit gekoppelten Fin, wobei das Halbleitersubstrat ein aktives Gebiet mit Source, Drain und einem Gate aufweist, das einen Bereich des wenigstens einen Fins umgibt. Die Struktur umfasst ferner einen Grabensilizidkontakt für Source und Drain und einen Gatekontakt, wobei jeder Kontakt in dem aktiven Gebiet angeordnet ist, wobei die Grabensilizidkontakte unter dem Gatekontakt teilweise ausgenommen sind.
  • In einem Beispiel umfassen die Grabensilizidkontakte jeweils ein Silizid und wenigstens ein leitfähiges Metall.
  • In einem dritten Aspekt ist oben ein dreidimensionaler Halbleitertransistor offenbart. Der Transistor umfasst ein Halbleitersubstrat, einen mit dem Substrat gekoppelten Fin, wobei der Fin ein aktives Gebiet entlang eines oberen Bereichs davon umfasst, wobei das aktive Gebiet Source, Drain und ein Kanalgebiet dazwischen umfasst. Der Transistor umfasst ferner ein Gate, das über dem Kanalgebiet angeordnet ist, und einen Gatekontakt, der in dem aktiven Gebiet angeordnet ist, wobei kein Bereich davon mit Source oder Drain elektrisch gekoppelt ist.
  • In einem Beispiel kann der Transistor ferner z. B. einen Sourcekontakt und einen Drainkontakt umfassen, wobei der Sourcekontakt und der Drainkontakt jeweils einen Bereich davon umfassen, der unter dem Gatekontakt ausgenommen ist, während ein vollständiger elektrischer Kontakt zu Source und Drain aufrechterhalten wird. In einem Beispiel können der Sourcekontakt und der Drainkontakt jeweils z. B. einen grob L-förmigen Bereich aufweisen, der mit Source und Drain in direktem Kontakt ist.
  • In einem Beispiel kann das Halbleitersubstrat des dreidimensionalen Transistors gemäß dem dritten Aspekt z. B. ein Halbleitervollsubstrat mit wenigstens einem damit gekoppelten Fin umfassen.
  • Während verschiedene Aspekte der vorliegenden Erfindung hierin beschrieben und dargestellt sind, können alternative Aspekte durch den Fachmann erreicht werden, um die gleichen Ziele zu erreichen. Dementsprechend sollen die beiliegenden Ansprüche alle alternativen Aspekte als in den wahren Rahmen und Gehalt der Erfindung fallend abdecken.

Claims (17)

  1. Verfahren, umfassend: ein Bereitstellen einer Ausgangshalbleiterstruktur, wobei die Struktur umfasst: ein Halbleitersubstrat, wenigstens einen Fin, der mit dem Substrat gekoppelt ist, ein Isolationsmaterial, das einen Bodenbereich des wenigstens einen Fins umgibt, ein epitaktisches Halbleitermaterial an einem oberseitigen Bereich von jedem Fin, einen Grabensilizidkontakt über dem epitaktischen Halbleitermaterial und eine Gatestruktur mit einer Kappe und Abstandshaltern; und ein Entfernen eines Bereichs des Grabensilizidkontakts unter der Gatestruktur.
  2. Verfahren nach Anspruch 1, ferner umfassend: ein Freilegen eines Teils eines nicht-entfernten Bereichs des Grabensilizidkontakts; ein Freilegen des Gate; und ein Bilden von Kontakten für Source, Drain und Gate.
  3. Verfahren nach Anspruch 1, wobei das Entfernen eines Bereichs des Grabensilizidkontakts unter der Gatestruktur umfasst: ein Bilden einer Schutzschicht über der Struktur mit Ausnahme des Bereichs des Grabensilizidkontakts; und ein Entfernen des Bereichs des Grabensilizidkontakts.
  4. Verfahren nach Anspruch 3, wobei die Schutzschicht eine organische Einebnungsschicht umfasst und wobei das Entfernen ein Durchführen eines Veraschungsprozesses umfasst.
  5. Verfahren nach Anspruch 1, wobei das Freilegen des Teils eines nicht-entfernten Bereichs des Grabensilizidkontakts ein Verwenden eines Lithografie- und Ätzprozesses umfasst.
  6. Verfahren nach Anspruch 1, wobei das Freilegen des Gates umfasst: ein Bilden einer flächigen konformen Dielektrikumsschicht über der Struktur; ein Bilden einer Schutzschicht über der Struktur mit Ausnahme des wenigstens einen Gates; ein Freilegen der Gatekappe und eines oberseitigen Bereichs der Abstandshalter; und ein Entfernen der freigelegten Gatekappe und des oberseitigen Bereichs der Abstandshalter, wobei das Gate freigelegt wird.
  7. Verfahren nach Anspruch 6, wobei die Schutzschicht eine organische Einebnungsschicht (OPL) umfasst und wobei das Freilegen der Gatekappe und der Abstandshalter ein Durchführen eines Ätzens mit fester Zeit umfasst.
  8. Verfahren nach Anspruch 6, wobei das Entfernen der freiliegenden Gatekappe und des oberseitigen Bereichs der Abstandshalter ein zu der flächigen konformen Dielektrikumsschicht selektives Ätzen umfasst.
  9. Verfahren nach Anspruch 1, wobei das Bilden von Kontakten für das wenigstens eine Gate ein Bilden von wenigstens einer Schicht aus einem Austrittsarbeit-einstellenden Material umfasst.
  10. Verfahren nach Anspruch 1, wobei das Bilden von Kontakte für das wenigstens eine Gate ein Füllen mit wenigstens einem Metall umfasst.
  11. Verfahren nach Anspruch 1, wobei das Bilden von Kontakte für das wenigstens eine Source, das wenigstens eine Drain und das wenigstens eine Gate ein Füllen mit einem gemeinsamen Metall umfasst.
  12. Halbleiterstruktur, umfassend: ein Halbleitersubstrat und wenigstens einen Fin, der damit gekoppelt ist, wobei das Halbleitersubstrat ein aktives Gebiet mit Source, Drain und einem Gate aufweist, das einen Bereich des wenigstens einen Fin umgibt; einen Grabensilizidkontakt für Source und Drain und einen Gatekontakt, wobei jeder Kontakt in dem aktiven Gebiet angeordnet ist; und wobei die Grabensilizidkontakte unter dem Gatekontakt teilweise ausgenommen sind.
  13. Halbleiterstruktur nach Anspruch 12, wobei die Grabensilizidkontakte jeweils Silizid und wenigstens ein leitfähiges Metall umfassen.
  14. Dreidimensionaler Halbleitertransistor, umfassend: ein Halbleitersubstrat; einen Fin, der mit dem Substrat gekoppelt ist, wobei der Fin ein aktives Gebiet entlang eines oberseitigen Bereichs davon umfasst, wobei das aktive Gebiet Source, Drain und ein Kanalgebiet dazwischen umfasst; ein Gate, das über dem Kanalgebiet angeordnet ist; und einen Gatekontakt, der in dem aktiven Gebiet angeordnet ist, wobei kein Bereich davon mit Source oder Drain elektrisch gekoppelt ist.
  15. Dreidimensionaler Transistor nach Anspruch 14, ferner umfassend einen Sourcekontakt und einen Drainkontakt, die jeweils einen Bereich davon umfassen, der unter dem Gatekontakt ausgenommen ist, während ein vollständiger elektrischer Kontakt mit Source und Drain aufrechterhalten bleiben.
  16. Dreidimensionaler Transistor nach Anspruch 15, wobei der Sourcekontakt und der Drainkontakt jeweils einen grob L-förmigen Bereich umfassen, der mit Source und Drain in direktem Kontakt steht.
  17. Dreidimensionaler Transistor nach Anspruch 14, wobei das Halbleitersubstrat ein Halbleitervollsubstrat mit einer Mehrzahl der Fins umfasst, die damit gekoppelt sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10755964B1 (en) 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102308779B1 (ko) * 2017-04-10 2021-10-05 삼성전자주식회사 이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10381480B2 (en) 2017-09-27 2019-08-13 International Business Machines Corporation Reliable gate contacts over active areas
US10651284B2 (en) * 2017-10-24 2020-05-12 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10497612B2 (en) 2017-12-11 2019-12-03 Globalfoundries Inc. Methods of forming contact structures on integrated circuit products
US10580875B2 (en) * 2018-01-17 2020-03-03 Globalfoundries Inc. Middle of line structures
US10607893B2 (en) 2018-02-17 2020-03-31 Globalfoundries Inc. Middle of line structures
US11257672B2 (en) * 2018-05-14 2022-02-22 Globalfoundries U.S. Inc. Semiconductor devices including active regions in RAM areas with deposition determined pitch
US10446654B1 (en) 2018-06-14 2019-10-15 Globalfoundries Inc. Gate contact structures and self-aligned contact process
US10790376B2 (en) * 2018-08-20 2020-09-29 Globalfoundries Inc. Contact structures
US10665692B2 (en) 2018-10-24 2020-05-26 International Business Machines Corporation Non-self aligned gate contacts formed over the active region of a transistor
US10892338B2 (en) 2018-10-24 2021-01-12 Globalfoundries Inc. Scaled gate contact and source/drain cap
US10707127B2 (en) 2018-11-06 2020-07-07 International Business Machines Corporation Field effect transistor devices with self-aligned source/drain contacts and gate contacts positioned over active transistors
US10811319B2 (en) * 2018-11-29 2020-10-20 Globalfoundries Inc. Middle of line structures
KR20210027643A (ko) 2019-08-30 2021-03-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20210033096A (ko) 2019-09-17 2021-03-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조방법
US11239115B2 (en) 2019-10-30 2022-02-01 International Business Machines Corporation Partial self-aligned contact for MOL
KR20210096400A (ko) 2020-01-28 2021-08-05 삼성전자주식회사 반도체 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8358012B2 (en) * 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
US8753964B2 (en) * 2011-01-27 2014-06-17 International Business Machines Corporation FinFET structure having fully silicided fin
US8637931B2 (en) * 2011-12-27 2014-01-28 International Business Machines Corporation finFET with merged fins and vertical silicide
US8659066B2 (en) * 2012-01-06 2014-02-25 International Business Machines Corporation Integrated circuit with a thin body field effect transistor and capacitor
US8895379B2 (en) * 2012-01-06 2014-11-25 International Business Machines Corporation Integrated circuit having raised source drains devices with reduced silicide contact resistance and methods to fabricate same
US9153694B2 (en) * 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9202918B2 (en) 2013-09-18 2015-12-01 Globalfoundries Inc. Methods of forming stressed layers on FinFET semiconductor devices and the resulting devices
KR102220590B1 (ko) * 2014-02-21 2021-03-03 삼성전자주식회사 컨택을 포함하는 집적 회로 장치 및 이의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10755964B1 (en) 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
DE102019116063A1 (de) * 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain-isolationsstruktur und verfahren dafür
DE102019116063B4 (de) * 2019-05-31 2021-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain-isolationsstruktur und verfahren dafür
US11239106B2 (en) 2019-05-31 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
US11694921B2 (en) 2019-05-31 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof

Also Published As

Publication number Publication date
TWI632618B (zh) 2018-08-11
TW201715618A (zh) 2017-05-01
US20170092764A1 (en) 2017-03-30
US9691897B2 (en) 2017-06-27
CN107039523B (zh) 2021-01-15
CN107039523A (zh) 2017-08-11
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