DE102015117758A1

DE102015117758A1 - Schieberegister, ansteuerverfahren und gate-ansteuerschaltung

Info

Publication number: DE102015117758A1
Application number: DE102015117758.7A
Authority: DE
Inventors: Tong Wu; Dong Qian; Tong Zhang
Original assignee: Tianma Microelectronics Co Ltd; Shanghai Tianma AM OLED Co Ltd
Current assignee: Wuhan Tianma Microelectronics Co Ltd Cn; Wuhan Tianma Microelectronics Co Ltd Shangh Cn; Tianma Microelectronics Co Ltd
Priority date: 2014-12-30
Filing date: 2015-10-19
Publication date: 2016-06-30
Anticipated expiration: 2035-10-20
Also published as: US20160189796A1; CN104485065B; DE102015117758B4; US9653179B2; CN104485065A

Abstract

Ein Schieberegister, ein Ansteuerverfahren und eine Gate-Ansteuerschaltung werden bereitgestellt. Das Schieberegister umfasst: einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor, einen vierten Transistor, einen fünften Transistor, einen sechsten Transistor, einen siebten Transistor, einen achten Transistor, einen neunten Transistor, einen ersten Speicherkondensator und einen zweiten Speicherkondensator. Das Schieberegister wird durch das Zusammenspiel der jeweiligen Transistoren angesteuert. Für den Fall, dass das Schieberegister in der Gate-Ansteuerschaltung angewendet wird, um eine zeilenweise Abtastung durchzuführen, werden Schieberegister, die zwei benachbarten Pixelzeilen entsprechen, direkt kaskadiert, und nach den Schieberegistern, die den jeweiligen Pixelzeilen entsprechen, sind keine Inverter vorgesehen, wodurch die Anzahl von Transistoren in der Gate-Ansteuerschaltung verringert und die Layout-Fläche der Gate-Ansteuerschaltung verkleinert wird, was zur Verschmälerung der Umrandung vorteilhaft ist.

Description

GEBIET
Die Offenbarung bezieht sich auf die Ansteuertechnologie und insbesondere auf ein Schieberegister, ein Ansteuerverfahren und eine Gate-Ansteuerschaltung.
HINTERGRUND
Ein Anzeigefeld in herkömmlicher Technologie umfasst allgemein Pixeleinheiten, die durch Schnittpunkte von mehreren Pixelzeilen und mehreren Pixelspalten gebildet werden. Um ein Bild anzuzeigen, wird ein herkömmliches Anzeigefeld üblicherweise über eine zeilenweise Abtastung angesteuert, die von einer Gate-Ansteuerschaltung durchgeführt wird, d. h. die mehreren Pixelzeilen werden Zeile für Zeile mit einem Ansteuersignal versehen. Zusätzlich wird eine herkömmliche Gate-Ansteuerschaltung durch einen Tiefpegel ausgelöst. Wie in 1 gezeigt ist, weist eine herkömmliche Gate-Ansteuerschaltung im Allgemeinen einen Schieberegisterabschnitt 34 und einen Inverterabschnitt 36 auf, um die Funktion der zeilenweisen Abtastung durchzuführen, und an ein Schieberegister, das einer jeweiligen Pixelzeile entspricht, schließen sich drei kaskadierte Inverter an. Folglich umfasst die Gate-Ansteuerschaltung eine große Anzahl an Transistoren und nimmt eine große Fläche des Layouts ein, was von Nachteil ist, um die Umrandung des Anzeigefelds zu verschmälern.
ZUSAMMENFASSUNG
Um die oben genannten technischen Probleme zu lösen, werden gemäß Ausführungsformen der Offenbarung ein Schieberegister, ein Ansteuerverfahren und eine Gate-Ansteuerschaltung bereitgestellt. Somit ist die Anzahl von Transistoren in der Gate-Ansteuerschaltung verringert und eine Layout-Fläche der Gate-Ansteuerschaltung ist verkleinert, was zur Verschmälerung der Umrandung vorteilhaft ist.
Um die obigen Probleme zu lösen, werden in den Ausführungsformen der Offenbarung die folgenden technischen Lösungen bereitgestellt.
Ein Schieberegister wird bereitgestellt. Das Schieberegister umfasst: einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor, einen vierten Transistor, einen fünften Transistor, einen sechsten Transistor, einen siebten Transistor, einen achten Transistor, einen neunten Transistor, einen ersten Speicherkondensator und einen zweiten Speicherkondensator.
Der erste Transistor wird von einer Spannung eines ersten Knotens gesteuert und ist dafür ausgelegt, eine erste Referenzspannung an einen Ausgangsanschluss des Schieberegisters weiterzuleiten.
Der zweite Transistor wird von einer Spannung eines zweiten Knotens gesteuert und ist dafür ausgelegt, eine zweite Referenzspannung an den Ausgangsanschluss weiterzuleiten, wobei die zweite Referenzspannung niedriger ist als die erste Referenzspannung.
Der dritte Transistor wird von einem ersten Taktsignal gesteuert und ist dafür ausgelegt, die erste Referenzspannung an den ersten Knoten weiterzuleiten.
Der vierte Transistor wird von einer Spannung eines dritten Knotens gesteuert und ist dafür ausgelegt, ein zweites Taktsignal an den ersten Knoten weiterzuleiten.
Der fünfte Transistor wird vom ersten Taktsignal gesteuert und ist dafür ausgelegt, ein Steuersignal an den zweiten Knoten weiterzuleiten.
Der sechste Transistor wird vom ersten Taktsignal gesteuert und ist dafür ausgelegt, ein Eingangssignal an einen vierten Knoten weiterzuleiten.
Der siebte Transistor wird von einer Spannung des vierten Knotens gesteuert und ist dafür ausgelegt, die erste Referenzspannung an den dritten Knoten weiterzuleiten.
Der achte Transistor wird vom ersten Taktsignal gesteuert und ist dafür ausgelegt, eine Spannung eines fünften Knotens an den dritten Knoten weiterzuleiten.
Der neunte Transistor wird von der zweiten Referenzspannung gesteuert und ist dafür ausgelegt, die zweite Referenzspannung an den fünften Knoten weiterzuleiten.
Die Spannung des vierten Knotens wird in eine polare Platte des ersten Speicherkondensators eingespeist und die erste Referenzspannung wird in die andere polare Platte des ersten Speicherkondensators eingespeist.
Die Spannung des zweiten Knotens wird in eine polare Platte des zweiten Speicherkondensators eingespeist und eine Spannung des Ausgangsanschlusses wird in die andere polare Platte des zweiten Speicherkondensators eingespeist.
Ein auf das vorstehend beschriebene Schieberegister angewendetes Ansteuerverfahren wird bereitgestellt, wobei das Steuersignal das erste Taktsignal oder die zweite Referenzspannung ist und das Ansteuerverfahren umfasst:
in einer ersten Stufe, Halten des Eingangssignals auf einem ersten Pegel, Halten des ersten Taktsignals auf einem zweiten Pegel und Halten des zweiten Taktsignals auf dem ersten Pegel, um den fünften Transistor, den sechsten Transistor, den achten Transistor und den neunten Transistor durchzuschalten; wobei der erste Pegel höher als der zweite Pegel ist; da der achte Transistor und der neunte Transistor durchgeschaltet sind, wird die zweite Referenzspannung an den dritten Knoten weitergeleitet, um den vierten Transistor durchzuschalten, und das zweite Taktsignal auf dem ersten Pegel wird an den ersten Knoten weitergeleitet, um den ersten Transistor zu sperren; da der sechste Transistor durchgeschaltet ist, wird das Eingangssignal auf dem ersten Pegel an den vierten Knoten weitergeleitet, um den ersten Speicherkondensator zu laden; da der fünfte Transistor durchgeschaltet ist, wird das Steuersignal an den zweiten Knoten weitergeleitet, um den zweiten Transistor durchzuschalten, und die zweite Referenzspannung wird über den zweiten Transistor an den Ausgangsanschluss weitergeleitet und vom Ausgangsanschluss abgegeben;
in einer zweiten Stufe, Halten des Eingangssignals auf dem zweiten Pegel, Halten des ersten Taktsignals auf dem ersten Pegel und Halten des zweiten Taktsignals auf dem zweiten Pegel, wobei die Spannung des dritten Knotens auf dem zweiten Pegel liegt, um den vierten Transistor durchzuschalten, das zweite Taktsignal auf dem zweiten Pegel über den vierten Transistor an den ersten Knoten weitergeleitet wird, um den ersten Transistor durchzuschalten, und die erste Referenzspannung über den ersten Transistor an den Ausgangsanschluss weitergeleitet und vom Ausgangsanschluss abgegeben wird;
in einer dritten Stufe, Halten des Eingangssignals auf dem zweiten Pegel, Halten des ersten Taktsignals auf dem zweiten Pegel und Halten des zweiten Taktsignals auf dem ersten Pegel, um den fünften Transistor durchzuschalten, wobei das Steuersignal auf dem zweiten Pegel über den fünften Transistor an den zweiten Knoten weitergeleitet wird, um den zweiten Transistor durchzuschalten, und der zweite Speicherkondensator den zweiten Transistor steuert, um durch eine Kopplungsfunktion durchgeschaltet zu werden, und die zweite Referenzspannung über den zweiten Transistor an den Ausgangsanschluss weitergeleitet und vom Ausgangsanschluss abgegeben wird; und
in einer vierten Stufe, Halten des Eingangssignals auf dem zweiten Pegel, Halten des ersten Taktsignals auf dem ersten Pegel und Halten des zweiten Taktsignals auf dem zweiten Pegel, wobei die Spannung des zweiten Knotens der zweite Pegel ist, der vom zweiten Speicherkondensator gespeichert ist, der zweite Transistor durchgeschaltet wird und die zweite Referenzspannung über den zweiten Transistor an den Ausgangsanschluss weitergeleitet und vom Ausgangsanschluss abgegeben wird.
Eine Gate-Ansteuerschaltung wird bereitgestellt. Die Gate-Ansteuerschaltung umfasst N kaskadierte Schieberegister. Die N kaskadierten Schieberegister umfassen ein Schieberegister in einer ersten Stufe bis hin zu einem Schieberegister in einer N-ten Stufe, wobei N eine positive ganze Zahl größer als 2 ist und es sich bei dem Schieberegister um das vorstehend beschriebene Schieberegister handelt.
Im Vergleich zur herkömmlichen Technologie haben die vorstehenden technischen Lösungen die folgenden Vorteile. Das Schieberegister gemäß den Ausführungsformen der Offenbarung umfasst einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor, einen vierten Transistor, einen fünften Transistor, einen sechsten Transistor, einen siebten Transistor, einen achten Transistor, einen neunten Transistor, einen ersten Speicherkondensator und einen zweiten Speicherkondensator. Das Schieberegister wird durch einen Hochpegel ausgelöst und durch das Zusammenspiel der jeweiligen Transistoren angesteuert. Für den Fall, dass das Schieberegister in der Gate-Ansteuerschaltung angewendet wird, um eine zeilenweise Abtastung durchzuführen, werden Schieberegister, die zwei benachbarten Pixelzeilen entsprechen, direkt kaskadiert, und ein Hochpegelsignal wird Stufe um Stufe weitergeleitet, wodurch die Schieberegister ohne jegliche Inverter ausgelöst werden, die sich an die Schieberegister anschließen, die den jeweiligen Pixelzeilen entsprechen. Dadurch wird die Anzahl von Transistoren in der Gate-Ansteuerschaltung verringert und die Layout-Fläche der Gate-Ansteuerschaltung verkleinert, was zur Verschmälerung der Umrandung vorteilhaft ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Zeichnungen, die bei der Beschreibung von Ausführungsformen oder der herkömmlichen Technologie zu verwenden sind, werden nachstehend einfach beschrieben, um die technischen Lösungen in den Ausführungsformen der Offenbarung oder der herkömmlichen Technologie deutlich darzulegen. Natürlich sind die nachfolgend beschriebenen Zeichnungen nur für die Ausführungsformen der Erfindung, wobei der Fachmann auf Grundlage der bereitgestellten Zeichnungen ohne schöpferisches Zutun auch zu anderen Zeichnungen gelangen kann.
1 ist ein schematischer Schaltplan einer herkömmlichen Gate-Ansteuerschaltung;
2 ist ein schematischer Schaltplan eines Schieberegisters gemäß einer Ausführungsform der Offenbarung;
3 ist ein schematischer Schaltplan eines Schieberegisters gemäß einer anderen Ausführungsform der Offenbarung;
4 ist ein schematischer Schaltplan eines Schieberegisters nach noch einer anderen Ausführungsform der Offenbarung;
5 ist ein Sequenzdiagramm eines Ansteuerverfahrens gemäß einer Ausführungsform der Offenbarung; und
6 ist ein grobes Aufbauschema einer Gate-Ansteuerschaltung nach einer Ausführungsform der Offenbarung.
AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Die technischen Lösungen in den Ausführungsformen der Offenbarung werden nachstehend in Verbindung mit den Zeichnungen in den Ausführungsformen der Offenbarung deutlich und vollumfänglich beschrieben. Natürlich handelt es sich bei den beschriebenen Ausführungsformen nur um einige und nicht um alle Ausführungsformen der Offenbarung. Alle anderen Ausführungsformen, die vom Fachmann auf Grundlage der Ausführungsformen der Offenbarung ohne erfinderisches Zutun erlangt werden, fallen in den Schutzumfang der Offenbarung.
Es wird ein Schieberegister gemäß einer Ausführungsform der Offenbarung bereitgestellt. Wie in 2 gezeigt ist, umfasst das Schieberegister: einen ersten Transistor M1, einen zweiten Transistor M2, einen dritten Transistor M3, einen vierten Transistor M4, einen fünften Transistor M5, einen sechsten Transistor M6, einen siebten Transistor M7, einen achten Transistor M8, einen neunten Transistor M9, einen ersten Speicherkondensator C1 und einen zweiten Speicherkondensator C2. Der erste Transistor M1 wird von einer Spannung eines ersten Knotens N1 gesteuert und ist dafür ausgelegt, eine erste Referenzspannung VGH an einen Ausgangsanschluss OUT des Schieberegisters weiterzuleiten. Der zweite Transistor M2 wird von einer Spannung eines zweiten Knotens N2 gesteuert und ist dafür ausgelegt, eine zweite Referenzspannung VGL an den Ausgangsanschluss OUT des Schieberegisters weiterzuleiten, wobei die zweite Referenzspannung VGL niedriger ist als die erste Referenzspannung VGH. Der dritte Transistor M3 wird von einem ersten Taktsignal CLK gesteuert und ist dafür ausgelegt, die erste Referenzspannung VGH an den ersten Knoten N1 weiterzuleiten. Der vierte Transistor M4 wird von einer Spannung eines dritten Knotens N3 gesteuert und ist dafür ausgelegt, ein zweites Taktsignal XCLK an den ersten Knoten N1 weiterzuleiten. Der fünfte Transistor M5 wird vom ersten Taktsignal CLK gesteuert und ist dafür ausgelegt, ein Steuersignal an den zweiten Knoten N2 weiterzuleiten. Der sechste Transistor M6 wird vom ersten Taktsignal CLK gesteuert und ist dafür ausgelegt, ein Eingangssignal IN an einen vierten Knoten N4 weiterzuleiten. Der siebte Transistor M7 wird von einer Spannung des vierten Knotens N4 gesteuert und ist dafür ausgelegt, die erste Referenzspannung VGH an den dritten Knoten N3 weiterzuleiten. Der achte Transistor M8 wird vom ersten Taktsignal CLK gesteuert und ist dafür ausgelegt, eine Spannung eines fünften Knotens N5 an den dritten Knoten N3 weiterzuleiten. Die Spannung des vierten Knotens N4 wird in eine polare Platte des ersten Speicherkondensators C1 eingespeist und die erste Referenzspannung VGH wird in die andere polare Platte des ersten Speicherkondensators C1 eingespeist. Die Spannung des zweiten Knotens N2 wird in eine polare Platte des zweiten Speicherkondensators C2 eingespeist und eine Spannung des Ausgangsanschlusses OUT wird in die andere polare Platte des zweiten Speicherkondensators C2 eingespeist.
Im Einzelnen ist beruhend auf der obigen Ausführungsform in einer Ausführungsform der Offenbarung ein Gate des ersten Transistors M1 elektrisch mit dem ersten Knoten N1 verbunden, die erste Referenzspannung VGH wird in eine erste Elektrode des ersten Transistors M1 eingespeist und eine zweite Elektrode des ersten Transistors M1 ist elektrisch mit dem Ausgangsanschluss OUT verbunden. Ein Gate des zweiten Transistors M2 ist elektrisch mit dem zweiten Knoten N2 verbunden, eine erste Elektrode des zweiten Transistors M2 ist elektrisch mit dem Ausgangsanschluss OUT verbunden und die zweite Referenzspannung VGL wird in eine zweite Elektrode des zweiten Transistors M2 eingespeist. Das erste Taktsignal CLK wird in ein Gate des dritten Transistors M3 eingespeist, die erste Referenzspannung VGH wird in eine erste Elektrode des dritten Transistors M3 eingespeist und eine zweite Elektrode des dritten Transistors M3 ist elektrisch mit dem ersten Knoten N1 verbunden. Ein Gate des vierten Transistors M4 ist elektrisch mit dem dritten Knoten N3 verbunden, eine erste Elektrode des vierten Transistors M4 ist elektrisch mit dem ersten Knoten N1 verbunden und das zweite Taktsignal XCLK wird in eine zweite Elektrode des vierten Transistors M4 eingespeist. Das erste Taktsignal CLK wird in ein Gate des fünften Transistors M5 eingespeist, eine erste Elektrode des fünften Transistors M5 ist elektrisch mit dem zweiten Knoten N2 verbunden und das Steuersignal wird in eine zweite Elektrode des fünften Transistors M5 eingespeist. Das erste Taktsignal CLK wird in ein Gate des sechsten Transistors M6 eingespeist, eine erste Elektrode des sechsten Transistors M6 ist elektrisch mit dem vierten Knoten N4 verbunden und das Eingangssignal IN wird in eine zweite Elektrode des sechsten Transistors M6 eingespeist. Ein Gate des siebten Transistors M7 ist elektrisch mit dem vierten Knoten N4 verbunden, die erste Referenzspannung VGH wird in eine erste Elektrode des siebten Transistors M7 eingespeist und eine zweite Elektrode des siebten Transistors M7 ist elektrisch mit dem dritten Knoten N3 verbunden. Das erste Taktsignal CLK wird in ein Gate des achten Transistors M8 eingespeist, eine erste Elektrode des achten Transistors M8 ist elektrisch mit dem dritten Knoten N3 verbunden und eine zweite Elektrode des achten Transistors M8 ist elektrisch mit dem fünften Knoten N5 verbunden. Die zweite Referenzspannung VGL wird in ein Gate des neunten Transistors M9 eingespeist, eine erste Elektrode des neunten Transistors M9 ist elektrisch mit dem fünften Knoten N5 verbunden und die zweite Referenzspannung VGL wird in eine zweite Elektrode des neunten Transistors M9 eingespeist. Eine polare Platte des ersten Speicherkondensators C1 ist elektrisch mit dem vierten Knoten N4 verbunden und die andere polare Platte des ersten Speicherkondensators C1 ist elektrisch mit der ersten Elektrode des siebten Transistors M7 verbunden. Eine polare Platte des zweiten Speicherkondensators C2 ist elektrisch mit dem zweiten Knoten N2 verbunden und die andere polare Platte des zweiten Speicherkondensators C2 ist elektrisch mit dem Ausgangsanschluss OUT verbunden.
Beruhend auf den obigen Ausführungsformen handelt es sich in einer bevorzugten Ausführungsform der Offenbarung, wie in 2 gezeigt, bei dem Steuersignal um das erste Taktsignal CLK, und dieses erste Taktsignal CLK wird in die zweite Elektrode des fünften Transistors M5 eingespeist. In einer anderen bevorzugten Ausführungsform der Offenbarung, wie in 3 gezeigt, ist das Steuersignal die zweite Referenzspannung VGL, und diese zweite Referenzspannung VGL wird in die zweite Elektrode des fünften Transistors M5 eingespeist. Das Steuersignal ist in der Offenbarung nicht eingeschränkt und wird beruhend auf spezifischen Umständen festgelegt.
Beruhend auf einer beliebigen der obigen Ausführungsformen umfasst in einer Ausführungsform der Offenbarung, wie in 4 gezeigt, das Schieberegister darüber hinaus einen zehnten Transistor M10. In der Ausführungsform wird der zehnte Transistor M10 von der Spannung des ersten Knotens N1 gesteuert und ist dafür ausgelegt, die erste Referenzspannung VGH an den zweiten Knoten N2 weiterzuleiten.
Im Einzelnen ist beruhend auf den obigen Ausführungsformen in einer Ausführungsform der Offenbarung ein Gate des zehnten Transistors M10 elektrisch mit dem ersten Knoten N1 verbunden, die erste Referenzspannung VGH wird in eine erste Elektrode des zehnten Transistors M10 eingespeist und eine zweite Elektrode des zehnten Transistors M10 ist elektrisch mit dem zweiten Knoten N2 verbunden.
Es wäre festzuhalten, dass auf Grundlage einer beliebigen der obigen Ausführungsformen in einer bevorzugten Ausführungsform der Offenbarung das erste Taktsignal CLK und das zweite Taktsignal XCLK jeweils mehrere erste Pegel und mehrere zweite Pegel aufweisen und die ersten Pegel und zweiten Pegel alternieren. Der erste Pegel ist die erste Referenzspannung VGH und der zweite Pegel ist die zweite Referenzspannung VGL.
Es wäre anzumerken, dass in den Ausführungsformen der Offenbarung jeder Transistor im Schieberegister vorzugsweise ein Transistor des P-Typs ist, was in der Offenbarung aber nicht eingeschränkt wird. Alternativ kann es sich in anderen Ausführungsformen der Offenbarung bei den Transistoren im Schieberegister jeweils um einen Transistor des N-Typs handeln, oder ein Teil der Transistoren sind Transistoren des N-Typs und der andere Teil der Transistoren sind Transistoren des P-Typs, was von den speziellen Umständen abhängt.
Das durch die Ausführungsformen der Offenbarung bereitgestellte Schieberegister kann durch einen Hochpegel ausgelöst und durch das Zusammenspiel der Transistoren angesteuert werden. Für den Fall, dass das Schieberegister in der Gate-Ansteuerschaltung zur Durchführung der zeilenweisen Abtastung angewendet wird, werden Schieberegister, die zwei benachbarten Pixelzeilen entsprechen, direkt kaskadiert, und ein Hochpegelsignal wird Stufe um Stufe weitergeleitet, wodurch die Schieberegister ohne jegliche Inverter ausgelöst werden, die den Schieberegistern nachgeschaltet sind, welche den jeweiligen Pixelzeilen entsprechen. Deshalb ist die Anzahl von Transistoren in der Gate-Ansteuerschaltung verringert und eine Layout-Fläche der Gate-Ansteuerschaltung ist verkleinert, was vorteilhaft zur Verschmälerung der Umrandung ist.
In entsprechender Weise wird ein Ansteuerverfahren nach einer Ausführungsform der Offenbarung bereitgestellt. Das Ansteuerverfahren wird auf das nach einer der obigen Ausführungsformen bereitgestellte Schieberegister angewendet, wobei es sich bei dem Steuersignal um das erste Taktsignal CLK oder die zweite Referenzspannung VGL handelt. Das Ansteuerverfahren umfasst die folgenden Schritte.
In einer ersten Stufe wird das Eingangssignal IN auf einem ersten Pegel gehalten, das erste Taktsignal CLK wird auf einem zweiten Pegel gehalten und das zweite Taktsignal XCLK wird auf dem ersten Pegel gehalten. Der erste Pegel ist höher als der zweite Pegel. In diesem Fall sind der fünfte Transistor M5, der sechste Transistor M6, der achte Transistor M8 und der neunte Transistor M9 durchgeschaltet. Da der achte Transistor M8 und der neunte Transistor M9 durchgeschaltet sind, wird die zweite Referenzspannung VGL an den dritten Knoten N3 weitergeleitet, um den vierten Transistor M4 durchzuschalten, und das zweite Taktsignal XCLK auf dem ersten Pegel wird an den ersten Knoten N1 weitergeleitet, um den ersten Transistor M1 zu sperren. Da der sechste Transistor M6 durchgeschaltet ist, wird das Eingangssignal IN auf dem ersten Pegel an den vierten Knoten N4 weitergeleitet, um den ersten Speicherkondensator C1 zu laden. Da der fünfte Transistor M5 durchgeschaltet ist, wird das Steuersignal an den zweiten Knoten N2 weitergeleitet, um den zweiten Transistor M2 durchzuschalten, und die zweite Referenzspannung VGL wird über den zweiten Transistor M2 an den Ausgangsanschluss OUT weitergeleitet und vom Ausgangsanschluss OUT abgegeben.
In einer zweiten Stufe wird das Eingangssignal IN auf dem zweiten Pegel gehalten, das erste Taktsignal CLK wird auf dem ersten Pegel gehalten und das zweite Taktsignal XCLK wird auf dem zweiten Pegel gehalten. Da eine Spannung des dritten Knotens N3 auf dem zweiten Pegel liegt, ist der vierte Transistor M4 durchgeschaltet, das zweite Taktsignal XCLK auf dem zweiten Pegel wird über den vierten Transistor M4 an den ersten Knoten N1 weitergeleitet, der erste Transistor M1 wird darüber hinaus durchgeschaltet, und die erste Referenzspannung VGH wird über den ersten Transistor M1 an den Ausgangsanschluss OUT weitergeleitet und vom Ausgangsanschluss OUT abgegeben.
In einer dritten Stufe wird das Eingangssignal IN auf dem zweiten Pegel gehalten, das erste Taktsignal CLK wird auf dem zweiten Pegel gehalten und das zweite Taktsignal XCLK wird auf dem ersten Pegel gehalten. In diesem Fall ist der fünfte Transistor M5 durchgeschaltet. Das Steuersignal auf dem zweiten Pegel wird über den fünften Transistor M5 an den zweiten Knoten N2 weitergeleitet, um den zweiten Transistor M2 durchzuschalten. Zusätzlich steuert der zweite Speicherkondensator C2 den zweiten Transistor M2 so, dass er durch eine Kopplungsfunktion durchgeschaltet wird. Die zweite Referenzspannung VGL wird über den zweiten Transistor M2 an den Ausgangsanschluss OUT weitergeleitet und vom Ausgangsanschluss OUT abgegeben.
In einer vierten Stufe wird das Eingangssignal IN auf dem zweiten Pegel gehalten, das erste Taktsignal CLK wird auf dem ersten Pegel gehalten und das zweite Taktsignal XCLK wird auf dem zweiten Pegel gehalten. Da eine Spannung des zweiten Knotens N2 der zweite Pegel ist, der vom zweiten Speicherkondensator C2 gespeichert wird, wird der zweite Transistor M2 durchgeschaltet und die zweite Referenzspannung VGL wird über den zweiten Transistor M2 an den Ausgangsanschluss OUT weitergeleitet und vom Ausgangsanschluss OUT abgegeben.
Beruhend auf der obigen Ausführungsform ist in einer Ausführungsform der Offenbarung der erste Pegel die erste Referenzspannung VGH und der zweite Pegel ist die zweite Referenzspannung VGL. Vorzugsweise handelt es sich bei der ersten Referenzspannung VGH um einen Hochpegel und bei der zweiten Referenzspannung VGL um einen Tiefpegel, was in der Offenbarung aber nicht eingeschränkt ist und von den speziellen Umständen abhängt.
Vorzugsweise ist beruhend auf einer beliebigen der obigen Ausführungsformen in einer Ausführungsform der Offenbarung ein Verhältnis von Breite zu Länge eines Kanals des siebten Transistors M7 größer als dasjenige eines Kanals des neunten Transistors M9. Demzufolge wird im Verlauf des Durchschaltens des siebten Transistors M7 und neunten Transistors M9 der siebte Transistor M7 schneller durchgeschaltet als der neunte Transistor M9, und im Verlauf des Sperrens des siebten Transistors M7 und neunten Transistors M9 wird der siebte Transistor M7 schneller gesperrt als der neunte Transistor M9.
Beruhend auf der obigen Ausführungsform ist in einer anderen Ausführungsform der Offenbarung ein Verhältnis von Breite zu Länge eines Kanals des ersten Transistors M1 größer als dasjenige eines Kanals des zweiten Transistors M2. Deshalb wird im Verlauf des Durchschaltens des ersten Transistors M1 und zweiten Transistors M2 der erste Transistor M1 schneller durchgeschaltet als der zweite Transistor M2, und im Verlauf des Sperrens des ersten Transistors M1 und zweiten Transistors M2 wird der erste Transistor M1 schneller gesperrt als der zweite Transistor M2.
Es wäre festzuhalten, dass in den Ausführungsformen der Offenbarung jeder Transistor im Schieberegister ein Transistor des P-Typs oder ein Transistor des N-Typs sein kann, oder es handelt sich bei einem Teil der Transistoren um P-Typ-Transistoren und dem anderen Teil der Transistoren um N-Typ-Transistoren, was in der Offenbarung nicht eingeschränkt ist und von den speziellen Umständen abhängt.
Nachstehend wird das Ansteuerverfahren gemäß der Ausführungsform der Offenbarung anhand des beispielhaften Falls dargestellt, dass jeder Transistor im Schieberegister ein Transistor des P-Typs ist, die erste Referenzspannung VGH auf Hochpegel liegt und die zweite Referenzspannung VGL auf Tiefpegel liegt.
Es wird Bezug genommen auf 3 und 5, wobei 3 ein schematischer Schaltplan eines Schieberegisters nach einer Ausführungsform der Offenbarung ist und 5 ein Sequenzdiagramm eines Ansteuerverfahrens nach einer Ausführungsform der Offenbarung ist.
In einer ersten Stufe liegt das Eingangssignal IN auf dem Hochpegel, das erste Taktsignal CLK liegt auf dem Tiefpegel und das zweite Taktsignal XCLK liegt auf dem Hochpegel. Wie in 2 gezeigt, wird das Gate des neunten Transistors M9 konstant mit dem Tiefpegel beaufschlagt und jeder Transistor im Schieberegister ist ein Transistor des P-Typs, d. h. wird durch einen Tiefpegel durchgeschaltet; folglich bleibt der neunte Transistor M9 durchgeschaltet. Das erste Taktsignal CLK steuert das Gate des achten Transistors M8 und der achte Transistor M8 wird durch einen Tiefpegel durchgeschaltet; somit wird der achte Transistor M8 durchgeschaltet, wenn das erste Taktsignal CLK der Tiefpegel ist. Die zweite Referenzspannung VGL, die in die zweite Elektrode des neunten Transistors M9 eingespeist wird, wird an den dritten Knoten N3 weitergeleitet und dementsprechend handelt es sich bei einer Spannung des dritten Knotens N3 um den Tiefpegel. Da die Spannung des dritten Knotens N3 das Gate des vierten Transistors M4 steuert und die Spannung des dritten Knotens N3 der Tiefpegel ist, wird der vierte Transistor M4 durchgeschaltet und das zweite Taktsignal XCLK an den ersten Knoten N1 weitergeleitet. Da das zweite Taktsignal XCLK der Hochpegel ist, entspricht eine Spannung des ersten Knotens N1 dem Hochpegel. Da die Spannung des ersten Knotens N1 das Gate des ersten Transistors M1 steuert, wird der erste Transistor M1 gesperrt.
Da das erste Taktsignal CLK der Tiefpegel ist und das erste Taktsignal CLK die Gates des fünften Transistors M5, sechsten Transistors M6 und dritten Transistors M3 steuert, wird der sechste Transistor M6 in der ersten Stufe durchgeschaltet, das Eingangssignal IN wird an den vierten Knoten N4 weitergeleitet und dementsprechend befindet sich eine Spannung des vierten Knotens N4 auf dem Hochpegel; der fünfte Transistor M5 wird durchgeschaltet, das erste Taktsignal CLK wird an den zweiten Knoten N2 weitergeleitet und dementsprechend befindet sich eine Spannung des zweiten Knotens N2 auf dem Tiefpegel. Da die Spannung des zweiten Knotens N2 das Gate des zweiten Transistors M2 steuert, wird in der ersten Stufe der zweite Transistor M2 durchgeschaltet, die zweite Referenzspannung VGL, die in die zweite Elektrode des zweiten Transistors M2 eingespeist wird, wird an den Ausgangsanschluss OUT weitergeleitet, und dementsprechend gibt das Schieberegister den Tiefpegel aus.
In der zweiten Stufe liegt das Eingangssignal IN auf dem Tiefpegel, das erste Taktsignal CLK liegt auf dem Hochpegel und das zweite Taktsignal XCLK liegt auf dem Tiefpegel. In diesem Fall werden, da das erste Taktsignal CLK auf dem Hochpegel liegt, der achte Transistor M8, der fünfte Transistor M5, der sechste Transistor M6 und der dritte Transistor M3 gesperrt. Da die Spannung des vierten Knotens in der ersten Stufe auf dem ersten Pegel liegt und der sechste Transistor M6 in der zweiten Stufe gesperrt wird, wird die Spannung des vierten Knotens aufgrund des ersten Speicherkondensators C1 in der ersten Stufe auf dem ersten Pegel gehalten und der siebte Transistor M7 wird gesperrt. Die Spannung des dritten Knotens N3 wird in der ersten Stufe auf dem Tiefpegel gehalten, sodass der vierte Transistor M4 durchgeschaltet wird und das zweite Taktsignal XCLK, das in die zweite Elektrode des vierten Transistors M4 eingespeist wird, an den ersten Knoten N1 weitergeleitet wird. Das zweite Taktsignal XCLK befindet sich in der zweiten Stufe auf dem Tiefpegel, sodass die Spannung des ersten Knotens N1 auf dem Tiefpegel liegt, der erste Transistor M1 durchgeschaltet wird, die erste Referenzspannung VGH, die in die erste Elektrode des ersten Transistors M1 eingespeist wird, an den Ausgangsanschluss OUT weitergeleitet wird und demzufolge das Schieberegister den Hochpegel ausgibt. Da der Ausgangsanschluss OUT mit einer polaren Platte des zweiten Speicherkondensators C2 und einem gemeinsamen Anschluss des zweiten Speicherkondensators C2 elektrisch verbunden ist und der Ausgangsanschluss OUT auf dem Hochpegel liegt, liegt auch ein gemeinsamer Anschluss des zweiten Speicherkondensators C2 und zweiten Transistors M2 (d. h. der zweite Knoten N2) auf Hochpegel, wodurch der zweite Transistor M2 schnell gesperrt wird.
In der dritten Stufe liegt das Eingangssignal IN auf dem Tiefpegel, das erste Taktsignal CLK liegt auf dem Tiefpegel und das zweite Taktsignal XCLK liegt auf dem Hochpegel. Da das erste Taktsignal CLK auf dem Tiefpegel liegt, wird der sechste Transistor M6 durchgeschaltet und das in die zweite Elektrode des sechsten Transistors M6 eingespeiste Eingangssignal IN wird an den vierten Knoten N4 weitergeleitet. Dementsprechend ist eine Spannung des vierten Knotens N4 auf dem Tiefpegel, der siebte Transistor M7 wird durchgeschaltet und die erste Referenzspannung VGH, die in die erste Elektrode des siebten Transistors M7 eingespeist wird, wird an den dritten Knoten N3 weitergeleitet. Der achte Transistor M8 wird auch durchgeschaltet und die zweite Referenzspannung VGL wird an den dritten Knoten N3 weitergeleitet. In der Ausführungsform wird, da das Verhältnis von Breite zu Länge des Kanals des siebten Transistors M7 größer ist als dasjenige des Kanals des neunten Transistors M9, der siebte Transistor M7 früher durchgeschaltet als der neunte Transistor M9; dementsprechend ist in der dritten Stufe die Spannung des dritten Knotens N3 die erste Referenzspannung VGH, bei der es sich um den Hochpegel handelt. Der dritte Transistor M3 wird durchgeschaltet, die erste Referenzspannung VGH, die in die erste Elektrode des dritten Transistors M3 eingespeist wird, wird an den ersten Knoten N1 weitergeleitet, und dementsprechend liegt die Spannung des ersten Knotens N1 auf dem Hochpegel und der erste Transistor M1 wird gesperrt. Der fünfte Transistor M5 wird durchgeschaltet, die zweite Referenzspannung VGL, die in die zweite Elektrode des fünften Transistors M5 eingespeist wird, wird an den zweiten Knoten N2 weitergeleitet. Dementsprechend befindet sich die Spannung des zweiten Knotens N2 auf dem Tiefpegel, der zweite Transistor M2 wird durchgeschaltet und die zweite Referenzspannung VGL, die in die zweite Elektrode des zweiten Transistors M2 eingespeist wird, wird an den Ausgangsanschluss OUT weitergeleitet, und das Schieberegister gibt den Tiefpegel aus.
Eine polare Platte des zweiten Speicherkondensators C2 ist elektrisch mit dem Ausgangsanschluss OUT verbunden und die andere polare Platte des zweiten Speicherkondensators C2 ist elektrisch mit dem zweiten Knoten N2 (dem Gate des zweiten Transistors M2) verbunden. Da der Ausgangsanschluss OUT in der zweiten Stufe den Hochpegel und in der dritten Stufe den Tiefpegel ausgibt und die Spannungen an beiden polaren Platten des zweiten Speicherkondensators C2 in der dritten Stufe auf Tiefpegel liegen, kann die Spannung des zweiten Knotens N2 aufgrund der Kopplungsfunktion des zweiten Speicherkondensators C2 weiter gesenkt werden und dementsprechend wird der zweite Transistor M2 vollständig durchgeschaltet.
In der vierten Stufe ist das Eingangssignal IN auf dem Tiefpegel, das erste Taktsignal CLK liegt auf dem Hochpegel und das zweite Taktsignal XCLK auf dem Tiefpegel. Da das erste Taktsignal CLK auf dem Hochpegel liegt, werden der achte Transistor M8, der sechste Transistor M6, der fünfte Transistor M5 und der dritte Transistor M3 jeweils gesperrt. Da die Spannung des dritten Knotens N3 in der dritten Stufe auf dem Hochpegel liegt, wird der vierte Transistor M4 gesperrt; die Spannung des ersten Knotens N1 wird in der dritten Stufe auf dem Hochpegel gehalten und der erste Transistor M1 wird gesperrt. Da der fünfte Transistor M5 gesperrt ist, wird die Spannung des zweiten Knotens N2 in der dritten Stufe auf dem Tiefpegel gehalten, der zweite Transistor M2 wird durchgeschaltet, die zweite Referenzspannung VGL, die in die zweite Elektrode des zweiten Transistors M2 eingespeist wird, wird an den Ausgangsanschluss OUT weitergeleitet und der Ausgangsanschluss OUT gibt den Tiefpegel aus.
Gemäß dem Vorstehenden befindet sich das Eingangssignal IN in der ersten Stufe auf dem Hochpegel und in der zweiten Stufe, der dritten Stufe und vierten Stufe auf dem Tiefpegel; während das Ausgangssignal OUT in der zweiten Stufe auf dem Hochpegel und in der ersten Stufe, der dritten Stufe und vierten Stufe auf dem Tiefpegel liegt. Das heißt, dass das Ausgangssignal OUT um einen Impuls später abgegeben wird als das Eingangssignal IN. Wenn ein Ausgangssignal eines Schieberegisters in einer ersten Stufe als Eingangssignal eines Schieberegisters in einer zweiten Stufe verwendet wird, wird ein Ausgangssignal des Schieberegisters in der zweiten Stufe um einen Impuls später abgegeben als das Ausgangssignal des Schieberegisters in der ersten Stufe. Das Schieberegister gemäß den Ausführungsformen der Offenbarung wird durch einen Hochpegel ausgelöst und durch das Zusammenspiel der Transistoren angesteuert. Für den Fall, dass das Schieberegister in der Gate-Ansteuerschaltung zur Durchführung der zeilenweisen Abtastung angewendet wird, werden die Schieberegister, die zwei benachbarten Pixelzeilen entsprechen, direkt kaskadiert, und ein Hochpegelsignal wird Stufe für Stufe weitergeleitet, wodurch die Schieberegister ohne jegliche Inverter ausgelöst werden, die den Schieberegistern nachgeschaltet sind, welche den jeweiligen Pixelzeilen entsprechen. Deshalb ist die Anzahl von Transistoren in der Gate-Ansteuerschaltung verringert und eine Layout-Fläche der Gate-Ansteuerschaltung wird verkleinert, was vorteilhaft zur Verschmälerung der Umrandung ist.
Beruhend auf einer beliebigen der obigen Ausführungsformen kann in einer Ausführungsform der Offenbarung das Schieberegister des Weiteren einen zehnten Transistor M10 umfassen. Es wird Bezug auf 4 genommen, in der ein anderes Schieberegister nach einer Ausführungsform der Offenbarung gezeigt ist. Der zehnte Transistor M10 wird von der Spannung des ersten Knotens N1 gesteuert und ist dafür ausgelegt, die erste Referenzspannung VGH an den zweiten Knoten N2 weiterzuleiten. Im Einzelnen ist in dieser Ausführungsform, da die Spannung des ersten Knotens N1 in der zweiten Stufe auf dem ersten Pegel liegt, der zehnte Transistor M10 durchgeschaltet, die erste Referenzspannung VGH wird über den zehnten Transistor M10 an den zweiten Knoten N2 weitergeleitet und demzufolge bleibt der zweite Transistor M2 gesperrt.
Es wäre festzuhalten, dass ein Ansteuerverfahren für das Schieberegister mit dem zehnten Transistor M10 im Wesentlichen dasselbe wie das Ansteuerverfahren für das Schieberegister ist, das den zehnten Transistor M10 nicht aufweist; demzufolge wird es hier nicht wiederholt.
Gemäß dem Vorstehenden wird bei dem Ansteuerverfahren gemäß den Ausführungsformen der Offenbarung eine Hochpegelauslösung verwendet. In dem Fall, dass das Ansteuerverfahren auf die Gate-Ansteuerschaltung zur Durchführung der zeilenweisen Abtastung angewendet wird, werden Schieberegister, die zwei benachbarten Pixelzeilen entsprechen, direkt kaskadiert, und ein Hochpegelsignal wird Stufe für Stufe abgegeben, wodurch die Schieberegister ohne jegliche Inverter ausgelöst werden, die den Schieberegistern nachgeschaltet sind, welche den jeweiligen Pixelzeilen entsprechen. Deshalb ist die Anzahl von Transistoren in der Gate-Ansteuerschaltung verringert und eine Layout-Fläche der Gate-Ansteuerschaltung ist verkleinert, was vorteilhaft zur Verschmälerung der Umrandung ist.
Des Weiteren wird nach einer Ausführungsform der Offenbarung eine Gate-Ansteuerschaltung bereitgestellt. Wie in 6 gezeigt ist, umfasst die Gate-Ansteuerschaltung N kaskadierte Schieberegister. Die N kaskadierten Schieberegister umfassen ein Schieberegister in einer ersten Stufe bis hin zu einem Schieberegister in einer N-ten Stufe, wobei N eine positive ganze Zahl größer als 2 ist. Das Schieberegister ist das Schieberegister nach einer der obigen Ausführungsformen der Offenbarung.
Beruhend auf der obigen Ausführungsform ist in einer Ausführungsform der Offenbarung die Gate-Ansteuerschaltung dafür ausgelegt, eine Vorwärtsabtastung auszuführen. Ein Eingangssignal des Schieberegisters in der ersten Stufe ist ein Abtastbeginnsignal und ein Eingangssignal eines Schieberegisters in einer n-ten Stufe ist ein Ausgangssignal eines Schieberegisters in einer (n – 1)-ten Stufe, wobei n eine positive ganze Zahl größer als 1 und nicht größer als N ist. In einer anderen Ausführungsform der Offenbarung ist die Gate-Ansteuerschaltung dafür ausgelegt, eine Rückwärtsabtastung auszuführen. Ein Eingangssignal des Schieberegisters in der N-ten Stufe ist ein Abtastbeginnsignal und ein Eingangssignal eines Schieberegisters in einer n-ten Stufe ist ein Ausgangssignal eines Schieberegisters in einer (n + 1)-ten Stufe, wobei n eine positive ganze Zahl größer als 1 und kleiner als N ist. Ob die Gate-Ansteuerschaltung nun zur Ausführung einer Vorwärtsabtastung oder einer Rückwärtsabtastung ausgelegt ist, ist in der Offenbarung nicht eingeschränkt und hängt von den speziellen Umständen ab.
Gemäß dem Vorstehenden wird in der in den Ausführungsformen der Offenbarung bereitgestellten Gate-Ansteuerschaltung eine Hochpegelauslösung verwendet. Schieberegister in den jeweiligen Stufen sind direkt kaskadiert und ein Hochpegelsignal wird Stufe für Stufe weitergeleitet, wodurch die Schieberegister ohne jegliche Inverter ausgelöst werden, die zwischen zwei kaskadierten Schieberegistern vorgesehen sind. Deshalb ist die Anzahl von Transistoren in der Gate-Ansteuerschaltung verringert, eine Layout-Fläche der Gate-Ansteuerschaltung ist verkleinert und die Fläche der Umrandung eines Anzeigefeldes, in der die Gate-Ansteuerschaltung eingebaut ist, ist verkleinert, was vorteilhaft zur Verschmälerung der Umrandung ist.
Auf Grundlage der vorstehenden Darstellung der offenbarten Ausführungsformen können Fachleute die Offenbarung umsetzen oder verwenden. Für den Fachmann sind verschiedene Modifikationen an diesen Ausführungsformen offensichtlich, und hier definierte, allgemeine Prinzipien können in anderen Ausführungsformen umgesetzt werden, ohne vom Sinngehalt oder Umfang der Offenbarung abzuweichen. Folglich ist die Offenbarung nicht durch die hier offenbarten Ausführungsformen eingeschränkt, sondern soll dem breitesten Umfang entsprechen, der mit den Prinzipien und den neuartigen, hier offenbarten Merkmalen konsistent ist.

Claims

Schieberegister mit einem ersten Transistor (M1), einem zweiten Transistor (M2), einem dritten Transistor (M3), einem vierten Transistor (M4), einem fünften Transistor (M5), einem sechsten Transistor (M6), einem siebten Transistor (M7), einem achten Transistor (M8), einem neunten Transistor (M9), einem ersten Speicherkondensator (C1) und einem zweiten Speicherkondensator (C2); wobei der erste Transistor (M1) von einer Spannung eines ersten Knotens (N1) gesteuert wird und dafür ausgelegt ist, eine erste Referenzspannung (VGH) an einen Ausgangsanschluss (OUT) des Schieberegisters weiterzuleiten; der zweite Transistor (M2) von einer Spannung eines zweiten Knotens (N2) gesteuert wird und dafür ausgelegt ist, eine zweite Referenzspannung (VGL) an den Ausgangsanschluss (OUT) weiterzuleiten, wobei die zweite Referenzspannung (VGL) niedriger ist als die erste Referenzspannung (VGH); der dritte Transistor (M3) von einem ersten Taktsignal (CLK) gesteuert wird und dafür ausgelegt ist, die erste Referenzspannung (VGH) an den ersten Knoten (N1) weiterzuleiten; der vierte Transistor (M4) von einer Spannung eines dritten Knotens (N3) gesteuert wird und dafür ausgelegt ist, ein zweites Taktsignal (XCLK) an den ersten Knoten (N1) weiterzuleiten; der fünfte Transistor (M5) vom ersten Taktsignal (CLK) gesteuert wird und dafür ausgelegt ist, ein Steuersignal an den zweiten Knoten (N2) weiterzuleiten; der sechste Transistor (M6) vom ersten Taktsignal (CLK) gesteuert wird und dafür ausgelegt ist, ein Eingangssignal (IN) an einen vierten Knoten (N4) weiterzuleiten; der siebte Transistor (M7) von einer Spannung des vierten Knotens (N4) gesteuert wird und dafür ausgelegt ist, die erste Referenzspannung (VGH) an den dritten Knoten (N3) weiterzuleiten; der achte Transistor (M8) vom ersten Taktsignal (CLK) gesteuert wird und dafür ausgelegt ist, eine Spannung eines fünften Knotens (N5) an den dritten Knoten (N3) weiterzuleiten; der neunte Transistor (M9) von der zweiten Referenzspannung (VGL) gesteuert wird und dafür ausgelegt ist, die zweite Referenzspannung (VGL) an den fünften Knoten (N5) weiterzuleiten; die Spannung des vierten Knotens (N4) in eine polare Platte des ersten Speicherkondensators (C1) eingespeist wird und die erste Referenzspannung (VGH) in die andere polare Platte des ersten Speicherkondensators (C1) eingespeist wird; und die Spannung des zweiten Knotens (N2) in eine polare Platte des zweiten Speicherkondensators (C2) eingespeist wird und eine Spannung des Ausgangsanschlusses (OUT) in die andere polare Platte des zweiten Speicherkondensators (C2) eingespeist wird.
Schieberegister nach Anspruch 1, wobei ein Gate des ersten Transistors (M1) elektrisch mit dem ersten Knoten (N1) verbunden ist, die erste Referenzspannung (VGH) in eine erste Elektrode des ersten Transistors (M1) eingespeist wird und eine zweite Elektrode des ersten Transistors (M1) elektrisch mit dem Ausgangsanschluss (OUT) verbunden ist; ein Gate des zweiten Transistors (M2) elektrisch mit dem zweiten Knoten (N2) verbunden ist, eine erste Elektrode des zweiten Transistors (M2) elektrisch mit dem Ausgangsanschluss (OUT) verbunden ist und die zweite Referenzspannung (VGL) in eine zweite Elektrode des zweiten Transistors (M2) eingespeist wird; das erste Taktsignal (CLK) in ein Gate des dritten Transistors (M3) eingespeist wird, die erste Referenzspannung (VGH) in eine erste Elektrode des dritten Transistors (M3) eingespeist wird und eine zweite Elektrode des dritten Transistors (M3) elektrisch mit dem ersten Knoten (N1) verbunden ist; ein Gate des vierten Transistors (M4) elektrisch mit dem dritten Knoten (N3) verbunden ist, eine erste Elektrode des vierten Transistors (M4) elektrisch mit dem ersten Knoten (N1) verbunden ist und das zweite Taktsignal (XCLK) in eine zweite Elektrode des vierten Transistors (M4) eingespeist wird; das erste Taktsignal (CLK) in ein Gate des fünften Transistors (M5) eingespeist wird, eine erste Elektrode des fünften Transistors (M5) elektrisch mit dem zweiten Knoten (N2) verbunden ist und das Steuersignal in eine zweite Elektrode des fünften Transistors (M5) eingespeist wird; das erste Taktsignal (CLK) in ein Gate des sechsten Transistors (M6) eingespeist wird, eine erste Elektrode des sechsten Transistors (M6) elektrisch mit dem vierten Knoten (N4) verbunden ist und das Eingangssignal (IN) in eine zweite Elektrode des sechsten Transistors (M6) eingespeist wird; ein Gate des siebten Transistors (M7) elektrisch mit dem vierten Knoten (N4) verbunden ist, die erste Referenzspannung (VGH) in eine erste Elektrode des siebten Transistors (M7) eingespeist wird und eine zweite Elektrode des siebten Transistors (M7) elektrisch mit dem dritten Knoten (N3) verbunden ist; das erste Taktsignal (CLK) in ein Gate des achten Transistors (M8) eingespeist wird, eine erste Elektrode des achten Transistors (M8) elektrisch mit dem dritten Knoten (N3) verbunden ist und eine zweite Elektrode des achten Transistors (M8) elektrisch mit dem fünften Knoten (N5) verbunden ist; die zweite Referenzspannung (VGL) in ein Gate des neunten Transistors (M9) eingespeist wird, eine erste Elektrode des neunten Transistors (M9) elektrisch mit dem fünften Knoten (N5) verbunden ist und die zweite Referenzspannung (VGL) in eine zweite Elektrode des neunten Transistors (M9) eingespeist wird; eine polare Platte des ersten Speicherkondensators (C1) elektrisch mit dem vierten Knoten (N4) verbunden ist und die andere polare Platte des ersten Speicherkondensators (C1) elektrisch mit der ersten Elektrode des siebten Transistors (M7) verbunden ist; und eine polare Platte des zweiten Speicherkondensators (C2) elektrisch mit dem zweiten Knoten (N2) verbunden ist und die andere polare Platte des zweiten Speicherkondensators (C2) elektrisch mit dem Ausgangsanschluss (OUT) verbunden ist.
Schieberegister nach Anspruch 1 oder 2, wobei das Steuersignal das erste Taktsignal (CLK) ist und das erste Taktsignal (CLK) in eine zweite Elektrode des fünften Transistors (M5) eingespeist wird.
Schieberegister nach Anspruch 1 oder 2, wobei das Steuersignal die zweite Referenzspannung (VGL) ist und die zweite Referenzspannung (VGL) in eine zweite Elektrode des fünften Transistors (M5) eingespeist wird.
Schieberegister nach Anspruch 2, darüber hinaus mit einem zehnten Transistor (M10); wobei der zehnte Transistor (M10) von der Spannung des ersten Knotens (N1) gesteuert wird und dafür ausgelegt ist, die erste Referenzspannung (VGH) an den zweiten Knoten (N2) weiterzuleiten.
Schieberegister nach Anspruch 5, wobei ein Gate des zehnten Transistors (M10) elektrisch mit dem ersten Knoten (N1) verbunden ist, die erste Referenzspannung (VGH) in eine erste Elektrode des zehnten Transistors (M10) eingespeist wird und eine zweite Elektrode des zehnten Transistors (M10) elektrisch mit dem zweiten Knoten (N2) verbunden ist.
Schieberegister nach Anspruch 6, wobei das erste Taktsignal (CLK) und das zweite Taktsignal (XCLK) jeweils mehrere erste Pegel und mehrere zweite Pegel aufweisen, wobei die ersten Pegel und zweiten Pegel alternierend sind und es sich bei dem ersten Pegel um die erste Referenzspannung (VGH) und bei dem zweiten Pegel um die zweite Referenzspannung (VGL) handelt.
Schieberegister nach Anspruch 2, wobei ein Verhältnis von Breite zu Länge eines Kanals des siebten Transistors (M7) größer ist als ein Verhältnis von Breite zu Länge eines Kanals des neunten Transistors (M9) und ein Verhältnis von Breite zu Länge eines Kanals des ersten Transistors (M1) größer ist als ein Verhältnis von Breite zu Länge eines Kanals des zweiten Transistors (M2).
Ansteuerverfahren, das auf das Schieberegister nach einem der Ansprüche 1 bis 8 angewendet wird, wobei das Steuersignal das erste Taktsignal (CLK) oder die zweite Referenzspannung (VGL) ist und das Ansteuerverfahren umfasst: in einer ersten Stufe, Halten des Eingangssignals (IN) auf einem ersten Pegel, Halten des ersten Taktsignals (CLK) auf einem zweiten Pegel und Halten des zweiten Taktsignals (XCLK) auf dem ersten Pegel, um den fünften Transistor (M5), den sechsten Transistor (M6), den achten Transistor (M8) und den neunten Transistor (M9) durchzuschalten; wobei der erste Pegel höher als der zweite Pegel ist; da der achte Transistor (M8) und der neunte Transistor (M9) durchgeschaltet sind, wird die zweite Referenzspannung (VGL) an den dritten Knoten (N3) weitergeleitet, um den vierten Transistor (M4) durchzuschalten, und das zweite Taktsignal (XCLK) auf dem ersten Pegel wird an den ersten Knoten (N1) weitergeleitet, um den ersten Transistor (M1) zu sperren; da der sechste Transistor (M6) durchgeschaltet ist, wird das Eingangssignal (IN) auf dem ersten Pegel an den vierten Knoten (N4) weitergeleitet, um den ersten Speicherkondensator (C1) zu laden; da der fünfte Transistor (M5) durchgeschaltet ist, wird das Steuersignal an den zweiten Knoten (N2) weitergeleitet, um den zweiten Transistor (M2) durchzuschalten, und die zweite Referenzspannung (VGL) wird über den zweiten Transistor (M2) an den Ausgangsanschluss (OUT) weitergeleitet und vom Ausgangsanschluss (OUT) abgegeben; in einer zweiten Stufe, Halten des Eingangssignals (IN) auf dem zweiten Pegel, Halten des ersten Taktsignals (CLK) auf dem ersten Pegel und Halten des zweiten Taktsignals (XCLK) auf dem zweiten Pegel, wobei die Spannung des dritten Knotens (N3) auf dem zweiten Pegel liegt, um den vierten Transistor (M4) durchzuschalten, das zweite Taktsignal (XCLK) auf dem zweiten Pegel über den vierten Transistor (M4) an den ersten Knoten (N1) weitergeleitet wird, um den ersten Transistor (M1) durchzuschalten, und die erste Referenzspannung (VGH) über den ersten Transistor (M1) an den Ausgangsanschluss (OUT) weitergeleitet und vom Ausgangsanschluss (OUT) abgegeben wird; in einer dritten Stufe, Halten des Eingangssignals (IN) auf dem zweiten Pegel, Halten des ersten Taktsignals (CLK) auf dem zweiten Pegel und Halten des zweiten Taktsignals (XCLK) auf dem ersten Pegel, um den fünften Transistor (M5) durchzuschalten, wobei das Steuersignal auf dem zweiten Pegel über den fünften Transistor (M5) an den zweiten Knoten (N2) weitergeleitet wird, um den zweiten Transistor (M2) durchzuschalten, und der zweite Speicherkondensator (C2) den zweiten Transistor (M2) steuert, um durch eine Kopplungsfunktion durchgeschaltet zu werden, und die zweite Referenzspannung (VGL) über den zweiten Transistor (M2) an den Ausgangsanschluss (OUT) weitergeleitet und vom Ausgangsanschluss (OUT) abgegeben wird; und in einer vierten Stufe, Halten des Eingangssignals (IN) auf dem zweiten Pegel, Halten des ersten Taktsignals (CLK) auf dem ersten Pegel und Halten des zweiten Taktsignals (XCLK) auf dem zweiten Pegel, wobei die Spannung des zweiten Knotens (N2) der zweite Pegel ist, der vom zweiten Speicherkondensator (C2) gespeichert ist, der zweite Transistor (M2) durchgeschaltet wird und die zweite Referenzspannung (VGL) über den zweiten Transistor (M2) an den Ausgangsanschluss (OUT) weitergeleitet und vom Ausgangsanschluss (OUT) abgegeben wird.
Ansteuerverfahren nach Anspruch 9, wobei der erste Pegel die erste Referenzspannung (VGH) und der zweite Pegel die zweite Referenzspannung (VGL) ist.
Ansteuerverfahren nach Anspruch 10, wobei das Schieberegister darüber hinaus einen zehnten Transistor (M10) aufweist und der zehnte Transistor (M10) von der Spannung des ersten Knotens (N1) gesteuert wird und dafür ausgelegt ist, die erste Referenzspannung (VGH) an den zweiten Knoten (N2) weiterzuleiten; und in der zweiten Stufe, wobei die Spannung des ersten Knotens (N1) auf dem ersten Pegel liegt, um den zehnten Transistor (M10) durchzuschalten, die erste Referenzspannung (VGH) über den zehnten Transistor (M10) an den zweiten Knoten (N2) weitergeleitet wird und der zweite Transistor (M2) gesperrt bleibt.
Gate-Ansteuerschaltung, mit N kaskadierten Schieberegistern, wobei die N kaskadierten Schieberegister ein Schieberegister in einer ersten Stufe bis hin zu einem Schieberegister in einer N-ten Stufe umfassen, wobei N eine positive ganze Zahl größer als 2 ist und es sich bei dem Schieberegister um das Schieberegister nach einem der Ansprüche 1 bis 8 handelt.
Gate-Ansteuerschaltung nach Anspruch 12, wobei die Gate-Ansteuerschaltung dafür ausgelegt ist, eine Vorwärtsabtastung auszuführen, ein Eingangssignal des Schieberegisters in der ersten Stufe ein Abtastbeginnsignal ist; und ein Eingangssignal eines Schieberegisters in einer n-ten Stufe ein Ausgangssignal eines Schieberegisters in einer (n – 1)-ten Stufe ist, wobei n eine positive ganze Zahl größer als 1 und nicht größer als N ist.
Gate-Ansteuerschaltung nach Anspruch 12, wobei die Gate-Ansteuerschaltung dafür ausgelegt ist, eine Rückwärtsabtastung auszuführen, ein Eingangssignal des Schieberegisters in der N-ten Stufe ein Abtastbeginnsignal ist; und ein Eingangssignal eines Schieberegisters in einer n-ten Stufe ein Ausgangssignal eines Schieberegisters in einer (n + 1)-ten Stufe ist, wobei n eine positive ganze Zahl größer als 1 und kleiner als N ist.