-
Querverweise auf verwandte Anmeldungen
-
Die vorliegende Anmeldung beansprucht Priorität der am 10. Oktober 2013 eingereichten
chinesischen Patentanmeldung Nr. 201310470077.0 , deren Inhalt hiermit in seiner Gesamtheit durch Verweis einbezogen wird.
-
Technisches Gebiet
-
Die vorliegende Erfindung betrifft das Gebiet der Technologie von Anzeigeeinrichtungen bzw. Displays und insbesondere ein Dünnfilmtransistor(TFT)-Array-Substrat, einen Anzeigebildschirm und eine Anzeigevorrichtung.
-
Technischer Hintergrund
-
Gegenwärtig sind Flachbildschirme, wie beispielsweise Flüssigkristallanzeigen (Liquid Crystal Displays – LCDs) und OLED – Displays (Organic Light Emitting Diode Displays), auf dem Markt für aktuelle Anzeigeeinrichtungen bzw. Displays aufgrund ihrer Vorteile, wie beispielsweise geringes Volumen, geringes Gewicht, geringe Dicke, niedriger Energieverbrauch, geringe Strahlung, beliebt. Um die steigenden Anforderungen an die Display-Auflösung und die Anzeigeleistung des Flachbildschirms zu erfüllen, müssen die Fachleute die Koppelkapazität zwischen der gemeinsamen Elektrode und Daten-Leitungen reduzieren und damit das Flackern reduzieren und die Anzeigeleistung des Displays verbessern.
-
Zusammenfassung der Erfindung
-
Dementsprechend schafft die vorliegende Erfindung ein TFT-Array-Substrat, einen Anzeigebildschirm sowie eine Anzeigevorrichtung.
-
Ein TFT-Array-Substrat enthält ein Substrat, eine Daten-Leitung, die auf einem Substrat angeordnet ist, und eine Gate-Isolierschicht, die über dem Substrat angeordnet ist, wobei die Gate-Isolierschicht eine Nut umfasst, die die Daten-Leitung aufnimmt.
-
Dementsprechend schafft die vorliegende Erfindung des Weiteren einen Anzeigebildschirm, der ein TFT-Array-Substrat, wie es oben erwähnt ist, und ein Farbfilter-Substrat enthält, das dem TFT-Array-Substrat gegenüberliegend angeordnet ist.
-
Dementsprechend schafft die vorliegende Erfindung des Weiteren eine Anzeigevorrichtung, die ein TFT-Array-Substrat enthält, wie es oben erwähnt ist.
-
Gegenüber dem Stand der Technik weist die vorliegende Erfindung die im Folgenden aufgeführten Vorteile auf.
-
Bei dem TFT-Array-Substrat, dem Anzeigebildschirm und der Anzeigevorrichtung, wie sie in den Ausführungsformen der Erfindung offenbart werden, befindet sich die Nut in der Gate-Isolierschicht, und die Daten-Leitung befindet sich in der Nut, so dass wenigstens einer der im Folgenden aufgeführten Vorteile dahingehend erzielt werden kann, dass die Koppelkapazität zwischen der Daten-Leitung und der gemeinsamen Elektrode reduziert wird, die durch die Daten-Leitung verursachte elektrische Feldinterferenz reduziert wird, das Flackern und Übersprechen (crosstalk) verringert werden, die Ausbeute an TFT-Substraten verbessert wird, und die Qualität der Anzeige verbessert wird.
-
Beschreibung der Zeichnungen
-
1 ist eine schematische Darstellung, die den Aufbau eines ersten Beispiels eines TFT-Array-Substrats gemäß einer ersten Ausführungsform der vorliegenden Erfindung teilweise zeigt;
-
2 ist eine schematische Darstellung, die ein erstes Beispiel eines Querschnitts durch das TFT-Array-Substrat gemäß der ersten Ausführungsform der vorliegenden Erfindung entlang einer Linie AA' in 1 zeigt;
-
3 ist eine schematische Darstellung, die ein zweites Beispiel des Querschnitts durch das TFT-Array-Substrat gemäß der ersten Ausführungsform der vorliegenden Erfindung entlang einer Linie AA' in 1 zeigt;
-
4 ist eine schematische Darstellung, die den Aufbau eines zweiten Beispiels eines TFT-Array-Substrats gemäß einer ersten Ausführungsform der vorliegenden Erfindung teilweise zeigt;
-
5 ist eine schematische Darstellung, die ein drittes Beispiel des Querschnitts durch das TFT-Array-Substrat gemäß der ersten Ausführungsform der vorliegenden Erfindung entlang einer Linie AA' in 1 zeigt;
-
6 ist eine schematische Darstellung, die ein viertes Beispiel des Querschnitts durch das TFT-Array-Substrat gemäß der ersten Ausführungsform der vorliegenden Erfindung entlang einer Linie AA' in 1 zeigt;
-
7 ist eine schematische Darstellung, die einen Aufbau des TFT-Array-Substrats gemäß einer zweiten Ausführungsform der vorliegenden Erfindung teilweise zeigt;
-
8a ist eine schematische Darstellung, die einen Querschnitt durch das TFT-Array-Substrat gemäß der zweiten Ausführungsform der vorliegenden Erfindung entlang einer Linie AA' in 7 zeigt;
-
8b ist eine schematische Darstellung, die einen Querschnitt durch das TFT-Array-Substrat gemäß der zweiten Ausführungsform der vorliegenden Erfindung entlang einer Linie BB' in 7 zeigt; und
-
9 ist ein Flussdiagramm eines Verfahrens zum Herstellen des TFT-Array-Substrats gemäß der ersten Ausführungsform der vorliegenden Erfindung.
-
Ausführliche Beschreibung der bevorzugten Ausführungsform
-
Zum besseren Verständnis der oben dargelegten Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung wird die vorliegende Erfindung im Folgenden in Verbindung mit beigefügten Zeichnungen und Ausführungsformen der vorliegenden Erfindung ausführlich beschrieben.
-
In der folgenden Beschreibung werden zahlreiche spezielle Details dargelegt, um die vorliegende Erfindung vollständig verständlich zu machen. Die vorliegende Erfindung kann jedoch auch auf andere Weise als hier beschrieben umgesetzt werden. Für den Fachmann lassen sich ähnliche Varianten herleiten, ohne vom Kern der Erfindung abzuweichen. Daher ist die vorliegende Erfindung nicht auf die im Folgenden offenbarten speziellen Ausführungsformen beschränkt.
-
Eine Ausführungsform der Erfindung (erste Ausführungsform der Erfindung) schafft ein TFT-Array-Substrat, dessen Aufbau in 1 schematisch dargestellt ist. 2 ist eine schematische Darstellung, die den Querschnitt durch das TFT-Array-Substrat entlang einer Linie AA' in 1 zeigt. Das TFT-Array-Substrat enthält, wie in 1 und 2 gezeigt, ein Substrat 1, eine Daten-Leitung 2, die auf dem Substrat 1 angeordnet ist und eine erste Fläche 201 an einer von dem Substrat 1 entfernten Seite hat, eine gemeinsame Elektrode 3, die über dem Substrat 1 und der Daten-Leitung 2 angeordnet ist, wobei die gemeinsame Elektrode 3 eine zweite Fläche 31 an einer Seite hat, die nahe an dem Substrat 1 liegt, eine Gate-Isolierschicht 4, eine Gate-Leitung 5, eine dielektrische Schicht 6, eine Pixel-Elektrode 7 sowie eine Passivierungsschicht 8. Die Gate-Isolierschicht 4 befindet sich zwischen dem Substrat 1 und der gemeinsamen Elektrode 3, und die Gate-Leitung 5 befindet sich zwischen dem Substrat 1 und der Gate-Isolierschicht 4. Die Gate-Leitung 5 kreuzt, wie in 1 gezeigt, isoliert die Daten-Leitung 2, so dass eine Pixel-Einheit (nicht dargestellt) gebildet wird. Die dielektrische Schicht 6 erstreckt sich, wie in 2 gezeigt, über das gesamte Substrat 1 und befindet sich auf der Daten-Leitung 2, und die dielektrische Schicht 6 deckt die Daten-Leitung 2 sowie die Gate-Isolierschicht 4 ab. Dabei enthält die Gate-Isolierschicht 4 eine Nut 41, die die Gate-Leitung 5 nicht in der gleichen Ebene kreuzt, und die Daten-Leitung 2 befindet sich in der Nut 41. Die erste Fläche 201 der Daten-Leitung 2 ist von der zweiten Fläche 31 der gemeinsamen Elektrode 3 um einen Abstand D1 von über 1,5 μm entfernt. Die Nut 41 enthält zwei Stirnseiten 411 in der Richtung, in der die Daten-Leitung 2 verläuft, und jede der Stirnseiten 411 ist von der benachbarten Gate-Leitung 5 um einen Abstand D2 von über 4 μm entfernt. Die Nut 41 enthält zwei Längsseiten 412 in der Richtung, in der die Gate-Leitung 5 verläuft, und jede der Längsseiten 412 ist von der Daten-Leitung 2 um einen Abstand D3 von über 2 μm entfernt. In der vorliegenden Ausführungsform erstreckt sich die Nut 41 durch die Gate-Isolierschicht 4 hindurch und legt das Substrat 1 frei. In anderen Ausführungsformen ist es jedoch möglich, dass sich die Nut 41 nicht durch die Gate-Isolierschicht 4 hindurch erstreckt und dass sich die Nut 41 zu ihrer von dem Substrat 1 entfernten Seite hin öffnet, wie dies in 3 dargestellt ist. Es ist anzumerken, dass in der vorliegenden Ausführungsform die Form der Gate-Isolierschicht 4 in Draufsicht rechteckig ist, wobei die Form der Gate-Isolierschicht 4 in Draufsicht lediglich der Veranschaulichung dient und nicht dazu, die vorliegende Ausführungsform einzuschränken. Des Weiteren ist die Form der Gate-Isolierschicht 4 nicht auf ein Rechteck in Draufsicht beschränkt, sondern sie kann ein Trapez (wie in 4 gezeigt), ein Parallelogramm usw. sein, sofern die Gate-Isolierschicht 4 die im Folgenden aufgeführten Bedingungen erfüllt. 1. Die Nut 41 kreuzt die Gate-Leitung 5 nicht in der gleichen Ebene, 2. Die Nut 41 enthält zwei Stirnseiten 411 in der Richtung, in der die Daten-Leitung 2 verläuft, und jede der Stirnseiten 411 ist von der angrenzenden Gate-Leitung 5 um einen Abstand D2 von mehr als 4 μm entfernt; und 3. Die Nut 41 enthält zwei Längsseiten 412 in der Richtung, in der die Gate-Leitung 5 verläuft, und jede der Längsseiten 412 ist von der Daten-Leitung 2 um einen Abstand D3 von über 2 μm entfernt. So kann in der Praxis der Fachmann eine geeignete plane Form der Nut 41 nach Wunsch passend wählen. Des Weiteren ist in der vorliegenden Ausführungsform nur eine Nut 41 vorhanden, wobei dies der Veranschaulichung und nicht der Einschränkung dient, und es können zwei oder mehr Nuten 41 (die nicht dargestellt sind) vorhanden sein, das heißt, dass die Anzahl der Nuten 41 in der vorliegenden Ausführungsform der Erfindung nicht beschränkt ist.
-
Die Pixel-Elektrode 7 befindet sich, wie unter Bezugnahme auf 2 zu sehen ist, in der vorliegenden Ausführungsform über der gemeinsamen Elektrode, und die Passivierungs-Schicht 8 befindet sich zwischen der Pixel-Elektrode 7 und der gemeinsamen Elektrode 3. Die Pixel-Elektrode 7 enthält wenigstens einen Schlitz, so dass die Pixel-Elektrode 7 die Form von Kammzinken hat, und die gemeinsame Elektrode 3 erstreckt sich über das gesamte Substrat 1, d. h., die gemeinsame Elektrode 3 enthält keinen Schlitz bzw. keine Schlitze. In anderen Ausführungsformen kann sich, wie in 5 gezeigt, die Pixelelektrode 7 unter der gemeinsamen Elektrode 3 befinden. Weiterhin können in anderen Ausführungsformen sowohl die Pixel-Elektrode 7 als auch die gemeinsame Elektrode 3 wenigstens einen Schlitz enthalten, so dass sowohl die Pixel-Elektrode 7 als auch die gemeinsame Elektrode 3 die Form von Kammzinken haben (wie in 6 gezeigt), oder in einer anderen Ausführungsform erstreckt sich die Pixel-Elektrode 7 über das gesamte Substrat 1, d. h., die Pixel-Elektrode 7 enthält keinen Schlitz bzw. keine Schlitze, während die gemeinsame Elektrode 3 die Form von Kammzinken hat (wie in 5 gezeigt).
-
Bei dem TFT-Array-Substrat der vorliegenden Ausführungsform bestehen die Gate-Leitung 5 und die Daten-Leitung 2 jeweils aus einem Material, das von der verwendeten Struktur und den Verfahren abhängt. Im Allgemeinen können die Gate-Leitung 5 und die Daten-Leitung 2 jeweils in einer einschichtigen Struktur ausgebildet sein, die aus Metall, wie beispielsweise Mo, Cr, W, T, Ti, Ta, Mo, Al oder Cu, besteht, oder sie können in einer Verbundstruktur ausgebildet sein, die aus zwei oder mehr Metallen, wie beispielsweise Cr, W, Ti, Ta, Mo, Al und Cu, besteht, und die Gate-Leitung 5 sowie die Daten-Leitung 2 können jeweils eine typische Dicke zwischen 0,2 μm und 0,35 μm haben. Die gemeinsame Elektrode 3 und die Pixel-Elektrode 7 können aus einem transparenten Material, wie beispielsweise Indiumzinnoxid, Aluminiumzinkoxid, Indiumzinkoxid, Zinnoxid, Indiumoxid, Indiumgalliumoxid oder Zinkoxid bestehen. Die Gate-Isolierschicht 4 hat eine Dicke zwischen 0,3 μm und 0,4 μm.
-
Bei dem TFT-Array-Substrat der vorliegenden Erfindung befindet sich die Nut 41 in der Gate-Isolierschicht 4, um die Daten-Leitung 2 aufzunehmen, so dass der Abstand D1 zwischen der ersten Fläche 201 der Daten-Leitung 2 und der zweiten Fläche 31 der gemeinsamen Elektrode 3 vergrößert wird, und der Abstand D1 zwischen der ersten Fläche 201 der Daten-Leitung 2 und der zweiten Fläche 31 der gemeinsamen Elektrode 3 kann mit der Höhe H der Nut 41 variieren. Das heißt, wenn die Höhe H der Nut 41 vergrößert wird, wird der Abstand D1 zwischen der ersten Fläche 201 der Daten-Leitung 2 und der zweiten Fläche 31 der gemeinsamen Elektrode 3 vergrößert, so dass die Kapazität C zwischen der Daten-Leitung 2 und der gemeinsamen Elektrode 3 verringert wird; wenn hingegen die Höhe H der Nut 41 verringert wird, wird der Abstand D1 zwischen der ersten Fläche 201 der Daten-Leitung 2 und der zweiten Fläche 31 der gemeinsamen Elektrode 3 verringert, so dass die Kapazität C zwischen der Daten-Leitung 2 und der gemeinsamen Elektrode 3 größer wird. Betrachtet man die Formel zum Berechnen der Kapazität C = (ε·ε0·S)/D1, in der ε und ε0 Dielektrizitätskonstanten angeben, die in der Technik bekannt sind und daher nicht weiter beschrieben werden, S eine Fläche des Überlappungsabschnitts zwischen der gemeinsamen Elektrode 3 und der Daten-Leitung 2 angibt und D1 den Abstand zwischen der ersten Fläche 201 der Daten-Leitung 2 und der zweiten Fläche 31 der gemeinsamen Elektrode 3 angibt, erweist sich das TFT-Array-Substrat hinsichtlich wenigstens eines der im Folgenden aufgeführten Effekte dahingehend als vorteilhaft, dass die Kapazität (d. h. die Koppelkapazität) zwischen der Daten-Leitung 2 und der gemeinsamen Elektrode 3 verringert wird, die elektrische Feldinterferenz, die durch die Daten-Leitung 2 verursacht wird, reduziert wird, da die Daten-Leitung 2 durch die gemeinsame Elektrode 3 oder die dielektrische Schicht 6 abgedeckt wird und die Pixel-Elektrode 7 nicht stört, Flackern und Übersprechen reduziert werden, die Ausbeute an TFT-Substraten verbessert wird und die Qualität der Anzeige verbessert wird, und des Weiteren wird durch die Nut 41 die Ebenheit von Schichten in dem Pixel-Bereich (d. h. die Anzeigefläche) aufgrund des Vorhandenseins der dielektrischen Schicht 6 nicht beeinträchtigt.
-
Die zweite Ausführungsform der vorliegenden Erfindung basiert auf der ersten Ausführungsform, unterscheidet sich jedoch von der ersten Ausführungsform dadurch, dass die Daten-Leitung und die Gate-Leitung auf der gleichen Schicht angeordnet sind, das TFT-Array-Substrat des Weiteren eine Leiterbahn und verbindende Kontaktlöcher enthält, die Leiterbahn auf der Gate-Isolierschicht angeordnet ist, sich die verbindenden Kontaktlöcher von der Oberseite zur Unterseite durch die Gate-Isolierschicht hindurch erstrecken, die Leiterbahn die Gate-Leitung isoliert kreuzt, die Leiterbahn mit den Daten-Leitungen über die verbindenden Kontaktlöcher verbunden ist, und sich die Nut nicht von der Oberseite bis zur Unterseite durch die Gate-Isolierschicht hindurch erstreckt und sich zu dem Substrat öffnet. Im Folgenden werden jedoch die einander gleichenden Teile der ersten Ausführungsform und der zweiten Ausführungsform nicht erneut beschrieben.
-
Das heißt, Daten-Leitung 2 und die Gate-Leitung 5 befinden sich, wie in 7, 8a und 8b gezeigt, auf der gleichen Schicht, das TFT-Array-Substrat enthält des Weiteren eine Leiterbahn 21 sowie verbindende Kontaktlöcher 211, die Leiterbahn 21 befindet sich auf der Gate-Isolierschicht 4, die verbindenden Kontaktlöcher 211 erstrecken sich von der Oberseite zur Unterseite durch die Gate-Isolierschicht 4 hindurch, die Leiterbahn 21 kreuzt isoliert die Gate-Leitung 5, die Leiterbahn 21 ist mit der Daten-Leitung 2 über die verbindenden Kontaktlöcher 211 verbunden, und die Nut 41 erstreckt sich nicht von der Oberseite zur Unterseite durch die Gate-Isolierschicht 4 hindurch und öffnet sich zu dem Substrat 1.
-
Die Ausführungsform der vorliegenden Erfindung schafft, wie in 9 gezeigt, des Weiteren ein Verfahren zum Herstellen eines TFT-Array-Substrats, und das Verfahren schließt die folgenden Schritte ein:
-
S1: Ausbilden einer Gate-Leitung auf einem Substrat;
-
S2: Ausbilden einer Gate-Isolierschicht, die die Gate-Leitung und das Substrat abdeckt, wobei die Gate-Isolierschicht eine Nut enthält, und die Nut beispielsweise ausgebildet werden kann, indem eine Fläche der Gate-Isolierschicht an einer von dem Substrat entfernten Seite mittels Photomasken-Ätzen geätzt wird, um die Nut an der Fläche auszubilden;
-
S3: Ausbilden einer Daten-Leitung in der Nut;
-
S4: Ausbilden einer dielektrischen Schicht, die die Daten-Leitung und die Gate-Isolierschicht abdeckt;
-
S5: Ausbilden einer gemeinsamen Elektrode auf der dielektrischen Schicht;
-
S6: Ausbilden einer Passivierungsschicht, die die gemeinsame Elektrode abdeckt; und
-
S7: Ausbilden einer Pixel-Elektrode auf der Passivierungsschicht.
-
Die Daten-Leitung hat eine erste Fläche an einer von dem Substrat entfernten Seite, die gemeinsame Elektrode hat eine zweite Fläche an einer nahe an dem Substrat liegenden Seite, und der Abstand zwischen der ersten Fläche der Daten-Leitung und der zweiten Fläche der gemeinsamen Elektrode beträgt mehr als 1,5 μm. Die Nut enthält zwei Stirnseiten in der Richtung, in der die Daten-Leitung verläuft, und jede der Stirnseiten ist von der angrenzenden Gate-Leitung um einen Abstand von mehr als 4 μm entfernt. Die Nut enthält zwei Längsseiten in der Richtung, in der die Gate-Leitung verläuft, und jede der Längsseiten ist von der Daten-Leitung um einen Abstand von über 2 μm entfernt. Die Nut kann sich so durch die Gate-Isolierschicht hindurch erstrecken, dass das Substrat frei gelegt wird, oder die Nut erstreckt sich nicht durch die Gate-Isolierschicht hindurch. Die Form der Nut ist nicht auf ein Trapez oder ein Parallelogramm in einer Draufsicht beschränkt.
-
Dementsprechend gleicht das Verfahren (nicht dargestellt) zum Herstellen des TFT-Array-Substrats der zweiten Ausführungsform größtenteils dem Verfahren zum Herstellen des TFT-Array-Substrats der ersten Ausführungsform, es schließt jedoch die folgenden Schritte S1', S2' und S3 anstelle der oben beschriebenen Schritte S1, S2 und S3 ein:
-
S1': Ausbilden einer Gate-Leitung und einer Vielzahl nicht verbundener Daten-Leitungen auf dem Substrat, wobei sich die Gate-Leitung und die Daten-Leitungen in der gleichen Schicht befinden und die Gate-Leitung die Daten-Leitungen nicht kreuzt;
-
S2': Ausbilden einer Gate-Isolierschicht, die die Gate-Leitung und das gesamte Substrat abdeckt, wobei die Gate-Isolierschicht eine Nut enthält, die die Daten-Leitungen aufnimmt, und
-
S3': Ausbilden einer Leiterbahn und verbindender Kontaktlöcher, wobei sich die Leiterbahn auf der Gate-Isolierschicht befindet und die Gate-Leitung isoliert kreuzt, sich die verbindenden Kontaktlöcher durch die Gate-Isolierschicht hindurch erstrecken und die Leiterbahn über die verbindenden Kontaktlöcher mit den Daten-Leitungen verbunden ist.
-
Die Ausführungsform der vorliegenden Erfindung schafft des Weiteren einen Anzeigebildschirm (nicht dargestellt), der ein TFT-Array-Substrat und ein Farbfilter-Substrat (nicht dargestellt) enthält, das dem TFT-Array-Substrat gegenüberliegend angeordnet ist. Als das TFT-Array-Substrat kann das TFT-Array-Substrat der oben ausgeführten Ausführungsformen eingesetzt werden, und der Anzeigebildschirm ist im Allgemeinen ein Flüssigkristall-Anzeigeschirm, jedoch nicht auf einen Flüssigkristall-Anzeigebildschirm beschränkt.
-
Die Ausführungsform der vorliegenden Erfindung schafft des Weiteren eine Anzeigevorrichtung (nicht dargestellt), die ein TFT-Array-Substrat enthält, wobei für das TFT-Array-Substrat das TFT-Array-Substrat der oben beschriebenen Ausführungsformen eingesetzt werden kann, und die Anzeigevorrichtung ist im Allgemeinen eine Flüssigkristall-Anzeigevorrichtung, ist jedoch nicht darauf beschränkt, und kann als Alternative dazu eine OLED-Anzeigevorrichtung sein.
-
Es ist anzumerken, dass: 1. Das TFT-Array-Substrat mit einem Prozess auf Basis von amorphen Silizium, einem Niedrigtemperatur-Prozess auf Basis von polykristallinem Silizium, oder einem Prozess auf Oxid-Basis hergestellt werden kann, die dem Techniker bekannt sind und nicht erneut beschrieben werden, und 2. Die in den Ausführungsformen der Erfindung eingesetzte Photomasken-Ätztechnologie Prozesse wie beispielsweise Beschichten mit Photoresist, Belichtung unter Verwendung einer Maske, Bildentwicklung, Ätzen, Entfernen von Photoresist usw. einschließt, die dem Fachmann bekannt sind, und das Photoresist ein positives oder negatives Photoresist sein kann.
-
Bei dem TFT-Array-Substrat, dem Verfahren zum Herstellen des TFT-Array-Substrat, dem Anzeigebildschirm und der Anzeigevorrichtung, die in den Ausführungsformen der Erfindung offenbart werden, wird die Nut in der Gate-Isolierschicht ausgebildet (angeordnet), um die Daten-Leitung so aufzunehmen, dass der Abstand zwischen der ersten Fläche der Daten-Leitung und der zweiten Fläche der gemeinsamen Elektrode mehr als 1,5 μm beträgt, um wenigstens einen der im Folgenden aufgeführten Effekte dahingehend zu erzielen, dass die Kapazität (d. h. die Koppelkapazität) zwischen der Daten-Leitung und der gemeinsamen Elektrode reduziert wird, die durch die Daten-Leitung verursachte elektrische Feldinterferenz reduziert wird, da die Daten-Leitung von der gemeinsamen Elektrode oder der dielektrischen Schicht abgedeckt wird und die Pixel-Elektrode nicht stört, das Flackern und Übersprechen reduziert werden, die Ausbeute an TFT-Substraten verbessert wird und die Anzeigequalität verbessert wird, und darüber hinaus die Nut die Ebenheit von Schichten in dem Pixel-Bereich (d. h. dem Anzeigebereich) aufgrund des Vorhandenseins der dielektrischen Schicht nicht beeinträchtigt.
-
Vom Fachmann können angesichts der oben offenbarten Verfahren und Methoden Abwandlungen und Veränderungen an der Erfindung vorgenommen werden, ohne von der Idee und dem Schutzumfang der vorliegenden Erfindung abzuweichen. Dementsprechend sollen alle diese Abwandlungen und Veränderungen, sofern sie nicht vom Inhalt der technischen Lösungen der vorliegenden Erfindung abweichen, unter den Schutzumfang der vorliegenden Erfindung fallen.
-
ZITATE ENTHALTEN IN DER BESCHREIBUNG
-
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
-
Zitierte Patentliteratur
-
