DE102014111931A1 - Niederinduktive Schaltungsanordnung mit Laststromsammelleiterbahn - Google Patents

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Abstract

Eine Schaltungsanordnung weist eine Anzahl von wenigstens zwei Halbleiterchips (1) auf, die in einer Reihe (31) hintereinander angeordnet sind. Eine jeder der Halbleiterchips (1) weist einen Halbleiterkörper (10) auf, sowie einen ersten und einen zweiten Lastanschluss (11, 12). Die ersten Lastanschlüsse (11) sind elektrisch leitend miteinander verbunden, und die zweiten Lastanschlüsse (12) sind ebenfalls elektrisch leitend miteinander verbunden. Die Anordnung weist weiterhin eine erste Laststrom-Sammelleiterbahn (71) auf, sowie einen mit dieser elektrisch leitend verbundenen externen Anschluss (101). Für jeden der Halbleiterchips (1) ist wenigstens ein elektrischer Verbindungsleiter (4) vorhanden, der an einer ersten Verbindungsstelle (41) mit dem ersten Lastanschluss (11) des betreffenden Halbleiterchips (1) elektrisch leitend verbunden ist, sowie an einer zweiten Verbindungsstelle (42) mit der ersten Laststrom-Sammelleiterbahn (71). Für jeden ersten und zweiten der Halbleiterchips (1), deren zweite Verbindungsstellen (42) entlang der ersten Laststrom-Sammelleiterbahn (71) unmittelbar benachbarte sämtlicher zweiter Verbindungsstellen (42) bilden und die so zueinander angeordnet sind, dass sich die zweite Verbindungsstelle (421, 422, 423) des ersten der Halbleiterchips (11, 12, 13) entlang der ersten Laststrom-Sammelleiterbahn (71) zwischen der zweiten Verbindungsstelle (422, 423, 424) des zweiten der Halbleiterchips (12, 13, 14) und dem externen Anschluss (101) befindet, weist die Gesamt-Induktivität (L2, L3, L4) sämtlicher Verbindungsleiter (4), mit denen der erste Lastanschluss (11) des zweiten der Halbleiterchips (12, 13, 14) an die erste Laststrom-Sammelleiterbahn (71) angeschlossen ist, wenigstens das Zweifache der Induktivität () auf, die der zwischen der zweiten Verbindungsstelle (421, 422, 423) des ersten der Halbleiterchips (11, 12, 13) und der zweiten Verbindungsstelle (422, 423, 424) des zweiten der Halbleiterchips (12, 13, 14) ausgebildete Abschnitt (71-2, 71-3, 71-4) der erste Laststrom-Sammelleiterbahn (71) besitzt.

Description

  • Die vorliegende Erfindung betrifft eine Schaltungsanordnung, bei der zwei oder mehr Halbleiterchips elektrisch parallel geschaltet sind, um höhere Lastströme verarbeiten zu können. Die Parallelschaltung erfolgt, unter anderem, üblicherweise durch einen oder mehrere Bonddrähte, die vollständig oder im Wesentlichen (z. B. Leiterbahnstützpunkten, die sich zwischen benachbarten Halbleiterchips befinden und an die die Bonddrähte gebondet sind) – optional von Chipoberseite zu Chipoberseite geführt sind. Schnelle Änderungen des Laststroms, wie sie zum Beispiel bei Schaltvorgängen auftreten, können aufgrund unvermeidlicher Induktivitäten der Bonddrähte und anderer elektrischer Verbindungsleiter der parallel geschalteten Halbleiterchips zu unerwünscht hohen Induktionsspannungen führen. Dies gilt insbesondere dann, wenn eine große Zahl von Halbleiterchips parallel geschaltet werden sollen. Beispielsweise werden Halbleiterchips, die auf dem Halbleitergrundmaterial Silziumkarbid (SiC) oder Galliumnitrid (GaN) basieren, häufig mit einer geringen Chipgrundfläche gefertigt, um Ausbeuteverluste zu vermeiden. Dies hat zur Folge, dass zur Erzielung einer gewünschten Stromtragfähigkeit der Schaltungsanordnung eine große Zahl von synchron betriebenen Halbleiterchips parallel geschaltet werden muss, da die Stromtragfähigkeit von Halbleiterchips mit abnehmender Chipgrundfläche sinkt (bei gleichem oder ähnlichem Chipaufbau). In der Regel führt die Anordnung vieler Chips und zugehöriger Verbindungsleitungen aber zu einer hohen Streuinduktivität und einem unsymmetrischem Betrieb der Halbleiterchips einer Parallelschaltung in dem Sinn, dass sich die Lastströme verschiedener Halbleiterchips der Parallelschaltung deutlich unterscheiden.
  • Eine herkömmliche Maßnahme, die Induktivität einer solchen Parallelschaltung gering zu halten, besteht darin, die parallel geschalteten Halbleiterchips in einer Reihe anzuordnen, die senkrecht zur Hauptstromrichtung der Schaltungsanordnung verläuft. Im Fall kleiner Halbleiterchips (Grundfläche kleiner oder gleich 40 mm2, kleiner oder gleich 25 mm2 oder kleiner oder gleich 10 mm2) ist zur Erreichung einer großen Stromstärke (z.B. 400 A bis 3000 A oder höher) eine sehr hohe Anzahl von parallel zu schaltenden Halbleiterchips, beispielsweise IGBTs, erforderlich, die parallel geschaltet sind und mit identischen Schaltzuständen simultan betrieben werden. Bei dem Beispiel mit den parallel geschalteten IGBTs wären Freilaufdioden zu den IGBTs nicht als "zu den IGBTs parallel geschaltet" anzusehen, da sie nicht simultan mit den IGBTs mit identischen Schaltzuständen betrieben werden. Würde man alle parallel zu schaltenden Halbleiterchips die in einer Reihe anordnen, würde dies zu einem sehr kurzen Leistungshalbleitermodul mit extrem großer Breite führen, was jedoch nicht immer attraktiv ist, weil es geometrische Randbedingungen der Geräte verletzt.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Schaltungsanordnung bereitzustellen, die insbesondere für kleinere Halbleiterchips mit zulässiger Stromstärke von ca. 15 A bis 40 A pro Halbleiterchip eine niederinduktive Parallelschaltung von Halbleiterchips mit akzeptabler Gleichverteilung des die Schaltungsanordnung durchfließenden Laststroms auf die einzelnen Halbleiterchips aufweist.
  • Diese Aufgabe wird durch eine Schaltungsanordnung gemäß Patentanspruch 1 bzw. durch eine Schaltungsanordnung gemäß Patentanspruch 24 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Ein erster Aspekt betrifft eine Schaltungsanordnung mit einer Anzahl von wenigstens zwei Halbleiterchips, die in einer Reihe hintereinander angeordnet sind, die sich in einer ersten lateralen Richtung erstreckt. Ein jeder der Halbleiterchips weist einen Halbleiterkörper auf, sowie einen ersten Lastanschluss und einen zweiten Lastanschluss. Die ersten Lastanschlüsse sämtlicher Halbleiterchips sind elektrisch leitend miteinander verbunden, und die zweiten Lastanschlüsse sämtlicher Halbleiterchips sind ebenfalls elektrisch leitend miteinander verbunden. Außerdem weist die Schaltungsanordnung eine erste Laststrom-Sammelleiterbahn auf. Für jeden der Halbleiterchips ist wenigstens ein elektrischer Verbindungsleiter vorhanden, der eine erste Verbindungsstelle aufweist, an der der betreffende Verbindungsleiter mit dem ersten Lastanschluss elektrisch leitend verbunden ist, sowie eine zweite Verbindungsstelle, an der der betreffende Verbindungsleiter mit der ersten Laststrom-Sammelleiterbahn elektrisch leitend verbunden ist. Ein externer Anschluss der Schaltungsanordnung ist elektrisch leitend mit der ersten Laststrom-Sammelleiterbahn verbunden. Dabei gilt, dass für jeden ersten und zweiten der Halbleiterchips, deren zweite Verbindungsstellen entlang der ersten Laststrom-Sammelleiterbahn unmittelbar benachbarte sämtlicher zweiter Verbindungsstellen bilden und so zueinander angeordnet sind, dass sich die zweite Verbindungsstelle des ersten der Halbleiterchips entlang der ersten Laststrom-Sammelleiterbahn zwischen der zweiten Verbindungsstelle des zweiten der Halbleiterchips und dem externen Anschluss befindet, die Gesamt-Induktivität sämtlicher Verbindungsleiter, mit denen der erste Lastanschluss des zweiten der Halbleiterchips an die erste Laststrom-Sammelleiterbahn angeschlossen ist, wenigstens das Zweifache der Induktivität aufweist, die der zwischen der zweiten Verbindungsstelle des ersten der Halbleiterchips und der zweiten Verbindungsstelle des zweiten der Halbleiterchips ausgebildete Abschnitt der ersten Laststrom-Sammelleiterbahn (71) aufweist.
  • Ein zweiter Aspekt betrifft eine erste Schaltungsanordnung und eine zweite Schaltungsanordnung, die jeweils nach einer Schaltungsanordnung gemäß dem ersten Aspekt ausgebildet sind. Die ersten Lastanschlüsse der Halbleiterchips der ersten Schaltungsanordnung sind mit den zweiten Lastanschlüssen der Halbleiterchips der zweiten Schaltungsanordnung dauerhaft elektrisch leitend verbunden. Hierdurch lassen sich beispielsweise niederinduktive Brückenschaltungen realisieren.
  • Während bei herkömmlichen Schaltungsanordnungen der Laststrom durch die parallel geschalteten der Halbleiterchips vollständig oder im Wesentlichen durch einen oder mehrere in Reihe geschaltete Bonddrähte gesammelt wird, die naturgemäß eine hohe Induktivität aufweisen, wird der Laststrom bei der vorliegenden Erfindung durch eine erste Laststrom-Sammelleiterbahn gesammelt, an die die ersten Lastanschlüsse jeweils mit Hilfe eines oder mehrerer Verbindungsleiter angeschlossen werden. Aufgrund dieses Aufbaus können die Verbindungsleiter sehr kurz und damit niederinduktiv gehalten werden.
  • Weiterhin wird der Laststrom der Parallelschaltung, ebenso wie bei herkömmlichen Parallelschaltungen, durch die Summe der Lastströme der einzelnen Halbleiterchips gebildet, allerdings wird bei Anordnungen gemäß der vorliegenden Erfindung der Laststrom eines jeden Halbleiterchips zunächst durch einen oder mehrere elektrisch parallel geschaltete Verbindungsleiter (z. B. einen oder mehrere elektrisch parallel geschaltete Bonddrähte) abgegriffen und der ersten Laststrom-Sammelleiterbahn zugeführt. Hierdurch fließt der Laststrom eines Halbleiterchips zwar durch den bzw. die Verbindungsleiter, mit dem bzw. mit denen der erste Lastanschluss des betreffenden Halbleiterchips an die Laststrom-Sammelleiterbahn angeschlossen ist, nicht aber durch Verbindungsleiter, mit denen der erste Lastanschluss anderer Halbleiterchips der Parallelschaltung an die Laststrom-Sammelleiterbahn angeschlossen ist. Daher bewirkt eine Änderung des Laststroms durch den betreffenden Halbleiterchip keine Induktionsspannung, die von den Induktivitäten der Verbindungsleiter her rührt, mit denen der erste oder die ersten Lastanschluss der bzw. der anderen Halbleiterchips der Parallelschaltung an die Laststrom-Sammelleiterbahn angeschlossen ist bzw. sind.
  • Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren näher erläutert. In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder gleich wirkende Elemente. Es zeigen:
  • 1 eine Draufsicht auf einen Abschnitt eines ersten Beispiels einer Schaltungsanordnung mit mehreren Halbleiterchips, die in einer Reihe angeordnet sind.
  • 2 einen Querschnitt durch den Abschnitt einer Schaltungsanordnung gemäß 1 in einer Schnittebene E11-E11.
  • 3 einen Querschnitt durch den Abschnitt der einer Schaltungsanordnung gemäß 1 in einer Schnittebene E12-E12.
  • 4 eine Draufsicht auf einen Abschnitt eines zweiten Beispiels einer Schaltungsanordnung mit mehreren Halbleiterchips, die in einer Reihe angeordnet sind.
  • 5 einen Querschnitt durch den Abschnitt der einer Schaltungsanordnung gemäß 4 in einer Schnittebene E21-E21.
  • 6 einen Querschnitt durch den Abschnitt der Schaltungsanordnung gemäß 4 in einer Schnittebene E22-E22.
  • 7 eine Draufsicht auf einen Abschnitt eines dritten Beispiels einer Schaltungsanordnung mit mehreren Halbleiterchips, die in einer Reihe angeordnet sind.
  • 8 einen Querschnitt durch den Abschnitt der einer Schaltungsanordnung gemäß 7 in einer Schnittebene E31-E31.
  • 9 einen Querschnitt durch den Abschnitt der einer Schaltungsanordnung gemäß 7 in einer Schnittebene E32-E32.
  • 10 eine Draufsicht auf einen Abschnitt eines vierten Beispiels einer Schaltungsanordnung mit mehreren Halbleiterchips, die in einer Reihe angeordnet sind.
  • 11 einen Querschnitt durch den Abschnitt der Schaltungsanordnung gemäß 10 in einer Schnittebene E41-E41.
  • 12 einen Querschnitt durch den Abschnitt der einer Schaltungsanordnung gemäß 10 in einer Schnittebene E42-E42.
  • 13 eine Draufsicht auf einen Abschnitt eines fünften Beispiels einer Schaltungsanordnung mit mehreren Halbleiterchips, die in einer Reihe angeordnet sind.
  • 14 einen Querschnitt durch den Abschnitt der Schaltungsanordnung gemäß 13 in einer Schnittebene E51-E51.
  • 15 einen Querschnitt durch den Abschnitt der Schaltungsanordnung gemäß 13 in einer Schnittebene E52-E52.
  • 16 eine Draufsicht auf einen Abschnitt eines sechsten Beispiels einer Schaltungsanordnung mit mehreren Halbleiterchips, die in einer Reihe angeordnet sind.
  • 17 einen Querschnitt durch den Abschnitt der Schaltungsanordnung gemäß 16 in einer Schnittebene E61-E61.
  • 18 einen Querschnitt durch den Abschnitt der Schaltungsanordnung gemäß 16 in einer Schnittebene E62-E62.
  • 19 ein Ersatzschaltbild der Verdrahtung einer Parallelschaltung von mehreren Halbleiterchips gemäß der vorliegenden Erfindung.
  • 20 eine Grafik zur Erläuterung des Begriffs "Reihe".
  • 21 eine perspektivische Ansicht eines Abschnitts eines Schaltungsträgers eines Halbleitermoduls mit einem Aufbau gemäß dem fünften Beispiel (13 bis 15).
  • 22 eine Draufsicht auf eine Halbbrückenschaltung.
  • 23 eine Draufsicht auf eine Halbbrückenschaltung, die sich von der Halbbrückenschaltung gemäß 22 lediglich durch die Verdrahtung der Steueranschlüsse unterscheidet.
  • 24 eine Draufsicht auf einen Abschnitt einer Parallelschaltung mehrerer Halbleiterchips.
  • 25 eine Draufsicht auf einen Abschnitt einer weiteren Parallelschaltung mehrerer Halbleiterchips.
  • 26d eine Draufsicht auf einen Abschnitt noch einer anderen Parallelschaltung mehrerer Halbleiterchips.
  • 27 eine perspektivische Ansicht eines geöffneten Leistungshalbleitermoduls.
  • 28 das geschlossene Leistungshalbleitermodul gemäß 27.
  • 1 zeigt eine Draufsicht auf einen Abschnitt eines Leistungshalbleitermoduls, 2 einen Querschnitt in einer Schnittebene E11-E11 und Figur zwei einen Querschnitt in einer Schnittebene E12-E12.
  • Wie in 1 dargestellt ist, weist eine Schaltungsanordnung wenigstens zwei (hier lediglich beispielhaft vier) Halbleiterchips 1, auf, die in einer ersten Reihe 31 hintereinander auf einem flachen Schaltungsträger 9 angeordnet sind. Die erste Reihe 31 erstreckt sich in einer ersten lateralen Richtung r1 erstreckt, die im Wesentlichen parallel zum Schaltungsträger 9 verläuft. Ein jeder der Halbleiterchips 1 weist einen Halbleiterkörper 10 auf, sowie einen ersten Lastanschluss 11 und einen zweiten Lastanschluss 12. Der erste Lastanschluss 11 befindet sich jeweils auf der dem Schaltungsträger 9 abgewandten Seite des Halbleiterkörpers 10.
  • Wie aus den 2 und 3 hervorgeht, können bei einem derartigen Halbleiterchip 1 der erste Lastanschluss 11 und der zweite Lastanschluss 12 auf einander entgegengesetzten Seiten des Halbleiterkörpers 10 angeordnet sein. Dabei kann der zweite Lastanschluss 12 auf der dem Schaltungsträger 9 zugewandten Seite des Halbleiterkörpers 10 angeordnet sein.
  • In einem derartigen Halbleiterchip 1 kann ein beliebiges Halbleiterbauelement integriert sein, beispielsweise eine Diode, oder ein steuerbares Halbleiterbauelement wie z. B. ein MOSFET, ein IGBT, ein JFET, ein Thyristor etc. In jedem Fall weist ein Halbleiterchip 1 einen ersten Lastanschluss 11 und einen zweiten Lastanschluss 12 auf, sowie optional einen Steueranschluss 13, der – wie in den 1 und 3 dargestellt – auf der dem Schaltungsträger 9 abgewandten Seite des Halbleiterkörpers 10 angeordnet sein kann. Ebenso ist es jedoch möglich, einen solchen Steueranschluss 13 auf der dem Schaltungsträger 9 zugewandten Seite des Halbleiterkörpers 10 anzuordnen. Das Halbleiterbauelement weist eine Laststrecke auf, die zwischen dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 ausgebildet ist und über die während des Betriebs ein Laststrom fließt. Sofern es sich bei dem Halbleiterbauelement um ein steuerbares Halbleiterbauelement handelt, kann der Laststrom durch Anlegen eines Steuersignals an den Steueranschluss gesteuert werden.
  • Bei dem ersten und zweiten Lastanschluss 11, 12 und, soweit vorhanden, dem Steueranschluss 13 kann es sich jeweils um einen Kontaktpad, z. B. eine Metallisierungsschicht, handeln, der auf den Halbleiterkörper 10 aufgebracht ist. Derartige Kontaktpads werden während der Herstellung des Halbleiterchips 1 auf dessen Halbleiterkörper 10 aufgebracht. Damit sind die ersten und zweiten Lastanschlüsse 11, 12 und, soweit vorhanden, der Steueranschluss 13 bereits vor der Montage des Halbleiterchips 1 auf dem Schaltungsträger 9 Bestandteil des Halbleiterchips 1.
  • Je nach Art des in einem Halbleiterchip 1 realisierten Halbleiterbauelements kann es sich bei dem ersten und zweiten Lastanschluss 11 und 12 z. B. um Anode und Kathode, um Kathode und Anode, um Source und Drain, um Drain und Source, um Emitter und Kollektor, oder um Kollektor und Emitter handeln. Bei einem Steueranschluss kann es sich zum Beispiel um einen Gate- oder einen Basisanschluss handeln.
  • Der Halbleiterkörper 10 eines Halbleiterchips 1 kann ein beliebiges Halbleitergrundmaterial aufweisen, beispielsweise Silizium, Siliziumkarbid, Galliumnitrid, Galliumarsenid, usw.
  • Grundsätzlich können die in der ersten Reihe 31 hintereinander angeordneten Halbleiterchips 1 beliebig aufgebaut sein. Es können Halbleiterchips 1, die beliebige – gleichartige und/oder verschiedenartige – Halbleiterbauelemente enthalten, kombiniert werden. Insbesondere können die in der ersten Reihe 31 angeordneten Halbleiterchips 1 jeweils ein steuerbares Halbleiterbauelement enthalten (z. B. einen IGBT, einen MOSFET, oder einen JFET), und so verschaltet sein, dass sie im Gleichtakt betrieben werden können, beispielsweise indem ihre Laststrecken simultan ein- und simultan ausgeschaltet werden können. In diesem Sinne schließt "Gleichtakt" bzw. "simultan" minimale Abweichungen vom Gleichtakt ein, die durch Induktivitäten und/oder Leitungswiderstände und/oder unterschiedliches Steuerverhalten verschiedener Halbleiterbauelemente bedingt sind. Gemäß einer Ausgestaltung der Erfindung können die Halbleiterchips 1 der ersten Reihe 31 identisch aufgebaut sein.
  • Wie insbesondere 1 zu entnehmen ist, sind die ersten Lastanschlüsse 11 sämtlicher Halbleiterchips 1 elektrisch leitend miteinander verbunden. Hierzu weist der Schaltungsträger 9 eine erste Laststrom-Sammelleiterbahn 71 auf, mit der ein jeder der ersten Lastanschlüsse 11, jeweils mittels eines oder mehrerer Verbindungsleiter 4, elektrisch leitend verbunden ist. Ein jeder der Verbindungsleiter 4 weist eine erste Verbindungsstelle 41 auf, an der er mit dem ersten Lastanschluss 11 elektrisch leitend verbunden ist, sowie eine zweite Verbindungsstelle 42, an der er mit der ersten Laststrom-Sammelleiterbahn 71 elektrisch leitend verbunden ist.
  • Bei den Verbindungsleitern 6 kann es sich beispielsweise um Bonddrähte handeln, die jeweils durch Drahtbonden an der ersten Verbindungsstelle 41 unmittelbar an den ersten Lastanschluss 11 und an der zweiten Verbindungsstelle 42 unmittelbar an die erste Laststrom-Sammelleiterbahn 71 gebondet sind. Im Sinne der vorliegenden Erfindung werden als Bonddrähte sowohl solche angesehen, die (außerhalb von Bondstellen) einen kreisförmigen Querschnitt aufweisen, als auch solche, die einen nicht-kreisförmigen Querschnitt besitzen. Als Beispiel für Bonddrähte mit nicht-kreisförmigem Querschnitt seien so genannte "Bändchen" genannt, die außerhalb von Bondstellen einen länglichen, beispielsweise etwa rechteckigen, Querschnitt aufweisen. Alternativ kann es sich bei den Verbindungsleitern 6 beispielsweise um gewinkelte Metallbleche handeln, die jeweils durch eine elektrisch leitende Löt-, Sinter-, Schweiß- oder Klebeverbindung an der ersten Verbindungsstelle 41 unmittelbar mit dem ersten Lastanschluss 11 und an der zweiten Verbindungsstelle 42 unmittelbar mit der erste Laststrom-Sammelleiterbahn 71 elektrisch leitend verbunden sind.
  • Optional können die zweiten Verbindungsstellen 42, wie bei allen anderen Ausgestaltungen der Erfindung, hintereinander in einer Reihe angeordnet sein, die in der ersten lateralen Richtung r1 und damit parallel zur ersten Reihe 31 verläuft.
  • Weiterhin sind auch die die zweiten Lastanschlüsse 12 sämtlicher Halbleiterchips 1 elektrisch leitend miteinander verbunden. Hierzu weist der Schaltungsträger 9 eine zweite Laststrom-Sammelleiterbahn 72 auf, mit der ein jeder der zweiten Lastanschlüsse 12 elektrisch leitend verbunden ist. Hierzu können die Halbleiterchips 1 der ersten Reihe 31 beispielsweise auf der zweiten Laststrom-Sammelleiterbahn 72 angeordnet sein. Wie in den 2 und 3 dargestellt ist, können die Halbleiterchips 1 jeweils mittels einer flächigen Verbindungsschicht 17, beispielsweise einer Lotschicht, z. B. einer Diffusionslotschicht, einer Schicht mit gesintertem Metallpulver (z. B. einem Silberpulver), oder einem elektrisch leitenden Kleber, an ihrem zweiten Lastanschluss 12 elektrisch leitend mit der zweiten Laststrom-Sammelleiterbahn 72 verbunden sein. Hierzu kann der zweite Lastanschluss 12 jeweils auf der der zweiten Laststrom-Sammelleiterbahn 72 zugewandten Seite des Halbleiterkörpers 10 angeordnet sein, und die Verbindungsschicht 17 kann sich zwischen dem zweiten Lastanschluss 12 und der zweiten Laststrom-Sammelleiterbahn 72 befinden.
  • Soweit ein Halbleiterchip 1 ein steuerbares Halbleiterbauelement enthält und demgemäß einen Steueranschluss 13 aufweist, kann dieser mittels eines Verbindungsleiters 5, beispielsweise einem Bonddraht, elektrisch angeschlossen sein. Optional können zwei, mehr als zwei oder sämtliche Halbleiterchips 1 jeweils einen Steueranschluss 13 aufweisen, der mit den Steueranschlüssen 13 der anderen Halbleiterchips 1 elektrisch leitend verbunden ist. Wie bei dem Beispiel gemäß den 1, 2 und 3 gezeigt ist, kann die entsprechende elektrisch leitende Verbindung über die Verbindungsleiter 5, Steuersignalleiterbahnen 73 des Schaltungsträgers 9, sowie einen oder mehrere Bonddrähte 6 erfolgen. Als "Steuersignalleiterbahnen" sind Leiterbahnen zu verstehen, über die den Steueranschlüssen 13 ein Steuersignal (also z.B. eine Gatespannung) zugeführt werden kann. Die Bonddrähte 5 sind jeweils an einer ersten Bondstelle an einen Steueranschluss 13 gebondet, und an einer zweiten Bondstelle an eine Steueranschlussleiterbahne 73. Die Bonddrähte 6 sind jeweils an einer ersten Bondstelle an eine Steuersignalleiterbahn 73 gebondet, und an einer zweiten Bondstelle an eine andere Steuersignalleiterbahn 73.
  • In den Figuren sind die Bondstellen der Bonddrähte 4, 5 und 6 lokal verbreitert dargestellt, da der Bonddraht dort während des Bondvorgangs lokal gequetscht wird Die Formulierung, dass ein Bonddraht an ein Objekt (z. B. ein erster Lastanschluss 11, ein Steueranschluss 13, eine Leiterbahn 71, 72, 73) gebondet ist, besagt, dass die betreffende Verbindung durch Drahtbonden hergestellt wurde, dass also der Bonddraht das betreffende Objekt unmittelbar kontaktiert. Die betreffende Bondverbindung kann dabei lotfrei sein.
  • Die weiteren, anhand der 4 bis 18 beschriebenen Ausführungsbeispiele weisen denselben, anhand der 1 bis 3 beschriebenen Grundaufbau auf. Der Unterschied zwischen dem ersten Beispiel (1 bis 3), dem zweiten Beispiel (4 bis 6), dem dritten Beispiel (7 bis 9), dem vierten Beispiel (10 bis 12), dem fünften Beispiel (13 bis 15) und dem sechsten Beispiel (16 bis 18) besteht lediglich im Aufbau des Schaltungsträgers 9.
  • Bei dem ersten Beispiel (1 bis 3) weist der Schaltungsträger 9 eine Leiterplatte 7 mit einem dielektrischen Isolationsträger 70 auf, der auf einer Oberseite mit einer strukturierten oberen Metallisierungsschicht 7t versehen ist, sowie auf einer der Oberseite entgegengesetzten Unterseite mit einer unteren Metallisierungsschicht 7b. Die erste Laststrom-Sammelleiterbahn 71, die zweite Laststrom-Sammelleiterbahn 72 und die Steuersignalleiterbahnen 73 sind als voneinander beabstandete Abschnitte der oberen Metallisierungsschicht 7t ausgebildet. Die untere Metallisierungsschicht 7b kann, wie auch bei allen anderen Ausgestaltungen der Erfindung, strukturiert oder unstrukturiert sein. Ebenfalls auch bei allen anderen Ausgestaltungen der Erfindung kann die untere Metallisierungsschicht 7b elektrisch mit Masse verbunden sein. Durch eine unstrukturierte Metallisierungsschicht 7b oder durch eine Strukturierung, die zumindest eine zur Leiterbahn 71 bezüglich des Isolationsträgers 70 gespiegelte vollfächige Leiterbahn in der Metallisierungsschicht 7b erzeugt, ergibt sich eine sehr geringe Induktivität zumindest und insbesondere der ersten Laststrom-Sammelleiterbahn 71. Für den Fall, dass die Metallisierungsschicht 7b vollflächig ausgebildet oder zumindest so strukturiert ist, dass bezüglich des Isolationsträgers 70 auch eine vollflächige Leiterbahn spiegelbildlich zur Leiterbahn 72 entsteht, kann auch in der zweiten Laststrom-Sammelleiterbahn 72 eine niedrige Induktivität erreicht werden.
  • Bei dem zweiten Beispiel (4 bis 6) sind die Steuersignalleiterbahnen 73 des Schaltungsträgers 9 auf der ersten Laststrom-Sammelleiterbahn 71 angeordnet, d.h. auf der dem Isolationsträger 70 abgewandten Seite der ersten Laststrom-Sammelleiterbahn 71. Um die Steuersignalleiterbahnen 73 gegenüber der ersten Laststrom-Sammelleiterbahn 71 elektrisch zu isolieren, ist zwischen diesen jeweils eine Dielektrikumsschicht 76 angeordnet. Bei der Dielektrikumsschicht 76 kann es sich zum Beispiel um eine Schicht aus oder mit Keramik, Glas, Kunststoff (z. B. ein Imid) oder einem anderen elektrisch isolierenden Material handeln.
  • Zur Herstellung dieser Anordnung können die Dielektrikumsschicht 76 und die Steuersignalleiterbahnen 73 nach der Herstellung der Leiterplatte 7 (mit dem Isolationsträger 70, der unteren Metallisierungsschicht 7b und der oberen Metallisierungsschicht 7t) auf die Leiterplatte 7 aufgebracht werden. Ebenso ist es jedoch möglich, die Dielektrikumsschicht 76 und die Steuersignalleiterbahnen 73 bereits bei der Herstellung der Leiterplatte 7 auf die erste Laststrom-Sammelleiterbahn 71 aufzubringen.
  • Ein derartiger Aufbau besitzt den Vorteil, dass die erste Laststrom-Sammelleiterbahn 71 unter der oder den Steuersignalleiterbahnen 73 hindurchgeführt sein kann, so dass auch der Bereich unter den Steuersignalleiterbahnen 73 für die Leitung des Stroms in der ersten Laststrom-Sammelleiterbahn 71 genutzt werden kann. Außerdem werden die Steuersignalleiterbahnen 73 gegenüber kapazitiven Einkopplungen von der Metallisierungsschicht 7b durch die Leiterbahn 71 abgeschirmt. Solche Einkopplungen entstehen beispielsweise, wenn die Leiterbahn 71 in einer Halbrücke einen Spannungssprung erfährt und die Metallisierungsschicht 7b geerdet ist. Demgegenüber sind bei dem ersten Beispiel gemäß den 1 bis 3 und dem fünften Beispiel gemäß den 13 bis 15 (zu deren Erläuterung siehe unten) die Steuersignalleiterbahnen 73 ebenso wie die erste Laststrom-Sammelleiterbahn 71 Bestandteile der oberen Metallisierungsschicht 7t bzw. 8t und als Inseln in der ersten Laststrom-Sammelleiterbahn 71 ausgebildet. Hierdurch weist die erste Laststrom-Sammelleiterbahn 71 im Bereich der Steuersignalleiterbahnen 73 jeweils eine lokal verringerte Querschnittsfläche (d.h. quer zur ersten lateralen Richtung r1) auf, was den elektrischen Widerstand und die Streuinduktivität der ersten Laststrom-Sammelleiterbahn 71 lokal erhöht.
  • Bei dem dritten Beispiel (7 bis 9) ist die erste Laststrom-Sammelleiterbahn 71 auf der Leiterplatte 7 angeordnet, hier auf der dem Isolationsträger 70 abgewandten Seite der zweiten Laststrom-Sammelleiterbahn 72.
  • Die Steuersignalleiterbahnen 73 ist ebenfalls auf der Leiterplatte 7 angeordnet, hier auf der dem Isolationsträger 70 abgewandten Seite der ersten Laststrom-Sammelleiterbahn 71. Um die Steuersignalleiterbahnen 73 gegenüber der ersten Laststrom-Sammelleiterbahn 71 elektrisch zu isolieren, ist zwischen diesen eine Dielektrikumsschicht 76 angeordnet. Entsprechend ist zwischen der ersten Laststrom-Sammelleiterbahn 71 und der zweiten Laststrom-Sammelleiterbahn 72 eine Dielektrikumsschicht 77 angeordnet, um diese elektrisch voneinander zu isolieren.
  • Bei den Dielektrikumsschichten 76 und 77 kann es sich, unabhängig voneinander und in beliebigen Kombinationen miteinander, zum Beispiel um eine Schicht aus oder mit Keramik, Glas, Kunststoff (z. B. ein Imid) oder einem anderen elektrisch isolierenden Material handeln. Dabei können die Dielektrikumsschichten 76 und 77 aus identischen oder aus unterschiedlichen Materialien bestehen.
  • Zur Herstellung dieser Anordnung können die Dielektrikumsschicht 77, die erste Laststrom-Sammelleiterbahn 71, die Dielektrikumsschicht 76 und die Steuersignalleiterbahn 73 nach der Herstellung der Leiterplatte 7 (mit dem Isolationsträger 70, der unteren Metallisierungsschicht 7b und der oberen Metallisierungsschicht 7t) auf die Leiterplatte 7 aufgebracht werden. Ebenso ist es jedoch möglich, die Dielektrikumsschicht 76 und die Steuersignalleiterbahnen 73 bereits bei der Herstellung der Leiterplatte 7 auf die erste Laststrom-Sammelleiterbahn 71 aufzubringen.
  • Ein derartiger Aufbau besitzt ebenfalls den Vorteil, dass die erste Laststrom-Sammelleiterbahn 71 unter der oder gegebenenfalls mehreren Steuersignalleiterbahnen 73 hindurchgeführt sein kann, so dass auch der Bereich unter den Steuersignalleiterbahnen 73 für die Leitung des Stroms in der ersten Laststrom-Sammelleiterbahn 71 genutzt werden kann. Die Streuinduktivität zwischen 71 und 72 wird reduziert und die Leiterbahn 71 wird gegen kapazitive Einkopplung von der unteren Metallisierungsschicht 7b abgeschirmt. Außerdem werden die Steuersignalleiterbahnen 73 gegenüber kapazitiven Einkopplungen von der Metallisierungsschicht 7b durch die Leiterbahn 71 abgeschirmt. Zusätzlich wird im Fall einer in Richtung r1 durchgehenden Leiterbahn 73 eine Verringerung der Induktivität in der Steuerleitung erzielt.
  • Bei allen Varianten der Erfindung, bei denen – wie anhand des zweiten und dritten Beispiels (4 bis 6 bzw. 7 bis 9) erläutert – auf eine vorgefertigte Leiterplatte 7 noch weitere Leiterbahnen 71 und/oder 73 mit darunter liegenden und diese isolierenden Dielektrikumsschichten 77 bzw. 76 aufgebracht werden, können die weitere Leiterbahn 71 mit der diese isolierenden Dielektrikumsschicht 77 und/oder die weitere(n) Leiterbahn(en) 73 mit der/den diese isolierenden Dielektrikumsschicht(en) 77 optional als laminierter Folienverbund vorgefertigt und auf die Leiterplatte 7 aufgeklebt werden. Ein derartiger Folienverbund stellt eine (vor dem Aufkleben) flexible Leiterplatte dar. Ebenso können die Dielektrikumsschichten 76, 77 und weiteren Leiterbahnen 71, 73 (soweit vorhanden) auch nacheinander auf die Leiterplatte 7 aufgeklebt werden.
  • Bei dem vierten Beispiel (10 bis 12) weist der Schaltungsträger 9 eine erste Leiterplatte 7 auf, sowie mindestens eine zweite Leiterplatte 8. Die erste Leiterplatte 7 besitzt einen dielektrischen Isolationsträger 70, der auf einer Oberseite mit einer strukturierten oberen Metallisierungsschicht 7t versehen ist, sowie auf einer der Oberseite entgegengesetzten Unterseite mit einer unteren Metallisierungsschicht 7b. Die erste Laststrom-Sammelleiterbahn 71, die zweite Laststrom-Sammelleiterbahn 72 und die Steuersignalleiterbahnen 73 sind als voneinander beabstandete Abschnitte der oberen Metallisierungsschicht 7t ausgebildet.
  • Jede zweite Leiterplatte 8 besitzt einen dielektrischen Isolationsträger 80, der auf einer Oberseite mit einer strukturierten oder unstrukturierten oberen Metallisierungsschicht 8t versehen ist, sowie auf einer der Oberseite entgegengesetzten Unterseite mit einer unteren Metallisierungsschicht 8b. Die obere Metallisierungsschicht 8t und die untere Metallisierungsschicht 8b sind durch den dazwischen befindlichen Isolationsträger 80 elektrisch voneinander isoliert. Die obere Metallisierungsschicht 8t bildet eine der Steuersignalleiterbahnen 73, oder sie weist eine oder mehrere der Steuersignalleiterbahnen 73 auf. An ihrer unteren Metallisierungsschicht 8b ist die zweite Leiterplatte 8 mittels einer flächigen Verbindungsschicht 87 stoffschlüssig mit der ersten Leiterplatte 7 verbunden. Die Verbindungsschicht 87 kann z. B. als Lotschicht, beispielsweise als Diffusionslotschicht, als Schicht mit gesintertem Metallpulver (z. B. einem Silberpulver), oder einem elektrisch isolierenden oder elektrisch leitenden Kleber ausgebildet sein. Beispielsweise kann die zweite Leiterplatte 8 an ihrer unteren Metallisierungsschicht 8b mit der ersten Laststrom-Sammelleiterbahn 71 verbunden sein. Die Verbindungsschicht 87 ist dann zwischen der unteren Metallisierungsschicht 8t und der ersten Laststrom-Sammelleiterbahn 71 angeordnet.
  • Ein derartiger Aufbau besitzt denselben Vorteil wie der Aufbau gemäß dem zweiten Beispiel (4 bis 6). Ein Aufbau gemäß dem dritten Beispiel kann beispielsweise hergestellt werden, indem zunächst die erste Leiterplatte 7 (mit dem Isolationsträger 70, der unteren Metallisierungsschicht 7b und der oberen Metallisierungsschicht 7t) und die zweite Leiterplatte 8 (mit dem Isolationsträger 80, der unteren Metallisierungsschicht 8b und der oberen Metallisierungsschicht 8t) separat hergestellt und dann mit Hilfe einer Verbindungsschicht 87 miteinander verbunden werden.
  • Bei dem fünften Beispiel (13 bis 15) weist der Schaltungsträger 9 ebenfalls eine erste Leiterplatte 7 auf, sowie eine zweite Leiterplatte 8. Die erste Leiterplatte 7 besitzt einen dielektrischen Isolationsträger 70, der auf einer Oberseite mit einer strukturierten oder unstrukturierten oberen Metallisierungsschicht 7t versehen ist, sowie auf einer der Oberseite entgegengesetzten Unterseite mit einer unteren Metallisierungsschicht 7b. Die zweite Laststrom-Sammelleiterbahn 72 ist in der oberen Metallisierungsschicht 7t ausgebildet.
  • Die zweite Leiterplatte 8 besitzt einen dielektrischen Isolationsträger 80, der auf einer Oberseite mit einer strukturierten oder unstrukturierten oberen Metallisierungsschicht 8t versehen ist, sowie auf einer der Oberseite entgegengesetzten Unterseite mit einer unteren Metallisierungsschicht 8b. Die obere Metallisierungsschicht 8t und die untere Metallisierungsschicht 8b sind durch den dazwischen befindlichen Isolationsträger 80 elektrisch voneinander isoliert. Die erste Laststrom-Sammelleiterbahn 71 und eine, mehrere oder sämtliche der Steuersignalleiterbahnen 73 sind in der oberen Metallisierungsschicht 8b ausgebildet.
  • An ihrer unteren Metallisierungsschicht 8b ist die zweite Leiterplatte 8 mittels einer flächigen Verbindungsschicht 87 stoffschlüssig mit der ersten Leiterplatte 7 verbunden. Die Verbindungsschicht 87 kann z. B. als Lotschicht, beispielsweise als Diffusionslotschicht, als Schicht mit gesintertem Metallpulver (z. B. einem Silberpulver), oder einem elektrisch isolierenden oder elektrisch leitenden Kleber ausgebildet sein. Beispielsweise kann die zweite Leiterplatte 8 an ihrer unteren Metallisierungsschicht 8b mit der zweiten Laststrom-Sammelleiterbahn 72 verbunden sein. Die Verbindungsschicht 87 ist dann zwischen der unteren Metallisierungsschicht 8t und der zweiten Laststrom-Sammelleiterbahn 72 angeordnet.
  • Bei dem sechsten Beispiel (16 bis 18) weist der Schaltungsträger 9 ebenfalls eine erste Leiterplatte 7 auf, sowie eine zweite Leiterplatte 8. Die erste Leiterplatte 7 besitzt einen dielektrischen Isolationsträger 70, der auf einer Oberseite mit einer strukturierten oder unstrukturierten oberen Metallisierungsschicht 7t versehen ist, sowie auf einer der Oberseite entgegengesetzten Unterseite mit einer unteren Metallisierungsschicht 7b. Die zweite Laststrom-Sammelleiterbahn 72 ist in der oberen Metallisierungsschicht 7t ausgebildet.
  • Die zweite Leiterplatte 8 besitzt einen dielektrischen Isolationsträger 80, der auf einer Oberseite mit einer strukturierten oder unstrukturierten oberen Metallisierungsschicht 8t versehen ist, sowie auf einer der Oberseite entgegengesetzten Unterseite mit einer unteren Metallisierungsschicht 8b. Die obere Metallisierungsschicht 8t und die untere Metallisierungsschicht 8b sind durch den dazwischen befindlichen Isolationsträger 80 elektrisch voneinander isoliert. Die erste Laststrom-Sammelleiterbahn 71 ist in der oberen Metallisierungsschicht 8b ausgebildet.
  • An ihrer unteren Metallisierungsschicht 8b ist die zweite Leiterplatte 8 mittels einer flächigen Verbindungsschicht 87 stoffschlüssig mit der ersten Leiterplatte 7 verbunden. Die Verbindungsschicht 87 kann z. B. als Lotschicht, beispielsweise als Diffusionslotschicht, als Schicht mit gesintertem Metallpulver (z. B. einem Silberpulver), oder einem elektrisch isolierenden oder elektrisch leitenden Kleber ausgebildet sein. Beispielsweise kann die zweite Leiterplatte 8 an ihrer unteren Metallisierungsschicht 8b mit der zweiten Laststrom-Sammelleiterbahn 72 verbunden sein. Die Verbindungsschicht 87 ist dann zwischen der unteren Metallisierungsschicht 8t und der zweiten Laststrom-Sammelleiterbahn 72 angeordnet.
  • Ebenso wie bei dem zweiten Beispiel (4 bis 6) sind die Steuersignalleiterbahnen 73 des Schaltungsträgers 9 auf der ersten Laststrom-Sammelleiterbahn 71 angeordnet, d.h. auf der dem Isolationsträger 70 abgewandten Seite der ersten Laststrom-Sammelleiterbahn 71. Um die Steuersignalleiterbahnen 73 gegenüber der ersten Laststrom-Sammelleiterbahn 71 elektrisch zu isolieren, ist zwischen diesen jeweils eine Dielektrikumsschicht 76 angeordnet. Bei der Dielektrikumsschicht 76 kann es sich zum Beispiel um eine Schicht aus oder mit Keramik, Glas, Kunststoff (z. B. ein Imid) oder einem anderen elektrisch isolierenden Material handeln.
  • Zur Herstellung dieser Anordnung können die Dielektrikumsschicht 76 und die Steuersignalleiterbahnen 73 auf den vorgefertigten Verbund, in dem die Leiterplatte 7 (mit dem Isolationsträger 70, der unteren Metallisierungsschicht 7b und der oberen Metallisierungsschicht 7t) und die Leiterplatte 8 (mit dem Isolationsträger 80, der unteren Metallisierungsschicht 8b und der oberen Metallisierungsschicht 8t) durch die Verbindungsschicht 87 miteinander verbunden sind, aufgebracht werden. Dies kann optional vor oder nach dem Bestücken dieses Verbunds mit den Leistungshalbleiterchips 1 erfolgen.
  • Ein Aufbau gemäß dem sechsten Beispiel besitzt den Vorteil, dass die erste Laststrom-Sammelleiterbahn 71 unter der oder den Steuersignalleiterbahnen 73 hindurchgeführt sein kann, so dass auch der Bereich unter den Steuersignalleiterbahnen 73 für die Leitung des Stroms in der ersten Laststrom-Sammelleiterbahn 71 genutzt werden kann. Außerdem werden die Steuersignalleiterbahnen 73 gegenüber kapazitiven Einkopplungen von der Metallisierungsschicht 7b durch die Leiterbahn 71 abgeschirmt. Wie bereits erwähnt, können derartige Einkopplungen beispielsweise entstehen, wenn die Leiterbahn 71 in einer Halbrücke einen Spannungssprung erfährt und die Metallisierungsschicht 7b geerdet ist. Demgegenüber sind bei dem ersten Beispiel gemäß den 1 bis 3 und dem fünften Beispiel gemäß den 13 bis 15 die Steuersignalleiterbahnen 73 ebenso wie die erste Laststrom-Sammelleiterbahn 71 Bestandteile der oberen Metallisierungsschicht 7t bzw. 8t und als Inseln in der ersten Laststrom-Sammelleiterbahn 71 ausgebildet.
  • Hierdurch weist die erste Laststrom-Sammelleiterbahn 71 im Bereich der Steuersignalleiterbahnen 73 jeweils eine lokal verringerte Querschnittsfläche (d.h. quer zur ersten lateralen Richtung r1) auf, was den elektrischen Widerstand und die Streuinduktivität der ersten Laststrom-Sammelleiterbahn 71 lokal erhöht.
  • Bei allen Ausgestaltungen der Erfindung kann es sich bei der ersten Leiterplatte 7 und/oder – soweit vorhanden – bei der zweiten Leiterplatte 8 jeweils um ein Keramiksubstrat handeln, bei dem der betreffende Isolationsträger 70 bzw. 80 als Keramikschicht ausgebildet ist oder Keramik aufweist. Als Materialien für die betreffende obere Metallisierungsschicht 7t bzw. 8t, die betreffende untere Metallisierungsschicht 7b bzw. 8b, die erste Laststrom-Sammelleiterbahn 71, die zweite Laststrom-Sammelleiterbahn 72, sowie die Steuersignalleiterbahnen 73 und alle anderen Leiterbahnen des Schaltungsträgers 9 eigenen sich elektrisch gut leitende Metalle wie beispielsweise Kupfer oder Kupferlegierungen, Aluminium oder Aluminiumlegierungen.
  • Die Keramikschicht kann zum Beispiel eine Schicht aus oder mit Aluminiumoxid (Al2O3), Aluminiumnitrid (AlN) oder Zirkoniumoxid (ZrO2) sein. Bei Leiterplatten 7 und/oder 8, die als Keramiksubstrat ausgebildet sind, kann es sich z. B. um DCB-Substrate (DCB = Direct Copper Bonding), DAB-Substrate (DAB = Direct Aluminum Bonding), AMB-Substrate (AMB = Active Metal Brazing) oder IMS-Substrate (IMS = Insulated Metal Substrate) handeln. Die oberen und/oder die unteren Metallisierungsschichten 7t bzw. 8t und 7b bzw. 8b derselben Leiterplatte 7 bzw. 8 können, unabhängig voneinander, jeweils eine Dicke im Bereich von 0,05 mm bis 2,5 mm aufweisen. Die Dicke des ersten und/oder zweiten Isolationsträgers 70 bzw. 80 kann z. B. im Bereich von 0,1 mm bis 2 mm liegen. Größere oder kleinere als die angegebenen Dicken sind jedoch ebenfalls möglich.
  • Soweit eine erste Laststrom-Sammelleiterbahn 71 und/oder eine Steuersignalleiterbahn 73 mittels einer oder mehreren Verbindungsschichten 76, 77 auf die dem Isolationsträger 70 abgewandte Seite der oberen Metallisierungsschicht 7t aufgebracht sind (siehe z. B. das zweite Beispiel gemäß den 4 bis 6 oder das dritte Beispiel gemäß den 7 bis 9 oder das vierte Beispiel gemäß den 10 bis 12), können die erste Laststrom-Sammelleiterbahn 71 und die Steuersignalleiterbahn(en) 73 als Bestandteile der ersten Leiterplatte 7 (mit der oberen Metallisierungsschicht 7t, dem Isolationsträger 70 und der unteren Metallisierungsschicht 7b) angesehen werden, oder als Elemente, die auf die erste Leiterplatte 7 (mit der oberen Metallisierungsschicht 7t, dem Isolationsträger 70 und der unteren Metallisierungsschicht 7b) aufgebracht werden. Die Montage des oder der ersten Halbleiterchips 1 auf der oberen Metallisierungsschicht 7t kann dabei erfolgen, bevor oder nachdem die erste Laststrom-Sammelleiterbahn 71 und/oder die Steuersignalleiterbahn(en) 73 mittels einer oder mehrerer Verbindungsschichten 76, 77 auf die dem Isolationsträger 70 abgewandte Seite der oberen Metallisierungsschicht 7t aufgebracht werden.
  • Soweit eine erste Laststrom-Sammelleiterbahn 71 und/oder eine Steuersignalleiterbahn 73 mittels einer oder mehreren Verbindungsschichten 76, 77 auf die dem Isolationsträger 80 abgewandte Seite einer oberen Metallisierungsschicht 8t aufgebracht sind (siehe z. B. das vierte Beispiel gemäß den 10 bis 12 oder das sechste Beispiel gemäß den 16 bis 18), können die erste Laststrom-Sammelleiterbahn 71 und die Steuersignalleiterbahn(en) 73 als Bestandteile der zweiten Leiterplatte 8 (mit der oberen Metallisierungsschicht 8t, dem Isolationsträger 80 und der unteren Metallisierungsschicht 8b) angesehen werden, oder als Elemente, die auf die zweite Leiterplatte 8 (mit der oberen Metallisierungsschicht 8t, dem Isolationsträger 80 und der unteren Metallisierungsschicht 8b) aufgebracht werden. Die Montage des oder der ersten Halbleiterchips 1 auf der oberen Metallisierungsschicht 7t kann dabei erfolgen, bevor oder nachdem die erste Laststrom-Sammelleiterbahn 71 und/oder die Steuersignalleiterbahn(en) 73 mittels einer oder mehrerer Verbindungsschichten 76, 77 auf die dem Isolationsträger 80 abgewandte Seite der oberen Metallisierungsschicht 8t aufgebracht werden.
  • Soweit eine zweite Leiterplatte 8 vorhanden ist, die auf der dem Isolationsträger 70 abgewandten Seite der oberen Metallisierungsschicht 7t angeordnet und mittels einer Verbindungsschicht 87 mit der ersten Leiterplatte 7 verbunden ist (siehe z. B. das vierte Beispiel gemäß den 10 bis 12, das fünfte Beispiel gemäß den 13 bis 15 und das sechste Beispiel gemäß den 16 bis 18), kann die Montage der zweiten Leiterplatte 8 auf der ersten Leiterplatte 7 mittels der Verbindungsschicht 87 zugleich, vor oder nach der Montage der Halbleiterchips 1 auf der ersten Leiterplatte 7 erfolgen. Bei einer gleichzeitigen Montage ist es vorteilhaft, wenn die Verbindungsschichten 17 und die Verbindungsschichten 87 simultan und mit derselben Technologie (z. B. Sintern, Kleben oder Löten, beispielsweise Diffusionslöten) erzeugt werden.
  • 19 zeigt ein Ersatzschaltbild der Verdrahtung einer Parallelschaltung von mehreren Halbleiterchips 1, die in einer zur ersten lateralen Richtung r1 parallelen Reihe angeordnet sind. Als "Verdrahtung" werden dabei alle elektrischen Leiter (z. B. Leiterbahnen, Bonddrähte) angesehen, mittels denen die Parallelschaltung realisiert wird. Zur Unterscheidung der (hier lediglich beispielhaft vier) Halbleiterchips 1 ist deren Bezugszeichen noch mit einem Index 1, 2, 3 oder 4 versehen. Soweit bestimmte der dargestellten Elemente genau einem der Halbleiterchips 1 1, 1 2, 1 3 oder 1 4 zugeordnet sind, sind die betreffenden Bezugszeichen ebenfalls mit einem entsprechenden Index 1, 2, 3 oder 4 versehen. So gibt beispielsweise das Bezugszeichen "11 (1 3)" den ersten Lastanschluss 11 des dritten (Index 3) der Halbleiterchips 1 an. Entsprechend bezieht sich "4 2" auf den oder, bei mehreren, auf sämtliche Verbindungsleiter 4, mit denen der erste Lastanschluss 11 des zweiten (Index 2) der Halbleiterchips 1 an die erste Laststrom-Sammelleiterbahn 71 angeschlossen ist, und L2 gibt die Gesamt-Induktivität dieses, oder, bei mehreren, dieser Verbindungsleiter 4 2 an. L71-2 bis L71-4 ist jeweils die Induktivität eines zwischen zwei unmittelbar benachbarten zweiten Verbindungsstellen 42 1 und 42 2, 42 2 und 42 3 bzw. 42 3 und 42 4 befindlichen Abschnitts 71-2, 71-3 bzw. 71-4 der ersten Laststrom-Sammelleiterbahn 71. Eine, mehrere oder jede dieser Induktivitäten L71-2 bis L71-4 kann beispielsweise – jeweils – kleiner gewählt werden als 1 nH, wobei für die Alternative "jede" die zweiten Verbindungsstellen 42 1, 42 2, 42 3 und 42 4 sämtlicher der parallel geschalteten Halbleiterchips 1 1, 1 2, 1 3, 1 4 der betreffenden Reihe zugrunde zu legen sind.. Derart geringe Induktivitäten lassen sich unter anderem durch einen geringen Abstand zwischen der Laststrom-Sammelleiterbahn 71 und der zu dieser parallel verlaufenden unteren Metallisierungsschicht 7b erreichen, sowie durch große Breiten und einen großen Überlapp der Laststrom-Sammelleiterbahn 71 und unteren Metallisierungsschicht 7b, und durch geringe Abstände benachbarter Halbleiterchips 1 in der lateralen Richtung r1.
  • Der Abschnitt 71-1 der ersten Laststrom-Sammelleiterbahn 71 führt von der zweiten Verbindungsstelle 42 1 des ersten Halbleiterchips 1 1 der Reihe zu einem externen Anschluss (hier: einem Emitteranschluss) und kann daher optional eine größere Induktivität aufweisen als ein jeder der anderen Abschnitte 71-2, 71-3 und L71-4. In diesem Sinn wird als "erster Halbleiterchip 1 1 der Reihe" derjenige (1 1) der Halbleiterchips 1 1, 1 2, 1 3 oder 1 4 angesehen, dessen zweite Verbindungsstelle 42 1 die einem externen Anschluss der Schaltungsanordnung (hier: einem externen Emitteranschluss) schaltungstechnisch nächstgelegene der zweiten Verbindungsstellen 42 1, 42 2, 42 3, 42 4 darstellt. Der ohmsche Widerstand zwischen dem externen Anschluss und der zweiten Verbindungsstelle 42 1 des ersten Halbleiterchips 1 1 ist also geringer als ein jeder der ohmschen Widerstände zwischen dem externen Anschluss und einer der zweiten Verbindungsstellen 42 2, 42 3 und 42 4 der anderen Halbleiterchips 1 2, 1 3, 1 4 der Reihe.
  • Die Anordnung kann außerdem so ausgestaltet sein, dass für einen, mehr als einen oder (mit Ausnahme des ersten des ersten Halbleiterchips 1 1 der Reihe) sämtliche Halbleiterchips 1 2, 1 3 und 1 4 der Reihe jeweils das Kriterium gilt, dass das Produkt aus dem Nennstrom Irated des betreffenden Halbleiterchips 1 2, 1 3 bzw. 1 4 und der Induktivität L71-2, L71-3 bzw. L71-4 desjenigen Abschnitts der ersten Lastrom-Sammelleiterbahn 71, der von der zweiten Verbindungsstelle 42 2, 42 3 bzw. 42 4 des betreffenden Halbleiterchips 1 2, 1 3 bzw. 1 4 in Richtung der zweiten Verbindungsstelle 42 1 des ersten Halbleiterchips 1 1 führt und sich bis zu der ihm nächsten der zweiten Verbindungsstellen 42 1, 42 2 bzw. 42 3 erstreckt, kleiner ist als 15 nVs. Anders ausgedrückt bedeutet das, dass für alle j ≥ 2 gilt, dass L71-j·Irated(1j) kleiner ist als 15 nVs. Irated kann beispielsweise für einen, mehrere oder jeden der Halbleiterchips der Reihe oder – im Fall von mehreren Reihen – für einen, mehrere oder jeden der parallel geschalten Halbleiterchips jeweils kleiner oder gleich 15A sein. Gemäß einer weiteren Option kann die Summe der Nennströme Irated sämtlicher parallel geschalteter Halbleiterchips kleiner oder gleich 150 A sein.
  • Die Gesamt-Induktivitäten L1, L2, L3 und L4 betragen in dem gezeigten Beispiel jeweils 5 nH. Beispielsweise kann eine jede der Gesamt-Induktivitäten L1, L2, L3 und L4 größer oder gleich 2 nH und kleiner oder gleich 10 nH sein. Für j ≥ 2 sind die Induktivitäten Lj jeweils größer als die Induktivitäten L71-j. Dies führt zu einer gleichmäßigeren Stromaufteilung auf die verschiedenen Halbleiterchips 1 1, 1 2, 1 3, 1 4. Die Induktivitäten L71-j mit j ≥ 2 führen zu einer Stromfehlaufteilung insbesondere beim Schalten, weil dadurch von Halbleiterchip 1 1, 1 2, 1 3 zu Halbleiterchip 1 2, 1 3, 1 4 ein induktiver Spannungsabfall entsteht, der zu unterschiedlichen elektrischen Potentialen an den ersten Lastanschlüssen 11 der verschiedenen Halbleiterchips 1 1, 1 2, 1 3, 1 4 und zu unterschiedlichen Steuerspannungen an den Halbleiterchips 1 1, 1 2, 1 3, 1 4 führt. Die Steuerspannung eines Halbleiterchips 1 1, 1 2, 1 3, 1 4 ist dabei jeweils die Differenz zwischen dem elektrischen Potential des Steueranschlusses 13 und dem elektrischen Potential des ersten Lastanschlusses 11 des betreffenden Halbleiterchips 1 1, 1 2, 1 3, 1 4. Aufgrund der Steuer- oder Übertragungscharakteristik der Halbleiterchips 1 1, 1 2, 1 3, 1 4 führen die unterschiedlichen Steuerspannungen (z. B. bei Schaltvorgängen) zu unterschiedlichen Strömen durch die Laststrecken der Halbleiterchips 1 1, 1 2, 1 3, 1 4. Werden für j ≥ 2 die Induktivitäten Lj groß gegenüber L71-j gewählt, dann bewirken die Lj in den verschiedenen Halbleiterchips 1 1, 1 2, 1 3, 1 4 näherungsweise gleiche Änderungsraten (dIj/dt) der Lastströme dIj (d.h. deren Ableitung nach der Zeit t) durch die Laststrecken der verschiedenen Halbleiterchips 1 1, 1 2, 1 3, 1 4 und damit eine sehr homogene Verteilung des Laststroms der parallel geschalteten Halbleiterchips 1 auf die einzelnen Halbleiterchips 1. In der Praxis lassen sich die Verhältnisse von Lj zu L71-j nicht beliebig wählen. Es kann aber immer gelten, dass Lj für alle j ≥ 2 größer ist als das Zweifache von L71-j. Anders ausgedrückt gilt für j ≥ 2, dass Lj > 2·L71-j. Um die erläuterte Wirkung weiter zu erhöhen, kann Lj für alle j ≥ 2 auch größer gewählt werden als das Fünffache von L71-j. Beispielsweise lassen sich für Lj für j ≥ 2 ohne weiteres Werte bis zum Zehnfachen von L71-j erreichen.
  • Gemäß einer weiteren Option kann gelten, dass für jeden der Halbleiterchips 1 1, 1 2, 1 3, 1 4 der betreffenden Reihe die Gesamt-Induktivität Lj (j ≥ 1) sämtlicher Verbindungsleiter 4, mit denen der erste Lastanschluss 11 des betreffenden Halbleiterchips 1 1, 1 2, 1 3, 1 4 an die erste Laststrom-Sammelleiterbahn 71 angeschlossen ist, größer ist als jede der Induktivitäten L71-j (j ≥ 2) eines zwischen zwei unmittelbar benachbarten zweiten Verbindungsstellen 42 1 und 42 2, 42 2 und 42 3 bzw. 42 3 und 42 4 befindlichen Abschnitts 71-2, 71-3 bzw. 71-4 der ersten Laststrom-Sammelleiterbahn 71, wobei hier die zweiten Verbindungsstellen 42 1, 42 2, 42 3 und 42 4 sämtlicher der parallel geschalteten Halbleiterchips 1 1, 1 2, 1 3, 1 4 der betreffenden Reihe zugrunde zu legen sind.
  • Gemäß noch einer anderen Option kann die Summe der Induktivitäten L71-j (j ≥ 2) sämtlicher zwischen zwei unmittelbar benachbarten zweiten Verbindungsstellen 42 1 und 42 2, 42 2 und 42 3 bzw. 42 3 und 42 4 befindlichen Abschnitten 71-2, 71-3 bzw. 71-4 der ersten Laststrom-Sammelleiterbahn 71 kleiner oder gleich 5 nH sein, wobei auch hier die zweiten Verbindungsstellen 42 1, 42 2, 42 3 und 42 4 sämtlicher der parallel geschalteten Halbleiterchips 1 1, 1 2, 1 3, 1 4 der betreffenden Reihe zugrunde zu legen sind. Durch diese Maßnahme kann erreicht werden, dass sie die Lastströme der einzelnen Halbleiterchips 1 1, 1 2, 1 3, 1 4 der betreffenden Reihe nicht allzu stark unterscheiden.
  • Optional können die Gesamt-Induktivitäten L1, L2, L3 und L4 sämtlicher parallel geschalteter Halbleiterchips 1 1, 1 2, 1 3, 1 4 der betreffenden Reihe identisch gewählt werden. Ebenso ist es jedoch möglich, dass die Gesamt-Induktivitäten L1, L2, L3 und L4 sämtlicher Halbleiterchips 1 1, 1 2, 1 3, 1 4 der betreffenden Reihe mit zunehmendem schaltungstechnischen Abstand der zugehörigen zweiten Verbindungsstellen 42 1, 42 2, 42 3 und 42 4 von einem externen Anschluss (im Beispiel gemäß 19: dem externen Emitteranschluss) der ersten Laststrom-Sammelleiterbahn 71 monoton oder streng monoton abnehmen. Anders ausgedrückt bedeutet das, dass im Fall "monoton" gilt: L1 ≥ L2 ≥ L3 ≥ L4, und im Fall "streng monoton": L1 > L2 > L3 > L4. Allgemein gilt, dass die Induktivität eines ersten Abschnitts (z.B. 71-2) der ersten Laststrom-Sammelleiterbahn 71 im Fall "monoton" größer oder gleich oder im Fall "streng monoton" größer ist als die Induktivität eines sich an den ersten Abschnitt anschließenden zweiten Abschnitts (z.B. 71-3) der ersten Laststrom-Sammelleiterbahn 71. Ein jedes dieser Kriterien ("identisch", "monoton", "streng monoton") kann für zwei, mehr als zwei oder sämtliche Paare aufeinanderfolgender Abschnitte 71-2, 71-3, 71-4 der ersten Laststrom-Sammelleiterbahn 71 gelten, die zwischen jeweils zwei schaltungstechnisch benachbarten zweiten Verbindungsstellen 42 1 und 42 2, 42 2 und 42 3, 42 3 und 42 4 ausgebildet sind, an denen die ersten Lastanschlüsse 11 der parallel geschalteten Halbleiterchips 1 1, 1 2, 1 3, 1 4 der betreffenden Reihe (z. B. 31) an die erste Laststrom-Sammelleiterbahn 71 angeschlossen sind.
  • Beispiele, wie sich die genannten Kriterien realisieren lassen, sind in den 29 und 30 lediglich beispielhaft anhand eines Aufbaus gemäß dem ersten Beispiel (1 bis 3) gezeigt. In beiden Fällen wird für jeden der Halbleiterchips 1 1, 1 2, 1 3, 1 4 der Reihe die Gesamt-Induktivität sämtlicher Verbindungsleiter 4, mit denen der erste Lastanschluss 11 des betreffenden Halbleiterchips 1 1, 1 2, 1 3, 1 4 an die erste Laststrom-Sammelleiterbahn 71 angeschlossen ist, über unterschiedliche Längen der Verbindungsleiter 4 eingestellt.
  • Bei der vorliegenden Erfindung sind bestimmte Elemente wie zum Beispiel Halbleiterchips 1 oder zweite Verbindungsstellen 42 jeweils in einer Reihe 31 bzw. 39 (siehe die 1, 4, 7, 10, 13, 16) angeordnet. Anhand von 20 wird nun am Beispiel von vier in einer Reihe 31 angeordneten Halbleiterchips 1 1, 1 2, 1 3, und 1 4 erläutert, wann zwei oder mehr Elemente (z. B. Halbleiterchips 1 oder zweite Verbindungsstellen 42) im Sinne der vorliegenden Erfindung in einer Reihe angeordnet sind.
  • Wie beispielsweise in 2 gezeigt ist, kann der Isolationsträger 70E eine ebene, den Halbleiterchips 1 zugewandte Oberseite aufweisen, die in einer Ebene E0 liegt. Ein jedes der Elemente (in 20 sind dies lediglich beispielhaft die Halbleiterchips 1 1, 1 2, 1 3, und 1 4) weist in dieser Ebene E0 eine Projektionsfläche auf, die dadurch entsteht, dass das betreffende Element mittels einer Orthogonalprojektion auf die Ebene E0 projiziert wird. Die Projektionsflächen besitzen jeweils einen Flächenschwerpunkt SP1, SP2, SP3, SP4 der dem betreffenden Element 1 1, 1 2, 1 3, bzw. 1 4 zugeordnet ist. Die Elemente 1 1, 1 2, 1 3, und 1 4 sind im Sinne der vorliegenden Erfindung dann in einer Reihe angeordnet, wenn eine Gerade g existiert, für die gilt, dass das Verhältnis zwischen dem Produkte aus dem mittleren Abstand <d> der Flächenschwerpunkte SP1, SP2, SP3, SP4 von dieser Geraden g und der um 1 reduzierten Anzahl N der Halbleiterchips 1 dieser Reihe und dem größten zwischen sämtlichen Flächenschwerpunkten SP1, SP2, SP3, SP4 in Richtung der Geraden g auftretenden Abstand L31 kleiner oder gleich ein vorgegebener Faktor f ist. Der Faktor f kann beispielsweise gleich 1 oder gar gleich 0,5 gewählt werden. Anders ausgedrückt bedeutet das:
    Figure DE102014111931A1_0002
  • Dabei ist N die Anzahl der in der betreffenden Reihe angeordneten und elektrisch parallel geschalteten Halbleiterchips dar. Der erste Klammerausdruck im Zähler des Terms auf der linken Seite Ungleichheitszeichens stellt den mittleren Abstand <d> dar. Der mittlere Abstand <d> ist also durch das arithmetische Mittel der Einzelabstände d1, d2, d3, d4 gegeben.
  • Sofern es sich bei den in einer Reihe angeordneten Elementen um Verbindungsstellen wie zum Beispiel die zweiten Verbindungsstellen 42 handelt, wird als Verbindungsstelle die Grenzfläche zwischen den miteinander verbundenen Teilen (im Beispiel die Grenzfläche zwischen einem Verbindungsleiter 4 und der ersten Laststrom-Sammelleiterbahn 71) verstanden. Die erste laterale Richtung r1 verläuft dann parallel zu der Geraden g.
  • Zur Ermittlung der anhand von 19 erläuterten Induktivitäten L71-2 bis L71-4 ist es erforderlich, die Lage der zweiten Verbindungsstellen 42 2, 42 3 und 42 4 zu ermitteln, da die Induktivität L71-2 durch die Induktivität des zwischen den zweiten Verbindungsstellen 42 1 und 42 2 befindlichen Abschnitts 71-2 der ersten Laststrom-Sammelleiterbahn 71 gegeben ist, die Induktivität L71-3 durch die Induktivität des zwischen den zweiten Verbindungsstellen 42 2 und 42 3 befindlichen Abschnitts 71-3 der ersten Laststrom-Sammelleiterbahn 71, und die Induktivität L71-4 durch die Induktivität des zwischen den zweiten Verbindungsstellen 42 3 und 42 4 befindlichen Abschnitts 71-4 der ersten Laststrom-Sammelleiterbahn 71. Für den Fall, dass ein Halbleiterchip 1 1, 1 2, 1 3, 1 4 nur durch genau einen Verbindungsleiter 4 an die erste Laststrom-Sammelleiterbahn 71 angeschlossen ist, ist die zugehörige zweite Verbindungsstelle 42 1, 42 2, 42 3 bzw. 42 4 durch den Flächenschwerpunkt der Grenzfläche zwischen diesem Verbindungsleiters 4 und der ersten Laststrom-Sammelleiterbahn 71 gegeben. Wenn ein Halbleiterchip 1 1, 1 2, 1 3, 1 4 anderenfalls durch zwei oder mehr Verbindungsleiter 4 an die erste Laststrom-Sammelleiterbahn 71 angeschlossen ist (in 1 beispielsweise durch vier Verbindungsleiter), ist die zugehörige zweite Verbindungsstelle 42 1, 42 2, 42 3 bzw. 42 4 durch den Flächenschwerpunkt sämtlicher Grenzflächen (im Allgemeinen voneinander beabstandeter) Grenzflächen gegeben, die die zweiten Verbindungsstellen 42 all dieser Verbindungsleiter 4 des betreffenden Halbleiterchips mit der ersten Laststrom-Sammelleiterbahn 71 aufweisen.
  • 21 zeigt eine perspektivische Ansicht eines Abschnitts eines Schaltungsträgers eines Halbleitermoduls. Mehrere Reihen 31, 32, 33, 34 usw. vorgesehen, die jeweils ein einer ersten lateralen Richtung r1 verlaufen. Zwischen jeweils zwei benachbarten der Reihen 31 und 32 bzw. 33 und 34 verläuft jeweils eine erste Laststrom-Sammelleiterbahn 71. An jede der ersten Laststrom-Sammelleiterbahnen 71 sind über Verbindungsleiter 4 die ersten Lastanschlüsse 11 derjenigen Halbleiterchips 1 angeschlossen, die sich in den betreffenden benachbarten Reihen 31 und 32 oder 33 und 34 befinden. Jede der ersten Laststrom-Sammelleiterbahnen 71 sammelt also die Lastströme der Halbleiterchips 1, die sich in den zu beiden Seiten der Laststrom-Sammelleiterbahnen 71 unmittelbar benachbarten Reihen 31 und 32 bzw. 33 und 34 befinden.
  • Das gezeigte Prinzip lässt sich auf beliebige Weise realisieren, insbesondere entsprechend jedem der Anhand der 1 bis 18 erläuterten Ausgestaltungen. Lediglich beispielhaft ist in 21 die Ausgestaltung gemäß den 13 bis 15 gezeigt.
  • Wie ebenfalls aus 21 hervorgeht, können die Halbleiterchips 1 von zwei, mehr als zwei oder sämtlichen der Reihen 31, 32, 33, 34 usw. von Halbleiterchips 1 elektrisch parallel geschaltet sein, indem ihre ersten Lastanschlüsse 11 elektrisch leitend miteinander verbunden sind, und indem ihre zweiten Lastanschlüsse 12 (in 21 verdeckt) elektrisch leitend miteinander verbunden sind. Bei der Anordnung gemäß 21 wird dies durch Bonddrähte realisiert, die in einer zweiten lateralen Richtung r2 verlaufen. Wie ebenfalls aus 21 hervorgeht, können die Halbleiterchips 1 der verschiedenen Reihen 31, 32, 33, 34 usw. in Zeilen 21, 22, 23, 24 usw. angeordnet sein, die in einer zur ersten lateralen Richtung r1 senkrechten zweiten lateralen Richtung r2 verlaufen.
  • Die 22 und 23 zeigen jeweils eine Draufsicht auf eine Halbbrücke, bei der die Laststrecken eines logischen Low-Side Schalters LS und eines logischen High-Side Schalters HS elektrisch in Reihe geschaltet sind.
  • Der logische Low-Side Schalter LS enthält beispielhaft 4 × 8 = 32 Halbleiterchips 1. In jeder von acht Reihen 31-LS, 32-LS, 33-LS, 34-LS, 35-LS, 36-LS, 37-LS und 38-LS sind jeweils vier der Halbleiterchips 1 hintereinander angeordnet. Außerdem sind die Halbleiterchips 1 des logischen Low-Side Schalters LS in vier Zeilen 21-LS, 22-LS, 23-LS und 24-LS mit jeweils acht Halbleiterchips 1 angeordnet. Die ersten Lastanschlüsse 11 der Halbleiterchips 1 des logischen Low-Side Schalters LS sind elektrisch leitend miteinander verbunden. Die zweiten Lastanschlüsse 12 (verdeckt) der Halbleiterchips 1 des logischen Low-Side Schalters LS sind ebenfalls elektrisch leitend miteinander verbunden. Außerdem sind die Steueranschlüsse 13 der Halbleiterchips 1 des logischen Low-Side Schalters LS elektrisch leitend miteinander verbunden.
  • Der logische High-Side Schalter HS kann optional dieselbe Zahl von parallel geschalteten Halbleiterchips 1 enthalten wie der logische Low-Side Schalter LS, hier als 4 × 8 = 32 Halbleiterchips 1. In jeder von acht Reihen 31-HS, 32-HS, 33-HS, 34-HS, 35-HS, 36-HS, 37-HS und 38-HS sind jeweils vier der Halbleiterchips 1 hintereinander angeordnet. Außerdem sind die Halbleiterchips 1 des logischen High-Side Schalters HS in vier Zeilen 21-HS, 22-HS, 23-HS und 24-HS mit jeweils acht Halbleiterchips 1 angeordnet. Die ersten Lastanschlüsse 11 der Halbleiterchips 1 des logischen High-Side Schalters HS sind elektrisch leitend miteinander verbunden. Die zweiten Lastanschlüsse 12 (verdeckt) der Halbleiterchips 1 des logischen High-Side Schalters HS sind ebenfalls elektrisch leitend miteinander verbunden. Außerdem sind die Steueranschlüsse 13 der Halbleiterchips 1 des logischen High-Side Schalters HS elektrisch leitend miteinander verbunden.
  • Sowohl die Reihen 31-LS, 32-LS, 33-LS, 34-LS, 35-LS, 36-LS, 37-LS und 38-LS des logischen Low-Side Schalters LS als auch die Reihen 31-HS, 32-HS, 33-HS, 34-HS, 35-HS, 36-HS, 37-HS und 38-HS des logischen High-Side Schalters HS verlaufen in der ersten lateralen Richtung r1. Optional verlaufen auch sowohl die Zeilen 21-LS, 22-LS, 23-LS und 24-LS des logischen Low-Side Schalters LS als auch die Zeilen 21-HS, 22-HS, 23-HS und 24-HS des logischen High-Side Schalters HS in einer zur ersten lateralen Richtung r1 senkrechten zweiten lateralen Richtung r2.
  • Um die Laststrecken des logischen Low-Side Schalters LS und des logischen High-Side Schalters HS elektrisch in Reihe zu schalten, ist jede erste Laststrom-Sammelleiterbahn 71 des logischen High-Side Schalters HS elektrisch leitend mit jeder zweiten Laststrom-Sammelleiterbahn 72 des logischen Low-Side Schalters LS verbunden. Bei dem gezeigten Beispiel werden hierzu Bonddrähte 81 verwendet, von denen jeder an eine erste Laststrom-Sammelleiterbahn 71 des logischen High-Side Schalters HS und an eine zweite Laststrom-Sammelleiterbahn 72 des logischen Low-Side Schalters LS drahtgebondet ist. Anstelle von oder zusätzlich zu Bonddrähten 81 können jedoch auch beliebige andere elektrische Verbindungstechniken eingesetzt werden.
  • Der Schaltungsträger 9 weist weiterhin Leiterbahnen 75 auf, die beispielsweise in der oberen Metallisierungsschicht 7t (diese ist zum Beispiel in den 2, 3, 5, 6, 8, 9, 11, 12, 14, 15, 17 und 18 gezeigt) des Schaltungsträgers 7 ausgebildet sein können. Um den Schaltungsträger 9 mit der darauf befindlichen Halbbrücke elektrisch kontaktieren zu können, weisen die zweiten Laststrom-Sammelleiterbahn 72 des logischen Low-Side Schalters LS, die zweiten Laststrom-Sammelleiterbahn 72 des logischen High-Side Schalters HS sowie die Leiterbahnen 75 jeweils wenigstens eine anhand ringförmig geschlossener, gestrichelter Linien dargestellte Anschlussstelle auf, an der ein Stromanschluss, beispielsweise ein Anschlussblech, an die betreffende Leiterbahn 72, 75 angeschlossen werden kann. Im ihrem Inneren sind ringförmig geschlossenen, gestrichelten Linien jeweils mit einem der Symbole "+", "–" oder "~" gekennzeichnet. Eine mit dem Symbol "+" markierte Anschlussstelle dient dabei zum Anschluss einer positiven Versorgungsspannung der Halbbrücke, eine mit dem Symbol "–" markierte Anschlussstelle zum Anschluss einer negativen Versorgungsspannung der Halbbrücke, und eine mit dem Symbol "~" markierte Anschlussstelle zum Anschluss einer elektrischen Last.
  • Die Halbleiterchips 1 sowohl des logischen Low-Side Schalters LS als auch des logischen High-Side Schalters HS enthalten jeweils ein steuerbares Halbleiterbauelement, beispielsweise jeweils einen IGBT oder jeweils einen MOSFET oder jeweils einen JFET oder jeweils einen Thyristor. Daher weisen die Halbleiterchips 1 sowohl des logischen Low-Side Schalters LS als auch des logischen High-Side Schalters HS jeweils einen Steueranschluss 13.
  • Die Steueranschlüsse 13 des logischen Low-Side-Schalters LS sind elektrisch leitend miteinander verbunden, um die Halbleiterbauelemente der Halbleiterchips 1 des logischen Low-Side-Schalters LS simultan und synchron ein- und ausschalten zu können. Zur Herstellung der betreffenden elektrisch leitenden Verbindungen sind die Steueranschlüsse 13 zwischen den Halbleiterchips 1 jeweils zwei benachbarter Reihen 31-LS und 32-LS, 33-LS und 34-LS, 35-LS und 36-LS, 37-LS und 38-LS elektrisch leitend an einer (von ggf. mehreren) Steuersignalleiterbahnen 73 zusammengeführt, an die jeweils ein Bonddraht 6 angeschlossen ist. Die verschiedenen Bonddrähte 6 des logischen Low-Side Schalters LS können elektrisch leitend miteinander verbunden und an einen gemeinsamen oder an verschiedene, dann synchronisierte Gate-Treiber angeschlossen werden.
  • Für jeden der Bonddrähte 6 kann weiterhin noch ein Bonddraht 12' an diejenige der ersten Laststrom-Sammelleiterbahnen 71 angeschlossen sein, die zwischen denjenigen Reihen 31-LS und 32-LS, 33-LS und 34-LS, 35-LS und 36-LS, 37-LS und 38-LS der Halbleiterchips 1 verläuft, an die der betreffende Bonddraht 6 angeschlossen ist. Der Bonddraht 12' dient dann jeweils zum Anschluss eines elektrischen Bezugspotentials (z.B. Hilfsemitter, Hilfssource) für die Ansteuerung der an dem zugehörigen Bonddraht 6 angeschlossenen Steueranschlüsse 13.
  • Entsprechend sind die Steueranschlüsse 13 des logischen High-Side-Schalters HS elektrisch leitend miteinander verbunden, um die Halbleiterbauelemente der Halbleiterchips 1 des logischen High-Side-Schalters HS simultan und synchron aus- und einschalten zu können. Zur Herstellung der betreffenden elektrisch leitenden Verbindungen sind die Steueranschlüsse 13 zwischen den Halbleiterchips 1 jeweils zwei benachbarter Reihen 31-HS und 32-HS, 33-HS und 34-HS, 35-HS und 36-HS, 37-HS und 38-HS elektrisch leitend an einer (von ggf. mehreren) Steuersignalleiterbahnen 73 zusammengeführt, an die jeweils ein Bonddraht 6 angeschlossen ist. Die verschiedenen Bonddrähte 6 des logischen High-Side Schalters HS können elektrisch leitend miteinander verbunden und an einen gemeinsamen oder an verschiedene, dann synchronisierte Gate-Treiber angeschlossen werden.
  • Für jeden der Bonddrähte 6 kann weiterhin noch ein Bonddraht 12' an diejenige der ersten Laststrom-Sammelleiterbahnen 71 angeschlossen sein, die zwischen denjenigen Reihen 31-HS und 32-HS, 33-HS und 34-HS, 35-HS und 36-HS, 37-HS und 38-HS der Halbleiterchips 1 verläuft, an die der betreffende Bonddraht 6 angeschlossen ist. Der Bonddraht 12' dient dann jeweils zum Anschluss eines elektrischen Bezugspotentials (z.B. eines Hilfsemitter-Potentials, wenn es sich bei den ersten Lastanschlüssen 11 um Emitter-Chipmetallisierungen handelt, oder eines Hilfssource-Potentials, wenn es sich bei den ersten Lastanschlüssen 11 um Source-Chipmetallisierungen handelt) zur Ansteuerung der an dem zugehörigen Bonddraht 6 elektrisch angeschlossenen Steueranschlüsse 13.
  • Sowohl beim logischen Low-Side Schalter LS als auch beim logischen High-Side Schalter HS kann die Anschlussstelle eines jeden der Bonddrähte 6 auf der betreffenden Steuersignalleiterbahn 73 so gewählt sein, dass die elektrischen Widerstände zwischen dieser Anschlussstelle und einem jeden an den betreffenden Bonddraht 6 angeschlossenen Steueranschlüsse 13 im Wesentlichen identisch sind. Hierbei kann sich die Lage der Anschlussstelle beispielsweise etwa in der Mitte zwischen den betreffenden Steueranschlüssen 13 befinden. Die Anordnungen der 22 und 23 zeigen verschiedene Bonddraht- und Leiterbahnführungen, mit denen sich derartige, im Wesentlichen identische elektrische Steueranschlusswiderstände erreichen lassen.
  • Die 24, 25 und 26 zeigen jeweils eine Draufsicht auf Abschnitte verschiedener Leiterplatten 9, die jeweils eine Parallelschaltung mehrerer Halbleiterchips 1 aufweisen, die in zwei benachbarten parallelen Reihen 31, 32 angeordnet sind, welche sich in der ersten lateralen Richtung r1 erstrecken. Bei den 24 und 25 befindet sich die Bondstelle des Bonddrahtes 6 auf einer Steuersignalleiterbahn 73 – in der ersten lateralen Richtung r1 – jeweils etwa in der Mitte der Halbleiterchips 1, an deren Steueranschlüsse 13 der Bonddraht 6 angeschlossen ist. Bei der Anordnung gemäß 26 sind zwei Steuersignalleiterbahnen 73 vorhanden, an denen über jeweils einen Bonddraht 5 die Steuerelektroden 13 der vier umliegenden Halbleiterchips 1 (zwei in Reihe 31 und diesen gegenüberliegend zwei in Reihe 32) unmittelbar angeschlossen sind. Der Bonddraht 6 weist auf jeder der Steuersignalleiterbahnen 73 jeweils wenigstens eine Bondstelle auf.
  • Bei dem Beispiel gemäß 24 erfolgt die weitere Verschaltung der ersten Laststrom-Sammelleiterbahn 71 mit Hilfe von Bonddrähten 82, die an das Ende der ersten Laststrom-Sammelleiterbahn 71 gebondet sind. Im Unterschied dazu befinden sich bei dem Beispiel gemäß 25 die Bondstellen, an denen die Bonddrähte 82 an die erste Laststrom-Sammelleiterbahn 71 gebondet sind – in der ersten lateralen Richtung r1 – jeweils etwa in der Mitte der Halbleiterchips 1, deren erste Lastanschlüsse 11 durch die Verbindungsleiter 4 unmittelbar an die erste Laststrom-Sammelleiterbahn 71 angeschlossen sind. Bei dem Beispiel gemäß 26 wird die erste Laststrom-Sammelleiterbahn 71 einfach weitergeführt. Die zweite Laststrom-Sammelleiterbahn 72 läuft U-förmig um die erste Laststrom-Sammelleiterbahn 71 herum.
  • Der Aufbau der Leiterplatten 9 der Anordnungen gemäß den 24, 25, 26 kann jeweils nach einem oder einer Abwandlung der anhand der 1 bis 18 erläuterten Prinzipien erfolgen. Der Schaltungsträger 9 weist eine Leiterplatte 7 auf, deren Isolationsträger 70 wie erläutert beispielsweise eine Keramikschicht sein kann, die mit einer unteren Metallisierungsschicht 7b (diese ist in den 24 bis 26 verdeckt) und einer oberen Metallisierungsschicht 7t versehen ist, siehe die 2, 3, 5, 6, 8, 9, 11, 12, 14, 15, 17 und 18. Alternativ kann der Isolationsträger 70 auch als nicht-keramische Dielektrikumsschicht ausgebildet sein.
  • Die erste Laststrom-Sammelleiterbahn 71 kann in der oberen Metallisierungsschicht 7t ausgebildet sein (1 bis 6) oder durch diese gebildet werden, oder sie kann auf der oberen Metallisierungsschicht 7t angeordnet und mittels einer Dielektrikumsschicht 77 oder 80 gegenüber der oberen Metallisierungsschicht 7t elektrisch isoliert sein (7 bis 9 bzw. 13 bis 15 bzw. 16 bis 18). Die Steuersignalleiterbahnen 73, die über die Bonddrähte 5 elektrisch an die Steuerelektroden 13 (soweit solche vorhanden sind) angeschlossen sind, können entweder in der oberen Metallisierungsschicht 7t ausgebildet sein, oder in derselben Metallisierungsschicht wie die auf der Leiterplatte 7 angeordneten erste Laststrom-Sammelleiterbahn 71 (13 bis 15, oder auf der Metallisierungsschicht, in der die erste Laststrom-Sammelleiterbahn 71 ausgebildet ist und mittels einer Dielektrikumsschicht 76, 80 gegenüber dieser Metallisierungsschicht isoliert sein (4 bis 12 bzw. 16 bis 18).
  • 27 zeigt noch eine perspektivische Ansicht eines geöffneten Leistungshalbleitermoduls 100. Das Leistungshalbleitermodul 100 enthält eine Halbbrücke mit einem logischen Low-Side Schalter LS und einem logischen High-Side Schalter HS wie beispielsweise anhand der 22 und 23 erläutert. Mehrere erste Außenanschlüsse 101, die im Inneren des Halbleitermoduls 100 elektrisch leitend miteinander verbunden sind und die zum Anschluss einer positiven DC Versorgungsspannung dienen, sind hintereinander in einer Zeile angeordnet, die sich in der zweiten lateralen Richtung r2 erstreckt, welche senkrecht zur ersten lateralen Richtung r1 verläuft. Der logische High-Side Schalter HS enthält, wie anhand der 22 und 23 erläutert, wenigstens eine Reihe 31-HS, 32-HS, 33-HS, 34-HS, 35-HS, 36-HS, 37-HS und (in 27 von der Gehäuseseitenwand verdeckt 38-HS. Der logische Low-Side Schalter LS enthält ebenfalls, wie anhand der 22 und 23 erläutert, wenigstens eine Reihen 31-LS, 32-LS, 33-LS, 34-LS, 35-LS, 36-LS, 37-LS und 38-LS (diese Bezugszeichen sind in 27 aus Gründen der Übersichtlichkeit nicht dargestellt).
  • Weiterhin sind mehrere zweite Außenanschlüsse 102, die im Inneren des Halbleitermoduls 100 elektrisch leitend miteinander verbunden sind und die zum Anschluss einer negativen DC Versorgungsspannung dienen, hintereinander in einer Zeile angeordnet, die sich ebenfalls in der zweiten lateralen Richtung r2 erstreckt. Außerdem sind mehrere dritte Außenanschlüsse 103, die im Inneren des Halbleitermoduls 100 elektrisch leitend miteinander verbunden sind und die zum Anschluss einer elektrischen Last dienen, hintereinander in einer Zeile angeordnet, die sich in der zweiten lateralen Richtung r2 erstreckt.
  • Soweit erste, zweite und dritte Außenanschlüsse 101, 102 bzw. 103 vorhanden sind, können diese an der Außenseite eines Modulgehäuses angeordnet sein, in dem unter anderem die Halbleiterchips 1 angeordnet sind. In jedem Fall sind die ersten, zweiten und dritten Außenanschlüsse 101, 102 bzw. 103 – soweit vorhanden – von der Außenseite des Modulgehäuses her zugänglich und damit elektrisch kontaktierbar,
  • Wenn beim Betrieb des Halbleitermoduls 100 der logische Low-Side Schalter LS sperrt und der logische High-Side Schalter HS leitet, fließt ein elektrischer Strom zwischen den ersten Außenanschlüssen 101 und den dritten Außenanschlüssen 103, also im Wesentlichen parallel zur ersten lateralen Richtung r1. Wenn umgekehrt der logische Low-Side Schalter LS leitet und der logische High-Side Schalter HS sperrt, fließt ein elektrischer Strom zwischen den zweiten Außenanschlüssen 102 und den dritten Außenanschlüssen 103, im Wesentlichen also ebenfalls parallel zur ersten lateralen Richtung r1. Die Halbleiterchips 1 einer jeder der Reihen 31-HS, 32-HS, 33-HS, 34-HS, 35-HS, 36-HS, 37-HS, 38-HS, 31-LS, 32-LS, 33-LS, 34-LS, 35-LS, 36-LS, 37-LS und 38-LS sind also jeweils in der ersten lateralen Richtung r1 hintereinander angeordnet.
  • Bei anderen Ausgestaltungen eines Halbleitermoduls 100, dass keine Halbbrücke enthält sondern nur ein Einzelbauelement, reichen zwei Zeilen von Außenanschlüssen aus, die jeweils in der zweiten lateralen Richtung r2 verlaufen. Zum Beispiel können dann die ersten Außenanschlüsse 101 wie erläutert mit den ersten Lastanschlüssen 11 der Halbleiterchips 1 elektrisch leitend verbunden sein, und die zweiten Außenanschlüsse 102 mit deren zweiten Lastanschlüssen 12.
  • Das Halbleitermodul 100 kann außerdem für jeden seiner steuerbaren logischen Einzelschalter (hier: den logischen Low-Side Schalter LS und den logischen High-Side Schalter HS) wenigstens ein Paar Außenanschlüsse 106 und 112' aufweisen, über die dem betreffenden steuerbaren logischen Einzelschalter LS, HS ein Steuersignal zugeführt werden kann. Hierzu ist pro Paar ein Außenanschluss 106 vorhanden, der, beispielsweise über einen oder mehrere Bonddrähte 6, elektrisch leitend mit den Steueranschlüssen 13 der steuerbaren Halbleiterchips 1 des betreffenden logischen Einzelschalters LS, HS verbunden ist, sowie ein Außenanschluss 112', der, beispielsweise über einen oder mehrere Bonddrähte 12' und die erste Laststrom-Sammelleiterbahn 71, elektrisch leitend mit den ersten Lastanschlüssen 11 der steuerbaren Halbleiterchips 1 des betreffenden logischen Einzelschalters LS, HS verbunden ist. Das Halbleitermodul 100 gemäß 27 weist lediglich beispielhaft sowohl für den logischen Einzelschalter LS als auch für den logischen Einzelschalter HS jeweils zwei solcher Paare von Außenanschlüssen 106, 112 auf. 28 zeigt das Halbleitermodul 100 gemäß 27 mit aufgesetztem Gehäusedeckel.
  • Soweit ein Leistungshalbleitermodul 100 eine Halbbrücke mit einem logischen Low-Side Schalter LS und einem logischen High-Side Schalter HS aufweist, deren Laststrecken elektrisch in Reihe geschaltet sind (siehe beispielsweise die 22, 23 in Verbindung mit den 27 und 28), können die zum Anschluss einer positiven DC Versorgungsspannung dienenden ersten Außenanschlüsse 101 und die die zum Anschluss einer negativen DC Versorgungsspannung dienenden zweiten Außenanschlüsse 102 in der ersten lateralen Richtung r1 jeweils zwischen dem logischen Low-Side Schalter LS und dem logischen High-Side Schalter HS angeordnet sein.
  • Generell lassen sich mit der vorliegenden Erfindung Leistungshalbleitermodule realisieren, die nur ein oder zwei oder aber mehr als zwei logische Einzelbauelemente enthalten, wobei ein jedes der logischen Einzelbauelemente eine Parallelschaltung von wenigstens zwei Halbleiterchips 1 enthält, die hintereinander in einer oder mehreren Reihen 31, 32, 33, 34 usw. angeordnet sind, von denen sich jede in der ersten lateralen Richtung r1 erstreckt und in denen jeweils wenigstens zwei der Halbleiterchips 1 in der lateralen Richtung r1 hintereinander angeordnet sind. Die ersten Lastanschlüsse 11 dieser Halbleiterchips 1 sind dabei elektrisch leitend miteinander verbunden, und die zweiten Lastanschlüsse 12 dieser Halbleiterchips 1 sind elektrisch leitend miteinander verbunden. Sofern es sich bei den Halbleiterchips 1 um Dioden handelt, weisen sie keine Steueranschlüsse 13 auf. Wenn es sich bei den Halbleiterchips 1 anderenfalls um steuerbare Halbleiterbauelemente handelt, besitzen sie einen Steueranschluss 13, die optional elektrisch leitend miteinander verbunden sein können.
  • Die Anzahl der auf die vorangehend erläuterte Weise elektrisch parallel geschalteten Halbleiterchips 1 eines logischen Einzelbauelements ist prinzipiell beliebig. Sie kann beispielsweise wenigstens 4, wenigstens 8 oder wenigstens 16 betragen. Die Halbleiterchips 1 eines solchen logischen Einzelbauelements können in Form einer m × n Matrix mit m Reihen 31, 32, 33, 34 usw. und n Zeilen 21, 22, 23, 24 usw. auf dem Schaltungsträger 9 angeordnet sein. Die m Reihen 31, 32, 33, 34 usw. verlaufen jeweils in der ersten lateralen Richtung r1, und die n Zeilen 21, 22, 23, 24 jeweils in der zur ersten lateralen Richtung r1 senkrechten zweiten lateralen Richtung r2. Alternativ dazu können die erste laterale Richtung r1 und die zweite laterale Richtung r2 auch einen Winkel von kleiner als 90° und größer als 0° einschließen, beispielsweise von 45° oder von 65°. Der Wert m kann beispielsweise wenigstens 2, wenigstens 3, wenigstens 4, oder wenigstens 8 betragen, und der Wert n kann, unabhängig von m, beispielsweise wenigstens 2, wenigstens 4, oder maximal 8 betragen. Optional kann m größer oder gleich m sein (m ≥ n), oder größer oder gleich 2·n (m ≥ 2n). Die Anzahl der in einer solchen Matrix angeordneten und (z. B. zu einem logischen Schalter) elektrisch parallel geschalteten Halbleiterchips 1 kann beispielsweise mindestens 4 oder mindestens 6 betragen.
  • Soweit ein Halbleitermodul 100 zwei oder mehr logische Einzelbauelemente enthält, können deren jeweilige ersten lateralen Richtungen r1 parallel verlaufen. Ebenso können deren jeweiligen zweiten lateralen Richtungen r2 parallel verlaufen, was ebenfalls in 27 dargestellt ist.
  • Sämtliche der in vorangehenden Beschreibung erläuterten elektrisch leitenden Verbindungen können als dauerhaft elektrisch leitende Verbindungen ausgebildet sein.
  • Die vorliegende Erfindung eignet sich zur elektrischen Parallelschaltung von einer Vielzahl beliebiger Halbleiterchips 1, insbesondere auch von kleinen Halbleiterchips 1. So kann optional ein jeder von mehreren zu einem logischen Einzelbauelement elektrisch parallel geschalteten Halbleiterchips 1 eine Grundfläche von weniger als 40 mm2 oder von weniger als 25 mm2 oder von weniger als 10 mm2 aufweisen.
  • Das Halbleitergrundmaterial der parallel geschalteten Halbleiterchips 1 ist grundsätzlich beliebig. Die zu einem logischen Einzelbauelement parallel geschalteten Halbleiterchips 1 können identische aber auch verschiedene Halbleitergrundmaterialien aufweisen, beispielsweise Silizium, Siliziumkarbid, Galliumnitrid, Galliumarsenid.
  • Wie außerdem in den 22 und 23 dargestellt ist, können die ersten Lastanschlüsse 11 von Halbleiterchips 1, die in zwei benachbarten Reihen 31-HS und 32-HS, 33-HS und 34-HS, 35-HS und 36-HS, 37-HS und 38-HS, 31-LS und 32-LS, 33-LS und 34-LS, 35-LS und 36-LS, 37-LS und 38-LS angeordnet sind, jeweils mittels eines oder mehrerer Verbindungsleiter 4 an eine gemeinsame, zwischen den betreffenden Reihen angeordnete erste Laststrom-Sammelleiterbahn 71 angeschlossen sein.
  • Bei der Parallelschaltung von Halbleiterchips 1, die in einer oder mehreren Reihen hintereinander angeordnet sind und bei denen sich sowohl der erste Lastanschluss 11 als auch der zweite Lastanschluss 12 auf der der ersten Leiterplatte 7 abgewandten Seite des betreffenden Halbleiterkörpers 1 befinden, können die zweiten Lastanschlüsse 12 nach demselben Prinzip an die zweite Laststrom-Sammelleiterbahn 72 angeschlossen sein, wie dies vorangehend für den Anschluss der ersten Lastanschlüsse 11 an die erste aststrom-Sammelleiterbahn 71 erläutert wurde.

Claims (27)

  1. Schaltungsanordnung, die aufweist: eine Anzahl von wenigstens zwei Halbleiterchips (1), die in einer Reihe (31) hintereinander angeordnet sind, die sich in einer ersten lateralen Richtung (r1) erstreckt, wobei – ein jeder der Halbleiterchips (1) einen Halbleiterkörper (10) aufweist, sowie einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12); – die ersten Lastanschlüsse (11) sämtlicher Halbleiterchips (1) elektrisch leitend miteinander verbunden sind; und – die zweiten Lastanschlüsse (12) sämtlicher Halbleiterchips (1) elektrisch leitend miteinander verbunden sind; eine erste Laststrom-Sammelleiterbahn (71); für jeden der Halbleiterchips (1) wenigstens einen elektrischen Verbindungsleiter (4) mit einer ersten Verbindungsstelle (41), an der der betreffende Verbindungsleiter (4) mit dem ersten Lastanschluss (11) elektrisch leitend verbunden ist, sowie mit einer zweiten Verbindungsstelle (42), an der der betreffende Verbindungsleiter (4) mit der ersten Laststrom-Sammelleiterbahn (71) elektrisch leitend verbunden ist; und einen externen Anschluss (101) der Schaltungsanordnung, der elektrisch leitend mit der ersten Laststrom-Sammelleiterbahn (71) verbunden ist; wobei gilt, dass für jeden ersten und zweiten der Halbleiterchips (1), deren zweite Verbindungsstellen (42) entlang der ersten Laststrom-Sammelleiterbahn (71) unmittelbar benachbarte sämtlicher zweiter Verbindungsstellen (42) bilden und so zueinander angeordnet sind, dass sich die zweite Verbindungsstelle (42 1, 42 2, 42 3) des ersten der Halbleiterchips (1 1, 1 2, 1 3) entlang der ersten Laststrom-Sammelleiterbahn (71) zwischen der zweiten Verbindungsstelle (42 2, 42 3, 42 4) des zweiten der Halbleiterchips (1 2, 1 3, 1 4) und dem externen Anschluss (101) befindet, die Gesamt-Induktivität (L2, L3, L4) sämtlicher Verbindungsleiter (4), mit denen der erste Lastanschluss (11) des zweiten der Halbleiterchips (1 2, 1 3, 1 4) an die erste Laststrom-Sammelleiterbahn (71) angeschlossen ist, wenigstens das Zweifache der Induktivität beträgt, die der zwischen der zweiten Verbindungsstelle (42 1, 42 2, 42 3) des ersten der Halbleiterchips (1 1, 1 2, 1 3) und der zweiten Verbindungsstelle (42 2, 42 3, 42 4) des zweiten der Halbleiterchips (1 2, 1 3, 1 4) ausgebildeten Abschnitt (71-2, 71-3, 71-4) der ersten Laststrom-Sammelleiterbahn (71) aufweist.
  2. Schaltungsanordnung nach Anspruch 1, bei dem das Verhältnis zwischen der Gesamt-Induktivität (L2, L3, L4) sämtlicher Verbindungsleiter (4), mit denen der erste Lastanschluss (11) des zweiten der Halbleiterchips (1 2, 1 3, 1 4) an die erste Laststrom-Sammelleiterbahn (71) angeschlossen ist, wenigstens das Fünffache der Induktivität des zwischen der zweiten Verbindungsstelle (42 1, 42 2, 42 3) des ersten der Halbleiterchips (1 1, 1 2, 1 3) und der zweiten Verbindungsstelle (42 2, 42 3, 42 4) des zweiten der Halbleiterchips (1 2, 1 3, 1 4) ausgebildeten Abschnitts (71-2, 71-3, 71-4) aufweist.
  3. Schaltungsanordnung nach Anspruch 1 oder 2, bei dem das Verhältnis zwischen der Gesamt-Induktivität (L2, L3, L4) sämtlicher Verbindungsleiter (4), mit denen der erste Lastanschluss (11) des zweiten der Halbleiterchips (1 2, 1 3, 1 4) an die erste Laststrom-Sammelleiterbahn (71) angeschlossen ist, wenigstens das Fünffache der Induktivität des zwischen der zweiten Verbindungsstelle (42 1, 42 2, 42 3) des ersten der Halbleiterchips (1 1, 1 2, 1 3) und der zweiten Verbindungsstelle (42 2, 42 3, 42 4) des zweiten der Halbleiterchips (1 2, 1 3, 1 4) ausgebildeten Abschnitts (71-2, 71-3, 71-4) aufweist.
  4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem für einen, mehrere oder sämtliche Abschnitte (71-2, 71-3, 71-4) der ersten Laststrom-Sammelleiterbahn (71), die entlang der ersten Laststrom-Sammelleiterbahn (71) unmittelbar benachbarte der zweiten Verbindungsstellen (42 1, 42 2, 42 3, 42 4) bilden, das Produkt aus der Induktivität (L71-2, L71-3, L71-4) des betreffenden Abschnitts (71-2, 71-3, 71-4) und dem Nennstrom (Irated) des Halbleiterchips (1 2, 1 3, 1 4), der derjenigen der beiden unmittelbar benachbarten zweiten Verbindungsstellen (42 1, 42 2, 42 3, 42 4) zugeordnet ist, die entlang der ersten Laststrom-Sammelleiterbahn (71) weiter von dem externen Anschluss (101) beabstandet ist, kleiner ist als 15 nVs.
  5. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem die Induktivität des zwischen der zweiten Verbindungsstelle (42 1, 42 2, 42 3) des ersten der Halbleiterchips (1 1, 1 2, 1 3) und der zweiten Verbindungsstelle (42 2, 42 3, 42 4) des zweiten der Halbleiterchips (1 2, 1 3, 1 4) ausgebildeten Abschnitts (71-2, 71-3, 71-4) kleiner oder gleich 1 nH ist.
  6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem für einen jeden der Halbleiterchips (1 1, 1 2, 1 3, 1 4) die Gesamt-Induktivität (L1, L2, L3, L4) sämtlicher Verbindungsleiter (4), mit denen der erste Lastanschluss (11) dieses Halbleiterchips (1 1, 1 2, 1 3, 1 4) an die erste Laststrom-Sammelleiterbahn (71) angeschlossen ist, größer oder gleich 2 nH und kleiner oder gleich 10 nH ist.
  7. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei der ein jeder der elektrischen Verbindungsleiter (4) als Bonddraht ausgebildet ist, der an der betreffenden ersten Verbindungsstelle (41) unmittelbar an den ersten Lastanschluss (11) gebondet ist, und der an der betreffenden zweiten Verbindungsstelle (42) unmittelbar an die erste Laststrom-Sammelleiterbahn (71) gebondet ist.
  8. Schaltungsanordnung nach einem der vorangehenden Ansprüche mit einer zweiten Laststrom-Sammelleiterbahn (72), wobei ein jeder der Halbleiterchips (1) derart auf der zweiten Laststrom-Sammelleiterbahn (72) angeordnet ist, dass sich sein erster Lastanschluss (11) auf der der zweiten Laststrom-Sammelleiterbahn (72) abgewandten Seite des Halbleiterkörpers (1) befindet, und sein zweiter Lastanschluss (12) auf der der zweiten Laststrom-Sammelleiterbahn (72) zugewandten Seite des Halbleiterkörpers (1).
  9. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei der die erste Laststrom-Sammelleiterbahn (71) eine längliche Gestalt mit einer Längsrichtung aufweist, die sich in der ersten lateralen Richtung (r1) erstreckt.
  10. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei der die ersten Lastanschlüsse (11) sämtlicher Halbleiterchips (1) Source-Anschlüsse sind; oder die ersten Lastanschlüsse (11) sämtlicher Halbleiterchips (1) Emitter-Anschlüsse sind.
  11. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei der ein jeder der Halbleiterchips (1) eine Grundfläche von weniger als 40 mm2 oder weniger als 25 mm2 oder weniger als 10 mm2 aufweist.
  12. Schaltungsanordnung nach einem der vorangehenden Ansprüche mit einem Schaltungsträger (9), der eine erste Leiterplatte (7) mit einem als dielektrische Schicht ausgebildeten ersten Isolationsträger (70) aufweist, sowie mit einer ersten oberen Metallisierungsschicht (7t) und einer ersten unteren Metallisierungsschicht (7b), die auf entgegengesetzten Seiten des ersten Isolationsträgers (70) angeordnet und stoffschlüssig mit diesem verbunden sind.
  13. Schaltungsanordnung nach Anspruch 12, bei der die erste Laststrom-Sammelleiterbahn (71) in der ersten oberen Metallisierungsschicht (7t) ausgebildet ist.
  14. Schaltungsanordnung nach Anspruch 12, bei der die erste Laststrom-Sammelleiterbahn (71) auf der dem Isolationsträger (70) abgewandten Seite der ersten oberen Metallisierungsschicht (7t) angeordnet ist; und eine erste Dielektrikumsschicht (77, 80) zwischen der ersten Laststrom-Sammelleiterbahn (71) und der ersten oberen Metallisierungsschicht (7t) angeordnet ist.
  15. Schaltungsanordnung nach Anspruch 14, bei der die erste Dielektrikumsschicht (77, 80) eines der folgenden Materialien aufweist oder aus einem der folgenden Materialien besteht: Keramik, Glas, Kunststoff, Imid.
  16. Schaltungsanordnung nach einem der Ansprüche 12 bis 15 mit einer zweiten Leiterplatte (8), die auf der dem ersten Isolationsträger (70) abgewandten Seite der ersten oberen Metallisierungsschicht (7t) angeordnet ist und die eine als dielektrische Schicht ausgebildeten zweiten Isolationsträger (80) aufweist, sowie eine zweite obere Metallisierungsschicht (8t) und eine zweite untere Metallisierungsschicht (8b), die auf entgegengesetzten Seiten des zweiten Isolationsträgers (80) angeordnet und stoffschlüssig mit diesem verbunden sind, wobei die zweite untere Metallisierungsschicht (8b) zwischen dem zweiten Isolationsträger (80) und der ersten oberen Metallisierungsschicht (7t) angeordnet ist; und die erste Leiterplatte (7) und die zweite Leiterplatte (8) durch eine Verbindungsschicht (87), die sowohl an die erste obere Metallisierungsschicht (7t) als auch an die zweite untere Metallisierungsschicht (8b) angrenzt, stoffschlüssig miteinander verbunden sind.
  17. Schaltungsanordnung nach Anspruch 16, bei dem der erste Isolationsträger (70) Keramik aufweist oder aus Keramik besteht; und der zweite Isolationsträger (80) Keramik aufweist oder aus Keramik besteht.
  18. Schaltungsanordnung nach einem der vorangehenden Ansprüche, bei dem ein jeder der Halbleiterchips (1) einen Steueranschluss (13) aufweist, über den eine zwischen dem ersten Lastanschluss (11) und dem zweiten Lastanschluss (12) des betreffenden Halbleiterchips (1) ausgebildete Laststrecke gesteuert werden kann; und sämtliche dieser Steueranschlüsse (13) elektrisch leitend miteinander verbunden sind.
  19. Schaltungsanordnung nach Anspruch 18 mit einer Steuersignalleiterbahn (73), die elektrisch leitend mit den Steueranschlüssen (13) verbunden ist.
  20. Schaltungsanordnung nach Anspruch 19 sowie nach einem der Ansprüche 12 bis 17, bei der die Steuersignalleiterbahn (73) in der oberen Metallisierungsschicht (71) ausgebildet ist.
  21. Schaltungsanordnung nach Anspruch 18 sowie nach einem der Ansprüche 12 bis 17, bei der die Steuersignalleiterbahn (73) auf der dem Isolationsträger (70) abgewandten Seite der oberen Metallisierungsschicht (71) ausgebildet ist; und eine zweite Dielektrikumsschicht (76, 80) zwischen der Steuersignalleiterbahn (73) und der oberen Metallisierungsschicht (7t) angeordnet ist.
  22. Schaltungsanordnung nach Anspruch 21, bei der die zweite Dielektrikumsschicht (76, 80) eines der folgenden Materialien aufweist oder aus einem der folgenden Materialien besteht: Keramik, Glas, Kunststoff, Imid.
  23. Schaltungsanordnung nach einem der Ansprüche 19 bis 22, bei der die Steuersignalleiterbahn (73) zwischen zwei unmittelbar benachbarten (31, 32) der Reihen (31, 32) angeordnet ist; und ein Bonddraht (6), der die Steueranschlüsse (13) sämtlicher Halbleiterchips (1) der beiden unmittelbar benachbarten (31, 32) der Reihen (31, 32) mit einem gemeinsamen Anschluss (106) verbindet, an einer Stelle, die sich mittig zwischen den Halbleiterchips (1) der beiden unmittelbar benachbarten (31, 32) der Reihen (31, 32) befindet, an die Steuersignalleiterbahn (73) gebondet ist.
  24. Schaltungsanordnung mit einer gemäß einem der vorangehenden Ansprüche ausgebildeten ersten Schaltungsanordnung (HS) und einer gemäß einem der vorangehenden Ansprüche ausgebildeten zweiten Schaltungsanordnung (LS), wobei die ersten Lastanschlüsse (11) der Halbleiterchips (1) der ersten Schaltungsanordnung (HS) mit den zweiten Lastanschlüsse (12) der Halbleiterchips (1) der zweiten Schaltungsanordnung (LS) dauerhaft elektrisch leitend verbunden sind.
  25. Schaltungsanordnung nach Anspruch 24, bei der die erste laterale Richtung (r1) der ersten Schaltungsanordnung (HS) identisch ist mit der ersten lateralen Richtung (r1) der zweiten Schaltungsanordnung (LS).
  26. Schaltungsanordnung nach Anspruch 24 oder 25, die aufweist: ein Gehäuse; mehrere erste Außenanschlüsse (101), die im Inneren des Gehäuses miteinander sowie mit den zweiten Lastanschlüssen (12) der Halbleiterchips (1) der ersten Schaltungsanordnung (HS) elektrisch leitend verbunden sind und die hintereinander in einer ersten Zeile angeordnet sind; mehrere zweite Außenanschlüsse (102), die im Inneren des Gehäuses miteinander sowie mit den ersten Lastanschlüssen (11) der Halbleiterchips (1) der zweiten Schaltungsanordnung (LS) elektrisch leitend verbunden sind und die hintereinander in einer zweiten Zeile angeordnet sind; und mehrere dritte Außenanschlüsse (103), die im Inneren des Gehäuses miteinander sowie mit den ersten Lastanschlüssen (11) der Halbleiterchips (1) der ersten Schaltungsanordnung (HS) und den zweiten Lastanschlüssen (12) der Halbleiterchips (1) der zweiten Schaltungsanordnung (LS) elektrisch leitend verbunden sind und die hintereinander in einer dritten Zeile angeordnet sind.
  27. Schaltungsanordnung nach Anspruch 26, bei der die erste Zeile, die zweite Zeile und die dritte Zeile jeweils senkrecht zur ersten lateralen Richtung (r1) der ersten Schaltungsanordnung (HS) verlaufen.
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