CN105390484A - 具有负载电流汇流导轨的低电感的电路装置 - Google Patents

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Abstract

本发明涉及一种电路装置，其具有数量为至少两个的半导体芯片，其被相继地设置为一排，该排以第一横向方向延伸。每个半导体芯片具有半导体主体以及第一负载连接端和第二负载连接端。所有的半导体芯片的第一负载连接端相互导电地连接以及所有的半导体芯片的第二负载连接端相互导电地连接。装置还具有第一负载电流汇流导轨以及与其导电连接的外部连接端。对于半导体芯片中的每个来说存在至少一个电连接导体，在第一连接位置处所涉及的连接导体与第一负载连接端导电连接以及在第二连接位置处所涉及的连接导体与第一负载电流汇流导轨导电连接。

Description

具有负载电流汇流导轨的低电感的电路装置
技术领域
本发明涉及一种电路装置，其中并联连接有两个或者多个半导体芯片，以便能够处理更高的负载电流。该并联电路此外通常通过一个或者多个键合线来实现，这些键合线完全地或者基本上(例如导轨支撑点，其位于相邻的半导体芯片之间并且键合至键合线)可选地从芯片上侧引至芯片上侧。负载电流的快速变化——例如如其在开关过程之中所出现的——能够由于不可避免的键合线和并联连接的半导体芯片的其他电气连接导体的电感而导致不期望的高的感应电压。这一点尤其是在当较大数量的半导体芯片并联连接时能够出现。例如，基于半导体基底材料碳化硅(SiC)或氮化镓(GaN)的半导体芯片通常以较小的芯片底面来加以制造，以便避免产量损失。这将引起以下后果，即为了达到该电路装置的期望的载流能力而必须并联连接有较大数量的同步地加以驱动的半导体芯片，因为半导体芯片的载流能力随着芯片底面的降低而下降(在相同的或者相似的芯片构造时)。通常来说多个芯片和所属的连接导线的装置将会引起高的漏电感并且并联电路的半导体芯片的不对称的运行在这种意义上意味着该并联电路的不同的半导体芯片的负载电流的显著的区别。
背景技术
保持这样的并联电路的较小的电感的传统的措施在于以一排的方式来设置该并联连接的半导体芯片，该排垂直于该电路装置的主电流方向地加以走向。在较小的半导体芯片(小于或者等于40mm2、小于或者等于25mm2、小于或者等于10mm2)的情况下为了达到较大的电流强度(例如400A至3000A或者更高)而需要非常高的数量的待并联连接的半导体芯片，例如IGBT，它们并联连接并且以相同的开关状态同时地加以运行。在具有并联连接的IGBT的该示例之中至该IGBT的续流二极管并不被视作“与该IGBT并联连接”，因为其并未与IGBT同时以相同的开关状态加以驱动。如果人员将所有待并联连接的半导体芯片以一排来加以设置，那么将会导致具有极端大的宽度的非常短的功率半导体模块，这然而并不总是有吸引力的，因为这将会损坏该装置的几何的边界条件。
发明内容
本发明的任务在于提供一种电路装置，其尤其为了具有可靠的每个半导体芯片约15A至40A的电流强度的更小的半导体芯片而具有多个半导体芯片的低电感的并联电路，该并联电路具有可接受的流经该电路装置的负载电流在单个的半导体芯片之上的均匀分布。
该任务将通过依据专利权利要求1的电路装置或者通过依据专利权利要求24的电路装置来加以解决。本发明的设计方案和改进方案为从属权利要求的主题。
第一方面涉及一种电路装置，其具有数量为至少两个的半导体芯片，所述半导体芯片被相继地设置为一排，所述一排以第一横向方向加以延伸。每个半导体芯片具有半导体主体以及第一负载连接端和第二负载连接端。所有的半导体芯片的多个第一负载连接端导电地相互连接并且所有的半导体芯片的多个第二负载连接端导电地相互连接。此外，该电路装置具有第一负载电流汇流导轨。用于所述半导体芯片中的每个的、具有第一连接位置和第二连接位置的至少一个电连接导体，在所述第一连接位置处所涉及的连接导体与所述第一负载连接端导电连接，在所述第二连接位置处所涉及的连接导体与所述第一负载电流汇流导轨导电连接。所述电路装置的外部连接端与所述第一负载电流汇流导轨导电连接。其中有：对于每个第一和第二半导体芯片，其第二连接位置沿着所述第一负载电流汇流导轨形成直接相邻的所有第二连接位置并且如此地相互加以设置，使得所述半导体芯片中的第一半导体芯片的第二连接位置沿着所述第一负载电流汇流导轨位于在所述半导体芯片中的所述第二半导体芯片的所述第二连接位置和所述外部的连接端之间，所有的连接导体的总电感为所述第一负载电流汇流导轨(71)的在所述半导体芯片中的第一半导体芯片的第二连接位置和所述半导体芯片中的所述第二半导体芯片的所述第二连接位置之间所构造的分段所具有的电感的至少两倍，通过所述所有的连接导体，所述半导体芯片中的所述第二半导体芯片的所述第一负载连接端连接至所述第一负载电流汇流导轨。
第二方面涉及一种第一电路装置和一种第二电路装置，它们分别根据依据第一方面所述的电路装置地加以构造。所述第一电路装置的所述半导体芯片的第一负载连接端与所述第二电路装置的所述半导体芯片的所述第二负载连接端持续地导电连接。由此能够例如实现低电感的桥式电路。
在传统的电路装置之中通过并联连接的半导体芯片的负载电流完全地或者基本上通过一个或者多个串联连接的键合线而加以汇流，其自然具有较高的电感，而在本发明之中通过第一负载电流汇流导轨来汇流负载电流，在该第一负载电流汇流导轨处借助于一个或者多个连接导体而连接该第一负载连接端。由于该构造，该些连接导体能够保持非常短并且由尤其具有低电感。
此外，该并联电路的负载电流同样如在传统的并联电路中那样通过单个的半导体芯片的负载电流的总和来加以形成，但是在依据本发明的装置之中每个半导体芯片的负载电流首先通过一个或者多个并联连接的连接导体(例如一个或者多个电地并联连接的键合线)来加以量取并且引入所述第一负载电流汇流导轨之中。由此使得半导体芯片的负载电流虽然流经通过其所涉及的半导体芯片的所述第一负载连接端连接至负载电流汇流导轨的一个或者多个连接导轨但是不会流经通过其该并联电路的其他的半导体芯片的第一负载连接端连接至该负载电流汇流导轨的连接导体。因此，流经所涉及的半导体芯片的负载电流的变化不会产生基于连接导体的电感的感应电压，借助于该连接导体该并联电路的其他的半导体芯片的所述第一或者所述多个第一负载连接端连接至所述负载电流汇流导轨。
附图说明
接下来将参照所附的附图根据多个实施例来阐述本发明。在附图中，相同的附图标记将描述起相同或者相似的作用的元件。其中：
图1示出了具有被设置为一排的多个半导体芯片的电路装置的第一示例的一个分段的顶视图；
图2示出了依据图1的以切面E11-E11的电路装置的一个分段的横截面；
图3示出了依据图1的以切面E12-E12的电路装置的一个分段的横截面；
图4示出了具有被设置为一排的多个半导体芯片的电路装置的第二示例的一个分段的顶视图；
图5示出了依据图4的以切面E21-E21的电路装置的一个分段的横截面；
图6示出了依据图4的以切面E22-E22的电路装置的一个分段的横截面；
图7示出了具有被设置为一排的多个半导体芯片的电路装置的第三示例的一个分段的顶视图；
图8示出了依据图7的以切面E31-E31的电路装置的一个分段的横截面；
图9示出了依据图7的以切面E32-E32的电路装置的一个分段的横截面；
图10示出了具有被设置为一排的多个半导体芯片的电路装置的第四示例的一个分段的顶视图；
图11示出了依据图10的以切面E41-E41的电路装置的一个分段的横截面；
图12示出了依据图10的以切面E42-E42的电路装置的一个分段的横截面；
图13示出了具有被设置为一排的多个半导体芯片的电路装置的第五示例的一个分段的顶视图；
图14示出了依据图13的以切面E51-E51的电路装置的一个分段的横截面；
图15示出了依据图13的以切面E52-E52的电路装置的一个分段的横截面；
图16示出了具有被设置为一排的多个半导体芯片的电路装置的第六示例的一个分段的顶视图；
图17示出了依据图16的以切面E61-E61的电路装置的一个分段的横截面；
图18示出了依据图16的以切面E62-E62的电路装置的一个分段的横截面；
图19示出了依据本发明的多个半导体芯片的并联电路的布线的等效电路；
图20示出了用于阐述概念“排”的图示；
图21示出了具有依据第五示例(图13至15)的构造的半导体模块的电路载体的一个分段的立体图；
图22示出了半桥电路的顶视图；
图23示出了与依据图22的半桥电路仅仅通过控制连接端的布线来区别的半桥电路的顶视图；
图24示出了多个半导体芯片的并联电路的一个分段的顶视图；
图25示出了另一个多个半导体芯片的并联电路的一个分段的顶视图；
图26示出了又一个多个半导体芯片的并联电路的一个分段的顶视图；
图27示出了打开的功率半导体模块的透视图；
图28示出了封闭的依据图27的功率半导体模块；
图29示出了具有被设置为一排的多个半导体芯片的电路装置的第七示例的一个分段的顶视图；以及
图30示出了具有被设置为一排的多个半导体芯片的电路装置的第八示例的一个分段的顶视图。
具体实施方式
图1示出了功率半导体模块的一个分段的顶视图，图2示出了以切面E11-E11的横截面并且图二示出了以切面E12-E12的横截面。
如在图1中所示出的那样，电路装置具有至少两个(在此仅仅示例性的四个)半导体芯片1，它们以第一排31相继地设置在平的电路载体9之上。第一排31以第一横向的方向r1加以延伸，该方向基本上平行于电路载体9地加以走向。多个半导体芯片1中的每个具有半导体主体10以及第一负载连接端11和第二负载连接端12。第一负载连接端11分别位于该半导体主体10的背对电路载体9的侧之上。
如由图2和图3看出的那样，在此类的半导体芯片1之中，第一负载连接端11和第二负载连接端12能够被设置在该半导体主体10的面对的侧之上。其中，第二负载连接端12能够被设置在该半导体主体10的与电路载体9面对的侧之上。
在此类的半导体芯片1之中能够集成任意的半导体构件，例如二极管或者可控的半导体构件、诸如MOSFET、IGBT、JEFT、晶闸管等。在各种情况下，半导体芯片1具有第一负载连接端11和第二负载连接端12以及可选的控制连接端13，其如在图1和图3中所示出的那样能够被设置在该半导体主体10的背对电路载体9的侧之上。同样地，此类的控制连接端13被设置在该半导体主体10的面对电路载体9的侧之上也是可能的。该半导体构件具有负载段，其被构造在第一负载连接端11和第二负载连接端12之间并且经由该负载段在运行期间流过一个负载电流。只要该半导体构件为可控的半导体构件，那么该负载电流便能够通过将控制信号施加在控制连接端之上来加以控制。
第一和第二负载连接端11、12以及可能存在的第三控制连接端13能够分别为接触盘、例如金属化层，其施加在半导体主体10之上。此类的接触盘在半导体芯片1的制造期间施加在该半导体主体10之上。因此，第一和第二负载连接端11、12和可能存在的控制连接端13在半导体芯片1安装在电路载体9上之前已经是半导体芯片1的组成部分。
根据在半导体芯片1之中所实现的半导体构件的类型的不同，第一和第二负载连接端11和12例如为阳极和阴极、阴极和阳极、源极和漏极、漏极和源极、射极和集电极或者集电极和射极。控制连接端能够例如为门极或者基极连接端。
半导体芯片1的半导体主体10能够具有任意的半导体基底材料，例如硅、碳化硅、氮化镓、砷化镓等。
基本上来说，以第一排31相继设置的半导体芯片1能够任意地加以构建。能够将包含任意的相同的和/或不同的半导体构件的半导体芯片1加以组合。尤其地，以第一排31加以设置的半导体芯片1分别包含可控的半导体构件(例如IGBT、MOSFET或者JFET)并且如此地加以连接，使得其共模地加以运行，例如通过其负载段能够同时地接通并且同时地关断。在这种意义上来说“共模”或者“同时”包括共模的最小的偏差，其通过电感和/或功率电阻和/或不同的控制方式以不同的半导体构件为条件。依据本发明的设计方式第一排31的半导体芯片1能够同样地加以构建。
如尤其地从图1中看出的那样，所有的半导体芯片1的第一负载连接端11相互导电连接。在此，电路载体9具有第一负载电流汇流导轨71，通过该第一负载电流汇流导轨，多个第一负载连接端11中的每个分别借助于一个或者多个连接导体4导电连接。连接导体4中的每个具有第一连接位置41以及第二连接位置42，在第一连接位置41处连接导体与第一负载连接端11导电连接，在第二连接位置42处连接导体与第一负载电流汇流导轨71导电连接。
连接导体6能够例如为键合线，其分别通过键合线在第一连接位置41处直接键合至第一负载连接端11并且在第二连接位置42处直接键合至第一负载电流汇流导轨71。在本发明的意义上设置有键合线以及此类的，其(除了键合位置之外)具有圆形的横截面，或具有非圆形的横截面。作为具有非圆形的横截面的键合线的示例称作所谓的“小带”，其处理键合位置之外具有细长的例如矩形的横截面。替代地，连接导体6例如能够为倒角的金属片，其分别通过导电的焊接、烧结、烧焊或者粘合连接在第一连接位置41处直接与第一负载连接端11导电连接并且在第二连接位置42处直接与第一负载电流汇流导轨71导电连接。
可选地，第二连接位置42能够在所有的本发明的其他的设计方案之中相继地被设置为一排，该排以第一横向方向r1并且因此与第一排31平行地加以走向。
此外，所有的半导体芯片1的第二负载连接端12相互导电地加以连接。在此，电路载体9具有第二负载电流汇流导轨72，该第二负载连接端12中的每个与该第二负载电流汇流导轨导电连接。在此，第一排31的半导体芯片1能够例如被设置在第二负载电流汇流导轨72之上。如在图2和图3中所示出的那样，半导体芯片1能够分别借助于平的连接层17例如焊层例如扩散焊层、具有烧结的金属粉末的层(例如银粉)或者导电的粘合剂而在其第二负载连接端12处与第二负载电流汇流导轨72导电连接。在此第二负载连接端12能够分别被设置在该半导体主体10的面对第二负载电流汇流导轨72的侧之上并且该连接层17能够位于第二负载连接端12和第二负载电流汇流导轨72之间。
只要半导体芯片1包含可控的半导体构件并且相应地具有控制连接端13，那么该半导体芯片能够借助于连接导体5、例如键合线导电连接。可选地，两个、多于两个或者所有的半导体芯片1分别具有控制连接端13，该控制连接端与其他的半导体芯片1的控制连接端13导电连接。如在依据图1、2和3的示例所示出的那样，相应的导电连接通过连接导体5、电路载体9的控制信号导轨73以及一个或者多个键合线来实现。“控制信号导轨”能够理解为这样的导轨，通过其控制连接端13能够引入导轨控制信号(例如门极电压)。该些键合线5分别在第一键合位置键合至控制连接端13，并且在第二键合位置键合至控制连接端导轨73。键合线6分别在第一键合位置键合至控制信号导轨73并且在第二键合位置键合至另一个控制信号导轨73。
在附图中，键合线4、5、6的键合位置局部扩大地加以示出，因为键合线在键合过程中被局部挤压。键合线键合至一个对象(例如第一负载连接端11、控制连接端13、导轨71、72、73)的表述意味着所涉及的连接通过键合线来形成，从而使得该键合线也直接地接触所涉及的对象。所涉及的键合连接在此能够是非焊接的。
此外，借助于图4至图18描述的实施例具有同样的借助于图1至图3所描述的基本结构。在第一示例(图1至图3)、第二示例(图4至图6)、第三示例(图7至图9)、第四示例(图10至图12)、第五示例(图13至图15)和第六示例(图16至图18)之间的区别仅在于电路载体9的结构。
在第一示例(图1至图3)之中电路载体9具有带有介电绝缘载体70的电路板7，该介电绝缘载体在上侧设置有结构化的上部金属化层7t，并且在背对上侧的底侧之上设置有下部金属化层7b。第一负载电流汇流导轨71、第二负载电流汇流导轨72和控制信号导轨73被构造为该上部金属化层7t的相互隔开的分段。下部金属化层7b能够如也在所有的其他的本发明的设计方案之中所描述的那样来加以结构化或者非结构化。同样地，在所有本发明的其他设计方案之中该下部金属化层7b也能够与地导电地加以连接。通过非结构化的金属化层7b和结构化，其在金属化层7b中产生至少一个与导轨71关于绝缘载体70镜像的全平面的导轨，能够至少得到非常小的电感并且尤其是该第一负载电流汇流导轨71。对于这样的情况，即金属化层7b全平面地加以构造或者至少如此地加以结构化，使得关于该绝缘载体70也产生与导轨72成镜像的全平面的导轨，那么也能够在第二负载电流汇流导轨72之中实现低的电感。
在第二示例(图4至图6)之中，该电路载体9的控制信号导轨73被设置在第一负载电流汇流导轨71之上，即在该第一负载电流汇流导轨71的背对绝缘载体70的侧之上。为了使得控制信号导轨73相对于第一负载电流汇流导轨71电气绝缘，在它们之间分别设置介电层76。在介电层76之中能够例如为由陶瓷、玻璃、塑料(例如酰亚胺)或者其他的电绝缘材料所组成的或者具有上述成分的层。
为了制造该装置，介电层76和控制信号导轨73能够在制造了电路板7之后(具有绝缘载体70、下部金属化层7b和上部金属化层7t)施加在电路板7之上。同样地，该机动车76和控制信号导轨73在制造电路板7时已经施加在第一负载电流汇流导轨71之上也是可能的。
此类的结构具有以下优点，即第一负载电流汇流导轨71能够穿至一个或者多个控制信号导轨73之下，从而使得在控制信号导轨73之下的区域能够被用于在第一负载电流汇流导轨72之中的电流的导线。此外，控制信号导轨73相对于金属化层7b的容性的耦接通过导轨71来加以屏蔽。此类的耦接当导轨71在半桥之中获取电压阶跃并且使得金属化层7b接地时产生。与之相反地，在依据图1至图3的第一示例和依据图13至图15的第五示例(其阐述见下文)之中，控制信号导轨73同样如第一负载电流汇流导轨71那样为上部金属化层7t或者8t的组成部分并且被构造为在第一负载电流汇流导轨71之中的岛。由此该第一负载电流汇流导轨71在控制信号导轨73的区域之中分别具有局部减小的截面积(即垂直于第一横向方向r1)，其局部地提高该第一负载电流汇流导轨71的电阻和漏电感。
在第三示例(图7至图9)之中，第一负载电流汇流导轨71被设置在电路板7之上，在此在该第二负载电流汇流导轨72的背对绝缘载体70的侧之上。
控制信号导轨73同样滴被设置在电路板7之上，在此在第一负载电流汇流导轨71的背对绝缘载体70的侧之上。为了使得控制信号导轨73相对于第一负载电流汇流导轨71电气绝缘，在它们之间设置介电层76。相应地，在第一负载电流汇流导轨71和第二负载电流汇流导轨72之间设置介电层77，以便相互之间电气绝缘。
介电层76和77能够相互不相关并且以任意的组合相互例如为由陶瓷、玻璃、塑料(例如酰亚胺)或者其他电气绝缘材料组成或者具有这样的成分。其中，介电层76和77能够由相同的或者不同的材料所组成。
为了制造这样的装置，介电层77、负载电流汇流导轨71、介电层76和控制信号导轨73能够在电路板7制造之后(具有绝缘载体70、下部金属化层7b和上部金属化层7t)施加在电路板7之上。同样地，介电层76和控制信号导轨73在电路板7制造时已经施加在第一负载电流汇流导轨71之上也是可能的。
此类的结构具有以下优点，即第一负载电流汇流导轨71能够穿至一个或者可能的多个控制信号导轨73之下，从而使得在控制信号导轨73之下的区域能够被用于在第一负载电流汇流导轨71之中的电流的导线。在71和72之间的漏电感得以降低并且导轨71将相对于下部金属化层7b的容性的耦接而得以屏蔽。此外，控制信号导轨73能够相对于金属化层7b的容性的耦接而通过导轨71得以屏蔽。附加地，在以方向r1加以穿行的导轨73的情况下能够在控制线之中实现电感的降低。
在本发明的所有的变型之中，如借助于第二和第三示例(图4至图6或图7至图9)所阐述的那样，在预制的电路板7之上还施加有另外的导轨71和/或73，它们具有位于其下的并且与之绝缘的介电层76和77，具有与之绝缘的介电层77的另外的导轨71和/或具有与之绝缘的介电层介电层77的另外的(多个)导轨73能够可选地预制为层叠的膜组合并且粘合在电路板7之上。此类的膜组合示出了(在粘合之前)弹性的电路板。同样地，介电层76、77和另外的导轨71、73(只要存在)也相继地粘合在电路板7之上。
在第四示例(图10至图12)之中电路载体9具有第一电路板7以及至少一个第二电路板8。该第一电路板7具有介电的绝缘载体70，其在上侧之上设置有结构化的上部金属化层7t，并且在与上侧面对的下侧之上设置有金属化层7b。第一负载电流汇流导轨71、第二负载电流汇流导轨72和控制信号导轨73均被构造为该上部金属化层7t的相互隔开的分段。
每个第二电路板8具有介电的绝缘载体80，其在上侧之上设置有结构化的或者未结构化的上部金属化层8t，并且在于上侧面对的下侧之上设置有下部金属化层8b。该上部金属化层8t和下部金属化层8b通过位于其间的绝缘载体80电地相互绝缘。上部金属化层8t形成一个控制信号导轨73或者其具有一个或者多个控制信号导轨73。在其下部金属化层8b处第二电路板8借助于平的连接层87材料连接地与电路板7相连接。该连接层87能够例如被构造为焊接层例如被构造为扩散焊接层，被构造为具有烧结的金属粉末的层(例如银粉)，或者电绝缘的或者导电的粘结剂。示例性地，第二电路板8在其下部金属化层8b处与第一负载电流汇流导轨71相连接。该连接层87然后在下部金属化层8t和第一负载电流汇流导轨71之间键合。
此类的结构具有和依据第二示例(图4至图6)相同的优点。依据第三示例的结构能够例如通过以下方式加以制造，即通过首先将第一电路板7(具有绝缘载体70、上部金属化层7t和下部金属化层7b)和第二电路板8(具有绝缘载体80、上部金属化层8t和下部金属化层8b)单独地加以制造并且然后借助于连接层87相互连接。
在第五示例(图13至图15)之中电路载体9同样具有第一电路板7以及第二电路板8。第一电路板7具有介电的绝缘载体70，其在上侧之上设置有结构化的或者未结构化的上部金属化层7t，以及在与上侧面对的下侧上设置有下部金属化层7b。该第二负载电流汇流导轨72被构造在上部金属化层7t之上。
第二电路板8具有介电绝缘载体80，其在上侧之上设置有结构化的或者未结构化的上部金属化层8t，以及在与上侧相对的下侧上设置有下部金属化层8b。该上部金属化层8t和下部金属化层8b通过位于其间的绝缘载体80相互电地绝缘。该第一负载电流汇流导轨71和一个、多个或者所有的控制信号导轨73被构造在上部金属化层9t之上。
在其下部金属化层8b处该第二电路板8借助于平的连接层87材料连接地与第一电路板7连接。连接层87能够例如被构造为焊接层，例如被构造为扩散焊接层、被构造为具有烧结的金属粉末的层(例如银粉)或者电绝缘的或者导电的粘结剂。示例性地，第二电路板8在其下部金属化层8b处与第二负载电流汇流导轨72相连接。该连接层87于是位于下部金属化层8t和第二负载电流汇流导轨72之间。
在第六示例(图16至图18)之中，电路载体9同样具有第一电路板7和第二电路板8。该第一电路板7具有介电绝缘载体70，其在其在上侧之上设置有结构化的或者未结构化的上部金属化层7t，以及在与上侧相对的下侧上设置有下部金属化层7b。该第二负载电流汇流导轨72被构造在上部金属化层7t之上。
第二电路板8具有介电绝缘载体80，其在上侧之上设置有结构化的或者未结构化的上部金属化层8t，以及在与上侧面对的下侧上设置有下部金属化层8b。该上部金属化层8t和下部金属化层8b通过位于其间的绝缘载体80相互电地绝缘。该第一负载电流汇流导轨71被构造在上部金属化层8b之上。
在其下部金属化层8b处该第二电路板8借助于平的连接层87材料连接地与第一电路板7连接。连接层87能够例如被构造为焊接层例如被构造为扩散焊接层、被构造为具有烧结的金属粉末的层(例如银粉)或者电绝缘的或者导电的粘结剂。示例性地，第二电路板8在其下部金属化层8b处与第二负载电流汇流导轨72相连接。该连接层87于是位于下部金属化层8t和第二负载电流汇流导轨72之间。
同样地，如在第二示例(图4至图6)之中那样，电路载体9的控制信号导轨73设置在第一负载电流汇流导轨71之上，即在该第一负载电流汇流导轨71的背对绝缘载体70的侧之上。为了将控制信号导轨73相对于第一负载电流汇流导轨71电地绝缘，在它们之间分别设置有介电层76。介电层76能够例如为由陶瓷、玻璃、塑料(酰亚胺)或者其他电绝缘的材料组成的层或者具有该些材料的层。
为了制造该装置，介电层76和控制信号导轨73能够施加在预制的组合之上，在该组合之中电路板7(具有绝缘载体70、下部金属化层7b和上部金属化层7t)和电路板8(具有绝缘载体80、下部金属化层8b和上部金属化层8t)通过连接层87相互连接。这能够可选地在将该组合装备至功率半导体芯片1上之前或者之后实现。
依据该第六示例的结构具有以下优点，即第一负载电流汇流导轨71能够在一个或者多个控制信号导轨73之下引导，从而使得在控制信号导轨73之下的区域能够用于在第一负载电流汇流导轨71之中的电流的导线。此外，控制信号导轨73相对于金属化层7b的电容耦接通过导轨71来加以屏蔽。如已经提及的那样，此类的耦接例如当该导轨71在半桥之中获得电压阶跃并且该金属化层7b接地时产生。与之相反地，在依据图1至图3的第一示例和依据图13至图15的第五示例之中控制信号导轨73同样如第一负载电流汇流导轨71那样为上部金属化层7t或8t的组成部分并且被构造为在第一负载电流汇流导轨71之中的岛。由此该第一负载电流汇流导轨71在控制信号导轨73的区域之中分别具有局部变小的横截面(即垂直于第一横向的方向r1)，其将局部地提高该第一负载电流汇流导轨71的电阻和漏电感。
在本发明的所有的设计方案之中，第一电路板7和/或——如若存在——第二电路板8分别为陶瓷基体，其中，所涉及的绝缘载体70或80被构造为陶瓷层或者具有陶瓷。作为用于所涉及的上部金属化层7t或8t、所涉及的下部金属化层7b或8b、第一负载电流汇流导轨71、第二负载电流汇流导轨72以及控制信号导轨73和电路载体9的所有其他的导轨的合适的材料为良好导电的金属，例如铜或者铜合金、铝或者铝合金。
陶瓷层能够例如由氧化铝(Al2O3)、氮化铝(AIN)或者氧化锆(ZrO2)组成或者包括氧化铝(Al2O3)、氮化铝(AIN)或者氧化锆(ZrO2)。电路板7和/或8被构造为陶瓷基体能够例如为DCB-基体(DCB：直接铜键合)、DAB-基体(DAB：直接铝键合)、AMB-基体(AMB：活性金属钎)或者IMS-基体(IMS：绝缘金属基体)。上部的和/或下部金属化层7t或8t和7b或8b能够具有相同的电路板7或8，而相互无关，分别具有在0.05mm至2.5mm范围内的厚度。第一和/或第二绝缘载体70或80的厚度能够例如在0.1mm至2mm的范围内。然后比给出的厚度更大的或者更小的厚度也同样是可能的。
只要第一负载电流汇流导轨71和/或控制信号导轨73借助于一个或者多个连接层76、77而施加在该上部金属化层7t的背对绝缘载体70的侧(参见例如依据图4至图6的第二示例或者依据图7至图9的第三示例或者依据图10至图12的第四示例)之上，第一负载电流汇流导轨71和控制信号导轨73能够被视作第一电路板7(具有上部金属化层7t、绝缘载体70和下部金属化层7b)或者这样的元件，该元件被施加在第一电路板7之上(具有上部金属化层7t、绝缘载体70和下部金属化层7b)。一个或者多个半导体芯片1安装至上部金属化层7t之上能够如此地实现，即借助于一个或者多个连接层76、77将第一负载电流汇流导轨71和/或控制信号导轨73施加在该上部金属化层7t的背对绝缘载体70的侧上之前或者之后。
只要第一负载电流汇流导轨71和/或控制信号导轨73借助于一个或者多个连接层76、77而施加在该上部金属化层8t的与绝缘载体80背对的侧(参见例如依据图10至图12的第四示例或者依据图16至图18的第六示例)之上，第一负载电流汇流导轨71和控制信号导轨73能够被视作第二电路板8(具有上部金属化层8t、绝缘载体80和下部金属化层8b)或者这样的元件，该元件被施加在第二电路板8之上(具有上部金属化层8t、绝缘载体80和下部金属化层8b)。一个或者多个半导体芯片1安装至上部金属化层7t之上能够如此地实现，即借助于一个或者多个连接层76、77将第一负载电流汇流导轨71和/或控制信号导轨73施加在该上部金属化层8t的背对绝缘载体80的侧上之前或者之后。
只要第二电路板8存在，该第二电路板便被设置在上部金属化层7t的背对绝缘载体70的侧之上并且借助于连接层87与第一电路板7相连接(参见例如依据图10至图12的第四示例、依据图13至图15的第五示例和依据图16至图18的第六示例)，将第二电路板8安装在第一电路板7之上将借助于连接层87同时在将半导体芯片1安装在第一电路板7之上之前或者之后实现。在同时的安装时的优点在于连接层17和连接层87同时并且以相同的技术(例如烧结、粘结和焊接例如扩散焊接)来形成。
图19示出了多个半导体芯片1的并联电路的布线的等效电路，该多个半导体芯片被设置在与第一横向的方向r1平行的排之中。作为“布线”其中被视作所有电气的导体(例如导轨、键合线)，借助于这些导体来实现该并联电路。为了区别(在此仅仅示例性地位四个)半导体芯片1，其附图标记还是以索引1、2、3或4来标注。只要所确定的示出的元件恰好为半导体芯片11、12、13或14相关联，那么所涉及的附图标记同样以相应的索引1、2、3或4来标注。所以例如附图标记“11(13)”给出了半导体芯片1的第三(索引3)半导体芯片的第一负载连接端11。相应地，附图标记“42”描述了一个或者多个或者所有的连接导体4，借助于它们半导体芯片1的第二(索引2)半导体芯片的第一负载连接端11连接至第一负载电流汇流导轨71之上并且L2给出了一个或者多个或者该些连接导体42的总电感。L71-2至L71-4分别为该第一负载电流汇流导轨71的在两个直接相邻的第二连接位置421和422、422和423或者423和424之间的分段71-2、71-3或者71-4。一个、多个或者每个电感L71-2至L71-4能够例如分别小于1nH地加以选择，其中，对于替代例“每个”来说第二连接位置421、422、423、424基于所涉及的排的所有并联连接的半导体芯片11、12、13、14。此类的较小的电感能够其中通过在负载电流汇流导轨71和与之平行地加以走向的下部金属化层7b之间的较小的间距来实现，以及通过较大的宽度和负载电流汇流导轨71与下部金属化层7b的较大的交叠以及通过在横向的方向r1之上的相邻的半导体芯片1的较小的间距来实现。
第一负载电流汇流导轨71的分段71-1从该排的半导体芯片11的第二连接位置421引入至外部的连接端(在此为射极连接端)并且因此能够可选地具有比每个其他的分段71-2、71-3和L71-4更大的电感。在这种意义上来说能够将半导体芯片11、12、13或14的相应的半导体芯片(11)视作“该排的第一半导体芯片11”，其第二连接位置421示出为该电路装置的外部的连接端(在此为外部的射极连接端)，其电路技术地最接近第二连接位置421、422、423、424地加以示出。在外部的连接端和该第一半导体芯片11的第二连接位置421之间的欧姆电阻也小于在外部的连接端和该排的其他半导体芯片12、13、14的第二连接位置422、423、424中的每个之间的欧姆电阻。
该装置能够此外如此地加以设置，使得对于一个、多于一个或者(例外为该排的第一半导体芯片11中的第一个)该排的所有的半导体芯片12、13和14来说分别具有以下标准，即所涉及的半导体芯片12、13或14的标称电流Irated与该第一负载电流汇流导轨71的相应的分段的电感L71-2、L71-3或L71-4的乘积小于15nVs，该第一负载电流汇流导轨71从所涉及的半导体芯片11、12、13或14的第二连接位置422、423、424引入至第一半导体芯片11的第二连接位置421的方向并且延伸至最接近其的第二连接位置421、422或423。换句话说，对于所有j≥2来说，L71-j*Irated(1j)小于15nVs。Irated能够例如对于该排的一个、多个或者每个半导体芯片或者在多排的情况下对于并联连接的半导体芯片中的一个、多个或者每个来说小于等于15A。依据另一个选项，所有并联连接的半导体芯片的标称电流Irated的总和小于或者等于150A。
总电感L1、L2、L3和L4在所示出的示例之中分别为5nH。示例性地，每个总电感L1、L2、L3和L4大于或者等于2nH并且小于等于10nH。对于j≥2来说，电感Lj分别大于电感L71-j。这将引起在不同的半导体芯片11、12、13、14之上的均匀的电流分布。具有j≥2的电感L71-j尤其是在连接时引起电流故障分布，因为由此半导体芯片11、12、13至半导体芯片12、13、14产生感应的电压降，其引起在不同的半导体芯片11、12、13、14的第一负载连接端11处的不同的电势和在半导体芯片11、12、13、14处的不同的控制电压。半导体芯片11、12、13、14的控制电压在此分别为所涉及的半导体芯片11、12、13、14的控制连接端13的电势和第一负载连接端11的电气电势的差值。由于半导体芯片11、12、13、14的控制或者过渡特性使得不同的控制电压(例如在开关过程之中)将会引起通过该些半导体芯片11、12、13、14的负载段的不同的电流。如果对于j≥2来说电感Lj相对于L71-j较大地加以选择，那么在不同的半导体芯片11、12、13、14之中的Lj近似于流过不同的半导体芯片11、12、13、14的负载段的负载电流dIj的相同的变化率(dIj/dt)并且由此使得并联连接的半导体芯片1的负载电流在单个的半导体芯片1之上的非常均匀的分布。在实践之中，Lj与L71-j的比例并非能够任意地加以选择的。然而总是存在以下关系，即Lj对于所有j≥2来说总是大于L71-j的两倍。换句话说对于j≥2来说总是存在Lj≥L71-j。为了提高所阐述的作用，对于所有j≥2来说Lj能够更大地加以选择，即大于L71-j的五倍。示例性地，对于j≥2在无其他值的情况下达到L71-j的十倍。
依据另一个可选方案，对于所涉及的排的每个半导体芯片11、12、13、14来说，所有的连接导体4的总电感Lj(j≥1)大于在两个直接相邻的第二连接位置421和422、422和423、423和424之间的第一负载电流汇流导轨71的分段71-2、71-3或71-4的电感中的每个L71-j(j≥1)，借助于该总电感所涉及的半导体芯片11、12、13、14的第一负载连接端11连接至第一负载电流汇流导轨71，其中，在此所有并联连接的半导体芯片11、12、13、14的第二连接位置421、422、423和424基于所涉及的排。
依据又一个可选方案，第一负载电流汇流导轨71的所有位于在两个直接相邻的第二连接位置421和422、422和423、423和424之间的分段71-2、71-3或71-4的电感L71-j(j≥2)总和小于或者等于5nH，其中，在此所有并联连接的半导体芯片11、12、13、14的第二连接位置421、422、423和424基于所涉及的排。通过该措施能够实现，即所涉及的排的单个的半导体芯片421、422、423和424的负载电流不会有较大的区别。
可选地，同样地选择所涉及的排的所有并联连接的半导体芯片11、12、13、14的总电感L1、L2、L3和L4。同样地，然而以下也是可行的，即具有所属的第二连接位置421、422、423和424离外部的连接端(在依据图19的本示例之中：外部的发射极连接端)的在电路技术上的距离的增加所涉及的排的所有的半导体芯片11、12、13、14的总电感L1、L2、L3和L4而第一负载电流汇流导轨71单调递减或者强烈地单调递减。换句话说意味着在“单调”的情况下有：L1≥L2≥L3≥L4并且在“强烈单调”的情况下：L1>L2>L3>L4。通常来说，第一负载电流汇流导轨71的第一分段(例如71-2)的电感在“单调”的情况下大于或者等于或者在“强烈单调”的情况下大于该第一负载电流汇流导轨71的连接至该第一分段的第二分段(例如71-3)的电感。该标准中的每个(“相同”、“单调”、“强烈单调”)能够对于第一负载电流汇流导轨71的两个、多于两个或者所有对的相继的分段71-2、71-3、71-4有效，这些分段分别在两个电路技术上相邻的第二连接位置421和422、422和423、423和424之间构造，在这些连接位置处所涉及的排(例如31)的并联连接的半导体芯片11、12、13、14的第一负载连接端11连接至第一负载电流汇流导轨71。
示例性地，如所提及的标准能够实现的那样，在图29和图30之中仅仅示例性地借助于依据第一示例(图1至图3)的结构来加以示出。在这两种情况下，对于该排的每个半导体芯片11、12、13、14来说所有连接导体4的总电感通过该些连接导体4的不同的长度来加以调节，借助于该些连接导体所涉及的半导体芯片11、12、13、14的第一负载连接端11连接至第一负载电流汇流导轨71。
在本发明之中，确定的元件、例如半导体芯片1或者第二连接位置42分别设置在排31或39之中(参见图1、4、7、10、13、16)。借助图20现在阐述在排31之中设置四个半导体芯片11、12、13、14的示例，在本发明的意义之中在一个排之中设置两个或者多个元件(例如半导体芯片1或者第二连接位置42)。
例如在图2中所示出的那样，绝缘载体70E能够具有平的面对半导体芯片1的上侧，该上侧位于平面E0之中。每个元件(在图20之中仅仅示例性地示出了半导体芯片11、12、13、14)具有在该平面E0之中的投影面，该投影面如此地形成，即所涉及的元件借助于正交投影投影到平面E0之上。该投影面分别具有与所涉及的元件11、12、13、14相关联的面重心SP1、SP2、SP3、SP4。元件11、12、13、14在本发明的意义中然后被设置在一排之中，当直线g存在时，对于其具有：在由面重心SP1、SP2、SP3、SP4的离直线g的平均的间距<d>和和该排的以1来减小的数量N的半导体芯片的乘积和在所有的面重心SP1、SP2、SP3、SP4之间在直线g的方向之上所出现的最大的间距L31的比例小于或者等于预先给定的因子f。该因子f能够例如等于1或者恰好等于0.5地加以选择。换句话说意味着：
( 1 N &CenterDot; &Sigma; j = 1 N d j ) ( N - 1 ) L 31 &le; f - - - ( 1 )
其中，N为在所涉及的排之中所设置的并且电地并联连接的半导体芯片的数量。在不等式的左侧之上的分数的分子的第一个括号示出了平均的间距<d>。该平均的间距<d>也通过单个间距d1、d2、d3、d4的数学平均来得到。
只要在一个排之中所设置的元件为连接位置例如第二连接位置42，那么在相互连接的部分(在该示例之中为在连接导体4和第一负载电流汇流导轨71之间的接口)的接口应当理解为连接位置。第一横向的方向r1然后与直线g平行地加以走向。
为了确定借助于图19所阐述的电感L71-2至L71-4需要确定第二连接位置422、423和424的位置，因为电感L71-2通过第一负载电流汇流导轨71的在第二连接位置421和422之间的分段71-2的电感来给出，电感L71-3通过第一负载电流汇流导轨71的在第二连接位置422和423之间的分段71-3的电感来给出并且电感L71-4通过第一负载电流汇流导轨71的在第二连接位置423和424之间的分段71-4的电感来给出。对于以下情况，即半导体芯片11、12、13、14仅仅恰好通过连接导体4连接至第一负载电流汇流导轨71，那么所属的第二连接位置421、422、423和424通过在该连接导体4和第一负载电流汇流导轨71之间的接口的面重心来给出。当半导体芯片否则通过两个或者多个连接导体4连接至第一负载电流汇流导轨71时(在图1中例如通过四个连接导体)，所属的第二连接位置421、422、423和424通过所有的接口(通常相互隔开的)接口的面重心来给出，该接口具有第二连接位置42，该第二连接位置为具有第一负载电流汇流导轨71的所涉及的半导体芯片的所有连接导体4。
图21示出了一个半导体模块的电路载体的一个分段的立体图。设置了多个排31、32、33、34等，它们分别以第一横向的方向r1来走向。在两个相邻的排31和32或33和34之间分别走向有第一负载电流汇流导轨71。通过连接导体4分别将相应的半导体芯片1的第一负载连接端11连接至每个第一负载电流汇流导轨71，该些第一负载连接端位于所涉及的相邻的排31和32或者33和34之中。每个第一负载电流汇流导轨71也将汇聚半导体芯片1的负载电流，该些半导体芯片位于与负载电流汇流导轨71的两侧直接相邻的排31和32或33和34之中。
所示出的原则能够以任意的方式加以实现，尤其是相应于参照图1至图18所阐述的设计方案那样。在图21之中仅仅示例性地示出了依据图13至图15的设计方案。
如同样由图21所看出的那样，两个、多于两个或者所有的排31、32、33、34等的半导体芯片1能够与半导体芯片1并联连接，通过其第一负载连接端11相互导电地加以连接，并且通过其第二负载连接端12(在图21之中隐藏了)相互导电地加以连接。在依据图21所示的装置之中这些将通过键合线来实现，其在第二横向的方向r2之中加以走向。如同样由图21所看出的那样，不同的排31、32、33、34等的半导体芯片1被设置在多个行21、22、23、24等之中，它们以与第一横向的方向r1垂直的第二横向的方向r2加以走向。
图22和图23分别示出了半桥的顶视图，其中，逻辑的低侧开关LS和逻辑的高侧开关HS的负载段串联地导电连接。
逻辑的低侧开关LS包含例如4*8＝32个半导体芯片1。在八排31-LS、32-LS、33-LS、34-LS、35-LS、36-LS、37-LS和38-LS中的每排之中分别相继地设置四个半导体芯片1。此外，逻辑的低侧开关LS的半导体芯片1在行21-LS、22-LS、23-LS和24-LS之中分别设置有八个半导体芯片1。逻辑的低侧开关LS的半导体芯片1的第一负载连接端11相互导电地加以连接。逻辑的低侧开关LS的半导体芯片1的第二负载连接端12(未示出)同样相互导电地加以连接。此外，逻辑的低侧开关LS的半导体芯片1的控制连接端13相互导电地加以连接。
逻辑的高侧开关HS能够可选地包含和逻辑的低侧开关LS相同的并联连接的半导体芯片1的数量，在此例如为4*8＝32个半导体芯片1。在八排31-HS、32-HS、33-HS、34-HS、35-HS、36-HS、37-HS和38-HS中的每排之中分别相继地设置四个半导体芯片1。此外，逻辑的高侧开关HS的半导体芯片1在行21-HS、22-HS、23-HS和24-HS之中分别设置有八个半导体芯片1。逻辑的高侧开关HS的半导体芯片1的第一负载连接端11相互导电地加以连接。逻辑的高侧开关HS的半导体芯片1的第二负载连接端12(未示出)同样相互导电地加以连接。此外，逻辑的高侧开关HS的半导体芯片1的控制连接端13相互导电地加以连接。
逻辑的低侧开关LS的多个排31-LS、32-LS、33-LS、34-LS、35-LS、36-LS、37-LS和38-LS和逻辑的高侧开关HS的多个排31-HS、32-HS、33-HS、34-HS、35-HS、36-HS、37-HS和38-HS均以第一横线的方向r1加以走向。可选地，逻辑的低侧开关LS的多个行21-LS、22-LS、23-LS、24-LS和逻辑的高侧开关HS的多个行21-HS、22-HS、23-HS、24-HS均以与第一横线的方向r1垂直的第二横向的方向r2加以走向。
为了将逻辑的低侧开关LS和逻辑的高侧开关HS的负载段电地串联连接，逻辑的高侧开关HS的第一负载电流汇流导轨71中的每个与逻辑的低侧开关LS的第二负载电流汇流导轨72中的每个导电地加以连接。在所示出的示例之中在此键合线81得以使用，其中每个键合线地键合至逻辑的高侧开关HS的第一负载电流汇流导轨71和逻辑的低侧开关LS的第二负载电流汇流导轨72。替代于或者附加于键合线81然而也能够使用任意其他的电连接技术。
电路载体9此外具有导轨75，它们例如能够被构造在电路载体7的上部金属化层7t(其例如在图2、3、5、6、8、9、11、12、14、15、17和18之中加以示出)之中。为了将电路载体9与位于其上的半桥导电地加以接触，逻辑的低侧开关LS的第二负载电流汇流导轨72、逻辑的高侧开关HS的第二负载电流汇流导轨72以及导轨75分别具有至少一个借助于环形封闭的虚线加以示出的连接端位置，在这些逻连接端位置处具有电流连接端例如连接端片，所涉及的导轨72、75能够连接至该连接端片。在其内部环形封闭的虚线分别以符号“+”、“-”或者“～”加以描述。以符号“+”标注的连接端位置其中用于半桥的正极的电源电压的连接端，以符号“-”标注的连接端位置用于该半桥的负极的电源电压的连接端，并且以符号“～”标注的连接端位置用于电负载的连接端。
逻辑的低侧开关LS和逻辑的高侧开关HS的半导体芯片1分别包含可控的半导体构件，例如分别包含IGBT或者分别包含MOSFET或者分别包含JEFT或者分别包含晶闸管。因此，逻辑的低侧开关LS和逻辑的高侧开关HS的半导体芯片1分别具有一个控制连接端13。
逻辑的开关LS的控制连接端13相互导电地加以连接，以使得逻辑的低侧开关LS的半导体芯片1的半导体构件能够同时地并且同步地接通和关断。为了制造所涉及的导电连接，在分别两个相邻的排31-LS和32-LS、33-LS和34-LS、35-LS和36-LS、37-LS和38-LS的半导体芯片1之间的控制连接端13导电地组装至(可能的多个)控制信号导轨73，在其上分别连接有键合线6。逻辑的低侧开关LS的不同的键合线6能够相互导电地加以连接并且连接至共用的或者不同、然后同步的门极驱动器。
对于每个键合线6来说还具有键合线12＇连接至相应的第一负载电流汇流导轨71，其在半导体芯片1的相应的排31-LS和32-LS、33-LS和34-LS、35-LS和36-LS、37-LS和38-LS之间走向，所涉及的键合线6连接至该半导体芯片。键合线12＇然后分别用于连接电的参考电势(例如辅助发射极、辅助源极)，以便用于操控连接至所属的键合线6的控制连接端13。
相应地，逻辑的高侧开关HS的控制连接端13相互导电地加以连接，从而使得逻辑的高侧开关HS的半导体芯片1的半导体构件同时地并且同步地关断和接通。为了制造所涉及的导电连接，控制连接端13在半导体芯片1的分别两个相邻的排31-HS和32-HS、33-HS和34-HS、35-HS和36-HS、37-HS和38-HS之间导电地组装至(可能多个)控制信号导轨73，在该控制信号导轨出分别连接有键合线6。逻辑的高侧开关HS的不同的键合线6能够相互导电地加以连接并且连接至共同的或者不同的、然后同步的门极驱动器。
对于每个键合线6来说还有键合线12＇连接至相应的第一负载电流汇流导轨71，其在半导体芯片1的相应的排31-HS和32-HS、33-HS和34-HS、35-HS和36-HS、37-HS和38-HS之间走向，所涉及的键合线6连接至该半导体芯片。键合线12＇然后分别用于连接电气的参考电势(例如辅助发射极-电势当第一负载连接端11为射极芯片金属化层时、辅助源极-电势当第一负载连接端11为源极-芯片金属化层时)，以便用于操控连接至所属的键合线6的控制连接端13。
在逻辑的低侧开关LS和逻辑的高侧开关HS之中均能够如此地选择每个键合线6在所涉及的控制信号导轨73之上的连接位置，使得在该连接位置和每个连接至所涉及的键合线6的控制连接端13之间的电阻基本上相同。在此连接位置的位置能够约在所涉及的控制连接端13之间的中间。图22和图23的装置不同的键合线和导轨引线，借助于它们此类的基本上相同的电气控制连接端电阻得以实现。
图24和图25和图26分别示出了电路板9的不同的分段的顶视图，该电路板分别具有多个半导体芯片1的并联电路，其被设置在两个相邻的平行的排31、32之中，该些排以第一横向的方向r1来加以延伸。图24和图25之中键合线6的键合位置在控制信号导轨72之上以第一横向的方向r1分别约在半导体芯片1的中间，在半导体芯片处连接有键合线6的控制连接端13。在依据图26的装置之中存在两个控制信号导轨73，在其处分别通过一个键合线5直接地连接有四个围起来的半导体芯片1(两个在排31之中并且与之相反的两个在排32之中)的控制电极13。键合线6在每个控制信号导轨73分别具有至少一个键合位置。
在依据图24的示例之中，第一负载电流汇流导轨71的另外的布线借助于键合线82键合至第一负载电流汇流导轨71的一端。与之有区别地，在依据图25的示例之中，键合线82键合至第一负载电流汇流导轨71的键合位置以第一横向的方向r1分别约在半导体芯片1的中间，其第一负载连接端11通过连接导体4直接地连接至第一负载电流汇流导轨71之上。在依据图26的示例之中第一负载电流汇流导轨71简单地加以引入。第二负载电流汇流导轨72以U形加以走向围绕第一负载电流汇流导轨71。
依据图24、25、26的装置的电路板9的结构分别根据依据图1至图18所阐述的原则的一个或者多个变型来加以实现。电路载体9具有电路板7，其绝缘载体70如阐述的那样示例性地能够为陶瓷层，其设置有下部金属化层7b(其在图24至图26中未示出)和上部金属化层7t，参见附图2、3、5、6、8、9、11、12、14、15、17和18。替代地，绝缘载体70能够被构造为非陶瓷的介电层。
第一负载电流汇流导轨71能够被构造在上部金属化层7t之中(图1至图6)或者通过其加以形成，或者其能够被设置在上部金属化层7t之中并且借助于介电层77或者80相对于上部金属化层7t电绝缘(参见图7至图9或者图13至图15或者图16至图18)。控制信号导轨73通过键合线5连接至控制电极13(只要该控制电极存在)，其能够要么被构造在上部金属化层7t之中或者被构造在相同的金属化层之中，诸如设置在电路板7之上的第一负载电流汇流导轨71(图13至图15)，或者构造在这样的金属化层之中，在该金属化层之中构造有第一负载电流汇流导轨71并且借助于介电层76、80来相对于该金属化层电绝缘(图4至图12或图16至图18)。
图27还示出了打开的功率半导体模块100的透视图。该功率半导体模块100包含具有逻辑的低侧开关LS和逻辑的高侧开关HS的半桥，例如借助于图22至图23加以阐述的那样。多个第一外部连接端101相继地设置在一个行之中，这些第一外部连接端在半导体模块100内部相互电连接并且用于连接DC电源电压的正极，该行以第二横向的方向r2加以延伸，该第二横向的方向与第一横向的方向r1垂直地加以走向。逻辑的高侧开关HS如借助于图22和23所示出的那样包含至少一排31-HS、32-HS、33-HS、34-HS、35-HS、36-HS、37-HS和在图27之中由壳体侧壁所隐藏的38-HS。逻辑的低侧开关LS同样如借助于图22和23所示出的那样包含至少一排31-LS、32-LS、33-LS、34-LS、35-LS、36-LS、37-LS和38-LS(该些附图标记在图27之中出于清晰示出的缘故未加以示出)。
此外，多个第二外部的连接端102在半导体模块100的内部相互导电地加以连接并且用于连接负的DC电源电压，它们相继地设置在一行之中，该行同样以第二横向的方向r2加以延伸。此外，多个第三外部连接端103在半导体模块100的内部导电地加以连接并且用于连接电负载，它们相继地设置在一个行之中，该行以第二横向的方向r2加以延伸。
只要第一、第二和第三外部连接端101、102或103存在，那么它们设置在模块壳体的外侧，此外在该模块壳体之中设置有半导体芯片1。在这种情况下，第一、第二和第三外部连接端101、102或103只要存在便能够从该模块壳体的外侧访问并且由此能够电接触。
当在该半导体模块100运行时截止了逻辑的低侧开关LS并且逻辑的高侧开关HS导通时，电流在第一外部连接端101和第三外部连接端103之间流动即基本上平行于第一横向的方向r1地流动。当反过来逻辑的低侧开关LS导通并且逻辑的高侧开关HS截止时，电流在第二外部连接端102和第三外部连接端103之间流动，即基本上同样平行于第一横向的方向r1地流动。每个排31-HS、32-HS、33-HS、34-HS、35-HS、36-HS、37-HS、38-HS、31-LS、32-LS、33-LS、34-LS、35-LS、36-LS、37-LS和38-LS的半导体芯片1也分别以第一横向的方向r1相继地加以设置。
在该半导体模块100的另一个设计方案之中不包含任何半桥而是仅仅具有单个构件，那么两行的外部连接端便足够了，它们分别以第二横向的方向r2加以走向。示例性地，然后第一外部连接端101如阐述的那样与半导体芯片1的第一负载连接端11导电连接并且第二外部连接端102与第二负载连接端12导电连接。
半导体模块100能够此外针对每个可控的逻辑单个开关(在此为逻辑的低侧开关LS和逻辑的高侧开关HS)具有至少一对外部连接端106和112＇，通过它们将控制信号引入所涉及的可控的逻辑的单个开关LS、HS之中。在此每对存在外部连接端106，其例如通过一个或者多个键合线6与所涉及的逻辑的单个开关LS、HS的可控的半导体芯片1的控制连接端13导电连接，以及每对存在外部连接端112＇，其例如通过一个或者多个键合线12和第二负载电流汇流导轨71而与所涉及的逻辑的单个开关LS、HS的可控的半导体芯片1的第一负载连接端11导电地加以连接。依据图27的半导体模块100仅仅示例性地针对逻辑的单个开关HS和逻辑的单个开关LS分别具有两个这样的对的外部连接端。图28示出了依据图27的具有设置于其上的壳体盖的半导体模块100。
只要功率半导体模块100具有带有逻辑的低侧开关LS和逻辑的高侧开关HS的半桥，其负载段串联地连接(参见例如图22、23结合图27和28)，用于连接正的DC电源电压的第一外部连接端101和用于连接负的DC电源电压的第二外部连接端102能够分别以第一横向的方向r1设置在逻辑的低侧开关LS和逻辑的高侧开关HS之间。
通常来说，借助于本发明能够实现功率半导体模块，其包含仅仅一个或者两个或者多于两个的逻辑单个构件，其中，逻辑的单个构件中的每个包含至少两个半导体芯片1的并联电路，该至少两个半导体芯片1相继地设置在一个或者多个排31、32、33、34等之中，多个排之中每个均以第一横线的方向r1加以延伸并且在该排之中分别以第一横向的方向r1相继地设置有至少两个半导体芯片1。该半导体芯片1的第一负载连接端11其中相互导电地加以连接并且该半导体芯片1的第二负载连接端12分别相互导电地加以连接。只要半导体芯片1为二极管，那么其不具有任何控制连接端13。当半导体芯片1否则为可控的半导体构件时，其具有控制连接端13，它们能够可选地相互导电地加以连接。
以前述的方式导电地并联连接的逻辑的单个构件的半导体芯片1的数量原则上能够是任意的。其能够例如为至少4个、至少8个或者至少16个。这样的逻辑的单个构件的半导体芯片1能够以m*n的矩阵的形式设置在电路载体9之上的m排31、32、33、34等和n行21、22、23、24等之中。该m排31、32、33、34等分别以第一横向的方向r1地加以走向并且该n行21、22、23、24等分别以与第一横向的方向r1垂直的第二横向的方向r2加以走向。替代地，第一横向的方向r1和第二横向的方向r2能够包含小于90°并且大于0°的角度，例如为45°或者65°。值m能够例如为至少2、至少3、至少4或者至少8并且值n能够与m无关地例如为至少2、至少4或者最大为8。可选地，m能够大于等于n(m≥n)或者大于等于2*n(m≥2n)。在这样的矩阵之中所设置的并且(例如与逻辑的开关关联的)并联连接的半导体芯片1的数量能够例如为至少4个或者至少6个。
只要半导体模块100包含两个或者多个逻辑的单个构件，那么其相应的横向方向r1能够平行地加以走向。同样地，其相应的第二横向方向r2也能够平行地加以走向，其同样地在图27中加以示出。
所有在本说明书之中加以描述的导电连接能够被构造为持续的导电连接。
本发明适用于多个任意的半导体芯片1的并联电路，尤其是小的半导体芯片1。所以能够可选地多个与逻辑的单个构件并联连接的半导体芯片1中的每个具有小于40mm2或者小于25mm2或者小于10mm2的底面。
并联连接的半导体芯片1的半导体基础材料基本上为任意的。与逻辑的单个构件并联连接的半导体芯片1能够具有相同的或者不同的半导体基底材料，例如硅、碳化硅、氮化镓、砷化镓。
如此外在图22和图23中所示出的那样，半导体芯片1的以两个相邻的排31-HS和32-HS、33-HS和34-HS、35-HS和36-HS、37-HS和38-HS、31-LS和32-LS、33-LS和34-LS、35-LS和36-LS、37-LS和38-LS地加以设置的第一负载连接端11分别借助于一个或者多个连接导体4连接至共用的设置在所涉及的排之间的第一负载电流汇流导轨71。
在以一排或者多排地加以相继地设置并且在其中第一负载连接端11和第二负载连接端均位于所涉及的半导体主体1的背对第一电路板7的侧之上的半导体芯片1的并联电路之中，第二负载连接端12根据相同的原理能够连接至第二负载电流汇流导轨72，如前面针对第一负载连接端11中的连接端在第一负载电流汇流导轨72所阐述的那样。

Claims (27)

1.一种电路装置，其具有：
数量为至少两个的半导体芯片(1)，所述半导体芯片被相继地设置为一排(31)，所述一排以第一横向方向(r1)加以延伸，其中，
-多个半导体芯片(1)中的每个具有半导体主体(10)以及第一负载连接端(11)和第二负载连接端(12)；
-所有的半导体芯片(1)的多个第一负载连接端(11)相互导电地连接；以及
-所有的半导体芯片(1)的多个第二负载连接端(12)相互导电地连接；
第一负载电流汇流导轨(71)；
用于所述多个半导体芯片(1)中的每个的、具有第一连接位置(41)以及第二连接位置(42)的至少一个电连接导体(4)，在所述第一连接位置处所涉及的连接导体(4)与所述第一负载连接端(11)导电连接，在所述第二连接位置处所涉及的连接导体(4)与所述第一负载电流汇流导轨(71)导电连接；以及
所述电路装置的外部连接端(101)，所述外部连接端与所述第一负载电流汇流导轨(71)导电连接；其中，对于所述多个半导体芯片(1)中的每个第一半导体芯片和每个第二半导体芯片，其多个第二连接位置(42)沿着所述第一负载电流汇流导轨(71)形成直接相邻的所有第二连接位置(42)并且如此地相互加以设置，使得所述多个半导体芯片(11、12、13)中的所述第一半导体芯片的第二连接位置(421、422、423)沿着所述第一负载电流汇流导轨(71)位于所述多个半导体芯片(12、13、14)中的所述第二半导体芯片的所述第二连接位置(422、423、424)和所述外部的连接端(101)之间，所有的连接导体(4)的总电感(L2、L3、L4)为所述第一负载电流汇流导轨(71)的在所述多个半导体芯片(11、12、13)中的第一半导体芯片的第二连接位置(421、422、423)和所述多个半导体芯片(12、13、14)中的所述第二半导体芯片的所述第二连接位置(422、423、424)之间所构造的分段(71-2、71-3、71-4)所具有的电感的至少两倍，通过所述所有的连接导体，所述多个半导体芯片(12、13、14)中的所述第二半导体芯片的所述第一负载连接端(11)连接至所述第一负载电流汇流导轨(71)。
2.根据权利要求1所述的电路装置，其中，所有的连接导体(4)的总电感(L2、L3、L4)之间的比例至少具有在所述多个半导体芯片(11、12、13)中的所述第一半导体芯片的第二连接位置(421、422、423)和所述多个半导体芯片(12、13、14)中的所述第二半导体芯片的所述第二连接位置(422、423、424)之间所构造的分段(71-2、71-3、71-4)的电感的五倍，通过所述所有的连接导体，所述多个半导体芯片(12、13、14)中的所述第二半导体芯片的所述第一负载连接端(11)连接至所述第一负载电流汇流导轨(71)。
3.根据权利要求1或2所述的电路装置，其中，所有的连接导体(4)的总电感(L2、L3、L4)之间的比例至少具有在所述多个半导体芯片(11、12、13)中的所述第一半导体芯片的第二连接位置(421、422、423)和所述半导体芯片(12、13、14)中的所述第二半导体芯片的所述第二连接位置(422、423、424)之间所构造的分段(71-2、71-3、71-4)的电感的五倍，通过所述所有的连接导体，所述多个半导体芯片(12、13、14)中的所述第二半导体芯片的所述第一负载连接端(11)连接至所述第一负载电流汇流导轨(71)。
4.根据前述权利要求中任一项所述的电路装置，其中，对于所述第一负载电流汇流导轨(71)的一个、多个或者所有的分段(71-2、71-3、71-4)，所述分段沿着所述第一负载电流汇流导轨(71)形成直接相邻的所述第二连接位置(421、422、423、424)，所涉及的分段(71-2、71-3、71-4)的电感(L71-2、L71-3、L71-4)和所述半导体芯片(12、13、14)的标称电流(Irated)的乘积小于15nVs，所述电感与两个直接相邻的第二连接位置(421、422、423、424)中的相应的相关联，所述连接位置沿着所述第一负载电流汇流导轨(71)远离地从所述外部的连接端(101)隔开。
5.根据前述权利要求中任一项所述的电路装置，其中，在所述多个半导体芯片(11、12、13)中的所述第一半导体芯片的所述第二连接位置(421、422、423)和所述多个半导体芯片(12、13、14)的所述第二半导体芯片的所述第二连接位置(422、423、424)之间构造的分段的电感小于或者等于1nH。
6.根据前述权利要求中任一项所述的电路装置，其中，对于所述多个半导体芯片(11、12、13、14)中的每个，所有的连接导体(4)的总电感(L1、L2、L3、L4)大于或者等于2nH并且小于或者等于10nH，通过所述所有的连接导体，所述半导体芯片(11、12、13、14)的所述第一负载连接端(11)连接至所述第一负载电流汇流导轨(71)。
7.根据前述权利要求中任一项所述的电路装置，其中，多个电的连接导体(4)中的每个被构造为键合线，所述键合线在所涉及的第一连接位置(41)处直接地键合至所述第一负载连接端(11)，并且所述键合线在所涉及的第二连接位置(42)处直接地键合至所述第一负载电流汇流导轨(71)。
8.根据前述权利要求中任一项所述的电路装置，其具有第二负载电流汇流导轨(72)，其中，所述多个半导体芯片(1)中的每个如此地设置在所述第二负载电流汇流导轨(72)之上，使得其第一负载连接端(11)位于所述半导体主体(1)的背对所述第二负载电流汇流导轨(72)的侧之上，并且其第二负载连接端(12)位于所述半导体主体(1)的面对所述第二负载电流汇流导轨(72)的侧之上。
9.根据前述权利要求中任一项所述的电路装置，其中，所述第一负载电流汇流导轨(71)具有带有纵向的细长形状，所述纵向以所述第一横向的方向(r1)加以延伸。
10.根据前述权利要求中任一项所述的电路装置，其中，
所有的半导体芯片(1)的所述多个第一负载连接端为源极连接端；或者
所有的半导体芯片(1)的所述多个第一负载连接端为发射极连接端。
11.根据前述权利要求中任一项所述的电路装置，其中，所述多个半导体芯片(1)中的每个具有小于40mm2或者小于25mm2或者小于10mm2的底面积。
12.根据前述权利要求中任一项所述的电路装置，其具有电路载体(9)，所述电路载体具有带有被构造为介电层的第一绝缘载体(70)的第一电路板(7)，并且所述第一电路板具有第一上部金属化层(7t)和第一下部金属化层(7b)，所述第一上部金属化层和第一下部金属化层被设置在所述第一绝缘载体(70)的相对的侧之上并且材料连接地与所述第一绝缘载体相连接。
13.根据权利要求12所述的电路装置，其中，所述第一负载电流汇流导轨(71)被构造在所述第一上部金属化层(7t)中。
14.根据权利要求12所述的电路装置，其中，
所述第一负载电流汇流导轨(71)被设置在所述第一上部金属化层(7t)的背对所述绝缘载体(70)的侧之上；以及
第一介电层(77、80)被设置在所述第一负载电流汇流导轨(71)和所述第一上部金属化层(7t)之间。
15.根据权利要求14所述的电路装置，其中，所述第一介电层(77、80)具有以下材料中的一种或者由以下材料中的一种组成：陶瓷、玻璃、塑料、酰亚胺。
16.根据权利要求12至15中任一项所述的电路装置，其具有第二电路板(8)，所述第二电路板被设置在所述第一上部金属化层(7t)的背对所述第一绝缘载体(70)的侧之上并且所述第二电路板具有被构造为介电层的第二绝缘载体(80)、以及第二上部金属化层(8t)和第二下部金属化层(8b)，所述第二上部金属化层和第二下部金属化层被设置在所述第二绝缘载体(80)的相对的侧之上并且材料连接地与所述第二绝缘载体相连接；其中，
所述第二下部金属化层(8b)被设置在所述第二绝缘载体(80)和所述第一上部金属化层(7t)之间；以及
所述第一电路板(7)和所述第二电路板(8)通过连接层(87)相互材料连接地加以连接，所述连接层既邻接所述第一上部金属化层(7t)又邻接所述第二下部金属化层(8b)。
17.根据权利要求16所述的电路装置，其中，
所述第一绝缘载体(70)具有陶瓷或者由陶瓷组成；以及
所述第二绝缘载体(80)具有陶瓷或者由陶瓷组成。
18.根据前述权利要求中任一项所述的电路装置，其中，所述多个半导体芯片(1)中的每个具有控制连接端(13)，通过所述控制连接端能够控制所涉及的半导体芯片(1)在所述第一负载连接端(11)和所述第二负载连接端(12)之间所构造的负载段，以及
所有控制连接端(13)彼此导电连接。
19.根据权利要求18所述的电路装置，其具有控制信号导轨(73)，所述控制信号导轨与多个控制连接端(13)导电连接。
20.根据权利要求19以及根据权利要求12至17中任一项所述的电路装置，其中，所述控制信号导轨(73)被构造在所述上部金属化层(71)之中。
21.根据权利要求18以及根据权利要求12至17中任一项所述的电路装置，其中，
所述控制信号导轨(73)被构造在所述上部金属化层(71)的背对所述绝缘载体(70)的侧之上；以及
第二介电层(76、80)被设置在所述控制信号导轨(73)和所述上部金属化层(7t)之间。
22.根据权利要求21的电路装置，其中，所述第二介电层(76、80)具有以下材料中的一种或者由以下材料中的一种所组成：陶瓷、玻璃、塑料、酰亚胺。
23.根据权利要求19至22中任一项所述的电路装置，其中，
所述控制信号导轨(73)设置在多个排(31、32)中的两个直接相邻的排(31、32)之间；以及
键合线(6)，其将所述多个排(31、32)中的两个直接相邻的排(31、32)的所有的半导体芯片(1)的所述控制连接端(13)与共同的连接端(106)相连接，位于所述多个排(31、32)中的两个直接相邻的排(31、32)的半导体芯片(1)之间的位置键合至所述控制信号导轨(73)。
24.一种电路装置，其具有依据前述权利要求中任一项构造的第一电路装置(HS)和依据前述权利要求中任一项构造的第二电路装置(LS)，其中，所述第一电路装置(HS)的所述多个半导体芯片(1)的所述多个第一负载连接端(11)与所述第二电路装置(LS)的所述多个半导体芯片(1)的所述多个第二负载连接端(12)持续地导电连接。
25.根据权利要求24所述的电路装置，其中，所述第一电路装置(HS)的所述第一横向方向(r1)与所述第二电路装置(LS)的所述第一横向方向(r1)相同。
26.根据权利要求24或25所述的电路装置，其具有：
壳体；
多个第一外部连接端(101)，其在所述壳体的内部相互地并且与所述第一电路装置(HS)的所述多个半导体芯片(1)的所述多个第二负载连接端(12)导电连接，并且所述多个第一外部连接端相继地设置在第一行中；
多个第二外部连接端(102)，其在所述壳体的内部相互地并且与所述第二电路装置(LS)的所述多个半导体芯片(1)的所述多个第一负载连接端(11)导电连接，并且所述多个第二外部连接端相继地设置在第二行中；以及
多个第三外部连接端(103)，其在所述壳体的内部相互地并且与所述第一电路装置(HS)的所述多个半导体芯片(1)的所述多个第一负载连接端(11)和所述第二电路装置(LS)的所述多个半导体芯片(1)的所述多个第二负载连接端(12)导电连接，并且所述多个第三外部连接端相继地设置在第三行中。
27.根据权利要求26所述的电路装置，其中，所述第一行、所述第二行和所述第三行分别垂直于所述第一电路装置(HS)的所述第一横向方向(r1)地加以走向。
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