DE102021213724A1

DE102021213724A1 - Chipanordnung, leistungsmodul, verfahren zur herstellung einer chipanordnung und verfahren zum montieren eines leistungsmoduls

Info

Publication number: DE102021213724A1
Application number: DE102021213724.5A
Authority: DE
Inventors: Wei Liu
Original assignee: ZF Friedrichshafen AG
Current assignee: ZF Friedrichshafen AG
Priority date: 2021-12-02
Filing date: 2021-12-02
Publication date: 2023-06-07

Abstract

Es wird eine Chipanordnung (20) bereitgestellt. Die Chipanordnung (20) umfasst: einen Kühlkörper (22) mit einer elektrisch isolierenden Schicht (32) und einer elektrisch leitenden Schicht (34) auf der elektrisch isolierenden Schicht (32); einen ersten Halbleiterchip (24) mit einem ersten Leistungskontakt (42), einem zweiten Leistungskontakt und einem Steuerkontakt (52), wobei der erste Halbleiterchip (24) auf dem Kühlkörper (22) angeordnet ist und wobei der zweite Leistungskontakt mit der elektrisch leitenden Schicht (34) des Kühlkörpers (22) elektrisch gekoppelt ist; ein elektrisch isolierendes Pad (26) auf der elektrisch leitenden Schicht (34) neben dem Halbleiterchip (24); und ein elektrisch leitendes erstes Pad (28) auf dem elektrisch isolierenden Pad (26), wobei der Steuerkontakt (52) des ersten Halbleiterchips (24) mit dem ersten Pad (28) elektrisch gekoppelt ist.

Description

Die Erfindung betrifft eine Chipanordnung, ein Leistungsmodul, ein Verfahren zur Herstellung einer Chipanordnung und ein Verfahren zum Montieren eines Leistungsmoduls.
Eine herkömmliche Chipanordnung kann einen Kühlkörper und einen auf den Kühlkörper montierten Halbleiterchip umfassen. Der Kühlkörper kann ein DBC-Substrat (DBC - direct bonded copper, direkt gebondetes Kupfer) oder ein IMS (IMS - insulated metal substrate, isoliertes Metallsubstrat) umfassen. Der Halbleiterchip kann direkt auf einer elektrisch leitenden Schicht des Kühlkörpers angeordnet sein. Die leitende Schicht kann mehrere Abschnitte umfassen, die voneinander getrennt und somit elektrisch voneinander isoliert sind. Ein Steuerkontakt, der als das Gate des Halbleiterchips bezeichnet werden kann, kann mit einem dieser Abschnitte elektrisch gekoppelt sein, wobei ein Leistungskontakt, der als eine Source oder ein Drain des Halbleiterchips bezeichnet werden kann, mit einem anderen diese Abschnitte elektrisch gekoppelt sein kann.
Ein herkömmliches Leistungsmodul kann die obige Chipanordnung und eine Steuerung zum Steuern der Halbleiterchips der Chipanordnung umfassen. Insbesondere kann die Steuerung zum Steuern des Gates des Halbleiterchips verwendet werden. Die Steuerung kann auf einer Leiterplatte (PCB, printed circuit board) angeordnet sein, die mit der Chipanordnung gekoppelt und/oder darauf angeordnet sein kann.
Bei der herkömmlichen Chipanordnung, die einen Halbleiterchip mit den Source- und Gate-Kontakten oben auf dem Halbleiterchip aufweist, kann ein Abstand zwischen den Source- und Gate-Kontakten zu klein für eine leichte Kontaktierung der Kontakte durch Löten sein. Daher umfasst das Kontaktieren dieser Kontakte komplexe, zeitaufwendige und kostenintensive Vorgehensweisen.
In Abhängigkeit von der Art des Halbleiterchips kann ferner möglicherweise ein Widerstand, z. B. ein Ausgleichswiderstand zum Koppeln der Steuerung mit dem Gate des entsprechenden Halbleiterchips, z. B. bei einem GaN-Chip, erforderlich sein.
Herkömmlicherweise ist solch ein Widerstand auf der Leiterplatte angeordnet, auf der die Steuerung angeordnet ist. Der Widerstand braucht jedoch viel Platz auf der Leiterplatte, und die Größe der Leiterplatte muss an den zusätzlich benötigten Platz angepasst werden.
Daher besteht eine Aufgabe der vorliegenden Erfindung in der Bereitstellung einer Chipanordnung, die mindestens einen Halbleiterchip umfasst und sich leicht, schnell und/oder kosteneffizient herstellen lässt.
Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Leistungsmoduls, das mindestens eine Chipanordnung umfasst und sich leicht, schnell und/oder kosteneffizient herstellen lässt.
Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zur Herstellung einer Chipanordnung, die einen Halbleiterchip umfasst, das sich leicht, schnell und kosteneffizient durchführen lässt.
Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Montieren eines Leistungsmoduls, das eine Chipanordnung umfasst, das sich leicht, schnell und/oder kosteneffizient durchführen lässt.
Die Aufgaben werden durch den Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Ausführungsformen werden in den abhängigen Ansprüchen angeführt.
Ein Aspekt betrifft eine Chipanordnung. Die Chipanordnung umfasst Folgendes: einen Kühlkörper mit einer elektrisch isolierenden Schicht und einer elektrisch leitenden Schicht auf der elektrisch isolierenden Schicht; einen ersten Halbleiterchip mit einem ersten Leistungskontakt, einem zweiten Leistungskontakt und einem Steuerkontakt, wobei der erste Halbleiterchip auf dem Kühlkörper angeordnet ist und wobei der zweite Leistungskontakt mit der elektrisch leitenden Schicht des Kühlkörpers elektrisch gekoppelt ist; ein elektrisch isolierendes Pad auf der elektrisch leitenden Schicht neben dem Halbleiterchip; und ein elektrisch leitendes erstes Pad auf dem elektrisch isolierenden Pad, wobei der Steuerkontakt des ersten Halbleiterchips mit dem ersten Pad elektrisch gekoppelt ist.
Die Chipanordnung, die die Pads auf dem Kühlkörper umfasst, wobei der Steuerkontakt des ersten Halbleiterchips mit dem ersten Pad verbunden ist, kann die Bereitstellung von ausreichend Platz zwischen den Kontakten des ersten Halbleiterchips ermöglichen, so dass die Chipanordnung auf eine leichte, schnelle und/oder kosteneffiziente Weise hergestellt werden kann.
Der Steuerkontakt kann ein Gate des ersten Halbleiterchips sein. Der erste Leistungskontakt kann eine Source oder ein Drain des ersten Halbleiterchips sein, und der zweite Leistungskontakt kann der Drain bzw. die Source des ersten Halbleiterchips sein. Der erste Halbleiterchip kann direkt auf den Kühlkörper, insbesondere direkt auf der elektrisch leitenden Schicht, angeordnet sein. „Direkt“ kann in diesem Zusammenhang bedeuten, dass es zwischen dem Halbleiterchip und dem Kühlkörper einen direkten physischen Kontakt gibt und/oder dass zwischen dem Halbleiterchip und dem Kühlkörper nur ein einziges Kopplungsmedium vorgesehen ist, wobei das Kopplungsmedium ein Klebstoff oder ein Lot sein kann. Der erste Halbleiterchip kann SiC, GaN oder GaO umfassen. Die Chipanordnung kann zwei oder mehr der Halbleiterchips und dementsprechend zwei oder mehr erste Pads zum Kontaktieren der jeweiligen Steuerkontakte der Halbleiterchips umfassen.
Gemäß einer Ausführungsform umfasst die Chipanordnung ferner einen elektrisch leitenden ersten Pin, der auf dem ersten Pad angeordnet ist und sich von dem ersten Pad weg erstreckt. Der erste Pin kann ermöglichen, das erste Pad und somit den Steuerkontakt des ersten Halbleiterchips auf eine leichte, schnelle und/oder kosteneffiziente Weise zu kontaktieren.
Gemäß einer Ausführungsform umfasst die Chipanordnung ferner einen ersten Widerstand, der auf dem ersten Pad angeordnet ist und den Steuerkontakt des Halbleiterchips mit dem ersten Pad elektrisch koppelt. Der erste Widerstand kann ein Ausgleichswiderstand zum Reduzieren einer Schwingung des durch den Halbleiterchip bereitgestellten Stroms und/oder zum Verbessern einer EMI-Leistung (EMI, electromagnetic interference - elektromagnetische Interferenz) des Halbleiterchips sein. Der erste Widerstand kann besonders vorteilhaft sein, wenn der Halbleiterchip ein GaN-Chip ist.
Gemäß einer Ausführungsform umfasst die Chipanordnung ferner ein elektrisch leitendes zweites Pad auf dem elektrisch isolierenden Pad, wobei der erste Leistungskontakt des ersten Halbleiterchips mit dem zweiten Pad elektrisch gekoppelt ist. Wahlweise kann ein zweiter Widerstand auf dem zweiten Pad angeordnet sein, wobei der zweite Widerstand den ersten Leistungskontakt des Halbleiterchips mit dem zweiten Pad elektrisch koppeln kann. Ferner kann ein elektrisch leitender zweiter Pin auf den zweiten Pad angeordnet sein, wobei sich der zweite Pin von dem zweiten Pad weg erstrecken kann.
Gemäß einer Ausführungsform umfasst die Chipanordnung ferner einen zweiten Halbleiterchip mit einem ersten Leistungskontakt, einem zweiten Leistungskontakt und einem Steuerkontakt des zweiten Halbleiterchips, wobei der zweite Halbleiterchip auf dem Kühlkörper angeordnet ist und wobei der zweite Leistungskontakt des zweiten Halbleiterchips mit der elektrisch leitenden Schicht des Kühlkörpers elektrisch gekoppelt ist; und ein elektrisch leitendes drittes Pad auf dem elektrisch isolierenden Pad, wobei der Steuerkontakt des zweiten Halbleiterchips mit dem dritten Pad elektrisch gekoppelt ist. Wahlweise kann ein dritter Widerstand auf dem dritten Pad angeordnet sein, wobei der dritte Widerstand den Steuerkontakt des zweiten Halbleiterchips mit dem dritten Pad elektrisch koppeln kann. Ferner kann ein elektrisch leitender dritter Pin auf dem dritten Pad angeordnet sein, wobei sich der dritte Pin von dem dritten Pad weg erstrecken kann.
Gemäß einer Ausführungsform ist der erste Leistungskontakt des zweiten Halbleiterchips mit dem zweiten Pad elektrisch gekoppelt. Somit können der erste Leistungskontakt des ersten Halbleiterchips und der erste Leistungskontakt des zweiten Halbleiterchips beide mit dem gleichen zweiten Pad elektrisch gekoppelt sein. Die ersten Leistungskontakte können über den gleichen Widerstand, d. h. den zweiten Widerstand, oder über getrennte Widerstande, d. h. den zweiten Widerstand und einen vierten Widerstand, mit dem zweiten Pad gekoppelt sein.
Gemäß einer Ausführungsform ist der Kühlkörper ein DBC-Substrat oder ein IMS. Dies trägt zu einer sehr guten Wärmeableitung von dem Halbleiterchip weg bei. Zum Beispiel umfasst der Kühlkörper eine wärmeleitende Schicht, auf der die elektrisch isolierende Schicht angeordnet ist.
Gemäß einer Ausführungsform ist mindestens einer der Halbleiterchips ein Hochleistungshalbleiterchip. Der Hochleistungshalbleiterchip kann dazu konfiguriert sein, hohe Spannungen, zum Beispiel von mehr als 100 V, und/oder hohe Ströme, zum Beispiel von mehr als 10 A, zu verarbeiten.
Merkmale, Ausführungsformen und/oder Vorteile, die den obigen Halbleiterchip betreffen, können auch Merkmale, Ausführungsformen bzw. Vorteile eines Leistungsmoduls, das die Chipanordnung umfasst, eines Verfahrens zur Herstellung der Chipanordnung und/oder eines Verfahrens zum Montieren des Leistungsmoduls, die jeweils nachfolgend erläutert werden, betreffen.
Ein anderer Aspekt betrifft ein Leistungsmodul. Das Leistungsmodul umfasst mindestens eine Chipanordnung wie oben erläutert; eine Leiterplatte, die mindestens eine durchgehende Aussparung umfasst, durch die sich mindestens einer der Pins der Chipanordnung erstreckt; und mindestens eine Steuerung, die mit dem ersten Pin auf der Leiterplatte elektrisch gekoppelt ist. Die Steuerung kann auf einer ersten Seite der Leiterplatte, die der Chipanordnung abgekehrt ist, angeordnet sein. Alternativ oder zusätzlich kann die Steuerung auf einer zweiten Seite der Leiterplatte, die der Chipanordnung zugekehrt ist, angeordnet sein. Ferner kann die Chipanordnung zwei oder mehr der obigen Chipanordnungen umfassen, wobei die weiteren Chipanordnungen über die Steuerung oder über zwei oder mehr getrennte Steuerungen gesteuert werden können.
Ein anderer Aspekt betrifft ein Verfahren zur Herstellung der Chipanordnung. Das Verfahren umfasst Bereitstellen des Kühlkörpers mit der elektrisch isolierenden Schicht und der elektrisch leitenden Schicht auf der elektrisch isolierenden Schicht; Bilden des elektrisch isolierenden Pads auf der elektrisch leitenden Schicht; Bilden des elektrisch leitenden ersten Pads auf dem elektrisch isolierenden Pad; Anordnen des ersten Halbleiterchips auf dem Kühlkörper neben dem ersten Pad, wobei der erste Halbleiterchip den ersten Leistungskontakt, den zweiten Leistungskontakt und den Steuerkontakt aufweist, wobei der zweite Leistungskontakt des ersten Halbleiterchips mit der elektrisch leitenden Schicht des Kühlkörpers elektrisch gekoppelt ist; und elektrisches Koppeln des Steuerkontakts des ersten Halbleiterchips mit dem ersten Pad.
Ein anderer Aspekt betrifft ein Verfahren zum Montieren des Leistungsmoduls, wobei das Verfahren Folgendes umfasst: Bereitstellen der obigen Chipanordnung; Anordnen der Leiterplatte, die die mindestens eine durchgehende Aussparung auf der Chipanordnung umfasst, so dass sich mindestens einer der Pins der Chipanordnung durch die durchgehende Aussparung erstreckt; Anordnen der mindestens einen Steuerung auf der Leiterplatte; und elektrisches Koppeln der Steuerung mit dem ersten Pin. Die Steuerung kann vor oder nach dem Anordnen der Leiterplatte auf der Chipanordnung auf der Leiterplatte angeordnet werden.
Diese und weitere Aspekte der Erfindung werden mit Bezug auf die nachfolgend beschriebenen Ausführungsformen ersichtlich und erläutert. Nachfolgend werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die angehängten Zeichnungen detaillierter beschrieben.

1 zeigt eine Seitenansicht einer Chipanordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
2 zeigt eine Seitenansicht einer Chipanordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
3 zeigt eine Draufsicht einer Chipanordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
4 zeigt eine Draufsicht einer Chipanordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
5 zeigt eine Seitenansicht eines Leistungsmoduls gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
6 zeigt eine Chipanordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
7 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung einer Chipanordnung und/oder zum Montieren eines Leistungsmoduls gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.

Die in den Zeichnungen verwendeten Bezugszeichen und ihre Bedeutungen sind in zusammenfassender Form in der Liste der Bezugszeichen aufgeführt. Grundsätzlich sind in den Figuren identische Teile mit gleichen Bezugszeichen versehen.
1 zeigt eine Seitenansicht einer Chipanordnung 20 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die Chipanordnung 20 umfasst: einen Kühlkörper 22, einen ersten Halbleiterchip 24, ein elektrisch isolierendes Pad 26 und ein elektrisch leitendes erstes Pad 28.
Der Kühlkörper 22 umfasst eine elektrisch isolierende Schicht 32 und eine elektrisch leitende Schicht 34 auf der elektrisch isolierenden Schicht 32. Wahlweise umfasst der Kühlkörper 22 eine wärmeleitende Schicht 30, auf der die elektrisch isolierende Schicht 32 angeordnet ist. Die Schichten 30, 32, 34 können parallel zueinander sein. Die wärmeleitende Schicht 30 und die elektrisch isolierende Schicht 32 können sich vollständig überlappen, wobei äußere Ränder der wärmeleitenden Schicht 30 mit äußeren Rändern der elektrisch isolierenden Schicht 32 bündig sein können. Die wärmeleitende Schicht 30 und/oder die elektrisch leitende Schicht 34 können Kupfer und/oder Aluminium umfassen oder daraus hergestellt sein. Die elektrisch isolierende Schicht 32 kann ein dielektrisches Material umfassen. Der Kühlkörper 22 kann ein DBC-Substrat oder ein IMS sein. Alternativ kann der Kühlkörper 22, insbesondere die elektrisch isolierende Schicht 32, z. B. statt der wärmeleitenden Schicht 30, auf einer Wärmesenke (nicht gezeigt) angeordnet sein.
Der erste Halbleiterchip 24 ist auf dem Kühlkörper 22 angeordnet. Der erste Halbleiterchip 24 kann direkt auf dem Kühlkörper 22, insbesondere direkt auf der elektrisch leitenden Schicht 34, angeordnet sein. „Direkt“ kann in diesem Zusammenhang bedeuten, dass es zwischen dem ersten Halbleiterchip 24 und dem Kühlkörper 22 einen direkten physischen Kontakt gibt und/oder dass zwischen dem ersten Halbleiterchip 24 und dem Kühlkörper 22 ein Kopplungsmedium vorgesehen ist, wobei das Kopplungsmedium ein Klebstoff oder ein Lot sein kann.
Der erste Halbleiterchip 24 weist einen ersten Leistungskontakt 42, einen zweiten Leistungskontakt (nicht gezeigt) und einen Steuerkontakt 52 (siehe 3) auf. Der Steuerkontakt 52 kann ein Gate des ersten Halbleiterchips 24 sein. Der erste Leistungskontakt 42 kann eine Source oder ein Drain des ersten Halbleiterchips 24 sein, und der zweite Leistungskontakt kann der Drain bzw. die Source des ersten Halbleiterchips 24 sein. Der erste Halbleiterchip 24 kann ein Hochleistungshalbleiterchip sein. Der zweite Kontakt kann auf einer Seite des ersten Halbleiterchips 24 vorgesehen sein, die dem Kühlkörper 22 zugekehrt ist. Der zweite Leistungskontakt kann mit der elektrisch leitenden Schicht 34 des Kühlkörpers 22 elektrisch gekoppelt sein.
Der erste Halbleiterchip 24 kann ein Hochleistungshalbleiterchip sein. Der Hochleistungshalbleiterchip kann dazu konfiguriert sein, hohe Spannungen, zum Beispiel von mehr als 100 V, und/oder hohe Ströme, zum Beispiel von mehr als 10 A, zu verarbeiten. Der erste Halbleiterchip 24 kann SiC, GaN oder GaO umfassen.
Die Chipanordnung 20 kann Teil eines Leistungsmoduls 80 (siehe 5) sein. Die Chipanordnung 20 kann Teil einer Halbbrücke sein. Die Chipanordnung 20 und/oder die Halbbrücke können in einem Wechselrichter und/oder einem Gleichrichter verwendet werden.
Eine physische und/oder thermische Kopplung des ersten Halbleiterchips 24 mit dem Kühlkörper 22 kann durch einen direkten physischen Kontakt zwischen dem Kühlkörper 22 und dem ersten Halbleiterchip 24 bereitgestellt werden. Der direkte physische Kontakt zwischen dem ersten Halbleiterchip 24 und dem Kühlkörper 22 kann durch einen direkten physischen Kontakt zwischen dem ersten Halbleiterchip 24 und der elektrisch leitenden Schicht 34 des Kühlkörpers 22 bereitgestellt werden. Alternativ oder zusätzlich kann die thermische Kopplung des ersten Halbleiterchips 24 mit dem Kühlkörper 22 durch eine Bondingsubstanz (nicht gezeigt), die den ersten Halbleiterchip 24 fest mit dem Kühlkörper 22 koppelt, bereitgestellt werden. Die feste Verbindung zwischen dem ersten Halbleiterchip 24 und dem Kühlkörper 22 kann durch eine feste Verbindung zwischen dem ersten Halbleiterchip 24 und der elektrisch leitenden Schicht 34 des Kühlkörpers 22 bereitgestellt werden.
Das elektrisch isolierende Pad 26 ist auf der elektrisch leitenden Schicht 34 neben dem ersten Halbleiterchip 24 angeordnet. Das elektrisch leitende erste Pad 28 ist auf dem elektrisch isolierenden Pad 26 angeordnet, wobei der Steuerkontakt 52 des ersten Halbleiterchips 24 mit dem ersten Pad 28 elektrisch gekoppelt ist.
Wahlweise umfasst die Chipanordnung 20 ferner einen elektrisch leitenden ersten Pin 36, der auf dem ersten Pad 28 angeordnet sein kann und der sich von dem ersten Pad 28, z. B. in 1 in der Vertikalrichtung, weg erstreckt. Der erste Pin 36 kann zum elektrischen Kontaktieren des ersten Pads 28 und somit des Steuerkontakts 52 des ersten Halbleiterchips 24 konfiguriert sein.
Die Chipanordnung 24 kann in einem Gehäuse (nicht gezeigt) eingebettet sein. Das Gehäuse kann aus einem Formmaterial hergestellt sein. Mit anderen Worten kann die Chipanordnung 24 durch Formen und/oder in einem geformten Körper (nicht gezeigt) eingebettet sein.
2 zeigt eine Seitenansicht einer Chipanordnung 20 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die in 2 gezeigte Chipanordnung 20 kann der unter Bezugnahme auf 1 erläuterten Chipanordnung 20 weitgehend entsprechen. Daher werden nachfolgend der Kürze halber nur die Merkmale der in 2 gezeigten Chipanordnung 20 erläutert, in denen sich die Chipanordnung 20 von 2 von der Chipanordnung 20 von 1 unterscheidet.
Die in 2 gezeigte Chipanordnung 20 umfasst einen ersten Widerstand 40, der auf dem ersten Pad 28 angeordnet ist und der den Steuerkontakt 52 des ersten Halbleiterchips 24 mit dem ersten Pad 28 elektrisch koppelt. Der erste Widerstand 40 kann ein Ausgleichswiderstand zum Reduzieren einer Schwingung des durch den ersten Halbleiterchip 24 bereitgestellten Stroms und/oder zum Verbessern einer EMI-Leistung (EMI, electromagnet interference - elektromagnetische Interferenz) des ersten Halbleiterchips 24 sein. Der erste Widerstand 40 kann zum Beispiel angeordnet sein, wenn der erste Halbleiterchip 24 ein GaN-Chip ist.
Der Steuerkontakt 52 des ersten Halbleiterchips 24 kann durch einen ersten Drahtbond 38 mit dem ersten Widerstand 40 elektrisch gekoppelt sein. Der erste Drahtbond 38 kann durch Löten mit den Steuerkontakt 52 und/oder dem ersten Widerstand 40 gekoppelt sein.
Der erste Halbleiterchip 24 kann ein Hochleistungshalbleiterchip sein. Der Hochleistungshalbleiterchip kann dazu konfiguriert sein, hohe Spannungen, zum Beispiel von mehr als 100 V, und/oder hohe Ströme, zum Beispiel von mehr als 10 A, zu verarbeiten. Der erste Halbleiterchip 24 kann SiC, GaN oder GaO umfassen.
Die Chipanordnung 20 kann Teil eines Leistungsmoduls 80 sein (siehe 5). Die Chipanordnung 20 kann Teil einer Halbbrücke sein. Die Chipanordnung 20 und/oder die Halbbrücke kann/können in einem Wechselrichter und/oder einem Gleichrichter verwendet werden.
Die Chipanordnung 24 kann, wie oben erläutert, in einem Gehäuse eingebettet sein.
3 zeigt eine Draufsicht einer Chipanordnung 20 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die in 3 gezeigte Chipanordnung 20 kann den unter Bezugnahme auf die 1 und 2 erläuterten Chipanordnungen 20 weitgehend entsprechen. Daher werden nachfolgend der Kürze halber nur die Merkmale der in 3 gezeigten Chipanordnung 20 erläutert, in denen sich die Chipanordnung 20 von 3 von den Chipanordnungen 20 der 1 und 2 unterscheidet.
Die in 3 gezeigte Chipanordnung 20 kann ein elektrisch leitendes zweites Pad 44 auf dem elektrisch isolierenden Pad 26 umfassen. Der erste Leistungskontakt 42 des ersten Halbleiterchips 24 kann mit dem zweiten Pad 44 elektrisch gekoppelt sein. Wahlweise kann ein zweiter Widerstand 50 auf dem zweiten Pad 44 angeordnet sein. Der zweite Widerstand 50 kann den ersten Leistungskontakt 42 des ersten Halbleiterchips 20 elektrisch mit dem zweiten Pad 44 koppeln.
Ferner kann ein elektrisch leitender zweiter P in 46 auf dem zweiten Pad 44 angeordnet sein, wobei sich der zweite Pin 46 von dem zweiten Pad 44 weg erstrecken kann. Der zweite Pin 46 kann dazu konfiguriert sein, den zweiten Pad 44 und somit den ersten Leistungskontakt 42 des ersten Halbleiterchips 24 elektrisch zu kontaktieren.
Ein lateraler Abstand zwischen dem ersten Leistungskontakt 42 und dem Steuerkontakt 52 (in 3 in Vertikalrichtung) kann im Bereich von z. B. 10 µm bis 100 µm, z. B. 50 µm bis 150 µm, z. B. bei etwa 100 µm, liegen.
Die in den 1 und 2 gezeigten Ausführungsformen können auch das zweite Pad 44, den zweiten Pin 46 und/oder den obigen lateralen Abstand zwischen dem ersten Leistungskontakt 42 und den Steuerkontakt 52 umfassen.
Der erste Halbleiterchip 24 kann ein Hochleistungshalbleiterchip sein. Der Hochleistungshalbleiterchip kann dazu konfiguriert sein, hohe Spannungen, zum Beispiel von mehr als 100 V, und/oder hohe Ströme, zum Beispiel von mehr als 10 A, zu verarbeiten. Der erste Halbleiterchip 24 kann SiC, GaN oder GaO umfassen.
Die Chipanordnung 20 kann Teil eines Leistungsmoduls 80 (siehe 5) sein. Die Chipanordnung 20 kann Teil einer Halbbrücke sein. Die Chipanordnung 20 und/oder die Halbbrücke können in einem Wechselrichter und/oder einem Gleichrichter verwendet werden.
Die Chipanordnung 24 kann, wie oben erläutert, in einem Gehäuse eingebettet sein.
4 zeigt eine Draufsicht einer Chipanordnung 20 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die in 4 gezeigte Chipanordnung 20 kann den unter Bezugnahme auf die 1 bis 3 erläuterten Chipanordnungen 20 weitgehend entsprechen. Daher werden nachfolgend der Kürze halber nur die Merkmale der in 4 gezeigten Chipanordnung 20 erläutert, in denen sich die Chipanordnung 20 von 4 von den Chipanordnungen 20 der 1 bis 3 unterscheidet.
Die in 4 gezeigte Chipanordnung 20 umfasst einen zweiten Halbleiterchip 54, ein elektrisch leitendes drittes Pad 60 und einen dritten Widerstand 62.
Der zweite Halbleiterchip 54 weist einen ersten Leistungskontakt 56, einen zweiten Leistungskontakt (nicht gezeigt) und einen Steuerkontakt 58 des zweiten Halbleiterchips 54 auf. Der zweite Halbleiterchip 54 ist auf dem Kühlkörper 22 angeordnet. Der erste Leistungskontakt 56 des zweiten Halbleiterchips 58 kann mit dem zweiten Pad 44 elektrisch gekoppelt sein. Somit können der erste Leistungskontakt 42 des ersten Halbleiterchips 24 und der erste Leistungskontakt 56 des zweiten Halbleiterchips 54 beide mit dem gleichen zweiten Pad 44 elektrisch gekoppelt sein. Die ersten Leistungskontakte 42, 54 können über den gleichen Widerstand, d. h. den zweiten Widerstand 50, oder über getrennte Widerstände, d. h. den zweiten Widerstand 50 und einen vierten Widerstand 66, mit dem zweiten Pad 44 gekoppelt sein. Alternativ kann der erste Leistungskontakt 56 des zweiten Halbleiterchips 54 mit der elektrisch leitenden Schicht 34 des Kühlkörpers 22 direkt elektrisch gekoppelt sein.
Der zweite Leistungskontakt des zweiten Halbleiterchips 54 kann auf einer Seite des zweiten Halbleiterchips 54, die dem Kühlkörper 24 zugekehrt ist, vorgesehen sein. Der zweite Leistungskontakt des zweiten Halbleiterchips 54 kann mit der elektrisch leitenden Schicht 34 des Kühlkörpers 22 gekoppelt sein.
Der zweite Halbleiterchip 54 kann dem oben erläuterten ersten Halbleiterchip 24 weitgehend entsprechen. Eine Kopplung zwischen dem zweiten Halbleiterchip 54 und dem Kühlkörper 22 kann der Kopplung des ersten Halbleiterchips 24 des Kühlkörpers 22, wie oben erläutert, entsprechen.
Das elektrisch leitende dritte Pad 60 ist auf dem elektrisch isolierenden Pad 26 angeordnet. Der Steuerkontakt 58 des zweiten Halbleiterchips 54 ist mit dem dritten Pad 60 elektrisch gekoppelt. Der dritte Widerstand 62 kann auf dem dritten Pad 60 angeordnet sein. Der dritte Widerstand 62 kann den Steuerkontakt 58 des zweiten Halbleiterchips 54 mit dem dritten Pad 60 elektrisch koppeln.
Ferner kann ein elektrisch leitender dritter Pin 68 auf dem dritten Pad 60 angeordnet sein. Der dritte Pin 68 kann sich von dem dritten Pad 60 weg erstrecken. Der dritte Pin 68 kann dazu konfiguriert sein, das dritte Pad 60 und somit den Steuerkontakt 58 des zweiten Halbleiterchips 54 elektrisch zu kontaktieren.
Die in den 1 bis 3 gezeigten Ausführungsformen können jeweils das dritte Pad 60, den dritten Pin 68, den vierten Widerstand 66 und/oder den obigen lateralen Abstand zwischen dem ersten Leistungskontakt 42 und den Steuerkontakt 52 des ersten Halbleiterchips 24 und/oder zwischen dem ersten Leistungskontakt 56 und dem Steuerkontakt 58 des zweiten Halbleiterchips 54 umfassen.
Der erste und/oder zweite Halbleiterchip 24, 54 kann/können jeweils ein Hochleistungshalbleiterchip sein. Der Hochleistungshalbleiterchip kann dazu konfiguriert sein, hohe Spannungen, zum Beispiel von mehr als 100 V, und/oder hohe Ströme, zum Beispiel von mehr als 10 A, zu verarbeiten. Der erste und/oder zweite Halbleiterchip 24, 54 kann/können SiC, GaN oder GaO umfassen.
Die Chipanordnung 20 kann Teil eines Leistungsmoduls 80 sein (siehe 5). Die Chipanordnung 20 kann Teil einer Halbbrücke sein. Die Chipanordnung 20 und/oder die Halbbrücke können in einem Wechselrichter und/oder einem Gleichrichter verwendet werden.
5 zeigt eine Seitenansicht eines Leistungsmoduls 80 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das Leistungsmodul 80 umfasst mindestens eine der Chipanordnungen 20, wie oben erläutert, eine Leiterplatte 82 und mindestens eine Steuerung 84.
Die Leiterplatte 82 umfasst mindestens eine durchgehende Aussparung 96. Mindestens einer der Pins 36, 46, 68 der Chipanordnung 20 erstreckt sich durch die durchgehende Aussparung 96. Die Leiterplatte 82 kann ferner durchgehende Aussparungen 96 umfassen, zum Beispiel eine für jeden der Pins 36, 46, 68.
Die Steuerung 84 ist auf der Leiterplatte 82 angeordnet. Die Steuerung 84 ist mit dem ersten Pin 36 elektrisch gekoppelt. Die Steuerung 84 kann über ein Via 86 mit dem ersten Pin 36 elektrisch gekoppelt sein. Das Via 86 kann Teil der Leiterplatte 82 sein. Die Steuerung 84 kann auf einer ersten Seite der Leiterplatte 82, die der Chipanordnung 20 abgekehrt ist, angeordnet sein. Alternativ oder zusätzlich kann die Steuerung 84 auf einer zweiten Seite der Leiterplatte 82, die der Chipanordnung 20 zugekehrt ist, angeordnet sein.
Das Leistungsmodul 80 kann zwei oder mehr der obigen Chipanordnungen 20 umfassen. Die weiteren Chipanordnungen 20 können über die Steuerung 84 oder über zwei oder mehr getrennte Steuerungen (nicht gezeigt) gesteuert werden. Das Leistungsmodul 20 kann eine oder mehrere Halbbrücken bereitstellen, die in einem Wechselrichter und/oder einem Gleichrichter verwendet werden können. Die Chipanordnung 20 des Leistungsmoduls 80 kann zwei oder mehr der Halbleiterchips 24, 54 und dementsprechend zwei oder mehr erste oder dritte Pads 28, 60 zum Kontaktieren der jeweiligen Steuerkontakte 52, 58 der entsprechenden Halbleiterchips 24, 54 umfassen.
Das Leistungsmodul 20 kann in einem Gehäuse (nicht gezeigt) eingebettet sein. Das Gehäuse kann aus einem geformten Material hergestellt sein. Mit anderen Worten kann das Leistungsmodul 20 durch Formen und/oder in einem geformten Körper (nicht gezeigt) eingebettet sein. Zum Beispiel kann das Leistungsmodul 20 vollständig in dem geformten Körper eingebettet sein.
6 zeigt ein Ersatzschaltbild einer Chipanordnung 20 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die in 6 gezeigte Chipanordnung 20 kann den unter Bezugnahme auf die 1 bis 4 erläuterten Chipanordnungen 20 weitgehend entsprechen. Daher werden nachfolgend der Kürze halber nur die Merkmale der in 6 gezeigten Chipanordnung 20 erläutert, in denen sich die Chipanordnung 20 von 6 von den Chipanordnungen 20 der 1 bis 4 unterscheidet.
Der zweite Leistungskontakt des ersten Halbleiterchips 24 ist mit der ersten Leistungselektrode 90 elektrisch gekoppelt. Der erste Leistungskontakt 42 des ersten Halbleiterchips 24 und der zweite Leistungskontakt des zweiten Halbleiterchips 54 sind mit einer zweiten Leitungselektrode 94 gekoppelt. Der erste Leistungskontakt 56 des zweiten Halbleiterchips 54 ist mit der dritten Leitungselektrode 94 gekoppelt.
Der erste und zweite Halbleiterchips 24, 54 sind in Reihe angeordnet. Der erste und zweite Halbleiterchips 24, 54 können eine Halbbrücke bilden oder ein Teil davon sein. Die Halbbrücke kann in einem Wechselrichter und/oder einem Gleichrichter verwendet werden.
Der erste und/oder zweite Halbleiterchip 24, 54 können ein Hochleistungshalbleiterchip sein. Der Hochleistungshalbleiterchip kann da dazu konfiguriert sein, hohe Spannungen, zum Beispiel von mehr als 100 V, und/oder hohe Ströme, zum Beispiel von mehr als 10 A, zu verarbeiten. Der erste und/oder zweite Halbleiterchip 24, 54 kann/können SiC, GaN oder GaO umfassen.
Die Chipanordnung 20 kann Teil eines Leistungsmoduls 80 sein. Die Chipanordnung 20 kann Teil einer Halbbrücke sein. Die Chipanordnung 20 und/oder die Halbbrücke kann/können in einem Wechselrichter und/oder einem Gleichrichter verwendet werden.
7 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung einer Chipanordnung 20 und/oder zum Montieren eines Leistungsmoduls 80 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Insbesondere beziehen sich die Schritte S2 bis S10 auf das Verfahren zur Herstellung der Chipanordnung 20, und die Schritte S12 bis S14 beziehen sich auf das Verfahren zum Montieren des Leistungsmoduls 80. Die Chipanordnung 20 und/oder das Leistungsmodul 80 können der obigen Chipanordnung 20 bzw. dem obigen Leistungsmodul 80 weitgehend entsprechen.
In Schritt S2 wird der Kühlkörper 22, der mindestens die elektrische isolierende Schicht 32 und die elektrisch leitende Schicht 34 auf der elektrisch isolierenden Schicht 32 aufweist, bereitgestellt.
In Schritt S4 wird das elektrisch isolierende Pad 26 auf der elektrisch leitenden Schicht 34 gebildet.
In Schritt S6 wird das elektrisch leitende erste Pad 28 auf dem elektrisch isolierenden Pad 26 gebildet.
In Schritt S8 wird der erste Halbleiterchip 24 neben dem elektrisch isolierenden Pad 26 und dem ersten Pad 28 auf dem Kühlkörper 22 angeordnet. Der erste Halbleiterchip 24 umfasst den ersten Leistungskontakt 42, den zweiten Leistungskontakt und den Steuerkontakt 52.
In Schritt S10 kann der Steuerkontakt 52 des ersten Halbleiterchips 24 mit dem ersten Pad 28 elektrisch gekoppelt werden. Der erste Leistungskontakt 42 des ersten Halbleiterchips 24 kann mit dem zweiten Pad 44 elektrisch gekoppelt werden. Der zweite Leistungskontakt des ersten Halbleiterchips 24 kann mit der elektrisch leitenden Schicht 34 elektrisch gekoppelt werden.
Mit den Schritten S2 bis S10 wird die obige Chipanordnung 20 bereitgestellt.
In Schritt S12 wird die die mindestens eine durchgehende Aussparung 96 umfassende Leiterplatte 82 so auf der Chipanordnung 20 angeordnet, dass sich mindestens einer der Pins 36, 46, 68 durch die durchgehende Aussparung 96 erstreckt.
In Schritt S14 wird die Steuerung 84 auf der Leiterplatte 82 angeordnet, und die Steuerung 84 wird mit dem ersten Pin 36 elektrisch gekoppelt. Alternativ kann die Steuerung 84 auf der Leiterplatte 82 angeordnet werden, bevor die Leiterplatte 82 auf der Chipanordnung 20 angeordnet wird.
Die Erfindung ist nicht auf die obigen Ausführungsformen beschränkt. Zum Beispiel können mehr oder weniger Pins 36, 46, 68 und entsprechende durchgehende Pin-Aussparungen 96 vorhanden sein. Ferner können mehr oder weniger Steuerungen 84 auf der Leiterplatte 82 angeordnet sein. Die weiteren Steuerungen 84 können zum entsprechenden Steuern des zweiten Halbleiterchips 54 oder weiterer Halbleiterchips (nicht gezeigt) des Leistungsmoduls 80 angeordnet sein. Ferner kann das Leistungsmodul 80 beliebige und/oder einen oder mehrere der obigen Chipanordnungen 20 umfassen.
Obgleich die Erfindung in den Zeichnungen und in der vorhergehenden Beschreibung ausführlich dargestellt und beschrieben worden ist, sind solch eine Darstellung und Beschreibung als veranschaulichend oder beispielhaft und nicht als einschränkend zu betrachten; die Erfindung ist nicht auf die offenbarten Ausführungsformen beschränkt. Andere Variationen der offenbarten Ausführungsformen können durch den Fachmann durch die Ausübung der beanspruchten Erfindung, genaue Betrachtung der Zeichnungen, der Offenbarung und der angehängten Ansprüche verstanden und ausgeführt werden. In den Ansprüchen schließt das Wort „umfassen/umfassend“ keine anderen Elemente oder Schritte aus, und der unbestimmte Artikel „ein/eine/einer“ schließt keinen Plural aus. Ein einziger Prozessor oder eine einzige Steuerung oder eine einzige andere Einheit können die Funktionen mehrerer in den Ansprüchen angeführter Elemente erfüllen. Die bloße Tatsache, dass bestimmte Maßnahmen in verschiedenen voneinander abhängigen Ansprüchen aufgeführt sind, bedeutet nicht, dass eine Kombination dieser Maßnahmen nicht zum Vorteil genutzt werden kann. Jegliche Bezugszeichen in den Ansprüchen sollten nicht als den Schutzumfang einschränkend ausgelegt werden.
Bezugszeichenliste

20: Chipanordnung
22: Kühlkörper
24: erster Halbleiterchip
26: elektrisch isolierendes Pad
28: erstes Pad
30: wärmeleitende Schicht
32: elektrisch isolierende Schicht
34: elektrisch leitende Schicht
36: erster Pin
38: erster Drahtbond
40: erster Widerstand
42: erster Leistungskontakt von erstem Halbleiterchip
44: zweites Pad
46: zweiter Pin
48: zweiter Drahtbond
50: zweiter Widerstand
52: Steuerkontakt von erstem Halbleiterchip
54: zweiter Halbleiterchip
56: erster Leistungskontakt vom zweitem Halbleiterchip
58: Steuerkontakt vom zweitem Halbleiterchip
60: drittes Pad
62: dritter Widerstand
64: dritter Drahtbond
66: vierter Widerstand
68: dritter Pin
70: vierter Drahtbond
80: Leistungsmodul
82: Leiterplatte
84: Steuerung
86: Via
90: erste Leistungselektrode
92: zweite Leistungselektrode
94: dritte Leistungselektrode
96: durchgehende Aussparung
S2-S14: Schritte zwei bis vierzehn

Claims

Chipanordnung (20), umfassend: einen Kühlkörper (22) mit einer elektrisch isolierenden Schicht (32) und einer elektrisch leitenden Schicht (34) auf der elektrisch isolierenden Schicht (32); einen ersten Halbleiterchip (24) mit einem ersten Leistungskontakt (42), einem zweiten Leistungskontakt und einem Steuerkontakt (52), wobei der erste Halbleiterchip (24) auf dem Kühlkörper (22) angeordnet ist und wobei der zweite Leistungskontakt mit der elektrisch leitenden Schicht (34) des Kühlkörpers (22) elektrisch gekoppelt ist; ein elektrisch isolierendes Pad (26) auf der elektrisch leitenden Schicht (34) neben dem Halbleiterchip (24); und ein elektrisch leitendes erstes Pad (28) auf dem elektrisch isolierenden Pad (26), wobei der Steuerkontakt (52) des ersten Halbleiterchips (24) mit dem ersten Pad (28) elektrisch gekoppelt ist.
Chipanordnung (20) nach Anspruch 1, ferner umfassend einen elektrisch leitenden ersten Pin (36), der auf dem ersten Pad (28) angeordnet ist und sich von dem ersten Pad (28) weg erstreckt.
Chipanordnung (20) nach einem der vorhergehenden Ansprüche, ferner umfassend einen ersten Widerstand (40), der auf dem ersten Pad (28) angeordnet ist und den Steuerkontakt (52) des Halbleiterchips (24) mit dem ersten Pad (28) elektrisch koppelt.
Chipanordnung (20) nach einem der vorhergehenden Ansprüche, ferner umfassend ein elektrisch leitendes zweites Pad (44) auf dem elektrisch isolierenden Pad (26), wobei der erste Leistungskontakt (42) des ersten Halbleiterchips (42) mit dem zweiten Pad (44) elektrisch gekoppelt ist.
Chipanordnung (20) nach einem der vorhergehenden Ansprüche, ferner umfassend einen zweiten Halbleiterchip (54) mit einem ersten Leistungskontakt (56), einem zweiten Leistungskontakt und einem Steuerkontakt (52) des zweiten Halbleiterchips (54), wobei der zweite Halbleiterchip (54) auf dem Kühlkörper (22) angeordnet ist und wobei der zweite Leistungskontakt des zweiten Halbleiterchips (54) mit der elektrisch leitenden Schicht (34) des Kühlkörpers (22) elektrisch gekoppelt ist; und ein elektrisch leitendes drittes Pad (60) auf dem elektrisch isolierenden Pad (26), wobei der Steuerkontakt (52) des zweiten Halbleiterchips (54) mit dem dritten Pad (60) elektrisch gekoppelt ist.
Chipanordnung (20) nach Anspruch 5, wobei der erste Leistungskontakt (56) des zweiten Halbleiterchips (54) mit dem zweiten Pad (44) elektrisch gekoppelt ist.
Chipanordnung (20) nach einem der vorhergehenden Ansprüche, wobei der Kühlkörper (22) ein DBC-Substrat oder ein IMS ist.
Chipanordnung (20) nach einem der vorhergehenden Ansprüche, wobei mindestens einer der Halbleiterchips (24, 54) ein Hochleistungshalbleiterchip ist.
Leistungsmodul, umfassend: mindestens eine Chipanordnung (20) nach einem der Ansprüche 2 bis 8; eine Leiterplatte (82), die mindestens eine durchgehende Aussparung (96) umfasst, durch die sich mindestens einer der Pins (36, 46, 68) der Chipanordnung (20) erstreckt; und mindestens eine Steuerung (84), die mit dem ersten Pin (36) auf der Leiterplatte (82) elektrisch gekoppelt ist.
Verfahren zur Herstellung einer Chipanordnung (20), wobei das Verfahren Folgendes umfasst: Bereitstellen eines Kühlkörpers (22) mit einer elektrisch isolierenden Schicht (32) und einer elektrisch leitenden Schicht (34) auf der elektrisch isolierenden Schicht (32); Bilden eines elektrisch isolierenden Pads (26) auf der elektrisch leitenden Schicht (34); Bilden eines elektrisch leitenden ersten Pads (28) auf dem elektrisch isolierenden Pad (26); Anordnen eines ersten Halbleiterchips (24) auf dem Kühlkörper (22) neben dem ersten Pad (28), wobei der erste Halbleiterchip (24) den ersten Leistungskontakt (42), einen zweiten Leistungskontakt und einen Steuerkontakt (52) aufweist, wobei der zweite Leistungskontakt des ersten Halbleiterchips (24) mit der elektrisch leitenden Schicht (34) des Kühlkörpers (22) elektrisch gekoppelt ist; und elektrisches Koppeln des Steuerkontakts (52) des ersten Halbleiterchips (24) mit dem ersten Pad (28).
Verfahren zum Montieren eines Leistungsmoduls, wobei das Verfahren Folgendes umfasst: Bereitstellen einer Chipanordnung (20) nach einem der Ansprüche 2 bis 8; Anordnen einer Leiterplatte (82), die mindestens eine durchgehende Aussparung (96) auf der Chipanordnung (20) umfasst, so dass sich mindestens einer der Pins (36, 46, 68) der Chipanordnung (20) durch die durchgehende Aussparung (96) erstreckt; Anordnen der mindestens einen Steuerung (84) auf der Leiterplatte (82); und elektrisches Koppeln der Steuerung mit dem ersten Pin (36).