DE102014016096A1

DE102014016096A1 - Analog-digital-wandler

Info

Publication number: DE102014016096A1
Application number: DE102014016096.3A
Authority: DE
Inventors: Gerald c/o Cambridge Silicon Radio Limit Miaille; Dimitrios c/o Cambridge Silicon Radio Li Mavridis; Michael John c/o Cambridge Silicon Radio Story
Original assignee: Cambridge Silicon Radio Ltd
Current assignee: Qualcomm Technologies International Ltd
Priority date: 2014-01-08
Filing date: 2014-10-30
Publication date: 2015-07-09
Also published as: GB201600732D0; GB2538126B; US9442141B2; GB201413956D0; GB2522089A; GB2538126A; US20150194975A1

Abstract

Ein Analog-Digital-Wandler zum Umwandeln eines analogen Eingangssignals in ein digitales Ausgangssignal, wobei der Analog-Digital-Wandler zwei Umwandlungspfade, die jeweils dazu ausgelegt sind, eine Version des analogen Eingangssignals zu empfangen und dieses in einen digitalen Bitstrom umzuwandeln, eine erste Rückkopplungsschleife, die dazu ausgelegt ist, beiden Pfaden eine Rückkopplung bereitzustellen, die eine Differenz zwischen den digitalen Bitströmen angibt, die von den zwei Pfaden ausgegeben werden, und eine zweite Rückkopplungsschleife umfasst, die dazu ausgelegt ist, beiden Pfaden eine Rückkopplung bereitzustellen, die einen Mittelwert der digitalen Bitströme angibt, die von den zwei Pfaden ausgegeben werden.

Description

HINTERGRUND
Diese Erfindung betrifft einen Analog-Digital-Wandler wie einen Sigma-Delta-Modulator.
Ein Beispiel eines ersten Sigma-Delta-Modulators ist in 1 dargestellt. Der Sigma-Delta-Modulator ist ein Analog-Digital-Wandler (ADC). Er ist ausgelegt, ein analoges Eingangssignal 101 in ein digitales Ausgangssignal 107 umzuwandeln. Der Sigma-Delta-Modulator umfasst ferner eine Additionseinheit 102, einen Integrator 104 und einen Quantisierer 105. Die Umwandlung verwendet eine Fehlerrückkopplung. Das Ausgangssignal wird von dem Digital-Analog-Wandler (DAC) 106 in ein analoges Signal 103 umgewandelt und dann von der Additionseinheit 102 von dem Eingangssignal 101 subtrahiert. Der Sigma-Delta-Modulator ist ausgelegt, die Abtastung bei einer höheren Frequenz als dem Eingangssignal durchzuführen. Die Ausgabe nimmt die Form eines Hochfrequenzstroms von Einsen und Nullen an, wobei die relative Proportion von Einsen und Nullen die Amplitude des Eingangssignals repräsentiert.
Ein Sigma-Delta-ADC ist ein Rückkopplungssystem. Ein wichtiger Aspekt bei Rückkopplungssystemen ist die Erzielung von Stabilität. Die übergeordnete Anforderung ist, dass die Phasenverschiebung geringer als 180 Grad ist, wenn die Schleifenverstärkung durch 1 geht (0 dB). Üblicherweise wird eine 90-Grad-Phasenverschiebung ausgeführt, die zweckmäßigerweise durch eine Steigung von „20 dB/Dekade” für das Verstärkungs-/Frequenz-Schaubild bei einer Verstärkung von 0 dB erzielt wird. Ein Beispiel eines solchen Schaubilds ist in 2 dargestellt. Der Zweck des Rückkopplungssystems ist die Unterdrückung von Fehlern, die im Inneren der Schleife generiert werden, über die Schleifenverstärkung. Für einen Sigma-Delta-ADC beruht der Hauptfehler auf der Einbit-Quantisierung. Dieses „Quantisierungsrauschen” (oder Q-Rauschen) wird bei einer gegebenen Frequenz durch die Schleifenverstärkung unterdrückt. Zum Beispiel wird in 2 das Q-Rauschen bei der Frequenz 0,1 um 80 dB unterdrückt. Typischerweise ist in diesem Teil mit niedriger Frequenz des Spektrums ein Überabtastungs-ADC eine nützliche Vorrichtung, die ein gutes Signal-Rausch-Verhältnis bietet. Das bei höheren Frequenzen zurückbleibende Rauschen enthält das gewünschte Signal nicht und kann digital herausgefiltert werden.
Ein Beispiel eines praktischen Szenarios, in dem oftmals Sigma-Delta-Modulatoren zum Einsatz kommen, ist in HF-Empfängern zu finden. HF-Signale werden nach Empfang typischerweise auf eine niedrigere Frequenz gemischt, um sie leichter in der Handhabung zu machen. In vielen Empfängern wird das heruntergemischte Signal in einen ADC gespeist und dann digital verarbeitet. Eine einfache Art und Weise des Mischens bei geringer Leistung ist die Verwendung eines Analogschalters und des Umschaltens des HF-Signals auf eine andere Frequenz mit Verstärkungen von +1 und –1.
Entweder das +1- oder das –1-Signal kann von dem Empfänger verwendet werden, jedoch ist das Mischen in der Praxis ein verlustbehafteter Prozess (er verschlechtert das Signal-Rausch-Verhältnis), sodass vorzugsweise sowohl die +1- als auch die –1-Version verwendet wird. Dies kann durch Leiten beider Versionen in einen ADC mit einer Gegentakteingabe erzielt werden. In diesem Szenario wird die +1-Version einer +n-Verstärkung unterzogen und die –1-Version wird einer –n-Verstärkung unterzogen. Viele Empfänger weisen jedoch Schaltungen auf, die an sich asymmetrisch sind und somit nicht zur Handhabung von Gegentakteingaben ausgerüstet sind. Daher besteht ein Bedarf an einem verbesserten ADC zur Handhabung sowohl der +1- als auch der –1-Version eines gemischten Signals.
KURZFASSUNG DER ERFINDUNG
Gemäß einer ersten Ausführungsform wird ein Analog-Digital-Wandler zum Umwandeln eines analogen Eingangssignals in ein digitales Ausgangssignal bereitgestellt, wobei der Analog-Digital-Wandler zwei Umwandlungspfade, die jeweils ausgelegt sind, eine Version des analogen Eingangssignals zu empfangen und dieses in einen digitalen Bitstrom umzuwandeln, eine erste Rückkopplungsschleife, die ausgelegt ist, beiden Pfaden eine Rückkopplung bereitzustellen, die eine Differenz zwischen den digitalen Bitströmen angibt, die von den zwei Pfaden ausgegeben werden, und eine zweite Rückkopplungsschleife umfasst, die ausgelegt ist, beiden Pfaden eine Rückkopplung bereitzustellen, die einen Mittelwert der digitalen Bitströme angibt, die von den zwei Pfaden ausgegeben werden.
Ein erster der Umwandlungspfade kann dazu ausgelegt sein, eine positive Verstärkung auf dessen Version des analogen Eingangssignals anzuwenden.
Ein zweiter der Umwandlungspfade kann dazu ausgelegt sein, eine negative Verstärkung auf dessen Version des analogen Eingangssignals anzuwenden.
Der Analog-Digital-Wandler kann eine Auswahleinheit umfassen, die dazu ausgelegt ist, das digitale Ausgangssignal durch alternierendes Auswählen zwischen den digitalen Bitströmen zu bilden, die von den zwei Umwandlungspfaden ausgegeben werden.
Die Auswahleinheit kann dazu ausgelegt sein, den digitalen Bitstrom, der von dem zweiten Umwandlungspfad ausgegeben wird, zu invertieren, bevor sie ihn auswählt, das digitale Ausgangssignal zu bilden.
Die erste Rückkopplungsschleife kann dazu ausgelegt sein, ein digitales Signal als die Rückkopplung rückzuführen, die eine Differenz zwischen den digitalen Bitströmen anzeigt, die von den zwei Pfaden ausgegeben werden.
Die erste Rückkopplungsschleife kann dazu ausgelegt sein, das digitale Ausgangssignal als die Rückkopplung rückzuführen, welche die Differenz zwischen den digitalen Bitströmen anzeigt, die von den zwei Pfaden ausgegeben werden.
Die erste Rückkopplungsschleife kann dazu ausgelegt sein, einen der digitalen Bitströme als die Rückkopplung rückzuführen, welche die Differenz zwischen der Ausgabe von den zwei Pfaden anzeigt.
Die zweite Rückkopplungsschleife kann dazu ausgelegt sein, ein analoges Signal als die Rückkopplung rückzuführen, die den Mittelwert der digitalen Bitströme anzeigt, die von den zwei Pfaden ausgegeben werden.
Die zweite Rückkopplungsschleife kann dazu ausgelegt sein, analoge Versionen der digitalen Bitströme zu addieren, die von jedem der Umwandlungspfade ausgegeben werden, um das analoge Signal zu bilden.
Jeder der Umwandlungspfade kann ein Latch umfassen, das dazu ausgelegt ist, den digitalen Bitstrom auszugeben, wobei die zweite Rückkopplungsschleife einen Integrator umfassen kann, der dazu ausgelegt ist, die analogen Signale, die in jedes Latch eingegeben werden, zu addieren, um ein Signal zu generieren, das den Mittelwert der digitalen Bitströme angibt, die von den zwei Pfaden ausgegeben werden.
Jeder Umwandlungspfad kann dazu ausgelegt sein, die Rückkopplung, welche die Differenz anzeigt, und die Rückkopplung, die den Mittelwert anzeigt, von ihrer Version des analogen Eingangssignals zu subtrahieren.
Die zweite Rückkopplungsschleife kann eine Hauptschleife und eine oder mehrere Nebenschleifen umfassen.
Die Hauptschleife kann dazu ausgelegt sein, eine Integral-Regelung bereitzustellen. Die Nebenschleifen können dazu ausgelegt sein, eine Proportional-Regelung bereitzustellen.
Jeder Umwandlungspfad kann zwei oder mehrere Integratoren umfassen, die in Reihe verbunden sind, wobei die Hauptschleife dazu ausgelegt ist, das Signal, das den Mittelwert der digitalen Bitströme anzeigt, die von den zwei Pfaden ausgegeben werden, an den ersten Integrator in jeder Reihe rückzuführen.
Jeder Umwandlungspfad kann zwei oder mehrere Integratoren umfassen, die in Reihe verbunden sind, und jede Nebenschleife kann dazu ausgelegt sein, die Ausgabe eines der Integratoren an eine Eingabe dieses Integrators rückzuführen.
Jede Nebenschleife in einem Umwandlungspfad kann mit einer entsprechenden Nebenschleife in dem anderen Umwandlungspfad verbunden sein.
Jeder Umwandlungspfad kann zwei oder mehrere Integratoren umfassen, die in Reihe verbunden sind, und der letzte Integrator in jeder Reihe kann dazu ausgelegt sein, eine unterschiedliche Rückkopplung von den anderen Integratoren in seiner Reihe zu empfangen.
Der letzte Integrator in jeder Reihe kann dazu ausgelegt sein, verschiedene Rückkopplungssignale zu empfangen, um so eine Verzögerung in dem Rückkopplungspfad des Analog-Digital-Wandlers auszugleichen.
Jeder des ersten und des zweiten Umwandlungspfades kann ein Sigma-Delta-Modulator sein.
Gemäß einer zweiten Ausführungsform wird eine Steuerschaltung zum Erkennen einer Überlastbedingung in einem Analog-Digital-Wandler bereitgestellt, wobei die Steuerschaltung einen Frequenzdetektor umfasst, der dazu ausgelegt ist, eine Frequenz von digitalen Impulsen in einem digitalen Bitstrom zu erkennen, der von dem Analog-Digital-Wandler ausgegeben wird, wobei die Steuerschaltung dazu ausgelegt ist, zu bestimmen, dass der Analog-Digital-Wandler überlastet ist, wenn die Frequenz unter einen vorbestimmten Schwellenwert fällt.
Die Steuerschaltung kann dazu ausgelegt sein, zu bestimmen, dass der Analog-Digital-Wandler überlastet ist, wenn die erkannte Frequenz unter ein Viertel einer Abtastfrequenz fällt, die von dem Analog-Digital-Wandler verwendet wird, um den digitalen Bitstrom zu bilden.
Die Steuerschaltung kann dazu ausgelegt sein, die Verstärkung eines Verstärkers in Abhängigkeit der erkannten Frequenz zu steuern.
Die Steuerschaltung kann dazu ausgelegt sein, falls sie bestimmt, dass der Analog-Digital-Wandler überlastet ist, die Verstärkung des Verstärkers zu verringern.
Der Frequenzdetektor kann dazu ausgelegt sein, eine Anzahl steigender und/oder fallender Flanken in dem digitalen Bitstrom, der von dem Analog-Digital-Wandler ausgegeben wird, zu zählen.
Gemäß einer dritten Ausführungsform wird ein Verfahren zum Erkennen einer Überlastbedingung in einem Analog-Digital-Wandler bereitgestellt, wobei das Verfahren das Erkennen einer Frequenz von digitalen Impulsen in einem digitalen Bitstrom, der von dem Analog-Digital-Wandler ausgegeben wird, und das Bestimmen umfasst, dass der Analog-Digital-Wandler überlastet ist, wenn die Frequenz unter einen vorbestimmten Schwellenwert fällt.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Es zeigen:
Die vorliegende Erfindung wird nun unter Bezugnahme auf die beiliegenden Zeichnungen beispielhaft beschrieben. Es zeigen:
1 einen herkömmlichen Sigma-Delta-Modulator;
2 ein Beispiel eines Verstärkungs-Frequenz-Schaubilds für einen Sigma-Delta-Modulator;
3 ein Beispiel eines Analog-Digital-Wandlers;
4 ein Beispiel eines Analog-Digital-Wandlers;
5 ein Beispiel eines Verstärkungs-Frequenz-Schaubilds für einen Analog-Digital-Wandler;
6 ein Beispiel eines Sigma-Delta-Modulators;
7 ein Beispiel der Frequenz gegenüber der Zeit für ein digitales Ausgangssignal, wenn der ADC einer Überlastbedingung ausgesetzt ist; und
8 ein Beispiel eines Verfahrens zum Bestimmen einer Überlastbedingung in einem Sigma-Delta-Modulator.
AUSFÜHRLICHE BESCHREIBUNG
3 stellt ein Beispiel eines ADC dar, der im Allgemeinen bei 301 dargestellt ist. Er umfasst zwei Umwandlungspfade 304, 306, die jeweils ausgelegt sind, eine Version eines analogen Eingangssignals zu empfangen und sie in einen digitalen Bitstrom umzuwandeln. Geeigneterweise ist der ADC mit einem Schalter 302 verbunden, der alternierend zwischen dem Verbinden des analogen Eingangssignals mit dem ersten Pfad und dem Verbinden desselben mit dem zweiten Pfad umschaltet. Der ADC umfasst auch zwei Rückkopplungsschleifen: eine erste Schleife 303, die ausgelegt ist, ein Signal rückzuführen, das eine Differenz zwischen den Bitströmen angibt, die von den zwei Pfaden ausgegeben werden; und eine zweite Rückkopplungsschleife 305, die ausgelegt ist, ein Signal rückzuführen, das einen Mittelwert dieser Bitströme angibt.
Die zwei Umwandlungspfade sind im Wesentlichen identisch, jedoch stellt vorzugsweise einer die inverse Verstärkung des anderen bereit. Zum Beispiel kann ein Pfad eine +n-Verstärkung bereitstellen und der andere kann eine –n-Verstärkung bereitstellen. Der ADC ist somit zur Verwendung in einem HF-Empfänger geeignet, in dem sowohl das Herabmischen des empfangenen Signals auf eine Zwischenfrequenz als auch seine Digitalisierung gewünscht wird. Um die Daten zurück zu einem einzigen Bitstrom zu bringen, können wechselnde Ausgaben aus den zwei Pfaden entnommen werden.
Der ADC, der in 3 dargestellt ist, ist nicht nur dazu in der Lage, einen einzigen Bitstrom aus einer differentiellen Eingabe zu generieren, sondern auch eine Gleichtaktstabilität bereitzustellen. Die erste Rückkopplungsschleife kann Fehler ausgleichen, die im Inneren der Schleife, üblicherweise aufgrund der Quantisierung eines analogen Signals, generiert werden. Es kann auch verhindert, werden, dass die zwei Pfade des ADC divergieren. Die zweite Rückkopplungsschleife stellt Gleichtaktstabilität bereit.
Ein ausführlicheres Beispiel eines ADC ist in 4 dargestellt. Dieser ADC kann als Teil eines HF-Empfängers ausgelegt sein. Die Struktur ist differential. Der Schalter 401 kann dazu ausgelegt sein, das ankommende HF-Signal auf eine niedrigere Frequenz zu mischen, indem das Eingangssignal alternierend auf den ersten Pfad 402 des ADC oder den zweiten Pfad 403 umgeschaltet wird. Dieses Umschalten erfolgt geeigneterweise bei der lokalen Oszillatorfrequenz (entweder in Phase oder Quadratur). Zwei ADC wie derjenige, der in 4 dargestellt ist, können in einem HF-Empfänger bereitgestellt sein: einer für jeden des In-Phase- und Quadratur-Kanals.
In 4 sind sowohl der erste als auch der zweite Pfad als ein Einbit-Überabtastungs-ADC wie etwa einem Sigma-Delta-Modulator implementiert, wenngleich eine beliebige andere geeignete Schaltung zum Umwandeln einer analogen Eingabe in eine digitale Ausgabe verwendet werden kann. In diesem Beispiel werden Sigma-Delta-Modulatoren der dritten Ordnung für eine verbesserte Rauschformung verwendet. Jeder Pfad weist somit drei Integratoren 404 auf. Jeder Integrator fungiert als ein Tiefpassfilter. Sie fungieren auch als Additionseinheiten zum Empfangen von Gegentakt- und Gleichtakt-Rückkopplungssignalen. Jeder Pfad weist einen Einbit-Quantisierer 407 und ein Latch 408 auf. Die Latches in den zwei Pfaden sind gegeneinander phasenversetzt getaktet. Der obere Pfad fungiert als ein „echter” Kanal, der eine Verstärkung von +n bereitstellt, und der untere Pfad fungiert als ein „komplementärer Kanal”, der eine Verstärkung von –n bereitstellt.
Der Sigma-Delta-Modulator der dritten Ordnung ist rein beispielhaft erläutert. Die hier beschriebenen Techniken können an eine beliebige Anzahl von Integratoren angepasst werden, wie ein Durchschnittsfachmann ohne Weiteres verstehen wird. die hier beschriebenen Techniken sind auch nicht auf Einbit-Quantisierer eingeschränkt und können an ADC angepasst werden, die Mehrbit-Quantisierer verwenden.
Jeder ADC generiert seinen eigenen Bitstrom (D_p, D_n), die sehr stark korreliert sind. Sie sind nicht gänzlich korreliert, da das Rauschen bei niedrigem Pegel in jedem verschieden ist, allerdings ist die Divergenz gering. Es ist möglich, zu einem Einbitstrom mit der Abtastrate statt zweier Ströme zurückzukehren, indem alternierend D_p, danach die Umkehrung von D_n, dann D_p, dann die Umkehrung von D_n usw. als die Ausgabe des ADC verwendet wird. Dies kann zum Beispiel mittels eines Multiplexers mit einer Umkehreingabe wie bei 406 dargestellt erreicht werden.
Die ausgewählte Ausgabe D_d kann als das gemeinsame Rückkopplungssignal für beide Umwandlungswege verwendet werden. Dieses Signal stellt eine Differentialrückkopplung bereit; der digitale Bitstrom, der von dem komplementären Kanal ausgegeben wird, wird umgekehrt, sodass ein Signal, das zwischen diesem und dem echten Kanal wechselt, eine Differenz zwischen den zwei digitalen Bitströmen angibt. Das Rückkopplungssignal kann für einige der Integratoren umgekehrt werden, was die Umkehrung von D_n, das zur Bildung des Rückkopplungssignals verwendet wird, und den Signaldurchlauf durch den ADC von einem Taktzyklus zum nächsten reflektiert.
Eine andere Möglichkeit ist die Rückführung des ausgegebenen Bitstroms nur eines der Pfade als das gemeinsame Rückkopplungssignal. Dies ist akzeptabel, da D_p und D_n stark korreliert sind, was bedeutet, dass beide im Wesentlichen für D_d als Rückkopplung substituiert werden können, welche die Differenz zwischen den Bitströmen angibt, die von den zwei Pfaden ausgegeben werden. Dies kann vorzugsweise aus Implementierungsgründen zum Rückführen von D_d geschehen. D_d kann an einen digitalen Block, der dem ADC folgt, zur weiteren Verarbeitung gesendet werden, während D_p oder D_n zurück zu den Integratoren rückgeführt wird. D_d kann dann einfach gepuffert werden, um die nächste Stufe anzutreiben. In 4 stellt die Ausgabe des ersten Umwandlungspfades D_p die Differentialrückkopplung bereit. D_p ist für den ersten Umwandlungspfad nicht umgekehrt und für den zweiten Pfad umgekehrt. Die Rückführung von D_p zum zweiten Pfad verhindert, dass der zweite Pfad von dem ersten divergiert.
Die genaue Rückkopplung, die jedem Pfad bereitgestellt wird, kann Implementierungs-spezifisch sein. In dem Beispiel aus 4 verwendet der erste Pfad D_p für den ersten und zweiten Integrator und eine umgekehrte Version von D_p für den dritten. Dies ist nur ein Beispiel, wobei die genaue Anordnung von umgekehrter/nicht umgekehrter Rückkopplung an die jeweilige Implementierung angepasst werden kann. Die Rückkopplungssignale müssen jedoch für die zwei Pfade komplementär sein. Dies ist in 4 zu sehen.
Aus der Sicht der Systemebene sind die Rückkopplungskoeffizienten für ein maximales Signal-Rausch-Verhältnis (SNR) optimiert.
Falls sich die ADC voneinander wegbewegen, steuert die Gegentakt-Rückkopplungsanordnung diese sehr gut, jedoch zeigt dies nur eine geringe Wirkung, wenn beide Bitströme beginnen, in die gleiche Richtung zu driften.
Das Rückkopplungssignal für die Gleichtaktstabilität gibt vorzugsweise einen Mittelwert der digitalen Bitströme an, die von den zwei Umwandlungspfaden ausgegeben werden. Dieses Signal wechselt geeigneterweise zwischen diesen digitalen Bitströmen, sodass sie effektiv gemittelt werden. Ein solches Signal könnte in ähnlicher Weise für das Gegentakt-Rückkopplungssignal, d. h. unter Verwendung eines Multiplexers generiert werden, der alternierend zwischen den zwei Bitströmen wählt (jedoch ohne die Umkehreingabe für die Ausgabe des zweiten Pfads). Dies ist jedoch keine bevorzugte Option.
Im Hinblick auf den wichtigsten Gegentakt-ADC-Rückkopplungsweg wirkt sich die Verstärkung der Komparatoren nicht auf die Berechnung der ADC-Schleifenverstärkung aus, da sie sich nicht auf die Ausgabe auswirkt. Dies beruht darauf, dass die Ausgabe entweder 1 oder 0 ist und die Komparatorverstärkung nur die Präzision des Schaltpunktes beeinflusst. Für die Gleichtakt-Rückkopplungsschleife ist dies jedoch nicht der Fall. Die gesamte Gleichtaktschleife ist analog und die Komparatorverstärkung ist von großer Bedeutung. Das Gleichtakt-Rückkopplungssignal ist vorzugsweise auch analog.
Für jedes Integratorpaar sind die Signale an den Eingängen und Ausgängen nominell gleich und in den +n- und –n-Kanälen entgegengesetzt. Daher enthält der Mittelwert eines Eingangs-/Ausgangspaars in den zwei Umwandlungswegen nur den Gleichtaktteil des Signals. Die Rückführung des Mittelwertes gleichermaßen zu beiden Seiten stellt den notwenigen Gleichtaktausgleich bereit. Dies beeinflusst die Gegentakt-Frequenzreaktion nicht, was für den Betrieb des ADC wichtig ist. Es ermöglicht auch einen zusätzlichen Freiheitsgrad bei der stabilen Konfiguration der Gleichtakt-Rückkopplungsschleife.
In einer Ausführungsform kann die Gleichtaktrückkopplung durch zwei Schleifen bereitgestellt werden: eine, die eine im Wesentlichen sofortige Rückkopplung basierend auf dem mittleren Fehler in den entsprechenden Integratoren in dem echten und dem komplementären Umwandlungsweg bereitstellt; und eine andere, die den Mittelwert restlicher Fehler in dem echten und dem komplementären Umwandlungsweg akkumuliert.
Die Gleichtakt-Rückkopplungsschleife umfasst lokale Schleifen, welche die Eingabe und die Ausgabe mindesten einiger der Integratoren verbinden. Ein Beispiel ist bei 409 in 4 dargestellt. Die lokalen Schleifen, die in 4 dargestellt sind, stellen eine Proportional-Regelung basierend auf dem derzeitigen Gleichtaktfehler für jedes Integratorpaar bereit. Jede Schleife kann einen großen Widerstand umfassen, der die Eingabe und die Ausgabe verbindet. Die Gleichtakt-Schleifenverstärkung ist groß, sodass das Potenzial besteht, die Schleife instabil zu machen. Zur Lösung dieses Problems kann die Gleichtakt-Rückkopplungsschleife auch eine zweite Schleife umfassen, die mehrere Integratoren umfasst. Diese zweite Schleife stellt eine Integral-Regelung bereit. Ein Beispiel ist bei 410 in 4 dargestellt und umfasst einen dedizierten Integrator, der die mittlere Schiene der zwei Umwandlungspfade als ihre Eingaben empfängt und der an die Eingaben jedes Umwandlungspfades Ausgaben bereitstellt. Der dedizierte Integrator empfängt die Eingaben in die Latches (und nicht ihre Ausgaben), um das erforderliche analoge Steuersignal zu generieren. Der dedizierte Integrator weist vorzugsweise große passive Elemente auf, die eine sich relativ langsam bewegende Steuerung bereitstellen.
5 zeigt ein Verstärkungs-Frequenz-Schaubild für die Schaltung, die in 4 dargestellt ist. Das Schaubild 501 ganz links zeigt eine geeigneterweise stabile Frequenzreaktion für die zweite (Gleichtakt-)Rückkopplungsschleife mit der gewünschten Steigung von –20 dB/Dekade bei einer Schleifenverstärkung von 0 dB. Zur Gewährleistung einer besseren Stabilität sollte der Wechsel der Steigung von –20 dB/Dekade auf –40 dB/Dekade vorzugsweise nach dem Nulldurchgang (nicht dargestellt) stattfinden. Das Schaubild 502 ganz rechts zeigt ein Verstärkungs-Frequenz-Schaubild für die erste (differentielle) Rückkopplungsschleife.
Der ADC präsentiert dem Mischer eine virtuelle Masse, sodass er strombetrieben ist. Dies minimiert eine Nichtlinearität in der vorherigen Stufe und schränkt das „Kickback”-Rauschen aus dem ADC ein.
Ein weiterer erwähnenswerter Aspekt in der Schaltung aus 4 ist, dass der letzte Integrator in jedem Umwandlungspfad mit zwei differentiellen Rückkopplungskoeffizienten bereitgestellt ist. Einer dieser Koeffizienten (D_paux) kann den anderen (D_p) in einem halben Taktzeitraum dazu bringen, Überlastungsverbesserungen zu erreichen. Er kann in dem Latch generiert werden. Die Rückkopplungskoeffizienten für den letzten Integrator sind auch ausgelegt, einen übermäßigen Ausgleich für eine Schleifenverzögerung (ELD) auszuführen. Sigma-Delta-Modulatoren sind gegenüber Verzögerungen in ihren Rückkopplungspfaden empfindlich, was zu Instabilität führen kann. Dem letzten Integrator in jedem Pfad werden invertierte Versionen der Rückkopplungskoeffizienten bereitgestellt, die den anderen Integratoren in ihrem Pfad für ELD-Ausgleichszwecke bereitgestellt werden. Dieser Ausgleich wird nur in dem letzten Integrator ausgeführt, sodass nur der letzte Integrator die umgekehrten Rückkopplungskoeffizienten empfängt.
Ein ADC ist typischerweise derart konzipiert, dass er überlasteten Signalen standhält, d. h. Signalen, deren Amplitude den Eingabebereich des ADC überschreitet. In einem HF-Empfänger kann zum Beispiel eine erkannte Überlastbedingung durch Einstellen der Verstärkung in einer vorhergehenden Amplifikationsstufe gelöst werden. Überlastete Signale können bewirken, dass die Integratoren in einem Sigma-Delta-Modulator gesättigt werden, und werden zweckmäßigerweise durch einen Komparator erkannt, der mit jedem Integrator verbunden ist. Die Komparatoren verwenden eine relativ signifikante Strommenge, was jedoch in Implementierungen mit niedriger Leistung nicht ideal ist.
Eine alternative Implementierung ist in 6 dargestellt. Die Figur stellt einen ADC dar, der drei Integratoren 603 umfasst, jedoch dient dies lediglich Darstellungszwecken, wobei eine beliebige Anzahl von Integratoren verwendet werden kann. An der Ausgabe des ADC befindet sich eine Steuerschaltung 601 zum Erkennen einer Überlastbedingung. Die Steuerschaltung kann einen Frequenzdetektor zum Bestimmen einer Anzeige der Frequenz von digitalen Impulsen in dem digitalen Ausgangssignal umfassen.
In einem Ruhezustand, ohne Eingangssignal gibt der ADC im Normalfall einen Strom alternierender Einsen und Nullen aus. Die Frequenz dieses Bitstroms beträgt die Hälfte der Abtastfrequenz des Quantisierers 602 (d. h. F_s/2). Mit einem Eingangssignal verändert sich die Frequenz von Einsen und Nullen in dem Ausgangssignal gemäß der Amplitude des Eingangssignals in Bezug auf den Eingabebereich des ADC. Falls das Eingangssignal die Grenzen des Eingabebereichs des ADC überschreitet, gibt der ADC in Abhängigkeit dessen, ob das Eingangssignal die Ober- oder Untergrenze des Eingabebereichs des ADC überschritten hat, entweder nur Einsen bzw. nur Nullen aus. Der Frequenzdetektor kann daher dazu ausgelegt sein, die Frequenz des digitalen Ausgangssignals als eine Anzeige einer Überlastbedingung in dem ADC zu interpretieren.
Der Frequenzdetektor kann als ein Flankenzähler implementiert sein. Der Frequenzdetektor könnte zum Beispiel dazu ausgelegt sein, entweder steigende oder fallende Flanken in dem Ausgangssignal zu zählen.
Wenn die Steuerschaltung eine Überlastbedingung erkennt, kann sie ein Signal 604 ausgeben, das die Verringerung der Verstärkung eines vorherigen Verstärkers bewirkt. Ein geeigneter Schwellenwert zum Erkennen einer Überlastbedingung kann F_s/4 sein, wie in 7 dargestellt, wenn eine Überlastbedingung bewirkt, dass die Frequenz des Ausgangssignals schnell abfällt, und zum Zeitpunkt T erkannt wird. Falls die Steuerschaltung in ähnlicher Weise erkennt, dass die Frequenz des Ausgangssignals innerhalb eines vorbestimmten Bereichs von F_s/2 für eine vorbestimmte Zeitdauer lag, kann sie die Verstärkung eines vorherigen Verstärkers erhöhen, um eine bessere Auflösung des Eingangssignals zu erzielen.
Ein Beispiel eines Verfahrens zum Erkennen einer Überlastbedingung in einem ADC ist in 8 dargestellt. Das Verfahren umfasst das Überwachen einer Frequenz eines digitalen Ausgangssignals (Schritt 801) und das Erkennen, dass diese unter einen vorbestimmten Schwellenwert gefallen ist (Schritt 802). Diese Bestimmung löst eine Überlastausnahme (Schritt 803) aus, die wahlweise die Einstellung der Verstärkung einer vorherigen Amplifikationsstufe (Schritt 804) bewirken kann.
Die Steuerschaltungen können zum Steuern eines beliebigen geeigneten ADC geeignet sein, sie können jedoch für die Überabtastung von ADC wie Sigma-Delta-Modulatoren besonders gut geeignet sein. Genauer kann die Steuerschaltung mit einem der hier beschriebenen Analog-Digital-Wandler implementiert sein.
Der Anmelder offenbart hiermit isoliert jedes einzelne hier beschriebene Merkmal und eine beliebige Kombination von zwei oder mehreren solcher Merkmale in dem Maße, dass solche Merkmale oder Kombinationen basierend auf der vorliegenden Beschreibung insgesamt und unter Berücksichtigung des Allgemeinwissens eines Fachmanns ausgeführt werden können, und zwar ungeachtet dessen, ob solche Merkmale oder Kombinationen von Merkmalen hier offenbarte Probleme lösen, und ohne Einschränkung des Schutzbereichs der Ansprüche. Der Anmelder weist darauf hin, dass Aspekte der vorliegenden Erfindung aus einem beliebigen solchen einzelnen Merkmal oder einer Kombination von Merkmalen bestehen können. Angesichts der vorstehenden Beschreibung wird für einen Fachmann ersichtlich, dass innerhalb des Schutzbereichs der Erfindung verschiedene Modifikationen vorgenommen werden können.

Claims

Analog-Digital-Wandler zum Umwandeln eines analogen Eingangssignals in ein digitales Ausgangssignal, wobei der Analog-Digital-Wandler umfasst: zwei Umwandlungspfade, die jeweils dazu ausgelegt sind, eine Version des analogen Eingangssignals zu empfangen und dieses in einen digitalen Bitstrom umzuwandeln; eine erste Rückkopplungsschleife, die dazu ausgelegt ist, beiden Pfaden eine Rückkopplung bereitzustellen, die eine Differenz zwischen den digitalen Bitströmen anzeigt, die von den zwei Pfaden ausgegeben werden; und eine zweite Rückkopplungsschleife, die dazu ausgelegt ist, beiden Pfaden eine Rückkopplung bereitzustellen, die einen Mittelwert der digitalen Bitströme anzeigt, die von den zwei Pfaden ausgegeben werden.
Analog-Digital-Wandler nach Anspruch 1, wobei ein erster der Umwandlungspfade dazu ausgelegt ist, eine positive Verstärkung auf seine Version des analogen Eingangssignals anzuwenden.
Analog-Digital-Wandler nach Anspruch 1, wobei ein zweiter der Umwandlungspfade dazu ausgelegt ist, eine negative Verstärkung auf seine Version des analogen Eingangssignals anzuwenden.
Analog-Digital-Wandler nach Anspruch 1, umfassend eine Auswahleinheit, die dazu ausgelegt ist, das digitale Ausgangssignal durch alternierendes Auswählen zwischen den digitalen Bitströmen zu bilden, die von den zwei Umwandlungspfaden ausgegeben werden.
Analog-Digital-Wandler nach Anspruch 3, wobei die Auswahleinheit dazu ausgelegt ist, den digitalen Bitstrom, der von dem zweiten Umwandlungspfad ausgegeben wird, zu invertieren, bevor sie ihn auswählt, das digitale Ausgangssignal zu bilden.
Analog-Digital-Wandler nach Anspruch 1, wobei die erste Rückkopplungsschleife dazu ausgelegt ist, ein digitales Signal als die Rückkopplung rückzuführen, die eine Differenz zwischen den digitalen Bitströmen anzeigt, die von den zwei Pfaden ausgegeben werden.
Analog-Digital-Wandler nach Anspruch 1, wobei die erste Rückkopplungsschleife dazu ausgelegt ist, das digitale Ausgangssignal als die Rückkopplung rückzuführen, welche die Differenz zwischen den digitalen Bitströmen anzeigt, die von den zwei Pfaden ausgegeben werden.
Analog-Digital-Wandler nach Anspruch 1, wobei die erste Rückkopplungsschleife dazu ausgelegt ist, einen der digitalen Bitströme als die Rückkopplung rückzuführen, welche die Differenz zwischen der Ausgabe von den zwei Pfaden anzeigt.
Analog-Digital-Wandler nach Anspruch 1, wobei die zweite Rückkopplungsschleife dazu ausgelegt ist, ein analoges Signal als die Rückkopplung rückzuführen, die den Mittelwert der digitalen Bitströme anzeigt, die von den zwei Pfaden ausgegeben werden.
Analog-Digital-Wandler nach Anspruch 9, wobei die zweite Rückkopplungsschleife dazu ausgelegt ist, analoge Versionen der digitalen Bitströme, die von jedem der Umwandlungspfade ausgegeben werden, zu addieren, um das analoge Signal zu bilden.
Analog-Digital-Wandler nach Anspruch 1, wobei jeder der Umwandlungspfade ein Latch umfasst, das dazu ausgelegt ist, den digitalen Bitstrom auszugeben, wobei die zweite Rückkopplungsschleife einen Integrator umfasst, der dazu ausgelegt ist, die analogen Signale, die in jedes Latch eingegeben werden, zu addieren, um ein Signal zu generieren, das den Mittelwert der digitalen Bitströme angibt, die von den zwei Pfaden ausgegeben werden.
Analog-Digital-Wandler nach Anspruch 1, wobei jeder Umwandlungspfad dazu ausgelegt ist, die Rückkopplung, welche die Differenz angibt, und die Rückkopplung, die den Mittelwert angibt, von seiner Version des analogen Eingangssignals zu subtrahieren.
Analog-Digital-Wandler nach Anspruch 1, wobei die zweite Rückkopplungsschleife eine Hauptschleife und eine oder mehrere Nebenschleifen umfasst.
Analog-Digital-Wandler nach Anspruch 13, wobei die Hauptschleife dazu ausgelegt ist, eine Integral-Regelung bereitzustellen.
Analog-Digital-Wandler nach Anspruch 13, wobei die Nebenschleifen dazu ausgelegt sind, eine Proportional-Regelung bereitzustellen.
Analog-Digital-Wandler nach Anspruch 13, wobei jeder Umwandlungspfad zwei oder mehrere Integratoren umfasst, die in Reihe verbunden sind, wobei die Hauptschleife dazu ausgelegt ist, das Signal, das den Mittelwert der digitalen Bitströme angibt, die von den zwei Pfaden ausgegeben werden, an den ersten Integrator in jeder Reihe rückzuführen.
Analog-Digital-Wandler nach Anspruch 13, wobei jeder Umwandlungspfad zwei oder mehrere Integratoren umfasst, die in Reihe verbunden sind, wobei jede Nebenschleife konfiguriert ist, die Ausgabe eines der Integratoren an eine Eingabe dieses Integrators rückzuführen.
Analog-Digital-Wandler nach Anspruch 17, wobei jede Nebenschleife in einem Umwandlungspfad mit einer entsprechenden Nebenschleife in dem anderen Umwandlungspfad verbunden ist.
Analog-Digital-Wandler nach Anspruch 1, wobei jeder Umwandlungspfad zwei oder mehrere Integratoren umfasst, die in Reihe verbunden sind, und der letzte Integrator in jeder Reihe dazu ausgelegt ist, eine unterschiedliche Rückkopplung von den anderen Integratoren in seiner Reihe zu empfangen.
Analog-Digital-Wandler nach Anspruch 19, wobei der letzte Integrator in jeder Reihe dazu ausgelegt ist, unterschiedliche Rückkopplungssignale zu empfangen, um so eine Verzögerung in dem Rückkopplungspfad des Analog-Digital-Wandlers auszugleichen.
Analog-Digital-Wandler nach Anspruch 1, wobei jeder des ersten und des zweiten Umwandlungspfades ein Sigma-Delta-Modulator ist.
Steuerschaltung zum Erkennen einer Überlastbedingung in einem Analog-Digital-Wandler, wobei die Steuerschaltung einen Frequenzdetektor umfasst, der dazu ausgelegt ist, eine Frequenz von digitalen Impulsen in einem digitalen Bitstrom zu erkennen, der von dem Analog-Digital-Wandler ausgegeben wird, wobei die Steuerschaltung dazu ausgelegt ist, zu bestimmen, dass der Analog-Digital-Wandler überlastet ist, wenn die Frequenz unter einen vorbestimmten Schwellenwert fällt.
Steuerschaltung nach Anspruch 22, die dazu ausgelegt ist, zu bestimmen, dass der Analog-Digital-Wandler überlastet ist, wenn die erkannte Frequenz unter ein Viertel einer Abtastfrequenz fällt, die von dem Analog-Digital-Wandler verwendet wird, um den digitalen Bitstrom zu bilden.
Steuerschaltung nach Anspruch 22, die dazu ausgelegt ist, die Verstärkung eines Verstärkers in Abhängigkeit der erkannten Frequenz zu steuern.
Steuerschaltung nach Anspruch 22, die dazu ausgelegt ist, falls bestimmt wird, dass der Analog-Digital-Wandler überlastet ist, die Verstärkung des Verstärkers zu verringern.
Steuerschaltung nach Anspruch 22, wobei der Frequenzdetektor dazu ausgelegt ist, eine Anzahl steigender und/oder fallender Flanken in dem digitalen Bitstrom, der von dem Analog-Digital-Wandler ausgegeben wird, zu zählen.
Verfahren zum Erkennen einer Überlastbedingung in einem Analog-Digital-Wandler, wobei das Verfahren umfasst: Erkennen einer Frequenz digitaler Impulse in einem digitalen Datenstrom, der von dem Analog-Digital-Wandler ausgegeben wird; und Bestimmen, dass der Analog-Digital-Wandler überlastet ist, wenn diese Frequenz unter einen vorbestimmten Schwellenwert fällt.