DE102013216709A1 - Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung - Google Patents

Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung Download PDF

Info

Publication number
DE102013216709A1
DE102013216709A1 DE201310216709 DE102013216709A DE102013216709A1 DE 102013216709 A1 DE102013216709 A1 DE 102013216709A1 DE 201310216709 DE201310216709 DE 201310216709 DE 102013216709 A DE102013216709 A DE 102013216709A DE 102013216709 A1 DE102013216709 A1 DE 102013216709A1
Authority
DE
Germany
Prior art keywords
semiconductor
chip
semiconductor body
contact plate
facing away
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201310216709
Other languages
English (en)
Other versions
DE102013216709B4 (de
Inventor
Olaf Hohlfeld
Peter Kanschat
Jürgen Högerl
Gottfried Beer
Edward Fürgut
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102013216709.1A priority Critical patent/DE102013216709B4/de
Priority to US14/462,693 priority patent/US9589859B2/en
Priority to CN201410417592.7A priority patent/CN104465566B/zh
Publication of DE102013216709A1 publication Critical patent/DE102013216709A1/de
Priority to US15/378,669 priority patent/US9984928B2/en
Application granted granted Critical
Publication of DE102013216709B4 publication Critical patent/DE102013216709B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4875—Connection or disconnection of other leads to or from bases or plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

Ein Aspekt der Erfindung betrifft eine Halbleiteranordnung mit einer oberen Kontaktplatte (41), einer unteren Kontaktplatte (42) und einer Anzahl von Chipbaugruppen (3). Eine jede der Chipbaugruppen (3) weist einen Halbleiterchip (1) mit einem Halbleiterkörper (10) mit einer Oberseite und einer der Oberseite entgegengesetzten Unterseite auf, eine auf der Oberseite angeordnete obere Hauptelektrode (11), eine auf der Unterseite angeordnete untere Hauptelektrode (12), ein elektrisch leitendes oberes Ausgleichsplättchen (21), das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mit dieser mittels einer oberen Verbindungsschicht (31) stoffschlüssig und elektrisch leitend verbunden ist, ein elektrisch leitendes unteres Ausgleichsplättchen (22), das auf der dem Halbleiterkörper (10) abgewandten Seite der unteren Hauptelektrode (12) angeordnet und mit dieser mittels einer unteren Verbindungsschicht (32) stoffschlüssig und elektrisch leitend verbunden ist, sowie eine dielektrische Einbettmasse (4), die den Halbleiterchip (1) seitlich umlaufend ringförmig derart umschließt, dass die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) und die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) jeweils nicht vollständig von der Einbettmasse (4) bedeckt sind. Dabei ist eine jede der Chipbaugruppen (3) derart zwischen der oberen Kontaktplatte (41) und der unteren Kontaktplatte (42) angeordnet, dass bei dieser Chipbaugruppe (3) die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) die obere Kontaktplatte (41) elektrisch und mechanisch kontaktiert, und dass die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) die untere Kontaktplatte (42) elektrisch und mechanisch kontaktiert.

Description

  • Die nachfolgende Beschreibung betrifft eine Halbleiteranordnung, ein Verfahren zur Herstellung einer Anzahl von Chipbaugruppen und ein Verfahren zur Herstellung einer Halbleiteranordnung.
  • Anordnungen mit heute auf dem Markt befindliche Press Pack Zellen besitzen einen komplexen Aufbau, um die in den Press Pack Zellen enthaltenen Halbleiterchips elektrisch mit den Anschlusskontakten der Zelle, beispielsweise Emitter und Kollektor, Source und Drain oder Anode und Kathode, zu verbinden.
  • Es besteht daher ein Bedarf an einer verbesserten Konstruktion solcher Anordnungen, sowie an einem verbesserten Herstellungsverfahren. Die vorliegende Erfindung stellt hierzu eine Halbleiteranordnung gemäß Patentanspruch 1, ein Verfahren zur Herstellung einer Anzahl von Chipbaugruppen gemäß Patentanspruch 15 sowie ein Verfahren zur Herstellung einer Halbleiteranordnung gemäß Patentanspruch 17 bereit. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Eine Halbleiteranordnung umfasst eine obere Kontaktplatte und eine untere Kontaktplatte, sowie eine Anzahl von Chipbaugruppen. Eine jede der Chipbaugruppen weist einen Halbleiterchip mit einem Halbleiterkörper auf, der eine Oberseite und eine der Oberseite entgegengesetzte Unterseite besitzt, sowie eine auf der Oberseite angeordnete obere Hauptelektrode und eine auf der Unterseite angeordnete untere Hauptelektrode.
  • Auf der dem Halbleiterkörper abgewandten Seite der oberen Hauptelektrode ist jeweils ein elektrisch leitendes oberes Ausgleichsplättchen angeordnet und mittels einer oberen Verbindungsschicht stoffschlüssig und elektrisch leitend mit der oberen Hauptelektrode verbunden. Entsprechend ist ein auf der dem Halbleiterkörper abgewandten Seite der unteren Hauptelektrode jeweils ein elektrisch leitendes unteres Ausgleichsplättchen angeordnet und mittels einer unteren Verbindungsschicht stoffschlüssig und elektrisch leitend mit der unteren Hauptelektrode verbunden. Durch die stoffschlüssige Verbindung wird verhindert, dass störende Fremdkörper oder andere Substanzen zwischen die Hauptelektrode und das mit dieser stoffschlüssig verbundene Ausgleichsplättchen gelangen und die Hauptelektrode und der Halbleiterkörper dadurch beschädigt werden.
  • Als Hauptelektroden werden in diesem Sinn Elektroden verstanden, zwischen denen der Halbleiterkörper während des Betriebs des Halbleiterchips von einem Laststrom durchflossen wird. Der Halbleiterchip kann beispielsweise eine Diode enthalten, oder einen MOSFET, einen IGBT, allgemein einen IGFET, einen Bipolartransistor, einen Thyristor, oder ein beliebiges anderer steuerbares Leistungshalbleiterbauelement. Bei der oberen und der unteren Hauptelektrode kann es sich allgemein um Anode und Kathode, um Kathode und Anode, um Drain und Source, um Source und Drain, um Emitter und Kollektor oder um Kollektor und Emitter eines beliebigen, in den jeweiligen Halbleiterchip integrierten Leistungshalbleiterbauelements handeln. Sofern es sich bei dem Leistungshalbleiterbauelement um ein steuerbares Leistungshalbleiterbauelement handelt, also um ein Leistungshalbleiterbauelement, das einen Steueranschluss wie z. B. einen Gateanschluss (z. B. MOSFET, IGBT, IGFET, Thyristor) oder einen Basisanschluss (z. B. Bipolartransistor ausgenommen IGBT) aufweist,
  • Weiterhin weist jede der Chipbaugruppen eine dielektrische Einbettmasse auf, die den Halbleiterchip seitlich umlaufend ringförmig derart umschließt, dass die dem Halbleiterkörper abgewandte Seite des oberen Ausgleichsplättchens und die dem Halbleiterkörper abgewandte Seite des unteren Ausgleichsplättchens jeweils nicht oder zumindest nicht vollständig von der Einbettmasse bedeckt sind. Diese Seiten liegen also bezüglich der Einbettmasse frei und können so elektrisch druckkontaktiert werden. Eine jede der Chipbaugruppen ist derart zwischen der oberen Kontaktplatte und der unteren Kontaktplatte angeordnet ist, dass bei dieser Chipbaugruppe die dem Halbleiterkörper abgewandte Seite des oberen Ausgleichsplättchens die obere Kontaktplatte elektrisch und mechanisch kontaktiert, und dass die dem Halbleiterkörper abgewandte Seite des unteren Ausgleichsplättchens die untere Kontaktplatte elektrisch und mechanisch kontaktiert.
  • Bei einem Verfahren zur Herstellung einer Anzahl derartiger Chipbaugruppen werden ein Träger bereitgestellt, eine dielektrische Einbettmasse, sowie eine Anzahl von Halbleiterchipanordnungen. Eine jede der Halbleiterchipanordnungen weist einen Halbleiterchip mit einem Halbleiterkörper auf. Der Halbleiterkörper besitzt jeweils eine Oberseite und eine der Oberseite entgegengesetzte Unterseite besitzt, eine auf der Oberseite angeordnete obere Hauptelektrode, eine auf der Unterseite angeordnete untere Hauptelektrode, ein elektrisch leitendes oberes Ausgleichsplättchen, sowie ein elektrisch leitendes unteres Ausgleichsplättchen. Das elektrisch leitende obere Ausgleichsplättchen ist auf der dem Halbleiterkörper abgewandten Seite der oberen Hauptelektrode angeordnet und mit dieser mittels einer oberen Verbindungsschicht stoffschlüssig und elektrisch leitend verbunden. Entsprechend ist das elektrisch leitende untere Ausgleichsplättchen auf der dem Halbleiterkörper abgewandten Seite der unteren Hauptelektrode angeordnet und mit dieser mittels einer unteren Verbindungsschicht stoffschlüssig und elektrisch leitend verbunden.
  • Die bereitgestellten Halbleiterchipanordnungen werden nebeneinander auf dem Träger angeordnet und in diesem Zustand in die Einbettmasse eingebettet. Die Einbettmasse wird dann ausgehärtet, so dass die Halbleiterchipanordnungen zusammen mit der Einbettmasse einen festen Verbund bilden. Dieser Verbund stellt einen künstlichen Wafer ("artificial wafer") dar, der nun auf beliebige Weise, beispielsweise in einer Waferschleifanlage, weiterverarbeitet werden kann. Vor der Weiterverarbeitung kann der Verbund von dem Träger abgenommen werden. Die Weiterverarbeitung des Verbundes kann aber auch vollständig oder teilweise erfolgen, solange der Verbund noch auf dem Träger aufgebracht ist.
  • Von dem Verbund wird eine obere Deckschicht und optional auch eine untere Deckschicht des Verbundes entfernt, so dass von dem Verbund ein Restverbund verbleibt. Beim Entfernen der oberen Deckschicht wird die ausgehärtete Einbettmasse teilweise von dem Verbund entfernt. Außerdem wird bei einer jeden der Halbleiterchipanordnungen das elektrisch leitende obere Ausgleichsplättchen der betreffenden Halbleiterchipanordnungen teilweise von dem Verbund entfernt wird.
  • Sofern von dem Verbund auch eine untere Deckschicht entfernt wird, wird dabei ebenfalls ein Teil der ausgehärteten Einbettmasse von dem Verbund entfernt. Außerdem wird bei einer jeden der Halbleiterchipanordnungen das elektrisch leitende untere Ausgleichsplättchen der betreffenden Halbleiterchipanordnungen teilweise von dem Verbund entfernt.
  • Der nach dem Entfernen der oberen Deckschicht und gegebenenfalls auch der optionalen unteren Deckschicht verbleibende Restverbund enthält dann noch die Halbleiterchips, die oberen Verbindungsschichten und die unteren Verbindungsschichten einer jeden der Halbleiterchipanordnungen. Außerdem ist bei dem Restverbund bei einer jeden der Halbleiterchipanordnungen der nach dem Entfernen der oberen Deckschicht verbleibende Rest des oberen Ausgleichsplättchens nicht oder zumindest nicht vollständig von der Einbettmesse bedeckt. Dadurch liegt von dem verbleibenden Rest des oberen Ausgleichsplättchens die dem Halbleiterchip abgewandte Seite bezüglich der Einbettmasse frei und kann dadurch elektrisch druckkontaktiert werden. Soweit auch eine untere Deckschicht entfernt wurde, ist bei dem Restverbund außerdem bei einer jeden der Halbleiterchipanordnungen der nach dem Entfernen der unteren Deckschicht verbleibende Rest des unteren Ausgleichsplättchens nicht oder zumindest nicht vollständig von der Einbettmesse bedeckt. Dadurch liegt von dem verbleibenden Rest des unteren Ausgleichsplättchens die dem Halbleiterchip abgewandte Seite bezüglich der Einbettmasse frei und kann dadurch elektrisch druckkontaktiert werden.
  • Der auf diese Weise gebildete Restverbund kann nachfolgend zu einer Anzahl von Chipbaugruppen vereinzelt werden, von denen jede eine der Halbleiterchipanordnungen enthält, sowie einen Rest der Einbettmasse, der den Halbleiterchip der betreffenden Chipbaugruppe seitlich umlaufend ringförmig derart umschließt, dass die dem Halbleiterkörper abgewandte Seite des (nach dem Entfernen der oberen Deckschicht verbliebenen Teils des) oberen Ausgleichsplättchens dieser Chipbaugruppe in der Einbettmasse frei liegt und elektrisch druckkontaktiert werden kann, und dass die dem Halbleiterkörper abgewandte Seite des unteren Ausgleichsplättchens (oder, soweit von dem Verbund eine untere Deckschicht entfernt wurde, der nach dem Entfernen der unteren Deckschicht verbliebene Teil des unteren Ausgleichsplättchens) dieser Chipbaugruppe in der Einbettmasse frei liegt und elektrisch druckkontaktiert werden kann.
  • Mit auf diese Weise hergestellten Chipbaugruppen lassen sich nun die bereits beschriebenen Halbleiteranordnungen herstellen. Dabei können sämtliche Chipbaugruppen der Halbleiteranordnung aus demselben oder aber aus zwei oder mehr verschiedenen künstlichen Wafern resultieren. Bei dem Verfahren zur Herstellung einer Halbleiteranordnung wird demgemäß eine Anzahl derartiger Chipbaugruppen bereitgestellt. Ebenfalls bereitgestellt werden eine obere Kontaktplatte und eine untere Kontaktplatte.
  • Von der Menge der bereitgestellten Chipbaugruppen wird nun eine Auswahl zur Herstellung der Halbleiteranordnung verwendet. Die Auswahl kann dabei sämtliche der bereitgestellten Chipbaugruppen umfassen, oder nur einen Teil der bereitgestellten Chipbaugruppen. Die Verwendung nur eines Teils der bereitgestellten Chipbaugruppen in der herzustellenden Halbleiteranordnung eröffnet die Möglichkeit, die Chipbaugruppen der Auswahl hinsichtlich übereinstimmender oder ähnlicher Eigenschaften zusammenzustellen. Beispielsweise kann die Auswahl Chipbaugruppen mit gleicher oder ähnlicher Dicke umfassen, und/oder Chipbaugruppen mit identischem oder ähnlichem Einschaltwiderstand, und/oder Chipbaugruppen mit identischer oder ähnlicher Spannungsfestigkeit, und/oder Chipbaugruppen mit identischer oder ähnlicher Schaltgeschwindigkeit, und/oder nur funktionsfähige Chipbaugruppen. Für die Zusammenstellung der Auswahl kann nur ein einzelnes der genannten Kriterien herangezogen werden, oder aber eine beliebige Kombination mit zwei, mehr oder allen der genannten Kriterien.
  • Soweit ein Kriterium darin besteht, Chipbaugruppen mit einem identischen oder ähnlichen Parameter auszuwählen, so kann die Auswahl geeigneter Chipbaugruppen dadurch erfolgen, dass der betreffende Parameter der auszuwählenden Chipbaugruppen in einem bestimmten, vorgegebenen Wertebereich liegen muss. Ebenso ist es jedoch möglich, aus einer größeren Menge bereitgestellter Chipbaugruppen zur Herstellung einer Halbleiteranordnung, wie sie oben beschrieben wurde, eine dafür erforderliche Anzahl von N Chipbaugruppen auszuwählen, die hinsichtlich eines bestimmten Kriteriums die geringste Streuung aufweisen. Die geringste Streuung kann beispielsweise anhand der Standardabweichung oder der Varianz eines bestimmten Parameters ermittelt werden. Als Kriterien bzw. Parameter können beispielsweise wiederum die Dicken der Chipbaugruppen, deren Einschaltwiderstand, deren Spannungsfestigkeit, deren Schaltgeschwindigkeit, oder deren Funktionsfähigkeit herangezogen werden.
  • Eine geringe Streuung der Dicken ermöglicht eine besonders zuverlässige elektrische Kontaktierung mehrerer nebeneinander liegender Chipbaugruppen zwischen planparallelen Kontaktflächen zweier Kontaktplatten der Halbleiteranordnung. Eine geringe Streuung des Einschaltwiderstandes führt zu einer besonders homogenen Wärmeentwicklung innerhalb der Halbleiteranordnung.
  • Eine geringe Streuung des Spannungsfestigkeit ermöglicht es, keine der Chipbaugruppen weit unterhalb ihres zulässigen Belastungsbereichs betreiben zu müssen. Und schließlich wird (bei einer Parallelschaltung der Chipbaugruppen) mit einer geringen Streuung der Schaltgeschwindigkeit erreicht, dass sämtliche Chipbaugruppen im wesentlichen simultan einschalten. Dadurch wird vermieden, dass sich ein von der gesamten Halbleiteranordnung zu schaltender Strom, der sich im Idealfall auf sämtliche Chipbaugruppen der Halbleiteranordnung gleichmäßig aufteilen soll, wegen des verzögerten Einschaltens längere Zeit nur auf einen Teil der Chipbaugruppen verteilt und diese überlastet werden.
  • Unabhängig, davon, nach welchem Kriterium oder welchen Kriterien die Auswahl der Chipbaugruppen getroffen wurde, wird die Auswahl, welche wenigstens N ≥ 2 der bereitgestellten Chipbaugruppen umfasst, zwischen der oberen Kontaktplatte und der unteren Kontaktplatte angeordnet, und zwar derart, dass bei einer jeden der Chipbaugruppen die dem Halbleiterkörper abgewandte Seite des oberen Ausgleichsplättchens die obere Kontaktplatte elektrisch und mechanisch kontaktiert, und dass die dem Halbleiterkörper abgewandte Seite des unteren Ausgleichsplättchens die untere Kontaktplatte elektrisch und mechanisch kontaktiert.
  • Um den elektrischen Betrieb einer solchen Halbleiteranordnung zu ermöglichen, kann diese derart zwischen ein elektrisch leitendes oberes Druckkontaktstück und ein elektrisch leitendes unteres Druckkontaktstück eingespannt werden, dass zwischen dem oberen Druckkontaktstück und der oberen Kontaktplatte ein Druckkontakt besteht, ohne dass das obere Druckkontaktstück und die obere Kontaktplatte stoffschlüssig verbunden sind, und dass zwischen dem unteren Druckkontaktstück und der unteren Kontaktplatte ein Druckkontakt besteht, ohne dass das untere Druckkontaktstück und die untere Kontaktplatte stoffschlüssig verbunden sind.
  • Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren erläutert. In den Figuren bezeichnen gleiche Bezugszeichen identische oder gleich wirkende Teile. Es zeigen:
  • 1 einen Halbleiterchip mit weiteren Teilen zur Herstellung einer Halbleiterchipanordnung,
  • 2 die aus dem Halbleiterchip und den weiteren Teilen gemäß 1 hergestellte Halbleiterchipanordnung,
  • 3 eine Draufsicht auf einen Träger, auf dem mehrere gemäß 2 ausgebildete Halbleiteranordnungen nebeneinander angeordnet sind,
  • 4 einen Vertikalschnitt durch die Anordnung gemäß 3,
  • 5 die Anordnung gemäß 4 nach dem Aufbringen einer Einbettmasse auf die auf dem Träger befindlichen Halbleiteranordnungen vor dem Andrücken der Einbettmasse an den Träger mit einem Stempel,
  • 6 die Anordnung gemäß 5 während des Andrückens der Einbettmasse an den Träger,
  • 7 die Anordnung gemäß 6 nach dem Abheben des Stempels,
  • 8 den durch die ausgehärtete Einbettmasse und die Halbleiteranordnungen gebildeten Verbund nach dem Abnehmen des Verbundes von dem Träger,
  • 9 einen vergrößerten Abschnitt der Verbundes gemäß 8 mit einer der Halbleiteranordnungen,
  • 10 den nach dem Entfernen einer oberen und einer unteren Deckschicht von dem in 8 gezeigten Verbund verbleibenden Restverbund,
  • 11 einen vergrößerten Abschnitt der Restverbundes gemäß 10,
  • 12 eine Draufsicht auf einen Abschnitt des Restverbunds mit einer der Halbleiteranordnungen,
  • 13 eine Draufsicht auf den gesamten Restverbund,
  • 14 den Restverbund gemäß 13 mit Schnittlinien, entlang denen der Restverbund zu einzelnen Chipbaugruppen vereinzelt wird,
  • 15 einen Vertikalschnitt durch eine der vereinzelten Chipbaugruppen.
  • 16 eine Explosionsdarstellung einer mehrere vereinzelte Chipbaugruppen umfassenden Halbleiteranordnung,
  • 17 eine perspektivische Ansicht der in 16 gezeigten unteren Kontaktplatte mit Blick auf deren den Chipbaugruppen zugewandte Seite,
  • 18 eine perspektivische Ansicht der zusammengesetzten Halbleiteranordnung gemäß 16,
  • 19 eine Schnittansicht der in 16 gezeigten Explosionsdarstellung,
  • 20 eine Schnittansicht der in 18 gezeigten, zusammengesetzten Halbleiteranordnung,
  • 21 einen vergrößerten Abschnitt der Restverbundes gemäß 20,
  • 22 den Restverbund gemäß 13 mit Schnittlinien, entlang denen der Restverbund zu einzelnen Chipbaugruppen vereinzelt wird, wobei eine jede der Chipbaugruppen wenigstens zwei der Halbleiteranordnungen umfasst,
  • 23 einen Vertikalschnitt durch eine der vereinzelten Chipbaugruppen gemäß 22,
  • 24 einen Test an einer einzelnen Chipbaugruppe und
  • 25 eine zwischen einem oberen Druckkontaktstück und einem unteren Druckkontaktstück eingespannte und dadurch druckkontaktiert Halbleiteranordnung.
  • 1 zeigt einen Halbleiterchip 1, sowie weiteren Teile zur Herstellung einer Halbleiterchipanordnung 2, wie sie in 2 dargestellt ist. Der Halbleiterchip 1 umfasst einen Halbleiterkörper 10 aus einem Halbleitergrundmaterial, in dem zur Realisierung eines in den Halbleiterkörper 10 integrierten Leistungshalbleiterbauelements insbesondere p-leitende und n-leitende Halbleiterzonen enthalten sind. Außerdem kann der Halbleiterchip 1 noch beliebig viele dielektrische Schichten aufweisen, sowie elektrisch leitende Schichten wie zum Beispiel Metallisierungen, Schichten aus dotiertem polykristallinem Halbleitermaterial wie zum Beispiel polykristallines Silizium, Silizidschichten, aber auch beliebige dielektrische Schichten wie beispielsweise Nitridschichten (z. B. Siliziumnitrid) oder Oxidschichten (z. B. Siliziumoxid), oder Passivierungsschichten wie z. B. Imidschichten. Bei dem Halbleitergrundmaterial kann es sich um jedes bekannte zur Herstellung von Halbleiterbauelementen übliche Halbleitergrundmaterial handeln, beispielsweise um beliebige Elementhalbleiter (z. B. Silizium, Germanium), um beliebige Verbindungshalbleiter (z. B. II-VI-Halbleiter wie Zinkselenid oder Cadmiuimsulfid, III-V-Halbleiter wie Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, oder IV-IV-Halbleiter wie Silziumkarbid oder Siliziumgermanium).
  • Der Halbleiterkörper 10 weist eine Oberseite (in 1 oben) auf, sowie eine der Oberseite entgegengesetzte Unterseite (in 1 unten). Die Oberseite ist in einer vertikalen Richtung v von der Unterseite beabstandet, wobei die vertikale Richtung v senkrecht zur Unterseite verläuft. Auf der Oberseite ist eine obere Hauptelektrode 11 angeordnet, auf der Unterseite eine untere Hauptelektrode 12. Ebenfalls auf der Oberseite befindet sich eine optionale Steuerelektrode 13. Weiterhin kann auf die Oberseite eine optionale obere dielektrische Passivierungsschicht 15 aufgebracht sein. Bei dieser Passivierungsschicht 16 aufgebracht sein. Bei diesen Passivierungsschichten 15 kann es sich zum Beispiel um ein Polyimid handeln.
  • Bei der oberen Hauptelektrode 11, der unteren Hauptelektrode 12 und – soweit vorhanden – der optionalen Steuerelektrode 13 kann es sich beispielsweise um dünne Metallisierungsschichten handeln. Solche Metallisierungsschichten können beispielsweise bereits während der Herstellung des Halbleiterchips 1 im Waferverbund mit weiteren, identischen Halbleiterchips 1 auf den Halbleiterkörper 10 aufgebracht werden, also noch vor dem Vereinzeln des Wafers zu voneinander unabhängigen Halbleiterchips 1.
  • Wie in 2 dargestellt ist, befindet sich auf der dem Halbleiterkörper 10 abgewandten Seite der oberen Hauptelektrode 11 ein elektrisch leitendes oberes Ausgleichsplättchen 21, das mittels einer oberen Verbindungsschicht 31 stoffschlüssig mit der oberen Hauptelektrode 11 verbunden ist. Entsprechend befindet sich auf der dem Halbleiterkörper 10 abgewandten Seite der unteren Hauptelektrode 12 ein elektrisch leitendes unteres Ausgleichsplättchen 22, das mittels einer unteren Verbindungsschicht 32 stoffschlüssig mit der unteren Hauptelektrode 12 verbunden ist. Soweit eine optionale Steuerelektrode 13 vorhanden ist, ist noch ein elektrisch leitendes Kontaktstück 23, das mittels der oberen Verbindungsschicht 31 stoffschlüssig mit der Steuerelektrode 13 verbunden ist. Sofern ein derartiges Kontaktstück 23 vorgesehen ist, kann das daneben liegende obere Ausgleichsplättchen 21 eine Aussparung 211 (1) aufweisen, in der das Kontaktstück 23 später platziert wird.
  • Die Ausgleichsplättchen 21 und 22 und – soweit vorhanden – das Kontaktstücke 23 weisen (vor der Montage auf der oberen Hauptelektrode 11, der unteren Hauptelektrode 12 bzw. der Steuerelektrode 13) in der vertikalen Richtung relativ große Dicken d21', d22' bzw. d23' auf, beispielsweise wenigstens 0,5 mm, wenigstens 1 mm, oder wenigstens 1,5 mm. Durch die großen Dicken soll eine Beschädigung der Chipmetallisierungen 11, 12 und ggf. 13 vermieden werden, wenn die Ausgleichsplättchen 21 und 22 und ggf. das Kontaktstücke 23, wie später noch erläutert wird, beschliffen werden.
  • Die Hauptfunktion der Ausgleichsplättchen 21, 22 liegt darin, den mechanischen Stress einer Druckkontaktierung abzubauen, der durch die unterschiedlichen Ausdehnungskoeffizienten von (Druck-)Kontaktplatten 41 und 42 (z. B. aus Kupfer), wie sie später noch erläutert werden, und dem Halbleitermaterial des Halbleiterchips 1 auftreten. Ohne diese Ausgleichsplättchen 21, 22 würden sich im besten Fall die elektrischen Eigenschaften des Chips verändern. Im schlechtesten Fall würde der Halbleiterchip 1 brechen.
  • Optional können das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22 einen linearen thermischen Ausdehungskoeffizienten aufweisen, der signifikant geringer ist als der lineare thermische Ausdehnungskoeffizient der oberen Hauptelektrode 11 und der unteren Hauptelektrode 12, um eine Anpassung des linearen thermischen Ausdehnungskoeffizienten an den geringen linearen thermischen Ausdehnungskoeffizienten des Halbleiterkörpers 10 zu erreichen. Beispielsweise können das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22, unabhängig voneinander, bei einer Temperatur von 20°C einen linearen thermischen Ausdehungskoeffizienten von weniger als 11 ppm/K oder gar von weniger als 7 ppm/K aufweisen. Das obere Ausgleichsplättchen 21 und/oder das untere Ausgleichsplättchen 22 können dabei beispielsweise aus einem der folgenden Materialien bestehen oder einen der folgenden Aufbauten aufweisen: Molybdän; ein Metallmaxtrixkompositmaterial (MMC), beispielsweise AlSiC (Aluminium-Silizium-Karbid); ein Mehrschichtmaterial mit zwei oder mehr Metallschichten, beispielsweise mit einer Molybdänschicht und einer Kupferschicht (damit lässt sich z. B. ein linearer thermischer Ausdehnungskoeffizient von etwa 9.5 ppm/K erreichen).
  • Die obere Verbindungsschicht 31 kann beispielsweise als beliebige Lotschicht ausgebildet sein, insbesondere auch als Diffusionslotschicht, als gesinterte Schicht, die ein gesintertes Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, oder eine elektrisch leitende Klebeschicht. Unabhängig davon kann auch die untere Verbindungsschicht 32 als beliebige Lotschicht ausgebildet sein, insbesondere auch als Diffusionslotschicht, als gesinterte Schicht, die ein gesintertes Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, oder eine elektrisch leitende Klebeschicht. Die obere Verbindungsschicht 31 und die untere Verbindungsschicht 32 können insbesondere aus demselben Material bestehen, es können aber auch beliebige Kombinationen der für die beiden Schichten genannten Materialen verwendet werden.
  • In 1 sind die Materialien, die zur Herstellung der oberen Verbindungsschicht 31 bzw. der unteren Verbindungsschicht 32 eingesetzt werden, mit 31' bzw. mit 32' bezeichnet. Damit soll zum Ausdruck gebracht werden, dass die ursprünglichen Verbindungsmittel 31' und 32' nach der Herstellung der Verbindung in veränderter Form vorliegen können.
  • Bei einem als Lot ausgebildeten Verbindungsmittel 31', 32' (beispielsweise ein Zinn enthaltendes Lot) kann die resultierende Verbindungsschicht 31 bzw. 32 ein Material (z. B. Kupfer) enthalten, das während des Verbindungsprozesses aus der oberen Hauptelektrode 11 bzw. der unteren Hauptelektrode 12 in das Lot eindiffundiert ist und damit einen Bestandteil der fertigen Verbindungsschicht 31 bzw. 32 darstellt. Zur Herstellung der Verbindungen kann das Lot 31', 32' beispielsweise in Form einer Lotpaste auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Ebenso kann das Lot 31', 32' aber auch in Form eines vorgefertigten Lotplättchens ("Preform Lot") zwischen das obere Ausgleichsplättchen 21 und die obere Hauptelektrode 11 bzw. zwischen das untere Ausgleichsplättchen 22 und die untere Hauptelektrode 12 eingelegt werden. In jedem Fall werden die Lotpaste bzw. das/die Lotplättchen zur Herstellung der erläuterten Verbindungen aufgeschmolzen und nachfolgend abgekühlt, so dass zwischen dem oberen Ausgleichsplättchen 21 und der oberen Hauptelektrode 11 bzw. zwischen dem unteren Ausgleichsplättchen 22 und der unteren Hauptelektrode 12 jeweils eine stoffschlüssige Verbindung entsteht.
  • Bei einer als gesinterte Schicht ausgebildeten Verbindungsschicht 31 bzw. 32 kann das dieser zugrunde liegende Verbindungsmittel 31' bzw. 32' als Paste ausgebildet sein, die ein Metallpulver (z. B. Silberpulver oder Silberflocken) enthält, sowie ein Lösungsmittel. Zur Herstellung der Verbindungen kann die Paste beispielsweise auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen 21, 22 aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Eine aus der Paste gebildete Pastenschicht ist dann zwischen der oberen Hauptelektrode 11 und dem oberen Ausgleichsplättchen 21 angeordnet und kontaktiert diese. Entsprechend ist eine aus der Paste gebildete weitere Pastenschicht zwischen der unteren Hauptelektrode 12 und dem unteren Ausgleichsplättchen 22 angeordnet und kontaktiert diese. In diesem Zustand werden die Pastenschichten durch Verdunsten des darin enthaltenen Lösungsmittels getrocknet und dann gesintert, wobei das Sintern bei Temperaturen von deutlich unter 250°C erfolgen kann. Durch das Sintern bilden sich aus den beiden Pastenschichten die (elektrisch leitende) obere Verbindungsschicht 31 bzw. die (elektrisch leitende) untere Verbindungsschicht 32.
  • Bei einer als elektrisch leitenden Klebeschicht ausgebildeten Verbindungsschicht 31 bzw. 32 ist das dieser zugrunde liegende Verbindungsmittel 31' bzw. 32' als elektrisch leitender Kleber ausgebildet sein. Zur Herstellung der Verbindungen kann der Kleber beispielsweise auf die Hauptelektroden 11, 12 und/oder auf die Ausgleichsplättchen 21, 22 aufgetragen werden (beispielsweise durch Sieb- oder Schablonendruck). Eine aus dem Kleber gebildete Klebstoffschicht ist dann zwischen der oberen Hauptelektrode 11 und dem oberen Ausgleichsplättchen 21 angeordnet und kontaktiert diese. Entsprechend ist eine aus dem Kleber gebildete weitere Klebstoffschicht zwischen der unteren Hauptelektrode 12 und dem unteren Ausgleichsplättchen 22 angeordnet und kontaktiert diese. In diesem Zustand werden die Klebstoffschichten ausgehärtet. Hierdurch bilden sich aus den beiden Klebstoffschichten die (elektrisch leitende) obere Verbindungsschicht 31 bzw. die (elektrisch leitende) untere Verbindungsschicht 32.
  • Sofern ein optionales Kontaktstück 23 vorgesehen ist, kann dieses auf dieselbe Weise stoffschlüssig mit der Steuerelektrode 13 verbunden werden wie das obere Ausgleichsplättchen 21 mit der oberen Hauptelektrode 11.
  • Wie weiterhin in 3 gezeigt ist, werden dann mehrere Halbleiteranordnungen 2, von denen jede einen Halbleiterchip 1 aufweist und wie erläutert mit einem oberen und unteren Ausgleichsplättchen 21 bzw. 22 sowie optional mit einem Kontaktstück 23 bestückt ist, nebeneinander auf dieselbe Seite eines gemeinsamen Trägers 300 aufgesetzt. Optional kann das Aufsetzen – wie gezeigt – so erfolgen, dass von sämtlichen Halbleiteranordnungen 2 die unteren Ausgleichsplättchen 22 dem Träger 300 zugewandt und die oberen Ausgleichsplättchen 21 vom Träger 300 weg gewandt sind. Grundsätzlich kann jedoch auch bei einem oder mehreren der Halbleiteranordnungen 2 die unteren Ausgleichsplättchen 22 dem Träger 300 zugewandt und die oberen Ausgleichsplättchen 21 vom Träger 300 weg gewandt sein, während bei einem oder mehreren anderen der Halbleiteranordnungen 2 die oberen Ausgleichsplättchen 21 dem Träger 300 zugewandt und die unteren Ausgleichsplättchen 22 vom Träger 300 weg gewandt sind.
  • Das Aufsetzen der Halbleiteranordnungen 2 auf dem Träger 300 kann so erfolgen, dass sich diese relativ zueinander in vorgegebenen Positionen befinden. Um ein Verrutschen der aufgesetzten Halbleiteranordnungen 2 zu vermeiden, kann die Oberfläche des Trägers 300 so ausgebildet sein, dass die Halbleiteranordnungen 2 daran haften. Beispielsweise kann der Träger 300 hierzu eine Klebefolie aufweisen, auf die die Halbleiteranordnungen 2 aufgesetzt werden.
  • 4 zeigt einen Vertikalschnitt durch den mit den Halbleiteranordnungen 2 bestückten Träger 300. Wie weiterhin in den 5 und 6 gezeigt ist, wird eine zähflüssige Einbettmasse 4 über die auf dem Träger 300 befindlichen Halbleiteranordnungen 2 aufgebracht. Danach wird die Einbettmasse 4 mittels eines Stempels 310 gegen den Träger 300 gepresst, so dass zumindest die zwischen jeweils benachbarten Halbleiteranordnungen 2 befindlichen Zwischenräume mit der Einbettmasse 4 verfüllt sind.
  • Danach wird die Einpressmasse 4 ausgehärtet, so dass die in die Einbettmasse 4 eingebetteten Halbleiterchipanordnungen 2 zusammen mit der Einbettmasse 4 einen festen Verbund 5 bilden. Wie weiterhin in 7 gezeigt ist, kann der Stempel 310 nach dem Aushärten der Einpressmasse 4 von dem festen Verbund 5 abgehoben werden, und der Verbund 5 kann von dem Träger 300 abgenommen werden. 8 zeigt den dann vorliegenden Verbund 5. Die Einpressmasse 4 ist zumindest im ausgehärteten Zustand dielektrisch. Als Einpressmasse eignen sich beispielsweise polykondensierte Polymere (z. B. ein Epoxydharz oder ein polyurethan-basiertes Vergußmaterial.
  • Nun können eine obere Deckschicht 51 des Verbundes 5 und/oder eine untere Deckschicht 52 des Verbundes 5 von dem Verbund 5 entfernt werden, so dass von dem Verbund 5 ein Restverbund 6 verbleibt. Die 8 und – in einem vergrößerten Ausschnitt – die 9 zeigen den Verbund 5 vor dem Entfernen hier sowohl einer oberen Deckschicht 51 als auch einer unteren Deckschicht 52. Entsprechend zeigen die 10 und – in einem vergrößerten Ausschnitt – die 11 den Restverbund 6 nach dem Entfernen hier sowohl der oberen Deckschicht 51 als auch der unteren Deckschicht 52.
  • Soweit von dem Verbund eine obere Deckschicht 51 entfernt wird, wird dabei die ausgehärtete Einbettmasse 4 teilweise von dem Verbund 5 entfernt. Außerdem wird bei einer jeden der Halbleiterchipanordnungen 2 das obere Ausgleichsplättchen 21 der betreffenden Halbleiterchipanordnung 2 teilweise von dem Verbund 5 entfernt.
  • Soweit zusätzlich oder alternativ von dem Verbund eine untere Deckschicht 52 entfernt wird, wird dabei ebenfalls die ausgehärtete Einbettmasse 4 teilweise von dem Verbund 5 entfernt. Außerdem wird bei einer jeden der Halbleiterchipanordnungen 2 das untere Ausgleichsplättchen 22 der betreffenden Halbleiterchipanordnung 2 teilweise von dem Verbund 5 entfernt.
  • Das Entfernen der oberen Deckschicht 51 und/oder der unteren Deckschicht 52 kann beispielsweise durch Bearbeiten (Schleifen, Polieren, Läppen, etc.) des Verbundes 5 in einer herkömmlichen Waferschleifanlage erfolgen. Hierdurch kann erreicht werden, dass der Restverbund 6 (abgesehen von geringen Dishing Effekten) planparallele Oberflächen aufweist, an denen die (beschliffenen) oberen Ausgleichsplättchen 21, die (beschliffenen) unteren Ausgleichsplättchen 22 und gegebenenfalls das (beschliffene) Kontaktstück 23 bündig mit der Einbettmasse 4 abschließen.
  • Nach dem Entfernen der oberen Deckschicht 51 und/oder der unteren Deckschicht 52 verbleiben in dem Restverbund 6 die Halbleiterchips 1, die oberen Verbindungsschichten 31 und die unteren Verbindungsschichten 32 einer jeden der Halbleiterchipanordnungen 2. Außerdem ist dann bei einer jeden der Halbleiterchipanordnungen 2, soweit eine obere Deckschicht 51 entfernt wurde, der nach dem Entfernen der oberen Deckschicht 51 verbleibende Rest des oberen Ausgleichsplättchens 21 nicht oder zumindest nicht vollständig von der Einbettmasse 4 bedeckt und kann dadurch elektrisch druckkontaktiert werden. Entsprechend ist bei einer jeden der Halbleiterchipanordnungen 2, soweit eine untere Deckschicht 52 entfernt wurde, der nach dem Entfernen der unteren Deckschicht 52 verbleibende Rest des unteren Ausgleichsplättchens 22 nicht oder zumindest nicht vollständig von der Einbettmasse 4 bedeckt und kann dadurch elektrisch druckkontaktiert werden.
  • Durch das Entfernen einer oberen Deckschicht 51 ist die Dicke d21 des oberen Ausgleichsplättchens 21 gegenüber seiner ursprünglichen Dicke d21' (siehe 1) verringert, sie kann aber immer noch beispielsweise wenigstens 0,05 mm betragen, wenigstens 0,1 mm, oder wenigstens 0,2 mm. Dasselbe gilt entsprechend für die Dicke d23 des Kontaktstücks 23 im Vergleich zu dessen ursprünglicher Dicke d23' (siehe 1).
  • Außerdem ist die Dicke d22 des unteren Ausgleichsplättchens 22 durch das Entfernen einer unteren Deckschicht 52 gegenüber seiner ursprünglichen Dicke d22' (siehe 1) verringert, sie kann aber immer noch beispielsweise wenigstens 0,05 mm betragen, wenigstens 0,1 mm, oder wenigstens 0,2 mm.
  • 12 zeigt eine Draufsicht auf einen Abschnitt des Restverbunds 6. Gestrichelt dargestellt sind die von der Einbettmasse 4 verdeckten Umrisse des Halbleiterkörpers 10. Wie hier außerdem zu erkennen ist, ist der Halbleiterchip 1 und damit auch der Halbleiterkörper 10 ringförmig von der Einbettmasse 4 umgeben. Das (beschliffene) obere Ausgleichsplättchen 21 und das optionale (beschliffene) Kontaktstück 23 sind bündig in die Einbettmasse 4 eingebettet und frei zugänglich, so dass sie problemlos elektrisch kontaktiert werden können.
  • 13 zeigt eine Draufsicht auf den Restverbund 6. In 14 ist dieselbe Ansicht dargestellt, jedoch sind zusätzlich gestrichelte Schnittlinien eingezeichnet, entlang denen der Restverbund 6, beispielsweise durch Sägen, Wasserstrahlschneiden oder Laservereinzeln etc., zu Chipbaugruppen 3 vereinzelt werden. Einen Vertikalschnitt durch eine dieser vereinzelten Chipbaugruppen 3 zeigt 15. Auch bei den einzelnen Chipbaugruppen 3 umschließt die Einbettmasse 4 den Halbleiterkörper 10 des ursprünglichen Halbleiterchips 1 seitlich umlaufend ringförmig derart, dass die dem Halbleiterkörper 10 abgewandte Seiten des oberen Ausgleichsplättchens 21 und des optionalen Kontaktstücks 23 dieser Chipbaugruppe 3 und die dem Halbleiterkörper 10 abgewandte Seite des unteren Ausgleichsplättchens 22 dieser Chipbaugruppe 3 frei liegen und dadurch von außen elektrisch kontaktiert werden können.
  • Die Einbettmasse 4 dient zum einen dazu, vor allem die Kanten der Halbleiterchips 1 zu schützen, aber auch dazu, die Isolationsfestigkeit der Chipbaugruppen 3 sicherzustellen. Um bei der fertig gestellten Halbleiteranordnung 7 eine ausreichende Isolationsfestigkeit zwischen unmittelbar benachbarten Chipbaugruppen 3 sicherzustellen, kann die Einbettmasse 4 senkrecht zur vertikalen Richtung v zwischen dem seitlichen Rand des Halbleiterkörpers 1 und dem seitlichen Rand der Chipbaugruppen 3 eine Mindestdicke d4 aufweisen. Beispielsweise kann die Dicke d4 wenigstens 100 µm betragen. Der Abstand zwischen den Halbleiterkörpern 10 der unmittelbar benachbarten Chipbaugruppen 3 beträgt dann wenigstens 200 µm. Unabhängig davon kann der Aufbau der Halbleiteranordnung 7 so gewählt werden, dass der Abstand zwischen den Halbleiterkörpern 10 der unmittelbar benachbarten Chipbaugruppen 3 beträgt dann höchstens 5 mm oder höchstens 2 mm.
  • Unter Verwendung von zwei oder mehreren identischen Chipbaugruppen 3, oder unter Verwendung von zwei oder mehr Chipbaugruppen 3, von denen jede nach dem vorangehend erläuterten Verfahren erzeugt wurde, lässt sich nun eine Halbleiteranordnung 7 herstellen. 16 zeigt eine Explosionsdarstellung einer derartigen Halbleiteranordnung 7, 19 einen Querschnitt durch die Explosionsdarstellen, 18 die fertig zusammengesetzte Halbleiteranordnung 7, und 20 einen Querschnitt durch die zusammengesetzte Halbleiteranordnung 7. Eine vergrößerte Ansicht eines Abschnitts der in 20 dargestellten Anordnung ist in 21 gezeigt.
  • Wie zunächst insbesondere aus 16 hervorgeht, umfasst die Halbleiteranordnung 7 zunächst zwei oder mehr derartiger Chipbaugruppen 3. Die Chipbaugruppen 3 sind zwischen einer elektrisch leitenden oberen Kontaktplatte 41 und einer elektrisch leitenden unteren Kontaktplatte 42 angeordnet.
  • Die obere Kontaktplatte 41 dient dazu, von einer jeden der Chipbaugruppen 3 das der oberen Kontaktplatte 41 zugewandte Ausgleichsplättchen 21, 22 (hier: die oberen Ausgleichsplättchen 21) elektrisch und mechanisch zu kontaktieren. Hierzu weist die das obere Kontaktstück 41 für jede der Chipbaugruppen 3 ein Kontaktpodest 411 auf (siehe hierzu 17, welche das obere Kontaktstück 41 in einer gegenüber 16 auf den Kopf gedrehten Position zeigt), der eines der Ausgleichsplättchen 21, 22 (hier: die oberen Ausgleichsplättchen 21) der betreffenden Chipbaugruppe 3 elektrisch und mechanisch kontaktiert.
  • Entsprechend dient die untere Kontaktplatte 42 dazu, von einer jeden der Chipbaugruppen 3 das der unteren Kontaktplatte 42 zugewandte Ausgleichsplättchen 21, 22 (hier: die unteren Ausgleichsplättchen 22) elektrisch und mechanisch zu kontaktieren. Hierzu weist das untere Kontaktstück 42 für jede der Chipbaugruppen 3 ein Kontaktpodest 421 auf, der eines der Ausgleichsplättchen 21, 22 (hier: die unteren Ausgleichsplättchen 22) der betreffenden Chipbaugruppe 3 elektrisch und mechanisch kontaktiert.
  • Als Materialen für das obere Kontaktstück 41 und/oder das untere Kontaktstück 42 eignet sich beispielsweise Kupfer, das optional oberflächlich mit einer dünnen Nickelschicht versehen sein kann.
  • Bei dem gezeigten Beispiel befindet sich bei einer jeden der Chipbaugruppen 3 der Halbleiteranordnung 7 das obere Kontaktplättchen 21 auf der der oberen Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 3, und das untere Kontaktplättchen 22 auf der der unteren Kontaktplatte 42 zugewandten Seite der Chipbaugruppe 3.
  • Davon abweichend können andere Halbleiteranordnungen eine erste Teilmenge der Chipbaugruppen 3 und eine zweite Teilmenge der Chipbaugruppen 3 aufweisen, wobei sich bei einer jeden der Chipbaugruppen 3 der ersten Teilmenge das obere Kontaktplättchen 21 auf der der oberen Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 3 befindet, und das untere Kontaktplättchen 22 auf der der unteren Kontaktplatte 42 zugewandten Seite der Chipbaugruppe 3, und wobei sich bei einer jeden der Chipbaugruppen 3 der zweiten Teilmenge das obere Kontaktplättchen 21 auf der der unteren Kontaktplatte 42 zugewandten Seite der Chipbaugruppe 3 befindet, und das untere Kontaktplättchen 22 auf der der oberen Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 3.
  • Ebenso ist es möglich, dass sich bei einer jeden der Chipbaugruppen 3 einer Halbleiteranordnung das obere Kontaktplättchen 21 auf der der unteren Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 3 befindet, und das untere Kontaktplättchen 22 auf der der oberen Kontaktplatte 41 zugewandten Seite der Chipbaugruppe 3.
  • Die Halbleiteranordnung 7 weist weiterhin einen dielektrischen, beispielsweise keramischen, Abstandsring 50 auf, sowie einen optionalen Führungsring 60, der dazu dient, die Chipbaugruppen 3 als Einheit zusammenzuhalten, ohne dass sich die einzelnen Chipbaugruppen 3 (abgesehen von nur sehr kleinen relativen Verschiebungen) relativ zueinander signifikant verschieben. Der Führungsring 60 kann wie gezeigt so ausgebildet sein, dass er bündig in den Abstandsring 50 eingesetzt werden kann. Alternativ zu einer separaten Ausgestaltung von Abstandsring 50 und Führungsring 60 können diese beiden auch einstückig ausgebildet sein, beispielsweise indem der Abstandsring 50 in seinem Inneren so geformt ist, dass er die Funktion des Führungsringes 60 übernimmt.
  • Wie auch bei allen anderen Ausgestaltungen der Erfindung kann der Abstandsring 50 sowohl mit der oberen Kontaktplatte 41 als auch mit der unteren Kontaktplatte 42 stoffschlüssig, beispielsweise durch Löten, Kleben oder Sintern, verbunden sein.
  • Sofern zumindest eine der Chipbaugruppen 3 der Halbleiteranordnung 7 ein Kontaktstück 3 aufweist, kann zur elektrischen Kontaktierung dieses oder ggf. dieser Kontaktstücke 3 noch eine optionale Steuerelektrodenverschaltungsstruktur 70 vorgesehen sein. Eine derartige Steuerelektrodenverschaltungsstruktur 70 dient zu einer elektrischen Kontaktierung eines oder mehrere Kontaktstücke 23, in dem vorliegend gezeigten Beispiel zur elektrischen Kontaktierung von den Kontaktstücken 23, die an der dem oberen Kontaktstück 41 zugewandten Seite der Chipbaugruppen 3 frei liegen.
  • Insbesondere können die Kontaktstücke 23 von zwei, mehr als zwei oder allen Chipbaugruppen 3 der Halbleiteranordnung 7 durch die Steuerelektrodenverschaltungsstruktur 70 elektrisch leitend miteinander verbunden werden. Wie anhand des vorliegenden Beispiels weiterhin gezeigt ist, kann eine Steuerelektrodenverschaltungsstruktur 70 eine netzartige Struktur aufweisen. Unabhängig davon kann eine Steuerelektrodenverschaltungsstruktur 70 beispielsweise als modulare Einheit ausgebildet sein.
  • Wie weiterhin in 16 dargestellt ist, kann die Steuerelektrodenverschaltungsstruktur 70 Durchgangsöffnungen 75 aufweisen, durch die hindurch die Kontaktpodest 411 (17) der oberen Kontaktplatte 41 die in Richtung der oberen Kontaktplatte 41 gewandten Ausgleichsplättchen 21 und/oder 22 der Chipbaugruppen 3 elektrisch und mechanisch kontaktieren können.
  • Alternativ oder zusätzlich zu einer Steuerelektrodenverschaltungsstruktur 70, die wie vorliegend gezeigt zwischen den Chipbaugruppen 3 und der oberen Kontaktplatte 41 angeordnet ist, könnte die Steuerelektrodenverschaltungsstruktur 70 bzw. eine weitere Steuerelektrodenverschaltungsstruktur auch zwischen den Chipbaugruppen 3 und der unteren Kontaktplatte 42 angeordnet sein, um Kontaktstücke 23 elektrisch anzuschließen, die an der dem unteren Kontaktstück 42 zugewandten Seite der Chipbaugruppen 3 frei liegen. Auch eine solche Steuerelektrodenverschaltungsstruktur könnte Durchgangsöffnungen aufweisen, durch die hindurch die Kontaktpodeste 421 (16) der unteren Kontaktplatte 42 die in Richtung der unteren Kontaktplatte 42 gewandten Ausgleichsplättchen 21 und/oder 22 der Chipbaugruppen 3 elektrisch und mechanisch kontaktieren können.
  • Sofern eine oder zwei Steuerelektrodenverschaltungsstrukturen 70 vorhanden sind, kann für jede der Steuerelektrodenverschaltungsstrukturen 70 einen elektrisch leitenden Steuerkontakt 9 (siehe 19) vorgesehen sein, um die betreffende Steuerelektrodenverschaltungsstruktur 70 von außerhalb der fertig gestellten Halbleiteranordnung 7 (siehe 18) elektrisch kontaktieren zu können. Der Steuerkontakt 9 kann hierzu beispielsweise durch eine in dem Abstandsring 50 ausgebildete Durchgangsöffnung oder Nut 55 sowie im Fall eines optionalen Führungsringes 60 auch durch eine in dem Führungsring 60 ausgebildete Durchgangsöffnung oder Nut 65 hindurch zur Außenseite der Halbleiteranordnung 7 geführt werden.
  • Innerhalb des Abstandsringes 50 ist der Steuerkontakt 9 dann elektrisch leitend an die Steuerelektrodenverschaltungsstruktur 70 und damit an die Steuerelektroden 13 angeschlossen. Zur Realisierung der elektrischen Verbindung zwischen dem Steuerkontakt 9 und der Steuerelektrodenverschaltungsstruktur 70 kann der Steuerkontakt 9 beispielsweise eine Kontaktfeder 91 aufweisen, die bei der Montage der Halbleiteranordnung 7 oder anderweitig vorgespannt und dadurch gegen die Steuerelektrodenverschaltungsstruktur 70 gepresst wird und diese elektrisch kontaktiert.
  • Wie weiterhin anhand einer in 21 gezeigten, vergrößerten Querschnittsansicht eines Abschnitts der Halbleiteranordnung 7 zu erkennen ist, kann eine Steuerelektrodenverschaltungsstruktur 70 zum Beispiel als Leiterplatte (z. B. FR4) ausgebildet sein, die einen dielektrischen Träger 71 aufweist, sowie eine auf den Träger 71 aufgebrachte und fest mit diesem verbundene Leiterstruktur 72, z. B. eine Metallisierung.
  • Bei einer Halbleiteranordnung 7, wie sie vorliegend beschrieben wurde, können die einzelnen Chipbaugruppen 3 lose zwischen der oberen Kontaktplatte 41 und der unteren Kontaktplatte 42 eingespannt und elektrisch kontaktiert sein. Die betreffenden elektrischen Kontaktierungen zwischen den Chipbaugruppen 3 und der oberen Kontaktplatte 41 (d. h. zwischen jedem der oberen Ausgleichsplättchen 21 und der oberen Kontaktplatte 41) sowie die zwischen den Chipbaugruppen 3 und der unteren Kontaktplatte 42 (d. h. zwischen jedem der unteren Ausgleichsplättchen 22 und der unteren Kontaktplatte 42) können also ausschließlich als Druckkontakte und damit ohne stoffschlüssige Verbindung ausgebildet sein.
  • In 21 ist ebenfalls zu erkennen, dass jeweils benachbarte Chipbaugruppen 3 sehr nahe nebeneinander und mit nur einem schmalen Spalt 35, beispielsweise mit einer Breite von weniger als 100 µm, nebeneinander angeordnet sein können. Allerdings können benachbarte Chipbaugruppen 3 grundsätzlich beliebige Abstände voneinander aufweisen.
  • Während bei dem gezeigten Beispiel jede der Chipbaugruppen 3 nur genau einen Halbleiterchip 1 enthält, besteht grundsätzlich auch die Möglichkeit, dass eine Chipbaugruppe 3 zwei oder mehr identische oder unterschiedliche Halbleiterchips 1 enthält. Ein Beispiel hierfür zeigt 22. Es handelt sich hier um den bereit in den 13 und 14 Restverbund 6, allerdings gegenüber 14 mit dem Unterschied, dass gestrichelt dargestellten Schnittlinien so verlaufen, dass nach dem Vereinzeln des Restverbundes 6 zu einzelnen Chipbaugruppen 3 eine jede der vereinzelten Chipbaugruppen 3 mindestens zwei (hier: vier) Halbleiterchips 1 enthält. 23 eine vergrößerte Schnittansicht durch eine derartige Chipbaugruppe 3.
  • Ein Vorteil der vorliegenden Erfindung besteht darin, dass die einzelnen Chipbaugruppen 3 jeweils separat hinsichtlich ihrer Funktionsfähigkeit und/oder hinsichtlich anderer Eigenschaften getestet und nach bestimmten Kriterien wie bereits erläutert selektiert und in einer gemeinsamen Halbleiteranordnung 7 eingesetzt werden. 24 zeigt beispielhaft die Durchführung eines Funktionstests an einem in einer Chipbaugruppe 3 enthaltenen Halbleiterchip 1 mit Hilfe eines Testgeräts.
  • Ein weiterer Vorteil besteht darin, dass die verschiedenen Chipbaugruppen 3 einer Halbleiteranordnung 7 nur geringe Dickentoleranzen aufweisen, vor allem dann, wenn sämtliche Chipbaugruppen 3 der fertig gestellten Halbleiteranordnung 7 demselben Restverbund 6 entstammen.
  • Eine Halbleiteranordnung 7 gemäß der vorliegenden Erfindung kann nun, wie beispielhaft in 25 gezeigt ist, derart zwischen einem elektrisch leitenden oberen Druckstück 81 und einem elektrisch leitenden unteren Druckstück 82 eingespannt werden, dass zwischen dem oberen Druckstück 81 und der oberen Kontaktplatte 41 sowie zwischen dem unteren Druckstück 82 und der unteren Kontaktplatte 42 jeweils eine elektrische Druckkontaktverbindung besteht. Die fertige Druckkontaktanordnung 8 mit der Halbleiteranordnung 7, dem oberen Druckstück 81 und dem unteren Druckstück 82 kann dann elektrisch verschaltet werden. Beispielsweise kann die Druckkontaktanordnung 8 in Reihe mit einer ohmschen und/oder induktiven Last 500 zwischen ein positives Versorgungspotential V+ und ein negatives Versorgungspotential V– geschaltet werden.
  • Bei einer Halbleiteranordnung im Sinne der vorliegenden Erfindung kann eine beliebige Anzahl von voneinander getrennten Halbleiterkörpern 100 durch die Einbettmasse 4 fest miteinander verbunden sein. Die Anzahl kann beispielsweise wenigstens 9, wenigstens 25 oder wenigstens 36 betragen.

Claims (18)

  1. Halbleiteranordnung umfassend: eine obere Kontaktplatte (41) und eine untere Kontaktplatte (42); eine Anzahl von Chipbaugruppen (3), von denen eine jede aufweist: – einen Halbleiterchip (1) mit einem Halbleiterkörper (10), wobei der Halbleiterkörper (10) eine Oberseite und eine der Oberseite entgegengesetzte Unterseite aufweist; – eine auf der Oberseite angeordnete obere Hauptelektrode (11); – eine auf der Unterseite angeordnete untere Hauptelektrode (12); – ein elektrisch leitendes oberes Ausgleichsplättchen (21), das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mit dieser mittels einer oberen Verbindungsschicht (31) stoffschlüssig und elektrisch leitend verbunden ist; – ein elektrisch leitendes unteres Ausgleichsplättchen (22), das auf der dem Halbleiterkörper (10) abgewandten Seite der unteren Hauptelektrode (12) angeordnet und mit dieser mittels einer unteren Verbindungsschicht (32) stoffschlüssig und elektrisch leitend verbunden ist; und – eine dielektrische Einbettmasse (4), die den Halbleiterchip (1) seitlich umlaufend ringförmig derart umschließt, dass die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) und die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) zumindest nicht vollständig von der Einbettmasse (4) bedeckt sind und dadurch frei liegen; wobei eine jede der Chipbaugruppen (3) derart zwischen der oberen Kontaktplatte (41) und der unteren Kontaktplatte (42) angeordnet ist, dass bei dieser Chipbaugruppe (3) – die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) die obere Kontaktplatte (41) elektrisch und mechanisch kontaktiert; – die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) die untere Kontaktplatte (42) elektrisch und mechanisch kontaktiert.
  2. Halbleiteranordnung nach Anspruch 1, bei der die Chipbaugruppen (3) innerhalb einer Schicht lose nebeneinander angeordnet sind.
  3. Halbleiteranordnung nach Anspruch 1 oder 2 mit einem dielektrischen Abstandsring (50), der zwischen der oberen Kontaktplatte (41) und der unteren Kontaktplatte (42) angeordnet ist und der die Chipbaugruppen (3) umgibt.
  4. Halbleiteranordnung nach Anspruch 3 mit einem dielektrischen Führungsring (60), der zwischen den Chipbaugruppen (3) und dem dielektrischen Abstandsring (50) angeordnet ist.
  5. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei dem die obere Kontaktplatte (41) auf ihrer der unteren Kontaktplatte (42) zugewandten Seite für eine jede der Chipbaugruppen (3) ein Kontaktpodest (411) aufweist, der die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) elektrisch und mechanisch kontaktiert.
  6. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei dem die untere Kontaktplatte (42) auf ihrer der oberen Kontaktplatte (41) zugewandten Seite für eine jede der Chipbaugruppen (3) ein Kontaktpodest (421) aufweist, der die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) elektrisch und mechanisch kontaktiert.
  7. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der bei einer jeder der Chipbaugruppen (3) – der Halbleiterkörper (10) dieser Chipbaugruppe (3) eine an der Oberseite dieses Halbleiterkörpers (10) angeordnete Steuerelektrode (13) aufweist, mittels der ein elektrischer Strom zwischen des oberen Hauptelektrode (11) und der unteren Hauptelektrode (12) gesteuert werden kann; – ein elektrisch leitendes Kontaktstück (23) dieser Chipbaugruppe (1) auf der dem Halbleiterkörper (10) abgewandten Seite der Steuerelektrode (13) angeordnet und mit dieser mittels der oberen Verbindungsschicht (31) stoffschlüssig und elektrisch leitend verbunden ist; wobei die Halbleiteranordnung eine Steuerelektrodenverschaltungsstruktur (70) aufweist, die bei einer jeder der Chipbaugruppen (3) die dem Halbleiterkörper (10) dieser Chipbaugruppe (3) abgewandte Seite des Kontaktstücks (23) dieser Chipbaugruppe (3) elektrisch und mechanisch kontaktiert.
  8. Halbleiteranordnung nach Anspruch 7, bei der die Steuerelektrodenverschaltungsstruktur (70) als Leiterplatte ausgebildet ist.
  9. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der das obere Ausgleichsplättchen (21) und/oder das untere Ausgleichsplättchen (22) einen linearen thermischen Ausdehnungskoeffizienten von weniger als 11 ppm/K oder von weniger als 7 ppm/K aufweisen.
  10. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die obere Verbindungsschicht (31) als Lotschicht ausgebildet ist, oder als Klebeschicht, oder als gesinterte Schicht; und/oder die untere Verbindungsschicht (32) als Lotschicht ausgebildet ist, oder als Klebeschicht, oder als gesinterte Schicht.
  11. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der zwei unmittelbar benachbarte der Chipbaugruppen (3) einen Abstand von kleiner oder gleich 100 µm aufweisen, oder bündig aneinander anliegen.
  12. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der die Halbleiterkörper (10) unmittelbar benachbarter der Chipbaugruppen (3) einen Abstand von wenigstens 200 µm aufweisen.
  13. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der bei zumindest einer der Chipbaugruppen (3) die Einbettmasse (4) senkrecht zur vertikalen Richtung (v) zwischen dem seitlichen Rand der Einbettmasse (4) und dem seitlichen Rand des Halbleiterkörpers (10) eine Dicke (d4) von wenigstens 100 µm aufweist.
  14. Halbleiteranordnung nach einem der vorangehenden Ansprüche, bei der bei zumindest einer der Chipbaugruppen (3) das obere Ausgleichsplättchen (21) in der vertikalen Richtung (v) eine Dicke (d21) von wenigstens 0,5 mm, wenigstens 1 mm oder wenigstens 1,5 mm aufweist; und/oder das untere Ausgleichsplättchen (22) in der vertikalen Richtung (v) eine Dicke (d21) von wenigstens 0,5 mm, wenigstens 1 mm oder wenigstens 1,5 mm aufweist.
  15. Verfahren zur Herstellung einer Anzahl von Chipbaugruppen (3) mit folgenden Schritten: Bereitstellen eines Trägers (300); Bereitstellen einer dielektrischen Einbettmasse (4); Bereitstellen einer Anzahl von Halbleiterchipanordnungen (2), von denen eine jede aufweist: – einen Halbleiterchip (1) mit einem Halbleiterkörper (10), wobei der Halbleiterkörper (10) eine Oberseite und eine der Oberseite entgegengesetzte Unterseite aufweist; – eine auf der Oberseite angeordnete obere Hauptelektrode (11); – eine auf der Unterseite angeordnete untere Hauptelektrode (12); – ein elektrisch leitendes oberes Ausgleichsplättchen (21), das auf der dem Halbleiterkörper (10) abgewandten Seite der oberen Hauptelektrode (11) angeordnet und mit dieser mittels einer oberen Verbindungsschicht (31) stoffschlüssig und elektrisch leitend verbunden ist; und – ein elektrisch leitendes unteres Ausgleichsplättchen (22), das auf der dem Halbleiterkörper (10) abgewandten Seite der unteren Hauptelektrode (12) angeordnet und mit dieser mittels einer unteren Verbindungsschicht (32) stoffschlüssig und elektrisch leitend verbunden ist; Anordnen der Halbleiterchipanordnungen (2) nebeneinander auf dem Träger (300); Einbetten der auf dem Träger (300) angeordneten Halbleiterchipanordnungen (2) in die Einbettmasse (4) und nachfolgendes Aushärten der Einbettmasse (4), so dass die Halbleiterchipanordnungen (2) zusammen mit der Einbettmasse (4) einen festen Verbund (5) bilden; Entfernen einer oberen Deckschicht (51) des Verbundes (5) von dem Verbund (5), so dass – von dem Verbund (5) ein Restverbund (6) verbleibt, wobei • beim Entfernen der oberen Deckschicht (51) die ausgehärtete Einbettmasse (4) teilweise von dem Verbund (5) entfernt wird; • beim Entfernen der oberen Deckschicht (51) bei einer jeden der Halbleiterchipanordnungen (2) das elektrisch leitende obere Ausgleichsplättchen (21) der betreffenden Halbleiterchipanordnungen (2) teilweise von dem Verbund (5) entfernt wird; – im Restverbund (6) die Halbleiterchips (1), die oberen Verbindungsschichten (31) und die unteren Verbindungsschichten (32) einer jeden der Halbleiterchipanordnungen (2) verbleiben; – bei dem Restverbund (6) bei einer jeden der Halbleiterchipanordnungen (2) der nach dem Entfernen der oberen Deckschicht (51) verbleibende Rest des oberen Ausgleichsplättchens (21) zumindest nicht vollständig von der Einbettmasse (4) bedeckt ist und dadurch frei liegt; Vereinzeln des Restverbundes (6) zu einer Anzahl von Chipbaugruppen (3), von denen jede eine der Halbleiterchipanordnungen (2) enthält, sowie einen Rest der Einbettmasse (4), der den Halbleiterchip (1) der betreffenden Chipbaugruppe (3) seitlich umlaufend ringförmig derart umschließt, dass die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) dieser Chipbaugruppe (3) und die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) dieser Chipbaugruppe (3) zumindest nicht vollständig von der Einbettmasse (4) bedeckt ist und dadurch frei liegt.
  16. Verfahren nach Anspruch 15, das vor, zusammen mit oder nach dem Entfernen der oberen Deckschicht (51) den folgenden Schritt umfasst: Entfernen einer unteren Deckschicht (52) des Verbundes (5) von dem Verbund (5), wobei die ausgehärtete Einbettmasse (4) teilweise von dem Verbund (5) entfernt wird und wobei bei einer jeden der Halbleiterchipanordnungen (2) das elektrisch leitende untere Ausgleichsplättchen (22) der betreffenden Halbleiterchipanordnungen (2) teilweise von dem Verbund (5) entfernt wird, so dass – im Restverbund (6) die Halbleiterchips (1), die oberen Verbindungsschichten (31) und die unteren Verbindungsschichten (32) einer jeden der Halbleiterchipanordnungen (2) verbleiben; – bei dem Restverbund (6) bei einer jeden der Halbleiterchipanordnungen (2) der nach dem Entfernen der untern Deckschicht (52) verbleibende Rest des unteren Ausgleichsplättchens (22) zumindest nicht vollständig von der Einbettmasse (4) bedeckt ist und dadurch frei liegt.
  17. Verfahren zur Herstellung einer Halbleiteranordnung, die nach einem der Ansprüche 1 bis 14 ausgebildet ist, wobei das Verfahren umfasst: Herstellen einer Anzahl von Chipbaugruppen (3) jeweils nach dem Verfahren gemäß einem der Ansprüche 15 oder 16; Bereitstellen einer oberen Kontaktplatte (41) und einer unteren Kontaktplatte (42); Anordnen einer Auswahl mit wenigstens N ≥ 2 der Chipbaugruppen (3) zwischen der oberen Kontaktplatte (41) und der unteren Kontaktplatte (42) angeordnet derart, dass bei der jeweiligen Chipbaugruppe (3) – die dem Halbleiterkörper (10) abgewandte Seite des oberen Ausgleichsplättchens (21) die obere Kontaktplatte (41) elektrisch und mechanisch kontaktiert; – die dem Halbleiterkörper (10) abgewandte Seite des unteren Ausgleichsplättchens (22) die untere Kontaktplatte (42) elektrisch und mechanisch kontaktiert.
  18. Verfahren nach Anspruch 17, bei dem die Auswahl aus der Anzahl der Chipbaugruppen (3) aufgrund eines Funktionstests zusammengestellt wurde, bei dem eine jede der Chipbaugruppen (3) individuell einem Funktionstest erfolgreich unterzogen wurde.
DE102013216709.1A 2013-08-22 2013-08-22 Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung Active DE102013216709B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102013216709.1A DE102013216709B4 (de) 2013-08-22 2013-08-22 Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung
US14/462,693 US9589859B2 (en) 2013-08-22 2014-08-19 Semiconductor arrangement, method for producing a number of chip assemblies and method for producing a semiconductor arrangement
CN201410417592.7A CN104465566B (zh) 2013-08-22 2014-08-22 半导体装置、制造多个芯片组件和制造半导体装置的方法
US15/378,669 US9984928B2 (en) 2013-08-22 2016-12-14 Method for producing a number of chip assemblies and method for producing a semiconductor arrangement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102013216709.1A DE102013216709B4 (de) 2013-08-22 2013-08-22 Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung

Publications (2)

Publication Number Publication Date
DE102013216709A1 true DE102013216709A1 (de) 2015-02-26
DE102013216709B4 DE102013216709B4 (de) 2021-03-25

Family

ID=52446770

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013216709.1A Active DE102013216709B4 (de) 2013-08-22 2013-08-22 Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung

Country Status (3)

Country Link
US (2) US9589859B2 (de)
CN (1) CN104465566B (de)
DE (1) DE102013216709B4 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818730B2 (en) 2013-09-05 2017-11-14 Infineon Technologies Ag Semiconductor arrangement, method for producing a number of chip assemblies, method for producing a semiconductor arrangement and method for operating a semiconductor arrangement
US10115646B2 (en) 2015-06-10 2018-10-30 Infineon Technologies Ag Semiconductor arrangement, semiconductor system and method of forming a semiconductor arrangement
US10211133B2 (en) 2016-11-14 2019-02-19 Infineon Technologies Ag Package with interconnections having different melting temperatures

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013217802B4 (de) * 2013-09-05 2020-01-09 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102016104844B4 (de) * 2016-03-16 2022-08-04 Infineon Technologies Ag Verfahren zur Herstellung eines Chipverbunds
DE102016118784A1 (de) * 2016-10-04 2018-04-05 Infineon Technologies Ag Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung
JP2018133448A (ja) * 2017-02-15 2018-08-23 株式会社東芝 半導体装置
JP7489181B2 (ja) * 2019-11-11 2024-05-23 株式会社 日立パワーデバイス 半導体装置
JP7395452B2 (ja) * 2020-09-23 2023-12-11 株式会社東芝 半導体装置
CN116544197A (zh) * 2023-07-05 2023-08-04 华羿微电子股份有限公司 功率器件封装结构及封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020004288A1 (en) * 2000-04-28 2002-01-10 Kazuo Nishiyama Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof
US6452261B1 (en) * 1997-03-26 2002-09-17 Hitachi, Ltd. Flat semiconductor device and power converter employing the same
EP1608015A2 (de) * 2004-06-09 2005-12-21 Areva T&D SA Halbleitervorrichtungskapsel
DE102009034138A1 (de) * 2009-07-22 2011-01-27 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einem Sandwich mit einem Leistungshalbleitermodul
DE102012202281A1 (de) * 2012-02-15 2013-08-22 Infineon Technologies Ag Halbleiteranordnung für Druckkontaktierung

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648121A (en) * 1967-09-06 1972-03-07 Tokyo Shibaura Electric Co A laminated semiconductor structure
US6404063B2 (en) * 1995-12-22 2002-06-11 Micron Technology, Inc. Die-to-insert permanent connection and method of forming
JP3344552B2 (ja) 1997-09-17 2002-11-11 株式会社東芝 圧接型半導体装置
EP1115151A1 (de) * 1998-08-07 2001-07-11 Hitachi, Ltd. Flache halbleitervorrichtung, methode zur herstellung, und diese enthaltenden wandler
US6784541B2 (en) * 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
JP3676240B2 (ja) 2000-02-07 2005-07-27 株式会社東芝 圧接型半導体装置
US6803667B2 (en) * 2001-08-09 2004-10-12 Denso Corporation Semiconductor device having a protective film
US7245605B2 (en) * 2001-11-02 2007-07-17 At&T Corp. Preemptive packet for maintaining contiguity in cyclic prioritized multiple access (CPMA) contention-free sessions
EP1403923A1 (de) 2002-09-27 2004-03-31 Abb Research Ltd. Leistungshalbleitermodul in Druckpackung
JP4294405B2 (ja) * 2003-07-31 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US20090115042A1 (en) * 2004-06-04 2009-05-07 Zycube Co., Ltd. Semiconductor device having three-dimensional stacked structure and method of fabricating the same
JP2007073743A (ja) * 2005-09-07 2007-03-22 Denso Corp 半導体装置
US7663212B2 (en) * 2006-03-21 2010-02-16 Infineon Technologies Ag Electronic component having exposed surfaces
JP4967447B2 (ja) * 2006-05-17 2012-07-04 株式会社日立製作所 パワー半導体モジュール
JP5141076B2 (ja) * 2006-06-05 2013-02-13 株式会社デンソー 半導体装置
JP2008053693A (ja) * 2006-07-28 2008-03-06 Sanyo Electric Co Ltd 半導体モジュール、携帯機器、および半導体モジュールの製造方法
JP2008227131A (ja) * 2007-03-13 2008-09-25 Renesas Technology Corp 半導体装置及びその製造方法
US8222724B2 (en) * 2008-02-14 2012-07-17 Mitsubishi Heavy Industries, Ltd. Semiconductor element module and method for manufacturing the same
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
JP4640498B2 (ja) * 2008-12-11 2011-03-02 ソニー株式会社 素子の転写方法、素子配置基板、並びにデバイス及びその製造方法
EP2692759B1 (de) * 2011-03-28 2018-10-31 Hitachi Chemical Company, Ltd. Harzzusammensetzung, harzfolie, gehärtete harzfolie, harzfolienlaminat, laminat aus der gehärteten harzfolie und herstellungsverfahren dafür, halbleitervorrichtung und led-vorrichtung
JP5602095B2 (ja) * 2011-06-09 2014-10-08 三菱電機株式会社 半導体装置
US8980687B2 (en) * 2012-02-08 2015-03-17 Infineon Technologies Ag Semiconductor device and method of manufacturing thereof
JP6008582B2 (ja) * 2012-05-28 2016-10-19 新光電気工業株式会社 半導体パッケージ、放熱板及びその製造方法
JP6149487B2 (ja) * 2012-11-09 2017-06-21 日亜化学工業株式会社 発光装置の製造方法および発光装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452261B1 (en) * 1997-03-26 2002-09-17 Hitachi, Ltd. Flat semiconductor device and power converter employing the same
US20020004288A1 (en) * 2000-04-28 2002-01-10 Kazuo Nishiyama Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof
EP1608015A2 (de) * 2004-06-09 2005-12-21 Areva T&D SA Halbleitervorrichtungskapsel
DE102009034138A1 (de) * 2009-07-22 2011-01-27 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einem Sandwich mit einem Leistungshalbleitermodul
DE102012202281A1 (de) * 2012-02-15 2013-08-22 Infineon Technologies Ag Halbleiteranordnung für Druckkontaktierung

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818730B2 (en) 2013-09-05 2017-11-14 Infineon Technologies Ag Semiconductor arrangement, method for producing a number of chip assemblies, method for producing a semiconductor arrangement and method for operating a semiconductor arrangement
DE102013217801B4 (de) 2013-09-05 2019-07-18 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
US10115646B2 (en) 2015-06-10 2018-10-30 Infineon Technologies Ag Semiconductor arrangement, semiconductor system and method of forming a semiconductor arrangement
US10211133B2 (en) 2016-11-14 2019-02-19 Infineon Technologies Ag Package with interconnections having different melting temperatures

Also Published As

Publication number Publication date
US9984928B2 (en) 2018-05-29
US20150054166A1 (en) 2015-02-26
DE102013216709B4 (de) 2021-03-25
CN104465566A (zh) 2015-03-25
US9589859B2 (en) 2017-03-07
US20170098580A1 (en) 2017-04-06
CN104465566B (zh) 2018-01-02

Similar Documents

Publication Publication Date Title
DE102013216709B4 (de) Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen und verfahren zur herstellung einer halbleiteranordnung
DE102007025950B4 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102009044641B4 (de) Einrichtung mit einem Halbleiterchip und Metallfolie sowie ein Verfahren zur Herstellung der Einrichtung
DE102016104844B4 (de) Verfahren zur Herstellung eines Chipverbunds
DE102008064826B3 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE102014116082A1 (de) Halbleitervorrichtung mit einer spannungskompensierten Chipelelektrode
DE102015210587B4 (de) Halbleitermodul, halbleitermodulanordnung und verfahren zum betrieb eines halbleitermoduls
DE102014115909B4 (de) Press-Pack-Zelle und Verfahren zum Betrieb einer Press-Pack-Zelle
DE102009015722A1 (de) Halbleitermodul
DE102010038933A1 (de) Halbleitervorrichtung mit Halbleiterchip und Metallplatte und Verfahren zu deren Fertigung
DE102012202281A1 (de) Halbleiteranordnung für Druckkontaktierung
DE102015118664B4 (de) Verfahren zur herstellung eines leistungshalbleitermoduls
DE102018132447B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102007007142A1 (de) Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
DE102013205138A1 (de) Halbleiterbauelement, Halbleitermodul sowie Verfahren zur Herstellung eines Halbleiterbauelements und eines Halbleitermoduls
DE102014112411A1 (de) Eingekapselte Halbleitervorrichtung
DE102013217801B4 (de) Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102015109186A1 (de) Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung
DE102015101146A1 (de) Halbleitervorrichtung mit mehreren Kontaktclips
WO2016173841A1 (de) Optoelektronische bauelementanordnung und verfahren zur herstellung einer vielzahl von optoelektronischen bauelementanordnungen
DE2324780B2 (de) Verfahren zum herstellen eines halbleiterbauelements
DE1961314A1 (de) Geschuetztes Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102013217802B4 (de) Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
EP3300105B1 (de) Leistungshalbleitermodul und verfahren zur herstellung eines leistungshalbleitermoduls
DE102010061573B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative