CN104465566B - 半导体装置、制造多个芯片组件和制造半导体装置的方法 - Google Patents

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Abstract

本发明涉及半导体装置、制造多个芯片组件和制造半导体装置的方法。公开了具有上接触板、下接触板和多个芯片组件的半导体装置。每个芯片组件具有：有半导体本体的半导体芯片，该半导体本体具有上侧和与上侧相对的下侧；上侧上的上主电极；下侧上的下主电极；导电的上和下补偿小板，分别被布置在上和下主电极的背离半导体本体的侧上并且借助上和下连接层与上和下主电极以材料决定的方式并且导电连接；以及介电填料，在侧面环绕地环状地包围半导体芯片，使得上和下补偿小板的背离半导体本体的侧分别不完全被填料覆盖。每个芯片组件被布置在上和下接触板之间，使得在该芯片组件中上和下补偿小板的背离半导体本体的侧分别电并且机械接触上和下接触板。

Description

半导体装置、制造多个芯片组件和制造半导体装置的方法
技术领域
随后的说明涉及一种半导体装置、一种用于制造多个芯片组件的方法以及一种用于制造半导体装置的方法。
背景技术
具有目前处于市场上的压接式封装（Press Pack）单元的装置拥有复杂的构造，以便将包含在这些压接式封装单元中的半导体芯片与这些单元的连接接触部、例如发射极和集电极、源极和漏极或阳极和阴极电连接。
发明内容
因此存在对这样的装置的改进的设计以及改进的制造方法的需求。本发明为此提供根据本发明的半导体装置、根据本发明的用于制造多个芯片组件的方法以及根据本发明的用于制造半导体装置的方法。
半导体装置包括上接触板和下接触板以及多个芯片组件。这些芯片组件中的每个具有有半导体本体的半导体芯片，该半导体本体拥有上侧和与该上侧相对的下侧；以及被布置在该上侧上的上主电极和被布置在该下侧上的下主电极。
在上主电极的背离半导体本体的侧上分别布置有导电的上补偿小板并且借助上连接层与该上主电极以材料决定的方式并且导电地连接。相应地，在下主电极的背离半导体本体的侧上分别布置有导电的下补偿小板并且借助下连接层与该下主电极以材料决定的方式并且导电地连接。通过材料决定的连接来阻止，干扰的异物或其它物质到达主电极和与该主电极以材料决定的方式连接的补偿小板之间并且主电极和半导体本体由此被损伤。
在该意义上以下的电极被理解为主电极，在所述电极之间半导体本体在运行半导体芯片期间被负载电流流经。半导体芯片例如可以包含二极管、或MOSFET、IGBT、一般地IGFET、双极型晶体管、晶闸管或任意的其它的可控的功率半导体器件。上和下主电极一般可以是任意的被集成到相应的半导体芯片中的功率半导体器件的阳极和阴极、阴极和阳极、漏极和源极、源极和漏极、发射极和集电极或集电极和发射极。只要该功率半导体器件是可控的功率半导体器件、即具有控制端子、诸如栅极端子（例如MOSFET、IGBT、IGFET、晶闸管）或基极端子（例如除IGBT之外的双极型晶体管）的功率半导体器件。
此外，芯片组件中的每一个具有介电的填料，该填料在侧面环绕地环状地包围半导体芯片，使得上补偿小板的背离半导体本体的侧和下补偿小板的背离半导体本体的侧分别不被或至少不完全被该填料覆盖。这些侧因此相对于填料裸露并且可以因此被电压力接触。芯片组件中的每一个被布置在上接触板和下接触板之间，使得在该芯片组件中上补偿小板的背离半导体本体的侧电并且机械接触上接触板，并且下补偿小板的背离半导体本体的侧电并且机械接触下接触板。
在用于制造多个这样的芯片组件的方法中，载体、介电的填料以及多个半导体芯片装置被提供。半导体芯片装置中的每一个具有有半导体本体的半导体芯片。该半导体本体分别拥有上侧和与该上侧相对的下侧、被布置在该上侧上的上主电极、被布置在该下侧上的下主电极、导电的上补偿小板以及导电的下补偿小板。导电的上补偿小板被布置在上主电极的背离半导体本体的侧上并且借助上连接层与该上主电极以材料决定的方式并且导电地连接。相应地，导电的下补偿小板被布置在下主电极的背离半导体本体的侧上并且借助下连接层与该下主电极以材料决定的方式并且导电地连接。
所提供的半导体芯片装置并排地被布置在载体上并且在该状态下被嵌入到填料中。填料然后被硬化，使得半导体芯片装置与填料共同构成固定的复合体。该复合体是人工晶片（“artificial wafer”），该晶片现在可以以任意的方式、例如在晶片研磨设备中被继续加工。在继续加工之前，该复合体可以从载体上被移除。但是，复合体的继续加工也可以完全或部分地进行，只要该复合体还被施加在载体上。
从复合体上去除上覆盖层并且可选地也去除下覆盖层，使得复合体中剩余复合体残留。在去除上覆盖层时，被硬化的填料部分地从复合体上被去除。此外，在半导体芯片装置中的每一个中有关的半导体芯片装置的导电的上补偿小板部分地从复合体上被去除。
只要下覆盖层也从复合体上被去除，在此情况下被硬化的填料的部分就同样从复合体上被去除。此外，在半导体芯片装置中的每一个中有关的半导体芯片装置的导电的下补偿小板部分地从复合体上被去除。
在去除上覆盖层并且必要时也去除可选的下覆盖层之后残留的剩余复合体于是还包含半导体芯片装置中的每一个的半导体芯片、上连接层和下连接层。此外，在剩余复合体中在半导体芯片装置中的每一个中，上补偿小板的在去除上覆盖层之后残留的剩余部分不被或至少不完全被填料覆盖。由此上补偿小板的残留的剩余部分的背离半导体芯片的侧相对于填料裸露并且由此可以被电压力接触。倘使下覆盖层也被去除了，那么此外在剩余复合体中在半导体芯片装置中的每一个中，下补偿小板的在去除下覆盖层之后残留的剩余部分不被或至少不完全被填料覆盖。由此下补偿小板的残留的剩余部分的背离半导体芯片的侧相对于填料裸露并且由此可以被电压力接触。
以该方式构成的剩余复合体可以随后被分离成多个芯片组件，这些芯片组件中的每一个包含半导体芯片装置之一以及填料的剩余部分，该填料的剩余部分在侧面环绕地环状地包围有关的芯片组件的半导体芯片，使得填料中的该芯片组件的上补偿小板的（在去除上覆盖层之后残留的部分的）背离半导体本体的侧裸露并且可以被电压力接触，并且填料中的该芯片组件的下补偿小板（或，倘使下覆盖层从复合体上被去除了，那么下补偿小板的在去除下覆盖层之后残留的部分）的背离半导体本体的侧裸露并且可以被电压力接触。
利用以该方式制造的芯片组件现在可以制造已经被说明的半导体装置。在此情况下，该半导体装置的全部的芯片组件可以由相同的或者也可以由两个或更多不同的人工晶片产生。在用于制造半导体装置的方法中，相应地提供多个这样的芯片组件。同样提供上接触板和下接触板。
从所提供的芯片组件的集合中现在使用用于制造半导体装置的选择。该选择在此情况下可以包括所提供的芯片组件中的全部的芯片组件或只包括所提供的芯片组件的部分。所提供的芯片组件的仅仅一部分在要制造的半导体装置中的使用开辟以下的可能性，即关于一致或相似的特性组织该选择的芯片组件。例如该选择可以包括具有相同或相似厚度的芯片组件、和/或具有相同或相似接通电阻的芯片组件、和/或具有相同或相似耐压强度的芯片组件、和/或具有相同或相似开关速度的芯片组件、和/或仅仅有效的芯片组件。对于该选择的组织，可以只考虑所提到的标准中的单个标准，或者也可以考虑具有所提到的标准中的两个、更多或所有标准的任意的组合。
倘使标准在于选择具有相同或相似参数的芯片组件，那么合适的芯片组件的选择可以通过以下方式进行，即要选择的芯片组件的有关参数必须位于确定的、预先给定的值范围内。然而，同样可能的是，从如上面所说明的、所提供的用于制造半导体装置的芯片组件的较大的集合中选择为此所需数量的N个芯片组件，这些芯片组件关于确定的标准具有最小的偏差。该最小的偏差例如可以借助确定的参数的标准偏差或方差来确定。作为标准或参数例如又可以考虑芯片组件的厚度、其接通电阻、其耐压强度、其开关速度、或其功能能力。
厚度的小的偏差能够实现半导体装置的两个接触板的平面平行的接触面之间的多个并排的芯片组件的特别可靠的电接触。接通电阻的小的偏差导致在半导体装置之内的特别均匀的放热。耐压强度的小的偏差能够实现，芯片组件中没有一个必须大大地在其允许的负荷范围之下运行。并且最后，（在芯片组件并联的情况下）利用开关速度的小的偏差实现，全部的芯片组件基本上同时接通。由此避免，可由整个半导体装置通断的在理想情况下应该均匀地分布到半导体装置的全部的芯片组件上的电流由于延迟的接通而较长时间只分布到芯片组件的部分上并且这些芯片组件过载。
与根据哪个标准或哪些标准进行了芯片组件的选择无关，包括所提供的芯片组件中的至少N≥2个芯片组件的选择被布置在上接触板和下接触板之间，更确切地说，使得在芯片组件中的每一个中上补偿小板的背离半导体本体的侧电并且机械接触上接触板，并且下补偿小板的背离半导体本体的侧电并且机械接触下接触板。
为了能够实现这样的半导体装置的电气运行，该半导体装置可以在导电的上压力接触件和导电的下压力接触件之间被夹紧，使得在该上压力接触件和该上接触板之间存在压力接触，而无需该上压力接触件和该上接触板以材料决定的方式连接，并且在该下压力接触件和该下接触板之间存在压力接触，而无需该下压力接触件和该下接触板以材料决定的方式连接。
附图说明
随后借助实施例参考附图解释本发明。在这些图中相同的附图标记表示相同的或起相同作用的部分。其中：
图1示出具有用于制造半导体芯片装置的其它部分的半导体芯片，
图2示出由根据图1的半导体芯片和其它部分所制造的半导体芯片装置，
图3示出载体的俯视图，在该载体上并排地布置有多个根据图2所构造的半导体装置，
图4示出根据图3的装置的纵断面，
图5示出在将填料施加到处于载体上的半导体装置上之后在利用印模将填料压紧到载体上之前的根据图4的装置，
图6示出在将填料压紧到载体上期间的根据图5的装置，
图7示出在将印模提升之后的根据图6的装置，
图8示出在将由硬化的填料和半导体装置构成的复合体从载体上移除之后的复合体，
图9示出根据图8的具有半导体装置之一的复合体的放大的区段，
图10示出在将上和下覆盖层从在图8中示出的复合体上去除之后残留的剩余复合体，
图11示出根据图10的剩余复合体的放大的区段，
图12示出具有半导体装置之一的剩余复合体的区段的俯视图，
图13示出整个剩余复合体的俯视图，
图14示出具有切割线的根据图13的剩余复合体，该剩余复合体沿着这些切割线被分离成各个芯片组件，
图15示出被分离的芯片组件之一的纵断面，
图16示出包括多个被分离的芯片组件的半导体装置的分解图，
图17示出在图16中被示出的下接触板的朝向芯片组件的侧看到的下接触板的透视图，
图18示出组合的根据图16的半导体装置的透视图，
图19示出在图16中被示出的分解图的截面图，
图20示出在图18中被示出的、组合的半导体装置的截面图，
图21示出根据图20的剩余复合体的放大的区段，
图22示出具有切割线的根据图13的剩余复合体，该剩余复合体沿着这些切割线被分离成各个芯片组件，其中这些芯片组件中的每一个包括半导体装置中的至少两个，
图23示出根据图22的被分离的芯片组件之一的纵断面，
图24示出在单独的芯片组件上的测试，以及
图25示出被夹紧在上压力接触件和下压力接触件之间的并且因此被压力接触的半导体装置。
具体实施方式
图1示出半导体芯片1，以及用于制造如在图2中所示出的半导体芯片装置2的其它部分。半导体芯片1包括由半导体基本材料构成的半导体本体10，为了实现被集成到半导体本体10中的功率半导体器件，在该半导体本体中包含有特别是p型导电的和n型导电的半导体区域。此外，半导体芯片1还可以具有任意多个介电层、以及导电层、诸如金属化、由掺杂的多晶半导体材料、诸如多晶硅构成的层、硅化物层，但是也可以具有任意的介电层、诸如氮化物层（例如氮化硅）或氧化物层（例如氧化硅），或钝化层、诸如酰亚胺层。该半导体基本材料可以是任何已知的用于制造半导体器件通常的半导体基本材料，例如任意的元素半导体（例如硅、锗）、任意的化合物半导体（例如Ⅱ－Ⅵ半导体、如硒化锌或硫化镉，Ⅲ－Ⅴ半导体、如磷化镓、砷化镓、磷化铟、锑化铟，或Ⅳ－Ⅳ半导体、如碳化硅或锗化硅）。
半导体本体10具有上侧（在图1中上面），以及与该上侧相对的下侧（在图1中下面）。该上侧在垂直方向v上与该下侧相间隔，其中该垂直方向v垂直于该下侧延伸。在该上侧上布置有上主电极11，在该下侧上布置有下主电极12。可选的控制电极13同样处于该上侧上。此外，可选的上介电钝化层15可以被施加到该上侧上。在该介电钝化层的情况下，钝化层16被施加。这些钝化层15例如可以是聚酰亚胺。
上主电极11、下主电极12和（倘使存在）可选的控制电极13例如可以是薄的金属化层。这样的金属化层例如可以已经在制造具有其它的、相同的半导体芯片1的晶片复合体中的半导体芯片1期间、即还在将晶片分离成相互独立的半导体芯片1之前被施加到半导体本体10上。
如在图2中所示，导电的上补偿小板21处于上主电极11的背离半导体本体10的侧上，该上补偿小板借助上连接层31以材料决定的方式与该上主电极11连接。相应地，导电的下补偿小板22处于下主电极12的背离半导体本体10的侧上，该下补偿小板借助下连接层32以材料决定的方式与该下主电极12连接。倘使存在可选的控制电极13，那么还有导电的接触件23，该接触件借助上连接层31以材料决定的方式与该控制电极13连接。只要设置有这样的接触件23，位于旁边的上补偿小板21就可以具有凹槽211（图1），该接触件23之后被放置在该凹槽中。
补偿小板21和22和（倘使存在）接触件23（在被安装在上主电极11、下主电极12或控制电极13上之前）在垂直方向上具有相对大的厚度d21′、d22′或d23′，例如至少0.5mm、至少1mm或至少1.5mm。由于大的厚度，芯片金属化11、12和必要时13的损伤应该在补偿小板21和22和必要时接触件23如之后还要解释的那样被打磨时被避免。
补偿小板21、22的主要功能在于，消除压力接触的机械应力，该机械应力由于如之后还要被解释的（例如由铜构成的）（压力）接触板41和42、和半导体芯片1的半导体材料的不同的膨胀系数而出现。没有这些补偿小板21、22的话，在最好的情况下芯片的电特性将改变。在最坏的情况下半导体芯片1将折断。
可选地，上补偿小板21和/或下补偿小板22可以具有线性热膨胀系数，该线性热膨胀系数显著地小于上主电极11和下主电极12的线性热膨胀系数，以便实现该线性热膨胀系数适配于半导体本体10的小的线性热膨胀系数。例如上补偿小板21和/或下补偿小板22可以相互独立地在20℃的温度情况下具有小于11ppm/K或甚至小于7ppm/K的线性热膨胀系数。上补偿小板21和/或下补偿小板22在此例如可以由以下的材料之一组成或具有以下的构造之一：钼；金属基质复合材料（MMC）、例如AlSiC（铝硅碳）；具有两个或更多金属层、例如具有钼层和铜层的多层材料（因此例如可以实现大约9.5ppm/K的线性热膨胀系数）。
上连接层31例如可以被构造为任意的焊料层，特别是也可以被构造为扩散焊料层、包含被烧结的金属粉末（例如银粉末或银片）的烧结层、或导电的粘接层。与此独立地，下连接层32也可以被构造为任意的焊料层，特别是也可以被构造为扩散焊料层、包含被烧结的金属粉末（例如银粉末或银片）的烧结层、或导电的粘接层。上连接层31和下连接层32可以特别是由相同的材料组成，但是也可以使用针对两个层所提到的材料的任意的组合。
在图1中，被用于制造上连接层31或下连接层32的材料利用31′或利用32′来表示。应该以此来表达的是，初始的连接剂31′和32′在制造连接之后可以以改变的形式存在。
在被构造为焊料的连接剂31′、32′（例如包含锡的焊料）的情况下，得到的连接层31或32可以包含以下的材料（例如铜），该材料在连接过程期间从上主电极11或下主电极12扩散到焊料中并且因此是完成的连接层31或32的组成部分。为了制造连接，焊料31′、32′例如可以以焊料膏的形式（例如通过丝网或刮板印刷）被涂敷到主电极11、12和/或补偿小板上。同样，焊料31′、32′但是也可以以预制的焊料小板（“预先形成的焊料”）的形式被插入在上补偿小板21和上主电极11之间或在下补偿小板22和下主电极12之间。在任何情况下，该焊料膏或该焊料小板/这些焊料小板为了制造所解释的连接而被熔化并且随后被冷却，使得在上补偿小板21和上主电极11之间或在下补偿小板22和下主电极12之间分别形成材料决定的连接。
在被构造为烧结层的连接层31或32的情况下，该连接层所基于的连接剂31′或32′可以被构造为膏，该膏包含金属粉末（例如银粉末或银片）以及溶剂。为了制造连接，该膏例如可以（例如通过丝网或刮板印刷）被涂敷到主电极11、12和/或补偿小板21、22上。由膏构成的膏层然后被布置在上主电极11和上补偿小板21之间并且接触该上主电极11和上补偿小板21。相应地，由膏构成的另外的膏层被布置在下主电极12和下补偿小板22之间并且接触该下主电极12和下补偿小板22。在该状态下，膏层通过蒸发包含在该膏层中的溶剂而被干燥并且然后被烧结，其中烧结可以在明显低于250℃的温度的情况下进行。通过烧结，由两个膏层形成（导电的）上连接层31或（导电的）下连接层32。
在被构造为导电的粘接层的连接层31或32的情况下，该连接层所基于的连接剂31′或32′被构造为导电的粘接剂。为了制造连接，该粘接剂例如可以（例如通过丝网或刮板印刷）被涂敷到主电极11、12和/或补偿小板21、22上。由粘接剂构成的胶粘剂层然后被布置在上主电极11和上补偿小板21之间并且接触该上主电极11和上补偿小板21。相应地，由粘接剂构成的另外的胶粘剂层被布置在下主电极12和下补偿小板22之间并且接触该下主电极12和下补偿小板22。在该状态下，胶粘剂层被硬化。因此由两个胶粘剂层形成（导电的）上连接层31或（导电的）下连接层32。
只要设置有可选的接触件23，该接触件就可以以和上补偿小板21与上主电极11相同的方式以材料决定的方式与控制电极13连接。
如此外在图3中所示，然后多个半导体装置2并排地被安置到共同的载体300的相同侧上，这些半导体装置中的每一个具有半导体芯片1并且如所解释的那样装备有上和下补偿小板21或22以及可选地装备有接触件23。可选地，安置可以（如所示的那样）进行，使得所有半导体装置2的下补偿小板22朝向载体300并且上补偿小板21背离载体300。然而，原则上也可以在半导体装置2中的一个或多个中下补偿小板22朝向载体300并且上补偿小板21背离载体300，而在半导体装置2中的一个或多个另外的半导体装置中上补偿小板21朝向载体300并且下补偿小板22背离载体300。
半导体装置2在载体300上的安置可以进行，使得这些半导体装置相对于彼此处于预先给定的位置中。为了避免被安置的半导体装置2的滑动，载体300的表面可以被构造，使得半导体装置2附着在该表面上。例如该载体300为此可以具有粘接膜，半导体装置2被安置到该粘接膜上。
图4示出装备有半导体装置2的载体300的纵断面。如此外在图5和图6中所示，粘稠的填料4被施加在处于载体300上的半导体装置2上。此后，填料4借助印模310被压到载体300上，使得至少处于分别相邻的半导体装置2之间的间隙填充有填料4。
此后，填料4被硬化，使得被嵌入到填料4中的半导体装置2与填料4共同构成固定的复合体5。如此外在图7中所示，印模310可以在填料4硬化之后从固定的复合体5上被提升，并且该复合体5可以从载体300上被移除。图8示出随后存在的复合体5。填料4至少在硬化的状态下是介电的。例如缩聚的聚合物（例如环氧树脂或基于聚氨酯的浇注材料）适合作为填料4。
现在可以将复合体5的上覆盖层51和/或复合体5的下覆盖层52从复合体5上去除，使得复合体5中残留剩余复合体6。图8和（以放大的断面）图9示出在去除在此不仅上覆盖层51而且下覆盖层52之前的复合体5。相应地，图10和（以放大的断面）图11示出在去除在此不仅上覆盖层51而且下覆盖层52之后的剩余复合体6。
倘使上覆盖层51从复合体上被去除，在此情况下被硬化的填料4就部分地从复合体5上被去除。此外，在半导体芯片装置2中的每一个中有关的半导体芯片装置2的上补偿小板21部分地从复合体5上被去除。
倘使下覆盖层52附加地或替代地从复合体上被去除，在此情况下被硬化的填料4同样就部分地从复合体5上被去除。此外，在半导体芯片装置2中的每一个中有关的半导体芯片装置2的下补偿小板22部分地从复合体5上被去除。
上覆盖层51和/或下覆盖层52的去除例如可以通过复合体5在常规的晶片研磨设备中的加工（研磨、抛光、磨光等等）来进行。由此可以实现，剩余复合体6（不考虑小的碟化效应）具有平面平行的表面，（被打磨的）上补偿小板21、（被打磨的）下补偿小板22和必要时（被打磨的）接触件23与填料4齐平地终止于所述表面上。
在去除上覆盖层51和/或下覆盖层52之后，半导体芯片装置2中的每一个的半导体芯片1、上连接层31和下连接层32残留在剩余复合体6中。此外，然后在半导体芯片装置2中的每一个中，倘使上覆盖层51被去除了，上补偿小板21的在去除上覆盖层51之后残留的剩余部分就不被或至少不完全地被填料4覆盖并且可以由此被电压力接触。相应地，在半导体芯片装置2中的每一个中，倘使下覆盖层52被去除了，下补偿小板22的在去除下覆盖层52之后残留的剩余部分就不被或至少不完全地被填料4覆盖并且可以由此被电压力接触。
通过去除上覆盖层51，上补偿小板21的厚度d21相对于该上补偿小板的初始厚度d21′（参见图1）被减小，但是该厚度仍然可以例如为至少0.05mm、至少0.1mm或至少0.2mm。相同的内容相应地适用于接触件23的相较于其初始厚度d23′的厚度d23（参见图1）。
此外，通过去除下覆盖层52，下补偿小板22的厚度d22相对于该下补偿小板的初始厚度d22′（参见图1）被减小，但是该厚度仍然可以例如为至少0.05mm、至少0.1mm或至少0.2mm。
图12示出剩余复合体6的区段的俯视图。虚线示出了半导体本体10的被填料4所掩盖的轮廓。如在此此外可识别的，半导体芯片1以及因此还有半导体本体10环状地被填料4围绕。（被打磨的）上补偿小板21和可选的（被打磨的）接触件23齐平地被嵌入到填料4中并且能自由地到达，使得上补偿小板和接触件可以毫无问题地被电接触。
图13示出剩余复合体6的俯视图。在图14中相同的视图被示出，然而虚切割线被附加地画入，剩余复合体6沿着这些虚切割线例如通过锯、水射流切割或激光分离等等被分离成芯片组件3。图15示出这些被分离的芯片组件3之一的纵断面。在各个芯片组件3中，填料4也在侧面环绕地环状地包围初始半导体芯片1的半导体本体10，使得该芯片组件3的上补偿小板21和可选的接触件23的背离半导体本体10的侧和该芯片组件3的下补偿小板22的背离半导体本体10的侧裸露并且由此可以从外部被电接触。
填料4一方面用于尤其是保护半导体芯片1的边棱，但是也用于保证芯片组件3的绝缘强度。为了在完成了的半导体装置7中在直接相邻的芯片组件3之间保证足够的绝缘强度，填料4可以垂直于垂直方向v在半导体本体1的侧边缘和芯片组件3的侧边缘之间具有最小厚度d4。例如厚度d4可以为至少100μm。于是在直接相邻的芯片组件3的半导体本体10之间的间隔为至少200μm。可以与此独立地选择半导体装置7的构造，使得在直接相邻的芯片组件3的半导体本体10之间的间隔于是为最高5mm或最高2mm。
在使用两个或更多相同的芯片组件3的情况下或在使用两个或更多芯片组件3的情况下，现在可以制造半导体装置7，其中这些芯片组件中的每一个根据前面所解释的方法来产生。图16示出这样的半导体装置7的分解图，图19示出该分解图的横截面，图18示出组合完成的半导体装置7以及图20示出组合的半导体装置7的横截面。在图20中所示出的装置的区段的放大视图在图21中被示出。
如首先特别是从图16中可以看出的，半导体装置7首先包括两个或更多这样的芯片组件3。这些芯片组件3被布置在导电的上接触板41和导电的下接触板42之间。
上接触板41用于电并且机械接触芯片组件3中的每一个的朝向该上接触板41的补偿小板21、22（在此：上补偿小板21）。为此，上接触板41针对芯片组件3中的每一个具有接触垫座411（为此参见图17，图17示出在相对于图16颠倒（auf den Kopf gedreht）的位置中的上接触板41），该接触垫座电并且机械接触有关的芯片组件3的补偿小板21、22之一（在此：上补偿小板21）。
相应地，下接触板42用于电并且机械接触芯片组件3中的每一个的朝向该下接触板42的补偿小板21、22（在此：下补偿小板22）。为此，下接触板42针对芯片组件3中的每一个具有接触垫座421，该接触垫座电并且机械接触有关的芯片组件3的补偿小板21、22之一（在此：下补偿小板22）。
例如铜适合作为上接触板41和/或下接触板42的材料，该铜可以可选地在表面上配备有薄的镍层。
在所示出的实例中，在半导体装置7的芯片组件3中的每一个中，上接触小板21处于芯片组件3的朝向上接触板41的侧上，并且下接触小板22处于芯片组件3的朝向下接触板42的侧上。
与此不同地，另外的半导体装置可以具有芯片组件3的第一子集和芯片组件3的第二子集，其中在第一子集的芯片组件3中的每一个中，上接触小板21处于芯片组件3的朝向上接触板41的侧上，并且下接触小板22处于芯片组件3的朝向下接触板42的侧上，并且其中在第二子集的芯片组件3中的每一个中，上接触小板21处于芯片组件3的朝向下接触板42的侧上，并且下接触小板22处于芯片组件3的朝向上接触板41的侧上。
同样可能的是，在半导体装置的芯片组件3中的每一个中，上接触小板21处于芯片组件3的朝向下接触板41的侧上，并且下接触小板22处于芯片组件3的朝向上接触板41的侧上。
半导体装置7此外具有介电的、例如陶瓷的间隔环50以及可选的导向环60，该导向环用于将芯片组件3束紧为单元，而各个芯片组件3（不考虑仅仅很小的相对移动）不会相对于彼此显著地移动。导向环60可以如所示出的那样被构造，使得该导向环可以齐平地被插入到该间隔环50中。替代于间隔环50和导向环60的分开的构型，这两个环也可以例如通过以下方式一体地被构造，即间隔环50在其内部被成型，使得该间隔环承担导向环60的功能。
如也在本发明的所有其它的扩展方案中那样，间隔环50可以不仅与上接触板41而且与下接触板42以材料决定的方式、例如通过焊接、粘接或烧结来连接。
只要半导体装置7的芯片组件3中的至少一个具有接触件23，就还可以设置可选的控制电极互连结构70用于电接触该或必要时这些接触件23。这样的控制电极互连结构70用于电接触一个或多个接触件23，在当前所示出的实例中用于电接触如下的接触件23，这些接触件在芯片组件3的朝向上接触板41的侧上裸露。
特别地，半导体装置7的两个、多于两个或所有芯片组件3的接触件23可以通过控制电极互连结构70相互导电连接。如借助当前的实例此外被示出的，控制电极互连结构70可以具有网状的结构。可以与此独立地将控制电极互连结构70例如构造为模块式单元。
如此外在图16中所示出的，控制电极互连结构70可以具有通孔75，上接触板41的接触垫座411（图17）可以穿过这些通孔电并且机械接触芯片组件3的转向上接触板41方向的补偿小板21和/或22。
替代或附加于如当前所示出的那样被布置在芯片组件3和上接触板41 之间的控制电极互连结构70，控制电极互连结构70或另外的控制电极互连结构也可以被布置在芯片组件3和下接触板42之间，以便电连接在芯片组件3的朝向下接触板42的侧上裸露的接触件23。这样的控制电极互连结构也可以具有通孔，下接触板42的接触垫座421（图16）可以穿过这些通孔电并且机械接触芯片组件3的转向下接触板41方向的补偿小板21和/或22。
只要存在一个或两个控制电极互连结构70，就可以为控制电极互连结构70中的每一个设置导电的控制接触部9（参见图19），以便可以从完成了的半导体装置7之外（参见图18）电接触有关的控制电极互连结构70。控制接触部9为此例如可以穿过被构造在间隔环50中的通孔或槽55以及在可选的导向环60的情况下也穿过被构造在导向环60中的通孔或槽65被导向半导体装置7的外侧。
在间隔环50之内，控制接触部9然后导电连接到控制电极互连结构70上并且因此导电连接到控制电极13上。为了实现控制接触部9和控制电极互连结构70之间的电连接，控制接触部9例如可以具有接触弹簧91，该接触弹簧在安装半导体装置7时或另外地被预张紧并且由此被压到控制电极互连结构70上并且与该控制电极互连结构电接触。
如此外借助在图21中所示出的半导体装置7的区段的放大的横截面图可识别的，控制电极互连结构70例如可以被构造为印刷电路板（例如FR4），该印刷电路板具有介电载体71以及被施加到该载体71上的并且与该载体固定地连接的导体结构72、例如金属化。
在如当前所说明的半导体装置7中，各个芯片组件3可以松弛地在上接触板41和下接触板42之间被夹紧并且被电接触。在芯片组件3和上接触板41之间（即在上补偿小板21中的每一个和上接触板41之间）以及在芯片组件3和下接触板42之间（即在下补偿小板22中的每一个和下接触板42之间）的有关的电接触因此可以仅仅被构造为压力接触并且因此无需材料决定的连接。
在图21中同样可识别的是，分别相邻的芯片组件3可以很靠近地并排地并且以仅仅窄的缝隙35、例如以小于100μm的宽度并排地被布置。不过，相邻的芯片组件3原则上可以相互具有任意的间隔。
在所示出的实例中芯片组件3中的每一个只包含刚好一个半导体芯片1，而原则上也存在以下的可能性，即一个芯片组件3包含两个或更多相同或不同的半导体芯片1。图22示出一个关于此的实例。在此涉及已经在图13和图14中的剩余复合体6，不过相对于图14具有以下区别，即虚地被示出的切割线延伸，使得在将剩余复合体6分离成各个芯片组件3之后，被分离的芯片组件3中的每一个包含至少两个（在此：四个）半导体芯片1。图23示出这样的芯片组件3的放大的截面图。
本发明的优点在于，各个芯片组件3分别分开地关于其功能能力和/或关于其它的特性被测试并且按照确定的标准如已经被解释的那样被选择并且在共同的半导体装置7中被使用。图24示例性地示出对包含在芯片组件3中的半导体芯片1的功能测试借助测试仪器的执行。
另外的优点在于，如果完成了的半导体装置7的全部的芯片组件3来源于相同的剩余复合体6，那么半导体装置7的不同的芯片组件3尤其是只具有小的厚度公差。
根据本发明的半导体装置7现在可以如示例性地在图25中所示出的那样在导电的上压力件81和导电的下压力件82之间被夹紧，使得在上压力件81和上接触板41之间以及在下压力件82和下接触板42之间分别存在电压力接触连接。具有半导体装置7、上压力件81和下压力件82的完成的压力接触装置8然后可以被电互连。例如压力接触装置8可以与欧姆和/或电感负载500串联地被连接在正的供电电位V+和负的供电电位V-之间。
在本发明意义上的半导体装置中，任意数量的相互分离的半导体本体100可以通过填料4相互固定地连接。该数量例如可以为至少9、至少25或至少36。

Claims (21)

1.半导体装置，包括：
上接触板（41）和下接触板（42）；
多个芯片组件（3），所述芯片组件中的每一个具有：
－具有半导体本体（10）的半导体芯片（1），其中所述半导体本体（10）具有上侧和与所述上侧相对的下侧；
－被布置在所述上侧上的上主电极（11）；
－被布置在所述下侧上的下主电极（12）；
－导电的上补偿小板（21），所述上补偿小板被布置在所述上主电极（11）的背离所述半导体本体（10）的侧上并且借助上连接层（31）与所述上主电极以材料决定的方式并且导电地连接；
－导电的下补偿小板（22），所述下补偿小板被布置在所述下主电极（12）的背离所述半导体本体（10）的侧上并且借助下连接层（32）与所述下主电极以材料决定的方式并且导电地连接；以及
－介电的填料（4），所述填料在侧面环绕地环状地包围所述半导体芯片（1），使得所述上补偿小板（21）的背离所述半导体本体（10）的侧和所述下补偿小板（22）的背离所述半导体本体（10）的侧至少不完全被所述填料（4）覆盖并且由此裸露；
其中所述芯片组件（3）中的每一个被布置在所述上接触板（41）和所述下接触板（42）之间，使得在这些芯片组件（3）中
－所述上补偿小板（21）的背离所述半导体本体（10）的侧电并且机械接触所述上接触板（41）；
－所述下补偿小板（22）的背离所述半导体本体（10）的侧电并且机械接触所述下接触板（42）。
2.根据权利要求1所述的半导体装置，其中所述芯片组件（3）松弛地并排地被布置在层之内。
3.根据权利要求1或2所述的半导体装置，具有介电的间隔环（50），所述间隔环被布置在所述上接触板（41）和所述下接触板（42）之间并且围绕所述芯片组件（3）。
4.根据权利要求3所述的半导体装置，具有介电的导向环（60），所述导向环被布置在所述芯片组件（3）和所述介电的间隔环（50）之间。
5.根据权利要求1或2所述的半导体装置，其中所述上接触板（41）在其朝向所述下接触板（42）的侧上针对所述芯片组件（3）中的每一个具有接触垫座（411），所述接触垫座电并且机械接触所述上补偿小板（21）的背离所述半导体本体（10）的侧。
6.根据权利要求1或2所述的半导体装置，其中所述下接触板（42）在其朝向所述上接触板（41）的侧上针对所述芯片组件（3）中的每一个具有接触垫座（421），所述接触垫座电并且机械接触所述下补偿小板（22）的背离所述半导体本体（10）的侧。
7.根据权利要求1或2所述的半导体装置，其中在所述芯片组件（3）中的每一个中
－该芯片组件（3）的半导体本体（10）具有被布置在所述半导体本体（10）的上侧上的控制电极（13），借助所述控制电极可以控制所述上主电极（11）和所述下主电极（12）之间的电流；
－该芯片组件（3）的导电的接触件（23）被布置在所述控制电极（13）的背离所述半导体本体（10）的侧上并且借助所述上连接层（31）与所述控制电极以材料决定的方式并且导电地连接；
其中所述半导体装置具有控制电极互连结构（70），所述控制电极互连结构在所述芯片组件（3）中的每一个中电并且机械接触该芯片组件（3）的接触件（23）的背离该芯片组件（3）的半导体本体（10）的侧。
8.根据权利要求7所述的半导体装置，其中所述控制电极互连结构（70）被构造为印刷电路板。
9.根据权利要求1或2所述的半导体装置，其中所述上补偿小板（21）和/或所述下补偿小板（22）具有小于11ppm/K的线性热膨胀系数。
10.根据权利要求1或2所述的半导体装置，其中所述上补偿小板（21）和/或所述下补偿小板（22）具有小于7ppm/K的线性热膨胀系数。
11.根据权利要求1或2所述的半导体装置，其中
所述上连接层（31）被构造为焊料层、或为粘接层、或为烧结层；和/或
所述下连接层（32）被构造为焊料层、或为粘接层、或为烧结层。
12.根据权利要求1或2所述的半导体装置，其中所述芯片组件（3）中的两个直接相邻的芯片组件具有小于或等于100μm的间隔，或相互齐平地靠近。
13.根据权利要求1或2所述的半导体装置，其中所述芯片组件（3）中的直接相邻的芯片组件的半导体本体（10）具有至少200μm的间隔。
14.根据权利要求1或2所述的半导体装置，其中在所述芯片组件（3）中的至少一个中所述填料（4）垂直于垂直方向（v）在所述填料（4）的侧边缘和所述半导体本体（10）的侧边缘之间具有至少100μm的厚度（d4）。
15.根据权利要求1或2所述的半导体装置，其中在所述芯片组件（3）中的至少一个中
所述上补偿小板（21）在垂直方向（v）上具有至少0.5mm的厚度（d21）；和/或
所述下补偿小板（22）在垂直方向（v）上具有至少0.5mm的厚度（d21）。
16.根据权利要求1或2所述的半导体装置，其中在所述芯片组件（3）中的至少一个中
所述上补偿小板（21）在垂直方向（v）上具有至少1mm的厚度（d21）；和/或
所述下补偿小板（22）在垂直方向（v）上具有至少1mm的厚度（d21）。
17.根据权利要求1或2所述的半导体装置，其中在所述芯片组件（3）中的至少一个中
所述上补偿小板（21）在垂直方向（v）上具有至少1.5mm的厚度（d21）；和/或
所述下补偿小板（22）在垂直方向（v）上具有至少1.5mm的厚度（d21）。
18.用于制造多个芯片组件（3）的方法，具有以下的步骤：
提供载体（300）；
提供介电的填料（4）；
提供多个半导体芯片装置（2），所述半导体芯片装置中的每一个具有：
－具有半导体本体（10）的半导体芯片（1），其中所述半导体本体（10）具有上侧和与所述上侧相对的下侧；
－被布置在所述上侧上的上主电极（11）；
－被布置在所述下侧上的下主电极（12）；
－导电的上补偿小板（21），所述上补偿小板被布置在所述上主电极（11）的背离所述半导体本体（10）的侧上并且借助上连接层（31）与所述上主电极以材料决定的方式并且导电地连接；以及
－导电的下补偿小板（22），所述下补偿小板被布置在所述下主电极（12）的背离所述半导体本体（10）的侧上并且借助下连接层（32）与所述下主电极以材料决定的方式并且导电地连接；
将所述半导体芯片装置（2）并排地布置在所述载体（300）上；
将被布置在所述载体（300）上的半导体芯片装置（2）嵌入到所述填料（4）中并且随后使所述填料（4）硬化，使得所述半导体芯片装置（2）与所述填料（4）共同构成固定的复合体（5）；
将所述复合体（5）的上覆盖层（51）从所述复合体（5）上去除，使得
－所述复合体（5）中剩余复合体（6）残留，其中
● 在去除所述上覆盖层（51）时被硬化的填料（4）部分地从所述复合体（5）上被去除；
● 在去除所述上覆盖层（51）时在所述半导体芯片装置（2）中的每一个中有关的半导体芯片装置（2）的导电的上补偿小板（21）部分地从所述复合体（5）上被去除；
－在所述剩余复合体（6）中所述半导体芯片装置（2）中的每一个的所述半导体芯片（1）、所述上连接层（31）和所述下连接层（32）残留；
－在所述剩余复合体（6）中在所述半导体芯片装置（2）中的每一个中所述上补偿小板（21）的在去除所述上覆盖层（51）之后残留的剩余部分至少不完全被所述填料（4）覆盖并且由此裸露；
将所述剩余复合体（6）分离成多个芯片组件（3），所述芯片组件中的每一个包含所述半导体芯片装置（2）之一以及所述填料（4）的剩余部分，所述剩余部分在侧面环绕地环状地包围有关的芯片组件（3）的半导体芯片（1），使得该芯片组件（3）的上补偿小板（21）的背离所述半导体本体（10）的侧和该芯片组件（3）的下补偿小板（22）的背离所述半导体本体（10）的侧至少不完全被所述填料（4）覆盖并且由此裸露。
19.根据权利要求18所述的方法，所述方法在去除所述上覆盖层（51）之前、与去除所述上覆盖层（51）一起或在去除所述上覆盖层（51）之后具有以下步骤：
将所述复合体（5）的下覆盖层（52）从所述复合体（5）上去除，其中被硬化的填料（4）部分地从所述复合体（5）上被去除并且其中在所述半导体芯片装置（2）中的每一个中有关的半导体芯片装置（2）的导电的下补偿小板（22）部分地从所述复合体（5）上被去除，使得
－在所述剩余复合体（6）中所述半导体芯片装置（2）中的每一个的所述半导体芯片（1）、所述上连接层（31）和所述下连接层（32）残留；
－在所述剩余复合体（6）中在所述半导体芯片装置（2）中的每一个中所述下补偿小板（22）的在去除所述下覆盖层（52）之后残留的剩余部分至少不完全被所述填料（4）覆盖并且由此裸露。
20.用于制造半导体装置的方法，所述半导体装置根据权利要求1至17之一来构造，其中所述方法包括：
分别根据按照权利要求18或19所述的方法制造多个芯片组件（3）；
提供上接触板（41）和下接触板（42）；
将具有所述芯片组件（3）中的N≥2个芯片组件的选择布置在所述上接触板（41）和所述下接触板（42）之间，使得在相应的芯片组件（3）中
－所述上补偿小板（21）的背离所述半导体本体（10）的侧电并且机械接触所述上接触板（41）；
－所述下补偿小板（22）的背离所述半导体本体（10）的侧电并且机械接触所述下接触板（42）。
21.根据权利要求20所述的方法，其中基于功能测试组织了从所述多个芯片组件（3）中的选择，其中所述芯片组件（3）中的每一个单独地成功地经受了功能测试。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013217801B4 (de) 2013-09-05 2019-07-18 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer anzahl von chipbaugruppen, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102013217802B4 (de) 2013-09-05 2020-01-09 Infineon Technologies Ag Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und verfahren zum betrieb einer halbleiteranordnung
DE102015109186A1 (de) * 2015-06-10 2016-12-15 Infineon Technologies Ag Halbleiteranordnung, Halbleitersystem und Verfahren zur Ausbildung einer Halbleiteranordnung
DE102016104844B4 (de) * 2016-03-16 2022-08-04 Infineon Technologies Ag Verfahren zur Herstellung eines Chipverbunds
DE102016118784A1 (de) * 2016-10-04 2018-04-05 Infineon Technologies Ag Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung
DE102016121801B4 (de) 2016-11-14 2022-03-17 Infineon Technologies Ag Baugruppe mit Verbindungen, die verschiedene Schmelztemperaturen aufweisen, Fahrzeug mit der Baugruppe und Verfahren zum Herstellen derselben und Verwendung der Baugruppe für eine Automobilanwendung
JP2018133448A (ja) * 2017-02-15 2018-08-23 株式会社東芝 半導体装置
JP7489181B2 (ja) * 2019-11-11 2024-05-23 株式会社 日立パワーデバイス 半導体装置
JP7395452B2 (ja) * 2020-09-23 2023-12-11 株式会社東芝 半導体装置
CN116544197A (zh) * 2023-07-05 2023-08-04 华羿微电子股份有限公司 功率器件封装结构及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648121A (en) * 1967-09-06 1972-03-07 Tokyo Shibaura Electric Co A laminated semiconductor structure
US6281569B1 (en) * 1997-09-17 2001-08-28 Kabushiki Kaisha Toshiba Pressure-contact semiconductor device
US7538436B2 (en) * 2002-09-27 2009-05-26 Abb Research Ltd Press pack power semiconductor module

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404063B2 (en) * 1995-12-22 2002-06-11 Micron Technology, Inc. Die-to-insert permanent connection and method of forming
US6452261B1 (en) * 1997-03-26 2002-09-17 Hitachi, Ltd. Flat semiconductor device and power converter employing the same
KR20010072328A (ko) * 1998-08-07 2001-07-31 가나이 쓰토무 평형 반도체 장치, 그 제법 및 이것을 이용한 변환기
US6784541B2 (en) * 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
JP3676240B2 (ja) 2000-02-07 2005-07-27 株式会社東芝 圧接型半導体装置
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US6803667B2 (en) * 2001-08-09 2004-10-12 Denso Corporation Semiconductor device having a protective film
US7245605B2 (en) * 2001-11-02 2007-07-17 At&T Corp. Preemptive packet for maintaining contiguity in cyclic prioritized multiple access (CPMA) contention-free sessions
JP4294405B2 (ja) * 2003-07-31 2009-07-15 株式会社ルネサステクノロジ 半導体装置
EP1775768A1 (en) * 2004-06-04 2007-04-18 ZyCube Co., Ltd. Semiconductor device having three-dimensional stack structure and method for manufacturing the same
GB2425883B (en) * 2004-06-09 2009-04-22 Areva T & D Uk Ltd Semiconductor device capsule
JP2007073743A (ja) * 2005-09-07 2007-03-22 Denso Corp 半導体装置
US7663212B2 (en) * 2006-03-21 2010-02-16 Infineon Technologies Ag Electronic component having exposed surfaces
JP4967447B2 (ja) * 2006-05-17 2012-07-04 株式会社日立製作所 パワー半導体モジュール
JP5141076B2 (ja) * 2006-06-05 2013-02-13 株式会社デンソー 半導体装置
JP2008053693A (ja) * 2006-07-28 2008-03-06 Sanyo Electric Co Ltd 半導体モジュール、携帯機器、および半導体モジュールの製造方法
JP2008227131A (ja) * 2007-03-13 2008-09-25 Renesas Technology Corp 半導体装置及びその製造方法
CA2715344C (en) * 2008-02-14 2014-08-19 Mitsubishi Heavy Industries, Ltd. Semiconductor element module and method for manufacturing the same
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
JP4640498B2 (ja) * 2008-12-11 2011-03-02 ソニー株式会社 素子の転写方法、素子配置基板、並びにデバイス及びその製造方法
DE102009034138B4 (de) * 2009-07-22 2011-06-01 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit einem Sandwich mit einem Leistungshalbleiterbauelement
KR101854948B1 (ko) * 2011-03-28 2018-05-04 히타치가세이가부시끼가이샤 수지 조성물, 수지 시트, 수지 시트 경화물, 수지 시트 적층체, 수지 시트 적층체 경화물 및 그 제조 방법, 반도체 장치, 그리고 ｌｅｄ 장치
JP5602095B2 (ja) * 2011-06-09 2014-10-08 三菱電機株式会社 半導体装置
US8980687B2 (en) * 2012-02-08 2015-03-17 Infineon Technologies Ag Semiconductor device and method of manufacturing thereof
DE102012202281A1 (de) * 2012-02-15 2013-08-22 Infineon Technologies Ag Halbleiteranordnung für Druckkontaktierung
JP6008582B2 (ja) * 2012-05-28 2016-10-19 新光電気工業株式会社 半導体パッケージ、放熱板及びその製造方法
JP6149487B2 (ja) * 2012-11-09 2017-06-21 日亜化学工業株式会社 発光装置の製造方法および発光装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648121A (en) * 1967-09-06 1972-03-07 Tokyo Shibaura Electric Co A laminated semiconductor structure
US6281569B1 (en) * 1997-09-17 2001-08-28 Kabushiki Kaisha Toshiba Pressure-contact semiconductor device
US7538436B2 (en) * 2002-09-27 2009-05-26 Abb Research Ltd Press pack power semiconductor module

Also Published As

Publication number Publication date
US9589859B2 (en) 2017-03-07
US20150054166A1 (en) 2015-02-26
US20170098580A1 (en) 2017-04-06
DE102013216709A1 (de) 2015-02-26
CN104465566A (zh) 2015-03-25
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