DE102013108675B4 - Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung einschliesslich schleifen von einer rückseite - Google Patents

Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung einschliesslich schleifen von einer rückseite Download PDF

Info

Publication number
DE102013108675B4
DE102013108675B4 DE102013108675.6A DE102013108675A DE102013108675B4 DE 102013108675 B4 DE102013108675 B4 DE 102013108675B4 DE 102013108675 A DE102013108675 A DE 102013108675A DE 102013108675 B4 DE102013108675 B4 DE 102013108675B4
Authority
DE
Germany
Prior art keywords
etch stop
cavity
semiconductor
semiconductor substrate
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013108675.6A
Other languages
English (en)
Other versions
DE102013108675A1 (de
Inventor
Hans-Joachim Schulze
Anton Mauder
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013108675A1 publication Critical patent/DE102013108675A1/de
Application granted granted Critical
Publication of DE102013108675B4 publication Critical patent/DE102013108675B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/005—Control means for lapping machines or devices
    • B24B37/013—Devices or means for detecting lapping completion
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B24B7/228—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung (500), wobei das Verfahren umfasst:Ätzen einer Kavität (104) von einer vorderen Oberfläche (101) in ein Halbleitersubtrat (100a);Ausbilden einer Ätzstoppstruktur (111) an einem Boden der Kavität (104) durch Ausbilden eines ätzresistenten Materials am Boden der Kavität (104), wobei das ätzresistente Material in einem Bereich der Kavität (104) oberhalb der Ätzstoppstruktur (111) fehlt und das ätzresistente Material eine hohe Ätzselektivität gegenüber einem Halbleitermaterial des Halbleitersubstrats (100a) aufweist;Schließen der Kavität (104), wobei das Halbleitersubstrat (100a) in einer Wasserstoff enthaltenden Umgebung nach dem Ausbilden der Ätzstoppstrukturen (111) bei hohen Temperaturen ausgeheilt wird, wobei die Kavität (104) oberhalb der Ätzstoppstruktur (111) kollabiert und oberhalb der kollabierten Kavität (104) eine zusammenhängende Schicht des Halbleitermaterials ausgebildet wird, das das Halbleitersubstrat (100a) bildet und wobei die Ätzstoppstruktur (111) eine vergrabene Ätzstoppinsel (166) ausbildet; undSchleifen des Halbleitersubstrats (100a) von einer hinteren Oberfläche (102) gegenüber der vorderen Oberfläche (101) mindestens bis zu einem zur hinteren Oberfläche (102) ausgerichteten Rand der Ätzstoppstruktur (111).

Description

  • Jede Halbleitervorrichtung umfasst einen Halbleiterkörper mit dotierten Gebieten, die die Funktionalität der Halbleitervorrichtung definieren.
  • Die Druckschrift US 2008 / 0 149 969 A1 beschreibt das Ätzen von Gräben in ein Halbleitersubstrat von einer Vorderseite des Halbleitersubstrats aus. Auf den Seitenwänden der Gräben wird über die gesamte Tiefe der Gräben thermisches Siliziumoxid gebildet. Auf das thermische Siliziumoxid wird über die gesamte Tiefe der Gräben mittels CVD (chemical vapour deposition) ein Oxid abgeschieden, das die Gräben vor deren vollständigem Füllen schließt, so dass im Inneren der Gräben Leerräume ausgebildet werden.
  • In der Druckschrift US 2011 / 0 204 488 A1 wird mit einem PE-TEOS Verfahren bei 350 Grad Celsius eine Siliziumoxidschicht mit einer Schichtdicke von 1 Mikrometer in einem Graben erzeugt. Die Siliziumoxidschicht erstreckt sich über die gesamte Tiefe des Grabens und verschließt die Grabenöffnung bevor der Graben vollständig gefüllt ist, wodurch im Inneren des vormaligen Grabens eine Kavität gebildet wird.
  • Die Druckschrift US 2009 / 0 108 464 A1 beschreibt das Ausbilden eines zylindrischen Trenngrabens in einer Siliziumschicht. Der Trenngraben wird vollständig mit einem CVD-Siliziumoxid gefüllt, so dass das CVD-Siliziumoxid eine zylindrische Isolatorstruktur ausbildet. Anschließend wird die Siliziumschicht in einem Polierprozess von der Rückseite her gedünnt, wobei der Boden der Isolatorstruktur freigelegt wird.
  • Das Kollabieren von anfangs geöffneten Gräben zu geschlossenen Mikro-Kavitäten in einem Siliziumsubstrat durch eine Wärmebehandlung in einer wasserstoffhaltigen Atmosphäre beschreiben die Druckschriften US 2005 / 0 176 222 A1 und FR 2 909 368 A1 . Dabei bleiben in der Druckschrift US 2005 / 0 176 222 A1 die Gräben bis zum Beginn der Wärmebehandlung vollständig leer. In der Druckschrift FR 2 909 368 A1 wird ein in einer Siliziumschicht ausgebildeter Graben mit einem Elektronenstrahl in einer kohlenstoffhaltigen Atmosphäre bestrahlt. Der Elektronenstrahl setzt atomaren Kohlenstoff frei, der im Bereich einer Zone der Siliziumschicht an der Oberfläche des Siliziumkristalls angelagert wird und lokal die Anisotropie der Oberflächenenergie erhöht. Die Zone mit dem angelagerten Kohlenstoff umfasst zu dem Zeitpunkt, an dem die Wärmebehandlung in wasserstoffreicher Umgebung beginnt die gesamte Seitenwand und den Boden des Grabens. Alternativ zur Beaufschlagung mit einem Elektronenstrahl beschreibt die Druckschrift FR 2 909 368 A1 das Implantieren von Dotierstoffionen oder Germanium in eine lateral und vertikal begrenzte Zone der Siliziumschicht, und das anschließende Ausbilden eines Grabens innerhalb der Zone. Die implantierten Dotierstoffionen bzw. das implantierte Germanium erhöhen lokal die Anisotropie der Oberflächenenergie. Der nicht geätzte Rest der Zone bildet Seitenwand und Boden des Grabens zu einem Zeitpunkt, an dem die Wärmebehandlung in wasserstoffreicher Umgebung beginnt, im Zuge derer der Graben überwächst und im Bereich des Grabens geschlossene, sphärische Mikrokavitäten ausgebildet werden.
  • Die Druckschrift US 2006 / 0 194 410 betrifft ein Halbleiterbauelement mit einer SON(silicon-on-nothing)-Struktur, bei der ein Transistorkanal in einer dünnen Halbleiterschicht eines Siliziumsubstrats ausgebildet ist. Die dünne Halbleiterschicht schwebt über einer Kavität im Siliziumsubstrat. Isolatorstrukturen, die lateral voneinander getrennt sind, sind auf einer Rahmenlinie um die Kavität herum angeordnet und grenzen einseitig lateral an die Kavität an. Die Kavität geht im Zuge einer Wärmebehandlung des Siliziumsubstrats in einer wasserstoffhaltigen Umgebung aus zuvor im Siliziumsubstrat ausgebildeten Gräben hervor.
  • Für einige Halbleitervorrichtungen hängen die typischen Kenngrößen von einer Dicke des Halbleiterkörpers zwischen der vorderen und der hinteren Oberfläche ab. Dickenvariationen des Halbleiterkörpers spreizen die Verteilung dieser Kenngrößen auf. Es ist wünschenswert, die Dickenvariationen der Halbleiterkörper der Halbleitervorrichtungen zu verringern.
  • Die Aufgabe wird gelöst durch die Lehre der unabhängigen Patentansprüche. Weiterbildungen sind Gegenstand der abhängigen Patentansprüche.
  • ZUSAMMENFASSUNG
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung umfasst das Ätzen einer Kavität von einer vorderen Oberfläche in das Halbleitersubstrat. Nach dem Ausbilden einer Ätzstoppstruktur am Boden der Kavität, wird die Kavität geschlossen. Von einer hinteren Oberfläche gegenüber der vorderen Oberfläche, wird das Halbleitersubstrat bis zu einem zur hinteren Oberfläche hin ausgerichteten Rand der Ätzstoppstruktur geschliffen.
  • Eine Halbleitervorrichtung umfasst einen Halbleiterkörper und eine Grabenstruktur, die sich von der vorderen Oberfläche in den
    Halbleiterkörper erstrecken. Die Grabenstruktur umfasst eine Ätzstoppschicht, die eine innere Oberfläche der Grabenstruktur auskleidet und die einen Hohlraum in der Grabenstruktur einfasst.
  • Ein Halbleitersubstrat umfasst einen scheibenförmigen Korpus. Eine Grabenstruktur bildet ein Gitter aus, das sich von der vorderen Oberfläche in den Halbleiterkorpus erstreckt. Die Grabenstruktur umfasst eine Ätzstoppschicht, die die innere Oberfläche der Grabenstruktur auskleidet und einen Hohlraum in der Grabenstruktur belässt.
  • Eine Halbleitervorrichtung umfasst einen Halbleiterkörper, in dem eine Vielzahl von galvanisch getrennten dotierten Gebieten entlang der vorderen Oberfläche ausgebildet sind. Vergrabene Ätzstoppinseln grenzen in dem Halbleiterkörper direkt an eine hintere Oberfläche des Halbleiterkörpers, in einer vertikalen Projektion der dotierten Gebiete senkrecht zur vorderen Oberfläche, an. Ein Hohlraum kann direkt an die vergrabenen Ätzstoppinseln, zwischen der vorderen Oberfläche und den vergrabenen Ätzstoppinseln, angrenzen.
  • Eine gitterartige Kavität wird von der vorderen Oberfläche in ein Halbleitersubstrat geätzt. Die Kavität wird geschlossen und das Halbleitersubstrat wird von der hinteren Oberfläche gegenüber der vorderen Oberfläche mindestens bis zu einem Rand der Ätzstoppstruktur orientiert zur hinteren Oberfläche geschliffen. Ein Halbleiterchip wird vom Halbleitersubstrat entlang einer Trennlinie, die durch die gitterartige Kavität schneidet, vereinzelt (z.B. isoliert oder entfernt).
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • Figurenliste
  • Die begleitenden Abbildungen liegen in dem weiteren Verständnis der vorliegenden Erfindung und sind in dieser Beschreibung eingeschlossen und bilden einen Teil dieser Beschreibung. Die Abbildungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen gemeinsam mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. andere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung sind leicht zu erkennen, da sie besser zu verstehen sind mit Bezug auf die folgende detaillierte Beschreibung. Die Elemente der Abbildung sind nicht notwendigerweise maßstabsgetreu zueinander dargestellt. Übereinstimmende Bezugszeichen kennzeichnen übereinstimmende oder ähnliche Elemente.
    • 1A ist eine schematische Querschnittsansicht eines Halbleitersubstrats mit einer Ausführungsform eines Verfahrens zur Herstellung von Halbleitervorrichtungen bezogen auf eine Ätzstoppstruktur, die eine Kavität auskleidet, nach dem Ätzen der Kavitäten.
    • 1B ist eine Querschnittsansicht des Halbleitersubstrats von 1A nach dem Ausbilden einer Ätzstoppschicht.
    • 1C ist eine schematische Querschnittsansicht des Halbleitersubstrats von 1B nach Entfernen eines Bereichs der Ätzstoppschicht außerhalb der Kavitäten.
    • 1D ist eine Querschnittsansicht des Halbleitersubstrats von 1C nach Dünnen des Halbleitersubstrats von einer hinteren Oberfläche unter Verwenden eines Trägers.
    • 2A ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform bezogen auf eine umlaufende Grabenstruktur.
    • 2B ist eine schematische Querschnittsansicht einer Halbleitervorrichtung der 2A entlang der Linie B-B parallel zu der vorderen Oberfläche.
    • 3A ist eine schematische Querschnittsansicht eines Halbleiterkörpers einer Halbleitervorrichtung gemäß einer Ausführungsform, die eine Vielzahl von Kavitäten ausbildet, die entlang einer umlaufenden Linie und getrennt durch Finnen angeordnet sind.
    • 3B zeigt ein Detail der 3A.
    • 4A ist eine schematische Querschnittsansicht eines Halbleitersubstrats gemäß einer Ausführungsform bezogen auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, die eine gitterartige Grabenstruktur nach Entfernen von Bereichen einer Ätzstoppschicht, außerhalb einer gitterartigen Kavität, ausbildet.
    • 4B ist eine Querschnittsansicht eines Halbleitersubstrats der 4A nach Schließen der gitterartigen Kavität.
    • 4C ist eine schematische Querschnittsansicht eines Randbereichs eines Halbleiterchips gewonnen aus dem Halbleitersubstrat der 4B nach Vereinzeln durch Sägen.
    • 5A ist eine schematische Querschnittsansicht eines Halbleitersubstrats zum Veranschaulichen einer Ausführungsform des Herstellens einer Halbleitervorrichtung bezogen auf eine Ätzstoppstruktur, die an dem Boden von Kavitäten nach Ätzen der Kavitäten ausgebildet wird.
    • 5B ist eine schematische Querschnittsansicht des Halbleitersubstrats der 5A nach Ausbilden der Ätzstoppstrukturen.
    • 5C ist eine schematische Querschnittsansicht des Halbleitersubstrats der 5B nach Schließen der Kavitäten.
    • 5D ist eine schematische Querschnittsansicht des Halbleitersubstrats der 5C nach Dünnen von einer hinteren Oberfläche unter Benutzung eines Trägers.
    • 6 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform, die eine vergrabene Ätzstoppinsel ausbildet.
    • 7A ist vereinfachter Flussplan zur Veranschaulichung eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform bezogen auf Grabenstrukturen mit Hohlräumen.
    • 7B ist ein vereinfachter Flussplan zur Veranschaulichung eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform bezogen auf eine Grabenstruktur, die ein Gitter in einem Halbleitersubstrat ausbildet.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeführt werden kann. Es ist zu verstehen, dass andere Ausführungsbeispiele herangezogen und strukturelle oder logische Änderungen gemacht werden können, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu noch einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Abwandlungen und Veränderungen einschließt. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend aufzufassen ist. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind entsprechende Elemente mit den gleichen Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und diese Begriffe geben das Vorhandensein der angegebenen Strukturen, Elemente oder Merkmale an, schließen jedoch nicht zusätzliche Elemente oder Merkmale aus. Die unbestimmten und bestimmten Artikel umfassen den Plural sowie den Singular, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff oder Ausdruck „elektrisch verbunden“ beschreibt eine permanente oder dauerhafte niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter.
  • 1A zeigt ein Halbleitersubstrat 100a, zum Beispiel einen Wafer, aus einem einkristallinen Halbleitermaterial, zum Beispiel Silizium Si, Siliziumcarbid SiC, Germanium Ge, SiliziumGermanium SiGe, Galliumnitrid GaN oder Galliumarsenid GaAs. Von einer vorderen Oberfläche 101 aus sind eine oder mehrere Kavitäten 104 in das Halbleitersubstrat 100a geätzt. Der Ätzprozess kann ein RIE-Prozess (reactive-ion etch-Prozess) sein, zum Beispiel ein DRIE-Prozess (deep reactive-ion etch-Prozess) .
  • Gemäß einer Ausführungsform wird eine Ätzmaskenschicht auf der vorderen Oberfläche 101 ausgebildet und photolithographisch strukturiert, sodass mindestens eine Öffnung die vordere Oberfläche 101 exponiert. Unter Benutzung der strukturierten Ätzmaskenschicht als Ätzmaske wird das Halbleitersubstrat 100a isotrop geätzt, um eine Aushöhlung unterhalb der Öffnung in der Ätzmaske auszubilden. Eine ätzresistente Schicht wird an der inneren Oberfläche der Aushöhlung durch Polymerisation, Oxidation des Halbleitermaterials oder durch ein konformes Abscheidungsverfahren ausgebildet. Gemäß einer Ausführungsform können dünne Plasmapolymerschichten abgeschieden werden, die Ketten von zum Beispiel CF2-Gruppen umfassen, sodass sie eine innere Oberfläche der Aushöhlung auskleidet. Die ätzresistente Schicht wird durch anisotropes Ätzen am Boden der Aushöhlung selektiv geöffnet, zum Beispiel durch RIE oder einen Plasmaätzprozess. Überbleibsel der resistenten Schicht bedecken die Seitenwände der Aushöhlung und wirken als Ätzmaske bei den folgenden Ätzprozessen. Die Prozessfolge umfasst isotropes Ätzen des Halbleitersubstrats, um Aushöhlungen unterhalb der Öffnungen einer Ätzmaske auszubilden, Ausbilden einer ätzresistenten Schicht an der inneren Oberfläche der Aushöhlung, und selektives Öffnen der ätzresistenten Schicht mit einem anisotropen Ätzen an dem Boden. Der Prozess kann mehrfach wiederholt werden, um die Kavität 104 aus einer Folge von Aushöhlungen auszubilden, die untereinander ausgebildet werden. Die Breite der Kavität 104 kann über die Prozesszeit und/oder die Ätzrate des isotropen Ätzens kontrolliert werden.
  • Gemäß einer Ausführungsform können auch andere Prozesse zum Herstellen der Kavitäten 104 benutzt werden, zum Beispiel ein kontinuierlicher anisotroper Ätzprozess oder ein schrittweiser kontinuierlicher anisotroper Ätzprozess.
  • Die Kavitäten 104 können Seitenwände haben, die in etwa vertikal zur vorderen Oberfläche 101 und einer anfänglichen hinteren Oberfläche 102 gegenüber der vorderen Oberfläche 101 sind. Gemäß der aufgezeigten Ausführungsform verbreitern sich die Kavitäten 104 mit zunehmendem Abstand von der vorderen Oberfläche 101. Die Kavitäten 104 erstrecken sich nicht bis zu der anfänglich hinteren Oberfläche 102a. Die Kavitäten 104 können eine Lochform mit etwa gleicher Breite und Länge haben. Zum Beispiel kann die Form der Kavitäten 104 in einer Ebene parallel zu der vorderen Oberfläche 101 ein Kreis, ein Oval, eine Ellipse oder ein Rechteck mit oder ohne abgerundeten Ecken sein. Gemäß einer anderen Ausführungsform können die Kavitäten 104 Gräben mit einer Länge signifikant größer als die Breite sein, wobei die Gräben gerade sein können oder scharfe Knicke, Kurven und/oder Zweige aufweisen können. Andere Ausführungsformen können eine oder mehrere umlaufende Kavitäten 104 für jeden Halbleiterchip gewonnen aus dem Halbleitersubstrat 100a ausbilden.
  • Ätzstoppstrukturen 111 werden an dem Boden der Kavitäten 104 ausgebildet. Gemäß einer Ausführungsform kann eine Ätzstoppschicht 110a (bzw. eine Stoppschicht 110a), die eine innere Oberfläche einschließlich des Bodens der Kavitäten 104 auskleidet und die Kavitäten 104 in Bereichen angrenzend an die vordere Oberfläche 101 schließt, ausgebildet werden. Der Restbereich der Ätzstoppschicht 110a bilden die Ätzstoppstruktur 111. Weitere Ausführungsformen können ein selektives Abscheiden oder Aufwachsen von Ätzstoppstrukturen 111 an dem Boden der Kavitäten 104 vorsehen.
  • 1B zeigt die Ätzstoppschicht 110a, die die Kavitäten 104 auskleidet und die vordere Oberfläche 101 des Halbleitersubstrats 100a bedeckt. Die Ätzstoppschicht 110a wird von mindestens einem Ätzstoppmaterial mit einer hohen Ätzselektivität gegenüber dem Halbleitermaterial ausgebildet. Die Ätzstoppschicht 110a kann zum Beispiel vollständig durch thermisch gewachsenes Halbleiteroxid oder Halbleiternitrid vorgesehen werden, beispielsweise Siliziumoxid oder Siliziumnitrid im Fall eines einkristallinen Siliziumhalbleitersubstrats 100a. Gemäß einer weiteren Ausführungsform ist die Ätzstoppschicht 110a eine im Wesentlichen konform abgeschiedene Schicht. Weitere Ausführungsformen können die Ätzstoppschicht 110a als Schichtstapel ausbilden, der hochkonforme Schichten, zum Beispiel aufgewachsenes Siliziumoxid, und weniger konform abgeschiedene Schichten, zum Beispiel abgeschiedenes Siliziumoxid, umfasst, wobei zum Beispiel TEOS (Tetraethoxisilan) als Ausgangsmaterial verwendet wird. Die Ätzstoppschicht 110a kann Subschichten, die von Siliziumoxynitrid oder Siliziumnitrid ausgebildet werden, umfassen. Die Ätzstoppschicht 110a kann von konformen und weniger konformen Subschichten so ausgebildet werden, dass die Ätzstoppschicht 110a die Kavitäten 104 komplett füllt, zum Beispiel mit Siliziumoxid SiO2. Weiter kann die Ätzstoppschicht 110a eine hohe Schleifselektivität gegenüber dem Halbleitermaterial zeigen.
  • Gemäß der aufgezeigten Ausführungsform hinterlässt die Ätzstoppschicht 110a Hohlräume 105 in den Kavitäten 104. Bereiche der Ätzstoppschicht 110a an dem Boden der Kavitäten 104 bilden die Ätzstoppstrukturen 111 aus. Bereiche der Ätzstoppschicht 110a außerhalb der Kavitäten 104 können entfernt werden.
  • 1C zeigt das Halbleitersubstrat 100a nach Entfernen der Bereiche der Ätzstoppschicht 110a außerhalb der Kavitäten 104. Gemäß einer Ausführungsform werden die Bereiche der Ätzstoppschicht 110a außerhalb der Kavitäten mittels eines planaren Rücknahmeprozesses entfernt, dies kann zum Beispiel ein Polierprozess wie chemisch-mechanisches Polieren (CMP, chemicalmechanical polishing) sein und/oder ein Trockenätzprozess mit niedriger Selektivität bezüglich der Dichte oder dem Typ des zu entfernenden Materials. Der planare Rücknahmeprozess kann den Hohlraum 105 öffnen. Gemäß einer Ausführungsform wird der planare Rücknahmeprozess so gesteuert, dass er die Hohlräume 105 geschlossen belässt. Überbleibende Bereiche 110 der Ätzstoppschicht 110a in 1B kleiden die innere Oberfläche der Kavitäten 104 aus und fassen die Hohlräume 105 in den Kavitäten 104 ein.
  • Kerben, die sich zwischen den Restbereichen 110 und dem Halbleitermaterial an der vorderen Oberfläche 101 ausbilden können, können mittels einer dünnen Hilfslage aus Photolackmaterial geglättet werden. Die Hilfslage wird in einem Trockenätzprozess mit einer niedrigen Selektivität in Bezug auf das Photolackmaterial und die überbleibenden Bereiche 110 zurückgeätzt. Ein Träger 900 kann an der vorderen Oberfläche 101 angebracht oder befestigt werden und das Halbleitersubstrat 100a wird von der ursprünglichen hinteren Oberfläche 102a aus gedünnt. Die Ätzstoppstruktur 111 ist als Ätzstopp und/oder als Schleifstopp wirksam und kann ein Ätzstoppsignal und/oder ein Schleifstoppsignal ausbilden, das ein Freilegen der Ätzstoppstruktur 111 anzeigt.
  • Ein Schleifprozess entfernt das Halbleitermaterial von einer anfänglich hinteren Oberfläche 102a bis zu einem Rand der Ätzstoppstruktur 111 ausgerichtet zur anfänglich hinteren Oberfläche 102a. Der hier und im Folgenden benutzte Begriff Schleifen umfasst jede Form von Abspänen (chipping) einer geometrisch undefinierten Schneidkante. Zu Beginn des Prozesses wird das Schleifen mittels eines Schleifkörpers durchgeführt, zum Beispiel ein Schleifblock oder ein Schleifrad mit einer rauen Oberfläche, eine hohe, nach unten gerichtete Kraft wird aufgewandt, um eine hohe Abtragrate zu erreichen. Bevor das Schleifen voraussichtlich die Ätzstoppstruktur 111 erreicht, kann der Schleifkörper mit der rauen Oberfläche mit einem Schleifkörper mit einer glatteren Oberfläche ersetzt werden und/oder die nach unten gerichtete Kraft kann reduziert werden. Die nach unten gerichtete Kraft kann zum Bespiel zunächst reduziert werden und dann kann der Schleifkörper ausgetauscht werden. Erreicht der Schleifkörper die Ätzstoppstruktur 111, so wird die Abtragrate signifikant reduziert, dies resultiert in einer signifikanten Erhöhung der benötigten Leistung oder des benötigten Drehmoments zum Steuern des Schleifkörpers. Wird ein Elektromotor zum Steuern des Schleifkörpers verwendet, wovon im Folgenden ausgegangen wird, führt der erhöhte Drehmomentsbedarf zu einer erhöhten Stromstärke im Steuermotor des Schleifkörpers.
  • Die Ätzstoppstrukturen 111, die in inselähnlichen Blöcken, Streifen oder Rahmen vorliegen kann, erschweren ein weiteres Abtragen von Halbleitermaterial. Die Abtragrate ist signifikant reduziert, dies resultiert in einer signifikanten Erhöhung der Stromstärke im Steuermotor des Schleifkörpers. Der Steuerstrom und/oder die spektrale Antwort der geschnittenen Oberfläche 102 kann überwacht werden, um den Schleifprozess zu stoppen. Ist das Halbleitersubstrat 100a in Richtung der Schleifoberfläche des Schleifkörpers geneigt, so erschwert die Ätzstoppstruktur 111 weiteres Abtragen von Material in Bereichen des Halbleitersubstrats 100a, in denen der Schleifprozess die Ätzstoppstruktur 111 als erstes erreicht. Infolge dessen ist der Schleifprozess selbst regulierend und kompensiert einen Neigungswinkel zwischen der anfänglichen hinteren Oberfläche 102a und der Schleifoberfläche des Schleifkörpers automatisch. Nach dem Schleifen kann ein kleiner Teil des Halbleitersubstrats 100a an der geschliffenen hinteren Oberfläche 102 gegebenenfalls durch einen oder eine Kombination der Verfahrensschritte Nassätzen, Trockenätzen und Polieren, zum Beispiel CMP, entfernt werden.
  • Da die Tiefe der Kavitäten 104 sehr präzise eingestellt werden kann, kann die Dicke des Halbleiterkörpers 100 der Halbleitervorrichtung, die sich aus dem Halbleitersubstrat 100a ergibt, mit einer hohen Präzision und einer hohen Uniformität über das Halbleitersubstrat 100a eingestellt werden. Die Dickenvariationen sind signifikant verringert, welche die Verteilung der Vorrichtungskenngrößen spreizen, die von der Dicke des Halbleiterkörpers zwischen einer vorderen und einer hinteren Oberfläche 101, 102 abhängen. Der Träger 900 kann ein Glasträger sein. Gemäß einer Ausführungsform kann der Träger 900 eine wiederverwendbare polierte Siliziumscheibe sein. Da Dünnen ohne Nassätzen durchgeführt wird und typischerweise mit Drehätzapparaten durchgeführt wird, ist der Träger 900 keinen aggressiven Ätzmitteln ausgesetzt. Der Träger 900 ist zum Beispiel sicher vor Funken, die den Träger 900 in Drehätzapparaten erreichen können. Nutzt man CMP anstelle noch nassen Ätzprozessen, so erlaubt dies die Verwendung von wiederverwendbaren polierten Siliziumscheiben als Träger 900, wobei die Siliziumscheiben mit einer hochkoplanaren vorderen und hinteren Oberfläche 101, 102 vorgesehen werden.
  • 1D zeigt den Träger 900 befestigt an der vorderen Oberfläche 101 des Halbleitersubstrats 100a. Die geschliffene hintere Oberfläche 102 exponiert die Ränder der Ätzstoppstrukturen 111. Die Ätzstoppstrukturen 111 können in Abschnitten oder komplett entfernt werden. Weitere Prozessschritte, die effektiv von der geschliffenen hinteren Oberfläche 102 abgeschlossen werden, können folgen, diese umfassen zum Beispiel Implantieren zum Generieren von rückseitigen Emittern oder Feldstoppgebieten und Abscheideprozesse zum Ausbilden einer rückseitigen Metallisierung.
  • Wo sich konventionelle Ansätze für das Dünnen eines Halbleitersubstrats auf eine Modifizierung des Substratmaterials über den gesamten Querschnitt des Halbleitersubstrats verlassen (zum Beispiel das Wachsen von dotierten Schichten mittels Epitaxie, das in hohen Kosten und einer hohen Prozesskomplexität resultiert), bilden die dargestellten Ausführungsformen verteilte isolierte Ätzstoppstrukturen 111 mit einer vergleichsweise niedrigen Besetzungsdichte in Bezug auf das Halbleitersubstrat 100a aus.
  • Die Hohlräume 105 kompensieren lokale Deformationen und reduzieren auf diese Weise die mechanischen Spannungen in dem Halbleitersubstrat 100a. Ausbilden einer ausreichenden Anzahl an grabenartigen Kavitäten 104 in zwei orthogonalen Richtungen, zum Beispiel eine Richtung entlang einer Kerbe und eine Richtung senkrecht zu der Kerbenrichtung, kompensiert die von dicken Oxidstrukturen oberhalb der vorderen Oberfläche 101 hervorgerufenen mechanischen Spannungen und die Spannungen, die von funktionalen Elementen der Halbleitervorrichtung, gewonnen aus dem Halbleitersubstrat 100a, hervorgerufen werden.
  • 2A zeigt eine Halbleitervorrichtung 500, die mit dem in den 1A bis 1D beschriebenen Verfahren gewonnen werden kann. Ein Halbleiterkörper mit koplanaren vorderen und hinteren Oberflächen 101, 102 basiert auf einem einkristallinen Halbleitermaterial, zum Beispiel Silizium Si, Siliziumkarbid SiC, Germanium Ge, Siliziumgermanium SiGe, Galliumnitrid GaN oder Galliumarsenid GaAs. Eine oder mehrere Grabenstrukturen 160 erstrecken sich von der vorderen Oberfläche 101 durch den Halbleiterkörper 100 zu der hinteren Oberfläche 102. Eine rückseitige Metallbeschichtung 320 kann auf der hinteren Oberfläche 102 ausgebildet sein. Eine vorderseitige Metallbeschichtung 310 kann in einem Abstand zu der vorderen Oberfläche 101 ausgebildet sein.
  • Eine Schichtstruktur 200 kann die vorderseitige Metallbeschichtung 310 von leitenden Strukturen trennen, die in den Mesabereichen 150 des Halbleiterkörpers 100 ausgebildet sind. Die Schichtstruktur 200 kann Gateelektrodenstrukturen einkapseln, die in einem Abstand zu der vorderen Oberfläche 101 ausgebildet sind. Gemäß einer Ausführungsform können die Gateelektrodenstrukturen in Gategräben ausgebildet sein, die sich von der vorderen Oberfläche 101 in die Mesabereiche 150 erstrecken. Die Schichtstruktur 200 kann weiterhin Gatedielektrika, Verdrahtungsebenen, elektrische Verbindungsstrukturen und dielektrische Schichten umfassen. Die Schichtstruktur 200 kann eine dielektrische Hauptschicht umfassen, z.B. ausgebildet aus BSG (Boronsilikatglas), PSG (Phosphorsilikatglas) oder BPSG (Boronphosphorsilikatglas) und eine dünne Siliziumoxidschicht zwischen der dielektrischen Hauptschicht und der vorderen Oberfläche 101, abgeschieden unter Verwendung von zum Beispiel TEOS als Ausgangsmaterial.
  • Eine Passivierungsschicht 380 kann die vorderseitige Metallbeschichtung 310 bedecken. Die Passivierungsschicht 380 kann eine Siliziumoxidschicht, eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht umfassen, die durch chemische Gasphasenabscheidung (CVD) ausgebildet sind. Die Dicke der Passivierungsschicht 380 kann zwischen 0,02 und 2,0 Mikrometern liegen. Eine Spannungsabbauschicht 390 kann an die Passivierungsschicht 380 angrenzen und kann sich bis über einen äußeren Rand der Passivierungsschicht 380 hinaus erstrecken. Die Spannungsabbauschicht 390 kann ein dielektrisches Polymer sein und kann aus Polyimiden, Benzozyklobuten, Polynorbornenen, Polystyrolen, Polykarbonaten, Parylenen oder einer Mischung daraus bestehen oder diese enthalten. Jede der Passivierungsschichten 380 und die Spannungsabbauschichten 390 können sich bis zu einer äußeren Oberfläche 109 des Halbleiterkörpers 100 erstrecken oder sie können in einem Abstand zu der äußeren Oberfläche 109 ausgebildet werden.
  • In den Mesabereichen 150 werden Halbleiterbereiche mit Schaltelementen wie Dioden oder FETs (Feldeffekttransistoren) ausgebildet, die eine Funktionalität der Halbleitervorrichtung 500 definieren, welche zum Beispiel eine Halbleiterdiode, ein IGFET (insulated gate field effect transistor), ein MOSFET (metal oxide semiconductor field effect transistor), was im gewöhnlichen Sinn auch FETs umfasst, die Metall und NichtMetall Gateelektroden haben, ein IGBT (insulated gate bipolar transistor) oder ein Thyristor sein kann. Jede Diode oder jeder FET kann eine Vielzahl von Zellen umfassen, die in einem oder in mehreren Zellfeldern angeordnet sind. Gemäß einer Ausführungsform kann die Halbleitervorrichtung 500 eine Superjunction-Struktur sein.
  • Ätzstoppstrukturen 111 werden in den Grabenstrukturen 160 ausgebildet, die im verbleibenden Teil komplett mit Restbereichen 110 einer Ätzstoppschicht gefüllt sein können. Das Material der Ätzstoppstrukturen 111 zeigt eine hohe Ätzselektivität gegenüber dem Halbleitermaterial. Im Fall eines Halbleiterkörpers 100 aus Silizium kann das Ätzstoppmaterial beispielsweise Siliziumoxid, Siliziumoxidnitrid oder Siliziumnitrid sein oder enthalten. Das Material der Ätzstoppstrukturen 111 kann ebenfalls eine hohe Schleifselektiviät gegenüber dem Halbleitermaterial zeigen.
  • Ein Strompfad der Halbleitervorrichtung 500 wird zwischen der vorderseitigen Metallbeschichtung 310 und der rückseitigen Metallbeschichtung 320 durch den Mesabereich 350 des Halbleiterkörpers 100 ausgebildet. Charakteristische Kenngrößen von sogenannten „vertikalen“ Halbleitervorrichtungen sind eine Funktion des Abstands zwischen der vorderen und hinteren Oberfläche 101, 102. Da die Grabenstrukturen ein selbstausrichtendes Regulieren des Schleifprozesses von der hinteren Oberfläche 102 erlauben, zeigt die Halbleitervorrichtung 500 eine niedrige Variation der charakteristischen Vorrichtungskenngrößen. In Sperrrichtung kann die Sperrspannung von einigen tausend Volt zum Beispiel über die Dicke des Halbleiterkörpers 100 zwischen der vorderen und der hinteren Oberfläche 101, 102 abfallen. Je niedriger die angegebene Sperrspannung der Halbleitervorrichtung 500 ist, desto niedriger ist die zulässige Grenze für Dickenvariationen.
  • Konventionelle Verfahren zum Dünnen eines Halbleiterkörpers 100 von der hinteren Oberfläche 102 ergeben Dickenvariationen des Halbleiterkörpers 100 aufgrund von Abweichungen der ursprünglichen Dicke des Halbleitersubstrats, Dickenvariationen eines Trägers, der das Halbleitersubstrat während des Dünnens stabilisiert, Dickenvariationen eines Trägersystems, das eine Haftvermittlungsschicht umfasst, und Winkelabweichungen zwischen dem ursprünglichen Substrat, dem Träger und einer polierenden Oberfläche. Stattdessen erlaubt die Grabenstruktur 160 der Halbleitervorrichtung 500 ein Anpassen der Dicke des Halbleiterkörpers 100 zur Tiefe der Grabenstruktur 160, die präzise eingestellt werden kann, da tiefe Siliziumätzprozesse eine Tiefenvariation kleiner als ±3% in Bezug auf die Tiefe des Ätzens zeigen.
  • Gemäß einer Ausführungsform fassen die Restbereiche 110 der Ätzstoppschicht die Hohlräume 105 ein. Die Hohlräume 105 kompensieren Deformationen und reduzieren somit die mechanischen Spannungen in der Halbleitervorrichtung 500. Die Hohlräume 105 kompensieren außerdem die mechanischen Spannungen während des Prozessierens der Halbleitervorrichtung 500 in einer Waferverbundstruktur. Hieraus resultiert, dass die Halbleitervorrichtung 500 weniger Defekte umfasst, z.B. Risse (cracks), und eine verbesserte Langzeitstabilität zeigt.
  • Die Grabenstrukturen 160 können etwa gleiche Breite und Länge haben. Eine Querschnittsform der Grabenstrukturen 160 parallel zu der vorderen Oberfläche 101 kann z.B. ein normaler Kreis, ein Ellipsoid, ein Oval oder ein Rechteck mit oder ohne abgerundete Ecken sein. Gemäß einer weiteren Ausführungsform sind wenigstens einige der Grabenstrukturen 160 streifenförmig, wobei die Länge signifikant größer ist als die Breite. Die Streifen können gerade, gebogen, stark gekrümmt und/oder verzweigt sein. Eine Vielzahl von Grabenstrukturen 160 kann über den Halbleiterkörper 100 verteilt sein.
  • Gemäß der in den 2A und 2B dargestellten Ausführungsform ist die Grabenstruktur 160 eine umlaufende Grabenstruktur. Wie in 2B dargestellt, fasst die Grabenstruktur 160 die Mesabereiche 150 des Halbleiterkörpers 100 in einem Abstand zu der äußeren Oberfläche 109 ein. Die Hohlräume 105 der Grabenstruktur 160 stoppen die Ausbreitung der Risse, die sich in der äußeren Oberfläche 109 bilden, z.B. beim Vereinzeln der Halbleiterchips 500a vom Halbleitersubstrat, das eine Verbundstruktur oder eine Vielzahl von Halbleiterchips 500a bildet. Die Risse breiten sich durch die Randbereiche 190 aus, die die Mesabereiche 150 einfassen. Außerdem verhindern die Grabenstrukturen 160 eine Diffusion von Fremdatomen, z.B. Kupferatome, von den Randbereichen 190 in die Mesabereiche 150.
  • Die 3A und 3B beziehen sich auf eine Ausführungsform, bei der eine Vielzahl von Grabenstrukturen 160, getrennt durch Finnen (fins) 165, entlang einer umlaufenden Linie angeordnet sind, die einen Mesabereich 150 einfasst und einen Randbereich 190 von dem Mesabereich 150 trennt. Eine Breite wf der Finnen 165 zwischen zwei direkt benachbarten Grabenstrukturen 160 ist so gewählt, dass ein Oxidationsprozess zum Generieren von mindestens einem Bereich des Ätzstoppmaterials 110 das Halbleitermaterial zwischen den zwei benachbarten Grabenstrukturen 160 komplett aufbraucht. Gemäß einer Ausführungsform ist die Breite wf der Finnen 165 kleiner als 80 % der Schichtdicke des thermisch aufgewachsenen Halbleiteroxids. Zum Beispiel ist die Breite wf der Finnen 165 kleiner als etwa 40 % der Breite wt der Grabenstruktur 160 orthogonal zu der umlaufenden Linie.
  • 4A bis 4C beziehen sich auf eine Ausführungsform mit einer Kavität 104, die ein Gitter in einem Halbleitersubstrat 100a ausbildet. Die netzartige Kavität 104 kann optional mit anderen Kavitäten 104 kombiniert werden, z.B. die umlaufende Kavität 104, wie oben beschrieben. 4A bis 4C beziehen sich auf eine netzartige Kavität 104 in der Mitte, eine erste umlaufende Kavität 104 auf der linken Seite und eine zweite umlaufende Kavität 104 auf der rechten Seite der netzartigen Kavität 104. Nach Ausbilden einer Ätzstoppschicht, die die umlaufenden Kavitäten 104 schließt, werden überschüssige Bereiche der Ätzstoppschicht außerhalb der Kavitäten 104 entfernt.
  • Wie in 4A gezeigt, sind die umlaufenden Kavitäten 104 geschlossen, wobei die Restbereiche 110 der Ätzstoppschichten Hohlräume 105 in den umlaufenden Kavitäten 104 belassen, gitterartige Kavitäten 104 in der Mitte der 4A auskleiden und eine Aussparung 505 in der gitterartigen Kavität 104 belassen, die zur vorderen Oberfläche 101 hin geöffnet ist. Am Boden der netzartigen Kavität 104 bilden die Restbereiche 110 eine erste Ätzstoppstruktur 111a aus. Am Boden der umlaufenden Kavitäten 104 bilden die Restbereiche 110 zweite Ätzstoppstrukturen 111b aus. Gemäß einer Ausführungsform, die einen reaktiven Ionenätzprozess zum Ätzen der Kavitäten 104 vorsieht, ist die netzartige Kavität 104 in der Mitte der 4A breiter und tiefer als die umlaufenden Kavitäten 104. Dementsprechend ist die erste Ätzstoppstruktur 111a näher an der hinteren Oberfläche 102 als die zweite Ätzstoppstruktur 111b.
  • Die netzartige Kavität 104 kann bis zum Vereinzeln der Halbleiterchips vom Halbleitersubstrat 100a offen gelassen werden. Gemäß einer weiteren Ausführungsform kann ein nicht konformer Abscheidungsprozess ein Zusatzmaterial abscheiden, das die Aussparung 505 nicht füllt, sondern einen Verschluss 507 bildet, der die Aussparung 505 schließt. Überschussmaterial der Hilfsschicht außerhalb der Aussparung 505 kann mit einem isotropen Ätzprozess entfernt werden.
  • 4B zeigt einen Verschluss 507 des Hilfsmaterials, der die Aussparung 505 schließt. Das Hilfsmaterial kann ein Material mit einer hohen Ätzselektivität gegenüber dem Halbleitermaterial des Halbleitersubstrats 100a sein. Gemäß einer Ausführungsform ist das Hilfsmaterial, das den Verschluss 507 ausbildet, Siliziumoxid oder es enthält Siliziumoxid. Die netzartige Kavität 104 umfasst einen Schnittspalt(Kerf-)bereich 510 entlang einer Trennlinie, entlang derer die Halbleiterchips vereinzelt werden. Das Halbleitersubstrat 100a wird von der ursprünglich hinteren Oberfläche 102a aus gedünnt.
  • Gemäß einer Ausführungsform wird das Dünnen an der ersten Ätzstoppstruktur 111a gestoppt. Da die netzartige Kavität 104 den Schnittspaltbereich 510 umfasst, der durch Sägen, Laserschneiden oder Ätzen verbraucht wird, ist die Breite der netzartigen Kavitäten 104 vergleichsweise groß, so dass ein Schleif- und/oder Polierprozess vergleichsweise große Bereiche des Ätzstoppmaterials aufdeckt. Gemäß einer weiteren Ausführungsform wird der Schleif- und/oder Polierprozess nach Erreichen der ersten Ätzstoppstruktur 111a fortgeführt, bis der Schleif- und/oder Polierprozess die zweite Ätzstoppstruktur 111b erreicht, wobei die Schleif- und/oder Polierzeit um ein vorbestimmtes Zeitintervall oder bis zu einem weiteren Anstieg des Motorsteuerstroms oder bis eine weitere spektrale Antwort ermittelt wird, verlängert werden kann. Bevor das Schleifen des Halbleitersubstrats 100a beendet ist, wird das Halbleitersubstrat 100a zerteilt. Das Halbleitersubstrat 100a wird dann entlang der Trennlinie gesägt, geschnitten, geätzt oder lasergeschnitten. 4C zeigt einen durch Vereinzeln von dem Halbleitersubstrat 100a der 4B gewonnenen Halbleiterchip 500a einer Halbleitervorrichtung 500 nach Dünnen und Vereinzeln. Der Halbleiterchip 500a umfasst eine umlaufende Grabenstruktur 160, die sich bis zur vorderen Oberfläche 101 in den Halbleiterkörper 100 erstreckt. Die Grabenstruktur 160 kann die geschliffene und/oder polierte hintere Oberfläche 102 erreichen oder kann in einem Abstand zu der polierten hinteren Oberfläche 102 enden, wie dargestellt. Überbleibsel der netzartigen Grabenstruktur 160 bilden einen Randisolator 515 aus, der sich entlang eines Randes des Halbleiterkörpers 100 zwischen der vorderen und der hinteren Oberfläche 101, 102 erstreckt. Der Randisolator 515 fasst den Halbleiterkörper 100 ein. Der Randisolator 515 dient als Diffusionsbarriere, die das Diffundieren von in der vorderseitigen oder rückseitigen Metallbeschichtung enthaltenem Kupfer, verhindert, das während des Sägeprozesses entlang der Sägeränder verteilt wird. Kupfer kann mit den Materialien des Halbleiterkörpers 100 reagieren, um Kupfersilizid zu bilden, das ein größeres Volumen als das Ausgangsmaterial hat, so dass existierende Risse im Silizium durch eindringendes Kupfer aufgeweitet und vertieft werden.
  • Zusätzlich verhindern die umlaufenden Grabenstrukturen 160 ein Ausbreiten der in den Randgebieten 190 generierten Risse in die Mesabereiche 170. Gemäß einer Ausführungsform können die Bereiche, von denen aus die Halbleitervorrichtungen isoliert oder vereinzelt werden, zwischen zwei oder mehr Gräben angeordnet sein, die die Aussparung 505 und den Verschluss 507 haben.
  • 5A bis 5D zeigen das Ausbilden der vergrabenen Ätzstoppinseln. Die Kavitäten 104 werden von der Vorderseite 101 aus in das Halbleitersubstrat 100a geätzt. 5A zeigt die Kavitäten 104, die sich von der vorderen Oberfläche 101 in das Halbleitersubstrat 100a in der Richtung der gegenüberliegenden, ursprünglich hinteren Oberfläche 102a erstrecken. Die Kavitäten 104 können über das Halbleitersubstrat 100a verteilt oder entlang der Schnittspalt- und Randbereiche des aus dem Halbleitersubstrat 100a gewonnenen Halbleiterchips konzentriert sein. Die Tiefe der Kavitäten 104 entspricht der endgültigen Dicke der Halbleiterchips. Eine aus einem oder mehreren Ätzstoppmaterialien ausgebildete Ätzstoppstruktur 111 wird am Boden jeder Kavität 104 ausgebildet. Gemäß einer Ausführungsform wird ein HDP-Prozess (HDP, high density plasma) genutzt, um die Ätzstoppstrukturen 111 auszubilden. Die Ätzstoppmaterialien zeigen eine hohe Ätzselektivität gegenüber dem Halbleitermaterial des Halbleitersubstrats 100a. Das Ätzstoppmaterial kann auch eine hohe Schleifselektivität gegenüber dem Halbleitermaterial des Halbleitersubstrats 100a zeigen. Gemäß einer Ausführungsform sind Ätzstoppmaterialien Siliziumoxid, Siliziumnitrid und Siliziumoxynitrid. 5B zeigt Ätzstoppstrukturen 111 am Boden der Kavitäten 104. Die Ätzstoppstrukturen füllen die Kavitäten 104 nicht vollständig. Überbleibsel des entlang der Seitenwände der Kavitäten 104 abgeschiedenen Ätzstoppmaterials und/oder native Oxide können entfernt werden, zum Beispiel mit einem nassen Ätzprozess. Danach wird das Halbleitersubstrat 100a in einer Wasserstoff enthaltenden Atmosphäre bei hohen Temperaturen ausgeheilt.
  • 5C zeigt das Halbleitersubstrat 100a nach dem Ausheilen. Aufgrund der hohen Oberflächenmobilität der Siliziumatome in einer Wasserstoff enthaltenden Atmosphäre kollabieren die Kavitäten 104 und es bildet sich eine zusammenhängende Schicht 130 des Halbleitermaterials oberhalb der Ätzstoppstrukturen 111. Hohlräume 105 können oberhalb der Ätzstoppstrukturen 111 ausgebildet werden und Ätzstoppinseln ausbilden. Gemäß einer weiteren Ausführungsform füllt die zusammenhängende Schicht 130 die Kavität 104 vollständig, so dass sich keine Hohlräume oberhalb der Ätzstoppstrukturen 111 ausbilden. Die vordere Oberfläche 101 kann geglättet sein. Ein Träger 900 kann an der vorderen Oberfläche 101 des Halbleitersubstrats 100a befestigt werden, z.B. mittels einer zwischenliegenden Haftvermittlungsschicht 901. Das Halbleitersubstrat 100a wird von der hinteren Oberfläche 102a aus gedünnt, z.B. durch Schleifen oder durch Schleifen und Polieren, und dotierte Gebiete von Schaltelementen wie Dioden und Transistoren werden in der zusammenhängenden Lage 130 oberhalb der Ätzstoppstrukturen 111, die vergrabene Ätzstoppinseln 166 bilden, ausgebildet. 5D zeigt eine rückgeschliffene hintere Oberfläche 102, die die Ränder der Ätzstoppstrukturen 111 orientiert zur hinteren Oberfläche 102 freilegt, und die Haftvermittlungsschicht 901, die das Halbleitersubstrat 100a an dem Träger 900 fixiert. Elektronische Bauelemente werden in der zusammenhängenden Lage 130 ausgebildet.
  • Gemäß einer Ausführungsform kann das Halbleitersubstrat 100a weiter von der hinteren Oberfläche 100a gedünnt werden, so dass die Ätzstoppstrukturen 111 der endgültigen Halbleitervorrichtung fehlen. Weitere Ausführungsformen erhalten die Ätzstoppstrukturen 111 in den endgültigen Halbleitervorrichtungen. Der Prozess in den 5A bis 5D erlaubt das Vorbehandeln von Halbleitersubstrat 100a für gegebene Sperrspannungen, ohne Fläche zu verbrauchen und vereinfacht die Prozesskontrolle in Bezug auf die Herstellungsvariabilität und die Lagerung.
  • 6 entspricht 2A, wobei die umlaufenden Grabenstrukturen 160 durch die vergrabenen Ätzstoppinseln 166 ersetzt wurden. Eine weitere Ausführungsform bildet Halbleitervorrichtungen 500 aus, die sowohl umlaufende Grabenstrukturen 160 wie in 2A aufweisen als auch die vergrabenen Ätzstoppinseln 166 der 6.
  • 7A bezieht sich auf ein Verfahren zur Herstellung von Halbleitervorrichtungen. Eine Kavität wird von der vorderen Oberfläche in ein Halbleitersubstrat (702) geätzt. Eine Ätzstoppstruktur wird am Boden der Kavität (704) ausgebildet und die Kavität wird geschlossen (706). Das Halbleitersubstrat wird von der hinteren Oberfläche gegenüber der vorderen Oberfläche geschliffen, mindestens bis zu einem Rand einer Ätzstoppstruktur orientiert zur hinteren Oberfläche (708).
  • 7B bezieht sich auf ein weiteres Verfahren zur Herstellung einer Halbleitervorrichtung. Eine Kavität, die ein Gitter ausbildet, wird von der vorderen Oberfläche in ein Halbleitersubstrat (712) geätzt. Eine Ätzstoppstruktur wird am Boden der Kavität (704) ausgebildet und die Kavität wird mindestens teilweise geschlossen (706). Das Halbleitersubstrat wird von einer hinteren Oberfläche gegenüber der vorderen Oberfläche aus geschliffen, mindestens bis zu einem Rand der Ätzstoppstruktur orientiert zur hinteren Oberfläche (718). Ein Halbleiterchip wird von dem Halbleitersubstrat entlang einer Trennlinie vereinzelt, die durch die Ätzstoppstruktur schneidet (720).
  • Obwohl spezifische Ausführungsbeispiele hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Ausführungen für die gezeigten und beschriebenen spezifischen Ausführungsbeispiele herangezogen werden kann, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsbeispiele abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (9)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung (500), wobei das Verfahren umfasst: Ätzen einer Kavität (104) von einer vorderen Oberfläche (101) in ein Halbleitersubtrat (100a); Ausbilden einer Ätzstoppstruktur (111) an einem Boden der Kavität (104) durch Ausbilden eines ätzresistenten Materials am Boden der Kavität (104), wobei das ätzresistente Material in einem Bereich der Kavität (104) oberhalb der Ätzstoppstruktur (111) fehlt und das ätzresistente Material eine hohe Ätzselektivität gegenüber einem Halbleitermaterial des Halbleitersubstrats (100a) aufweist; Schließen der Kavität (104), wobei das Halbleitersubstrat (100a) in einer Wasserstoff enthaltenden Umgebung nach dem Ausbilden der Ätzstoppstrukturen (111) bei hohen Temperaturen ausgeheilt wird, wobei die Kavität (104) oberhalb der Ätzstoppstruktur (111) kollabiert und oberhalb der kollabierten Kavität (104) eine zusammenhängende Schicht des Halbleitermaterials ausgebildet wird, das das Halbleitersubstrat (100a) bildet und wobei die Ätzstoppstruktur (111) eine vergrabene Ätzstoppinsel (166) ausbildet; und Schleifen des Halbleitersubstrats (100a) von einer hinteren Oberfläche (102) gegenüber der vorderen Oberfläche (101) mindestens bis zu einem zur hinteren Oberfläche (102) ausgerichteten Rand der Ätzstoppstruktur (111).
  2. Verfahren nach Anspruch 1, wobei ein Hohlraum (105) in einem Bereich der Kavität (104) verbleibt.
  3. Verfahren nach einem der Ansprüche 1 bis 2, wobei das Ausbilden der Ätzstoppstruktur (111) einen HDP(high density plasma)-Prozess umfasst und an einer Seitenwand der Kavität (104) abgeschiedenes ätzresistentes Material vor dem Ausheilen des Halbleitersubstrates (100a) in der Wasserstoff enthaltenden Umgebung in einem Nassätzprozess entfernt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, das weiterhin aufweist: Glätten der zusammenhängenden Schicht.
  5. Verfahren nach einem der Ansprüche 1 bis 4, das weiterhin aufweist Ausbilden eines Halbleiterelements in der zusammenhängenden Schicht des Halbleitermaterials in einer vertikalen Richtung oberhalb der vergrabenen Ätzstoppinsel (166).
  6. Verfahren nach einem der Ansprüche 1 bis 5, das weiterhin aufweist: Entfernen der vergrabenen Ätzstoppinsel (166) nach dem Schleifen des Halbleitersubstrats (101a) von der hinteren Oberfläche (102).
  7. Halbleitervorrichtung (500), die aufweist: einen Halbleiterkörper (100), in dem eine Vielzahl von galvanisch getrennten dotierten Gebieten entlang einer vorderen Oberfläche (101) ausgebildet sind; eine Vielzahl von vergrabenen Ätzstoppinseln (166) in dem Halbleiterkörper (100), in einem Abstand zu der vorderen Oberfläche (101) und angrenzend an eine hintere Oberfläche (102) des Halbleiterkörpers (100) gegenüber der vorderen Oberfläche (101) in einer vertikalen Projektion der dotierten Gebiete senkrecht zu der vorderen Oberfläche (101), wobei die Ätzstoppinseln (166) ein ätzresistentes Material mit einer hohen Ätzselektivität gegenüber einem Halbleitermaterial des Halbleiterkörpers (100) aufweisen.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung (500), das aufweist: Ätzen einer Kavität (104), die ein Gitter ausbildet, wobei die Kavität (104) sich von einer vorderen Oberfläche (101) aus in ein Halbleitersubstrat (100a) erstreckt; Ausbilden einer Ätzstoppstruktur (111) an dem Boden der Kavität (104); mindestens teilweises Schließen der Kavität (104); Schleifen des Halbleitersubstrats (100a) von einer hinteren Oberfläche (102) gegenüber der vorderen Oberfläche (101) bis mindestens zu einem zur hinteren Oberfläche (102) ausgerichteten Rand der Ätzstoppstruktur (111); und Vereinzeln eines Halbleiterchips von dem Halbleitersubtrat (100a) entlang einer Trennlinie, die die Ätzstoppstruktur (111) durchtrennt.
  9. Verfahren nach Anspruch 8, wobei die Kavität (104) komplett gefüllt wird.
DE102013108675.6A 2012-08-10 2013-08-09 Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung einschliesslich schleifen von einer rückseite Active DE102013108675B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/571,769 US8772126B2 (en) 2012-08-10 2012-08-10 Method of manufacturing a semiconductor device including grinding from a back surface and semiconductor device
US13/571,769 2012-08-10

Publications (2)

Publication Number Publication Date
DE102013108675A1 DE102013108675A1 (de) 2014-02-13
DE102013108675B4 true DE102013108675B4 (de) 2022-09-15

Family

ID=49999332

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013108675.6A Active DE102013108675B4 (de) 2012-08-10 2013-08-09 Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung einschliesslich schleifen von einer rückseite

Country Status (3)

Country Link
US (2) US8772126B2 (de)
CN (1) CN103578927B (de)
DE (1) DE102013108675B4 (de)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772126B2 (en) * 2012-08-10 2014-07-08 Infineon Technologies Ag Method of manufacturing a semiconductor device including grinding from a back surface and semiconductor device
US9560765B2 (en) * 2013-12-06 2017-01-31 Infineon Technologies Dresden Gmbh Electronic device, a method for manufacturing an electronic device, and a method for operating an electronic device
US9613878B2 (en) 2013-12-06 2017-04-04 Infineon Technologies Dresden Gmbh Carrier and a method for processing a carrier
US9263357B2 (en) 2013-12-06 2016-02-16 Infineon Technologies Dresden Gmbh Carrier with hollow chamber and support structure therein
JP6295802B2 (ja) * 2014-04-18 2018-03-20 ソニー株式会社 高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス
US9663354B2 (en) 2014-05-14 2017-05-30 Infineon Technologies Ag Mechanical stress-decoupling in semiconductor device
TWI633451B (zh) * 2014-06-04 2018-08-21 聯華電子股份有限公司 平面設計至非平面設計之轉換方法
JP5817905B1 (ja) * 2014-12-15 2015-11-18 富士ゼロックス株式会社 半導体片の製造方法
CN104681415A (zh) * 2015-03-11 2015-06-03 华进半导体封装先导技术研发中心有限公司 一种超薄硅基板的制作工艺和结构
US10315915B2 (en) * 2015-07-02 2019-06-11 Kionix, Inc. Electronic systems with through-substrate interconnects and MEMS device
CN106918477B (zh) * 2015-12-24 2019-09-27 中芯国际集成电路制造(上海)有限公司 用于透射电子显微镜俯视观察的芯片样品制备方法
US10224235B2 (en) * 2016-02-05 2019-03-05 Lam Research Corporation Systems and methods for creating airgap seals using atomic layer deposition and high density plasma chemical vapor deposition
US9972488B2 (en) * 2016-03-10 2018-05-15 Infineon Technologies Ag Method of reducing defects in an epitaxial layer
DE102016109165B4 (de) * 2016-05-18 2023-10-12 Infineon Technologies Ag Ein halbleiterbauelement und verfahren zum bilden einer mehrzahl von halbleiterbauelementen
CN106252219A (zh) * 2016-07-29 2016-12-21 浙江大学 一种制备高平整度绝缘层上半导体结构的方法
US10461152B2 (en) 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
DE102017119568B4 (de) 2017-08-25 2024-01-04 Infineon Technologies Ag Siliziumkarbidbauelemente und Verfahren zum Herstellen von Siliziumkarbidbauelementen
US10833153B2 (en) 2017-09-13 2020-11-10 Globalfoundries Inc. Switch with local silicon on insulator (SOI) and deep trench isolation
FR3076073B1 (fr) 2017-12-22 2020-06-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de detourage de plaque
US10446643B2 (en) 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap
KR20220068059A (ko) * 2020-11-18 2022-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US20220384252A1 (en) * 2021-05-26 2022-12-01 Texas Instruments Incorporated Through trench isolation for die

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176222A1 (en) 2002-05-08 2005-08-11 Atsushi Ogura Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods
US20060194410A1 (en) 2005-02-28 2006-08-31 Hiroyuki Sugaya Semiconductor device with cavity and method of manufacture thereof
FR2909368A1 (fr) 2006-12-21 2008-06-06 Commissariat Energie Atomique Procede de realisation de micro-cavites
US20080149969A1 (en) 2006-12-25 2008-06-26 Ken Suzuki Semiconductor device and manufacturing method thereof
US20090108464A1 (en) 2007-10-29 2009-04-30 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
US20110204488A1 (en) 2010-02-22 2011-08-25 Sanken Electric Co., Ltd. Semiconductor wafer and manufacturing method of semiconductor device

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5702976A (en) * 1995-10-24 1997-12-30 Micron Technology, Inc. Shallow trench isolation using low dielectric constant insulator
JP2002510139A (ja) * 1998-01-15 2002-04-02 コーネル・リサーチ・ファンデーション・インコーポレイテッド ミクロ加工デバイスのトレンチアイソレーション
FR2826179A1 (fr) * 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
JP2003179148A (ja) * 2001-10-04 2003-06-27 Denso Corp 半導体基板およびその製造方法
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US7105448B2 (en) * 2003-02-28 2006-09-12 Semiconductor Energy Laboratory Co., Ltd. Method for peeling off semiconductor element and method for manufacturing semiconductor device
DE10330571B8 (de) 2003-07-07 2007-03-08 Infineon Technologies Ag Vertikale Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Rand bereich und Herstellungsverfahren dafür
US7332409B2 (en) * 2004-06-11 2008-02-19 Samsung Electronics Co., Ltd. Methods of forming trench isolation layers using high density plasma chemical vapor deposition
JP2006066611A (ja) * 2004-08-26 2006-03-09 Toshiba Corp 半導体装置
JP4886219B2 (ja) * 2005-06-02 2012-02-29 株式会社東芝 半導体装置およびその製造方法
US7279377B2 (en) * 2005-08-10 2007-10-09 Micron Technology, Inc. Method and structure for shallow trench isolation during integrated circuit device manufacture
KR100761466B1 (ko) * 2006-06-12 2007-09-27 삼성전자주식회사 반도체장치의 소자분리구조 형성방법
EP1881527A1 (de) * 2006-07-17 2008-01-23 STMicroelectronics S.r.l. Verfahren zur Herstellung einer Halbleiterscheibe mit SOI-Isolierten Gräben und entsprechende Halbleiterscheibe
US8053327B2 (en) * 2006-12-21 2011-11-08 Globalfoundries Singapore Pte. Ltd. Method of manufacture of an integrated circuit system with self-aligned isolation structures
DE102007041885B4 (de) 2007-09-04 2009-12-24 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterschaltungsanordnung
US20090127648A1 (en) * 2007-11-15 2009-05-21 Neng-Kuo Chen Hybrid Gap-fill Approach for STI Formation
US20110084356A1 (en) * 2008-06-02 2011-04-14 Nxp B.V. Local buried layer forming method and semiconductor device having such a layer
US8039314B2 (en) * 2008-08-04 2011-10-18 International Business Machines Corporation Metal adhesion by induced surface roughness
US7998815B2 (en) * 2008-08-15 2011-08-16 Qualcomm Incorporated Shallow trench isolation
US8298917B2 (en) * 2009-04-14 2012-10-30 International Business Machines Corporation Process for wet singulation using a dicing singulation structure
US8242604B2 (en) * 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
JP5494217B2 (ja) * 2010-05-17 2014-05-14 富士電機株式会社 トレンチ分離型逆阻止ｍｏｓ型半導体装置の製造方法
JP5670777B2 (ja) * 2011-02-10 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5757103B2 (ja) * 2011-02-21 2015-07-29 富士電機株式会社 ワイドバンドギャップ逆阻止ｍｏｓ型半導体装置
JP2012216812A (ja) * 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置及びその製造方法
US8575717B2 (en) * 2011-04-20 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method of manufacturing the same
JP2012256785A (ja) * 2011-06-10 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
JP5866827B2 (ja) * 2011-06-30 2016-02-24 富士電機株式会社 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
US8772126B2 (en) * 2012-08-10 2014-07-08 Infineon Technologies Ag Method of manufacturing a semiconductor device including grinding from a back surface and semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176222A1 (en) 2002-05-08 2005-08-11 Atsushi Ogura Semiconductor substrate manufacturing method and semiconductor device manufacturing method, and semiconductor substrate and semiconductor device manufactured by the methods
US20060194410A1 (en) 2005-02-28 2006-08-31 Hiroyuki Sugaya Semiconductor device with cavity and method of manufacture thereof
FR2909368A1 (fr) 2006-12-21 2008-06-06 Commissariat Energie Atomique Procede de realisation de micro-cavites
US20080149969A1 (en) 2006-12-25 2008-06-26 Ken Suzuki Semiconductor device and manufacturing method thereof
US20090108464A1 (en) 2007-10-29 2009-04-30 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
US20110204488A1 (en) 2010-02-22 2011-08-25 Sanken Electric Co., Ltd. Semiconductor wafer and manufacturing method of semiconductor device

Also Published As

Publication number Publication date
CN103578927A (zh) 2014-02-12
US20140252563A1 (en) 2014-09-11
US8772126B2 (en) 2014-07-08
CN103578927B (zh) 2016-08-10
US20140042595A1 (en) 2014-02-13
DE102013108675A1 (de) 2014-02-13
US9595577B2 (en) 2017-03-14

Similar Documents

Publication Publication Date Title
DE102013108675B4 (de) Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung einschliesslich schleifen von einer rückseite
DE102019114240A1 (de) Durch schmelzglühen erzeugte source- und drain-bereiche
DE102018100286B4 (de) Halbleiterstruktur-Schneideprozess und damit hergestellte Strukturen
DE102011015404B4 (de) Verfahren zur Herstellung eines FinFETs
DE112012003231B4 (de) Halbleiterstruktur und verfahren zu deren herstellung
DE102014101937B4 (de) Verfahren zum Herstellen einer Superübergang-Halbleitervorrichtung und Halbleitervorrichtung
DE102015101977B4 (de) Halbleitervorrichtung mit Einsatzstruktur an einer Rückseite und Herstellungsverfahren
DE102014108309B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit ausgerichteten Kontaktstöpseln und Halbleitervorrichtung
DE102007027519B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102017102127B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung einer Epitaxie und Halbleitervorrichtungen mit einer lateralen Struktur
DE102016124207B4 (de) Verfahren zur bildung vergrabener isolierungsgebiete
DE102010037276B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE102017115412A1 (de) Verfahren zur Herstellung eines Supberjunctionbauelements
DE102013108473A1 (de) Halbleitervorrichtung mit einem graben in einem halbleitersubstrat und verfahren zur herstellung einer halbleitervorrichtung
DE102014115321B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung mittels einer Ausrichtungsschicht
DE102019122443A1 (de) Transistoren mit Halbleiter-Stapelschichten als Kanäle
DE102007005347A1 (de) Halbleitervorrichtung
DE102013108376B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einer dielektrischen Struktur
DE102015112916A1 (de) Struktur und Bildungsverfahren einer Halbleitervorrichtungsstruktur
DE102021100510B4 (de) Verfahren zur leerraumbeseitigung bei der spaltfüllung in gräben mit hohem aspektverhältnis und zugehörige halbleitervorrichtung
DE102016104968B3 (de) Verfahren zum herstellen von halbleitervorrichtungen mit transistorzellen, halbleitervorrichtung und mikroelektromechanische vorrichtung
DE102011010248B3 (de) Ein Verfahren zum Herstellen eines Halbleiterbausteins
DE102019101555B4 (de) Metall-gate-schneideform
DE102014116834B4 (de) Halbleitereinzelchip aufweisend eine Maskierungsstruktur, die Teil von Chip-Vereinzelung-Schnittfugengebieten ist und diese definiert, Verfahren zum Ausbildung eines Halbleiterchips sowie zugehöriger Wafer

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative