DE102012111788A1 - Vorrichtung mit zwei Leistungshalbleiterchips und Verfahren für ihre Herstellung - Google Patents

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power semiconductor
semiconductor chip
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semiconductor chips
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DE102012111788A
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English (en)
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Ralf Otremba
Josef Hoeglauer
Joachim Mahler
Johannes Lodermeyer
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/241—Disposition
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40105—Connecting bonding areas at different heights
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Abstract

Eine Vorrichtung umfasst einen ersten Leistungshalbleiterchip mit einer ersten Kontaktstelle und einer zweiten Kontaktstelle auf einer ersten Fläche und einer dritten Kontaktstelle auf der zweiten Fläche. Die Vorrichtung umfasst ferner einen zweiten Leistungshalbleiterchip mit einer ersten Kontaktstelle und einer zweiten Kontaktstelle auf einer ersten Fläche und einer dritten Kontaktstelle auf der zweiten Fläche. Der erste und der zweite Leistungshalbleiterchip sind übereinander angeordnet und die erste Fläche des ersten Leistungshalbleiterchips ist in die Richtung der ersten Fläche des zweiten Leistungshalbleiterchips gewandt. Außerdem ist der erste Leistungshalbleiterchip seitlich zumindest teilweise außerhalb des Umrisses des zweiten Leistungshalbleiterchips angeordnet.

Description

  • TECHNISCHES GEBIET
  • Diese Erfindung bezieht sich auf eine Vorrichtung mit zwei Leistungshalbleiterchips und ein Verfahren für ihre Herstellung.
  • HINTERGRUND
  • Ein Leistungshalbleiterchip ist ein spezifischer Typ eines Halbleiterchips, der dazu ausgelegt ist, signifikante Leistungspegel zu handhaben. Leistungshalbleiterchips sind insbesondere für das Schalten und die Steuerung von Strömen und/oder Spannungen geeignet. Sie können als Leistungs-MOSFETs, IGBTs, JFETs und Leistungsbipolartransistoren implementiert werden. Leistungshalbleiterchips sind in den meisten Leistungsversorgungen, Gleichspannungs-Gleichspannungs-Umsetzern und Motorsteuereinheiten zu finden. Leistungshalbleiterchips können für spezifische Anwendungen wie z. B. Halbbrückenschaltungen aufeinander gestapelt werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind aufgenommen worden, um ein weiteres Verständnis von Ausführungsformen zu schaffen, und sind in diese Beschreibung integriert und bilden einen Teil von ihr. Die Zeichnungen stellen Ausführungsformen dar und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile der Ausführungsformen werden leicht erkannt, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstäblich relativ zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1 stellt schematisch eine Querschnittsansicht einer Ausführungsform einer Vorrichtung mit zwei Leistungshalbleiterchips dar, die übereinander angeordnet sind;
  • 2A–2O stellen schematisch eine Querschnittsansicht einer Ausführungsform eines Verfahrens dar, das das Anordnen von zwei Leistungshalbleiterchips in einer gegenüberliegenden Position übereinander und das Koppeln der zwei Leistungshalbleiterchips miteinander umfasst;
  • 3 zeigt eine Basisschaltung einer Halbbrückenschaltung; und
  • 4 stellt schematisch eine Querschnittsansicht einer Ausführungsform eines Systems mit der in 2O dargestellten Vorrichtung an einer Leiterplatte montiert dar.
  • AUSFÜHRLICHE BESCHREIBUNG VON ERLÄUTERNDEN AUSFÜHRUNGSFORMEN
  • In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Erläuterung spezielle Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird eine Richtungsterminologie, wie z. B. ”oben”, ”unten”, ”vorn”, ”hinten”, ”vordere”, ”hintere” usw., mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da die Komponenten der Ausführungsformen in einer Anzahl von verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie für Erläuterungszwecke verwendet und ist keineswegs beschränkend. Selbstverständlich können andere Ausführungsformen verwendet werden und strukturelle oder logische Änderungen können vorgenommen werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht in einer begrenzenden Hinsicht aufgefasst werden und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
  • Selbstverständlich können die Merkmale der hier beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden, wenn nicht speziell anders angegeben.
  • Wie in dieser Patentbeschreibung verwendet, sollen die Begriffe ”gekoppelt” und/oder ”elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen; zwischenliegende Elemente können zwischen den ”gekoppelten” oder ”elektrisch gekoppelten” Elementen vorgesehen sein.
  • Vorrichtungen, die Halbleiterchips, insbesondere Leistungshalbleiterchips, enthalten, werden nachstehend beschrieben. Die Halbleiterchips können von verschiedenen Typen sein, können durch verschiedene Technologien hergestellt werden und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen oder passive Elemente umfassen. Die integrierten Schaltungen können beispielsweise als integrierte Logikschaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Elemente ausgelegt sein. Ferner können die Halbleiterchips als sogenannte MEMS (mikroelektromechanische Systeme) konfiguriert sein und können mikromechanische Strukturen wie z. B. Brücken, Membranen oder Zungenstrukturen umfassen. Die Halbleiterchips können als Sensoren oder Aktuatoren, beispielsweise Drucksensoren, Beschleunigungssensoren, Rotationssensoren, Magnetfeldsensoren, Elektromagnetfeldsensoren, Mikrophone usw. konfiguriert sein. Die Halbleiterchips müssen nicht aus einem spezifischen Halbleitermaterial, beispielsweise Si, SiC, SiGe, GaAs, hergestellt sein und können ferner anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie beispielsweise Isolatoren, Kunststoffe oder Metalle. Überdies können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Insbesondere können Halbleiterchips mit einer vertikalen Struktur beteiligt sein, das heißt, dass die Halbleiterchips in einer solchen Weise hergestellt werden können, dass elektrische Ströme in einer zu den Hauptflächen der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit einer vertikalen Struktur weist eine Elektroden an seinen zwei Hauptflächen, das heißt an seiner Oberseite und Unterseite, auf. Insbesondere können Leistungshalbleiterchips eine vertikale Struktur aufweisen und Lastelektroden an beiden Hauptflächen aufweisen. Die vertikalen Leistungshalbleiterchips können beispielsweise als Leistungs-MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBTs (Bipolartransistoren mit isoliertem Gate), JFETs (Sperrschicht-Feldeffekttransistoren) oder Leistungsbipolartransistoren konfiguriert sein. Als Beispiel können die Sourceelektrode und die Gateelektrode eines Leistungs-MOSFET auf einer Fläche liegen, während die Drainelektrode des Leistungs-MOSFET auf der anderen Fläche angeordnet ist. Außerdem können die nachstehend beschriebenen Vorrichtungen integrierte Schaltungen umfassen, um die integrierten Schaltungen der Leistungshalbleiterchips zu steuern.
  • Die Halbleiterchips weisen Kontaktstellen (oder Kontaktelemente oder Anschlüsse) auf, die ermöglichen, dass ein elektrischer Kontakt mit den integrierten Schaltungen hergestellt wird, die in den Halbleiterchips enthalten sind. Die Kontaktstellen können eine oder mehrere Metallschichten umfassen, die auf das Halbleitermaterial aufgebracht sind. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können beispielsweise in Form einer Schicht, die eine Fläche bedeckt, vorliegen. Ein beliebiges gewünschtes Metall oder eine Metalllegierung, beispielsweise Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium, kann als Material verwendet werden. Die Metallschichten müssen nicht homogen sein oder nur aus einem Material hergestellt sein, das heißt verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien sind möglich.
  • Eine oder mehrere Metallschichten mit der Form von Leiterbahnen (oder Leiterschienen) können vorgesehen sein und können mit dem Halbleiterchip elektrisch gekoppelt sein. Die Metallschichten können beispielsweise verwendet werden, um eine Umverteilungsschicht herzustellen. Die Leiterbahnen können als Verdrahtungsschichten verwendet werden, um einen elektrischen Kontakt mit den Halbleiterchips von außerhalb der Vorrichtung herzustellen und/oder einen elektrischen Kontakt mit anderen Halbleiterchips und/oder Komponenten, die in der Vorrichtung enthalten sind, herzustellen. Die Leiterbahnen können die Kontaktstellen der Halbleiterchips mit den externen Kontaktstellen koppeln. Die Leiterbahnen können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Irgendein gewünschtes Material, beispielsweise Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer oder Metalllegierungen, können als Material verwendet werden. Die Leiterbahnen müssen nicht homogen sein oder aus nur einem Material hergestellt sein, das heißt verschiedene Zusammensetzungen und Konzentrationen der in den Leiterbahnen enthaltenen Materialien sind möglich. Ferner können die Leiterbahnen über oder unter oder zwischen elektrisch isolierenden Schichten angeordnet sein.
  • Die nachstehend beschriebenen Vorrichtungen umfassen externe Kontaktstellen (oder externe Kontaktelemente), die eine beliebige Form und Größe aufweisen können. Die externen Kontaktstellen können von außerhalb der Vorrichtungen zugänglich sein und können folglich ermöglichen, dass ein elektrischer Kontakt mit den Halbleiterchips von außerhalb der Vorrichtungen hergestellt wird. Ferner können die externen Kontaktstellen wärmeleitend sein und können als Kühlkörper zum Ableiten der durch die Halbleiterchips erzeugten Wärme dienen. Die externen Kontaktstellen können aus einem beliebigen gewünschten elektrisch leitfähigen Material bestehen, beispielsweise aus einem Metall wie z. B. Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitfähigen organischen Material. Die externen Kontaktstellen können durch Abschnitte der Metallschichten ausgebildet sein. Ein Lötmaterial wie z. B. Lötkugeln oder Löthöcker können auf den externen Kontaktstellen abgeschieden sein.
  • Die Halbleiterchips oder zumindest Teile der Halbleiterchips können mit einem Einkapselungsmaterial bedeckt sein, das elektrisch isolierend sein kann und das einen Einkapselungskörper bilden kann. Das Einkapselungsmaterial kann ein beliebiges geeignetes duroplastisches, thermoplastisches oder wärmehärtendes Material oder Laminat (Prepreg) sein und kann Füllmaterialien enthalten. Verschiedene Techniken können verwendet werden, um die Halbleiterchips mit dem Einkapselungsmaterial einzukapseln, beispielsweise Formpressen, Spritzgießen, Pulvergießen, Flüssigkeitsgießen oder Laminierung. Wärme und/oder Druck können verwendet werden, um das Einkapselungsmaterial aufzubringen.
  • Das Einkapselungsmaterial kann verwendet werden, um Gehäuse vom Fan-Out-Typ zu erzeugen. In einem Gehäuse vom Fan-Out-Typ sind zumindest einige der externen Kontaktstellen und/oder Leiterbahnen, die den Halbleiterchip mit den externen Kontaktstellen verbinden, seitlich außerhalb des Umrisses des Halbleiterchips angeordnet oder schneiden zumindest den Umriss des Halbleiterchips. In Gehäusen vom Fan-Out-Typ wird somit typischerweise (außerdem) ein äußerer Umfangsteil des Gehäuses des Halbleiterchips für das elektrische Bonden des Gehäuses an externe Anwendungen wie z. B. Anwendungsplatinen usw. verwendet. Dieser äußere Teil des Gehäuses, der den Halbleiterchip umgibt, vergrößert effektiv die Kontaktfläche des Gehäuses in Bezug auf die Grundfläche des Halbleiterchips, was folglich zu gelockerten Einschränkungen hinsichtlich der Gehäusekontaktstellengröße und des Abstandes im Hinblick auf die spätere Bearbeitung, z. B. Assembly zweiter Ebene, führt.
  • Jede der Vorrichtungen weist mindestens eine Montageoberfläche auf. Die Montageoberfläche dient zum Montieren der Vorrichtung an einer anderen Komponente, beispielsweise einer Leiterplatte wie z. B. einer PCB (gedruckten Leiterplatte). Externe Kontaktelemente und insbesondere externe Kontaktflächen können an der Montageoberfläche angeordnet sein, um zu ermöglichen, die Vorrichtung mit der Komponente, an der die Vorrichtung montiert wird, elektrisch zu koppeln. Lötmittelabscheidungen wie z. B. Lötkugeln oder andere geeignete Verbindungselemente können verwendet werden, um eine elektrische und insbesondere mechanische Verbindung zwischen der Vorrichtung und der Komponente, an der die Vorrichtung montiert wird, herzustellen.
  • 1 stellt schematisch eine Querschnittsansicht einer Vorrichtung 100 dar. Die Vorrichtung 100 umfasst einen ersten Leistungshalbleiterchip 10 mit einer ersten Fläche 11 und einer zweiten Fläche 12 entgegengesetzt zur ersten Fläche 11. Eine erste Kontaktstelle 13 und eine zweite Kontaktstelle 14 sind auf der ersten Fläche 11 angeordnet und eine dritte Kontaktstelle 15 ist auf der zweiten Fläche 12 des ersten Leistungshalbleiterchips 10 angeordnet. Außerdem umfasst die Vorrichtung 100 einen zweiten Leistungshalbleiterchip 20 mit einer ersten Fläche 21 und einer zweiten Fläche 22 entgegengesetzt zur ersten Fläche 21. Eine erste Kontaktstelle 23 und eine zweite Kontaktstelle 24 sind auf der ersten Fläche 21 angeordnet und eine dritte Kontaktstelle 25 ist auf der zweiten Fläche 22 des zweiten Leistungshalbleiterchips 20 angeordnet.
  • In der Vorrichtung 100 sind der erste und der zweite Leistungshalbleiterchip 10, 20 übereinander angeordnet. Die erste Fläche 11 des ersten Leistungshalbleiterchips 10 ist in eine erste Richtung 1 gewandt und die erste Fläche 21 des zweiten Leistungshalbleiterchips 20 ist in eine zweite Richtung 2 gewandt, die zur ersten Richtung 1 entgegengesetzt ist. Ferner ist der erste Leistungshalbleiterchip 10 seitlich zumindest teilweise außerhalb eines Umrisses 27 des zweiten Leistungshalbleiterchips 20 angeordnet.
  • 2A–2O, gemeinsam 2, stellen schematisch eine Ausführungsform eines Verfahrens zur Herstellung einer Vorrichtung 200 dar, die in 2O dargestellt ist. Die Vorrichtung 200 ist eine Implementierung der in 1 gezeigten Vorrichtung 100. Die Details der Vorrichtung 200, die nachstehend beschrieben werden, können daher ebenso auf die Vorrichtung 100 angewendet werden. Ähnliche oder identische Komponenten der Vorrichtungen 100 und 200 sind mit denselben Bezugszeichen bezeichnet.
  • 2A stellt schematisch einen ersten Leistungshalbleiterchip 10 und einen zweiten Leistungshalbleiterchip 20 in einer Querschnittsansicht dar. Der erste Leistungshalbleiterchip 10 weist eine erste Fläche 11 und eine zweite Fläche 12 auf. Eine erste Kontaktstelle 13 und eine zweite Kontaktstelle 14 sind auf der ersten Fläche 11 angeordnet und eine dritte Kontaktstelle 15 ist auf der zweiten Fläche 12 des ersten Leistungshalbleiterchips 10 angeordnet. Der zweite Leistungshalbleiterchip 20 weist eine erste Fläche 21 und eine zweite Fläche 22 auf. Eine erste Kontaktstelle 23 und eine zweite Kontaktstelle 24 sind auf der ersten Fläche 21 angeordnet und eine dritte Kontaktstelle 25 ist auf der zweiten Fläche 22 des zweiten Leistungshalbleiterchips 20 angeordnet. Die ersten und die dritten Kontaktstellen 13, 15, 23, 25 beider Leistungshalbleiterchips 10, 20 sind Lastelektroden. Die zweiten Kontaktstellen 14, 24 beider Leistungshalbleiterchips 10, 20 sind Steuerelektroden.
  • Jeder des ersten Leistungshalbleiterchips 10 und des zweiten Leistungshalbleiterchips 20 ist als Leistungstransistor, beispielsweise als Leistungs-MOSFET, IGBT, JFET oder Leistungsbipolartransistor konfiguriert. Im Fall eines Leistungs-MOSFET oder eines JFET ist die erste Kontaktstelle 13, 23 eine Source-Elektrode, die zweite Kontaktstelle 14, 24 ist eine Gate-Elektrode und die dritte Kontaktstelle 15, 25 ist eine Drain-Elektrode. Im Fall eines IGBT ist die erste Kontaktstelle 13, 23 eine Emitterelektrode, die zweite Kontaktstelle 14, 24 ist eine Gate-Elektrode und die dritte Kontaktstelle 15, 25 ist eine Kollektorelektrode. Im Fall eines Leistungsbipolartransistors ist die erste Kontaktstelle 13, 23 eine Emitterelektrode, die zweite Kontaktstelle 14, 24 ist eine Basiselektrode und die dritte Kontaktstelle 15, 25 ist eine Kollektorelektrode. Während des Betriebs können Spannungen, die höher sind als 5, 50, 100, 500 oder 1000 V, zwischen den ersten und dritten Kontaktstellen 13, 15, 23, 25 angelegt werden. Die an die zweite Kontaktstelle 14, 24 angelegte Schaltfrequenz kann im Bereich von 1 kHz bis 100 MHz liegen, kann jedoch auch außerhalb dieses Bereichs liegen.
  • Die Leistungshalbleiterchips 10, 20 umfassen jeweils ein Halbleitersubstrat 16, 26, das aus einem geeigneten Halbleitermaterial, beispielsweise Si, SiC, SiGe oder GaAs, besteht und n- und/oder p-dotierte Bereiche enthält. Jede der Kontaktstellen 13–15, 23–25 besteht aus einer oder mehreren Metallschichten, die auf das Halbleitersubstrat 16, 26 aufgebracht sind. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können beispielsweise in Form einer Schicht, die eine Fläche bedeckt, vorliegen. Ein beliebiges gewünschtes Metall oder eine Metalllegierung, beispielsweise Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium, kann als Material verwendet werden. Jede der individuellen Metallschichten kann eine spezifische Funktion aufweisen. Die Funktion von einer der Metallschichten besteht darin, einen elektrischen Kontakt mit den dotierten Bereichen des Halbleitersubstrats 16, 26 herzustellen. Eine weitere der Metallschichten fungiert als Diffusionsbarriere, die das Halbleitersubstrat 16, 26 während eines Lötprozesses schützt. Eine weitere Funktion von einer der Metallschichten ist jene einer Haftschicht, die ermöglicht, dass eine andere Metallschicht an dem Halbleitersubstrat 16, 26 haftet.
  • In einer Ausführungsform sind der erste und der zweite Leistungshalbleiterchip 10, 20 in der Größe identisch. Insbesondere sind die Oberflächeninhalte der ersten Flächen 11, 21 des ersten und des zweiten Leistungshalbleiterchips 10, 20 identisch. Ferner können die Höhen der Leistungshalbleiterchips 10, 20 etwa 20 μm sein. In einer Ausführungsform sind die Größen des ersten und des zweiten Leistungshalbleiterchips 10, 20 unterschiedlich. Der erste Leistungshalbleiterchip 10, der später als Low-Side-Schalter verwendet wird, ist beispielsweise größer als der zweite Leistungshalbleiterchip 20, der als High-Side-Schalter verwendet wird.
  • 2B stellt schematisch Klebeträgerfolien 30, 31 dar. Der erste und der zweite Leistungshalbleiterchip 10, 20 werden jeweils an den Klebeträgerfolien 30, 31 lösbar befestigt, wobei ihre ersten Flächen 11, 21 den Klebeträgerfolien 30, 31 zugewandt sind. Folglich haften die ersten und die zweiten Kontaktstellen 13, 14, 23, 24 an den Klebeträgerfolien 30, 31. Ein Bestückungsautomat kann verwendet werden, um die Leistungshalbleiterchips 10, 20 an den Klebeträgerfolien 30, 31 anzuordnen.
  • 2C stellt schematisch Träger 32, 33 dar. Die Träger 32, 33 können aus Kupfer oder anderen geeigneten Materialien, beispielsweise Nickel, Stahl, Edelstahl, Laminat oder einem Materialstapel, bestehen. Jeder der Träger 32, 33 weist mindestens eine flache Fläche auf, an der Komponenten der Vorrichtung 200 angeordnet werden können. Die Form der Träger 32, 33 ist nicht auf irgendeine geometrische Form begrenzt, beispielsweise sind die Träger 32, 33 rund oder quadratförmig. Die Träger 32, 33 können jeweils eine beliebige geeignete Größe und eine Dicke d1, d2 aufweisen. In einer Ausführungsform weisen die Träger 32, 33 dieselbe Dicke d1, d2 auf. In einer Ausführungsform sind die Dicken d1, d2 etwa 70 μm.
  • Metallschichten 34, 35 werden jeweils auf den Trägern 32, 33 angeordnet. In einer Ausführungsform sind die Metallschichten 34, 35 Kupferfolien. Die Metallschichten 34, 35 können an den Trägern 32, 33 mittels eines Klebebandes, beispielsweise eines doppelseitigen Klebebandes, befestigt werden. Die Metallschichten 34, 35 weisen jeweils eine Dicke d3, d4 auf. In einer Ausführungsform weisen die Metallschichten 34, 35 dieselbe Dicke d3, d4 auf. In einer Ausführungsform sind die Dicken d3, d4 etwa 12 μm.
  • Die Klebeträgerfolien 30, 31 werden über den Trägern 32, 33 angeordnet, so dass die Leistungshalbleiterchips 10, 20 an den Metallschichten 34, 35 befestigt werden, wobei die zweiten Flächen 12, 22 der Leistungshalbleiterchips 10, 20 den Metallschichten 34, 35 zugewandt sind.
  • In einer Ausführungsform werden die Leistungshalbleiterchips 10, 20 jeweils elektrisch und mechanisch mit den Metallschichten 34, 35 durch Diffusionslöten gekoppelt. Dafür wird Lötmaterial auf den dritten Kontaktstellen 15, 25 oder alternativ auf den dritten Kontaktstellen 15, 25 und den Kontaktflächen der Metallschichten 34, 35 abgeschieden. In einer Ausführungsform wird das Lötmaterial auf den dritten Kontaktstellen 15, 25 abgeschieden, wenn sich die Leistungshalbleiterchips 10, 20 immer noch im Waferverbund befinden, was bedeutet, dass das Lötmaterial auf dem Halbleiter-Wafer abgeschieden wird, bevor der Halbleiter-Wafer vereinzelt wird, um individuelle Halbleiterchips herzustellen. In einer Ausführungsform besteht das Lötmaterial aus AuSn, AgSn, CuSn, Sn, AuIn, AgIn, AuSi oder CuIn.
  • In einer Ausführungsform werden die Leistungshalbleiterchips 10, 20 und die Träger 32, 33 zusammen mit den Metallschichten 34, 35 in einem Ofen angeordnet und werden auf eine geeignete Temperatur erhitzt, um das Lötmaterial zu schmelzen. Während des Lötprozesses können die Leistungshalbleiterchips 10, 20 auf die Metallschichten 34, 35 für eine geeignete Zeit gepresst werden. Das Lötmaterial erzeugt dann eine metallische Verbindung zwischen den Leistungshalbleiterchips 10, 20 und den Metallschichten 34, 35, die hohen Temperaturen durch die Tatsache standhalten kann, dass das Lötmaterial eine temperaturbeständige und mechanisch sehr stabile intermetallische Phase mit hochschmelzenden Materialien der dritten Kontaktstellen 15, 25 und der Metallschichten 34, 35 bildet. Die intermetallische Phase weist eine höhere Schmelztemperatur als das Lötmaterial auf, das verwendet wird, um die intermetallische Phase zu erzeugen. In dem Prozess wird niedrigschmelzendes Lötmaterial vollständig transformiert, d. h. es geht vollständig in die intermetallische Phase über. In einer Ausführungsform werden die Leistungshalbleiterchips 10, 20 und die Metallschichten 34, 35 einer Temperatur von etwa 250°C für 45 Minuten ausgesetzt.
  • In einer Ausführungsform werden die Leistungshalbleiterchips 10, 20 jeweils mit den Metallschichten 34, 35 durch einen elektrisch leitfähigen Klebstoff elektrisch und mechanisch gekoppelt. Der elektrisch leitfähige Klebstoff kann auf Epoxidharzen basieren und mit Gold, Silber, Nickel oder Kupfer angereichert sein, um die elektrische Leitfähigkeit herzustellen. Der Klebstoff kann durch eine Schablone auf die Metallschichten 34, 35 gedruckt werden, bevor die Leistungshalbleiterchips 10, 20 über den Metallschichten 34, 35 angeordnet werden. Der Klebstoff kann auf eine bestimmte Temperatur erhitzt werden, um den Klebstoff zu härten.
  • 2D stellt schematisch die Leistungshalbleiterchips 10, 20 dar, die jeweils fest an den Metallschichten 34, 35 angebracht sind, und nachdem die Klebeträgerfolien 30, 31 entfernt wurden. Obwohl 2D nur einen ersten Leistungshalbleiterchip 10 und einen zweiten Leistungshalbleiterchip 20 zeigt, können mehr erste und zweite Leistungshalbleiterchips 10, 20 jeweils an den Metallschichten 34, 35 befestigt werden. Mehr als 50 oder 100 oder 500 erste und zweite Leistungshalbleiterchips 10, 20 können beispielsweise jeweils an den Metallschichten 34, 35 befestigt werden.
  • Die freiliegenden Oberflächen der Metallschichten 34, 35 werden durch einen Ätzprozess aufgeraut, um die Haftung des Laminats, das im nächsten Schritt auf den Metallschichten 34, 35 abgeschieden wird, zu verbessern.
  • 2E stellt schematisch Laminierungsfolien 40, 41 dar, die jeweils an den Metallschichten 34, 35 befestigt werden. In einer Ausführungsform werden die Leistungshalbleiterchips 10, 20 nicht mit den Laminierungsfolien 40, 41 bedeckt. Die Laminierungsfolien 40, 41 weisen jeweils eine Dicke d5, d6 auf, die identisch sein kann. In einer Ausführungsform sind die Dicken d5, d6 etwa 35 μm.
  • Die Laminierungsfolien 40, 41 bestehen aus einem geeigneten dielektrischen Material, beispielsweise einem Polymermaterial. In einer Ausführungsform ist das Polymermaterial ein Prepreg, das eine Kombination einer Fasermatte, beispielsweise Glas- oder Kohlenstofffasern, und eines Harzes, beispielsweise eines duroplastischen Materials, ist. Prepreg-Materialien werden gewöhnlich zur Herstellung von PCBs verwendet. Gut bekannte Prepreg-Materialien, die in der PCB-Industrie verwendet werden und die hier als Polymermaterial verwendet werden können, sind: FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4 und CEM-5. Prepreg-Materialien sind zweistufige Materialien, die flexibel sind, wenn sie auf die Metallschichten 34, 35 aufgebracht werden, und während einer Wärmebehandlung gehärtet werden. Für die Laminierung des Prepreg können dieselben oder ähnliche Prozessschritte wie bei der PCB-Herstellung verwendet werden.
  • 2F stellt schematisch dar, dass der Träger 32 über dem Träger 33 angeordnet wird, so dass die erste Fläche 11 des ersten Leistungshalbleiterchips 10 in eine erste Richtung 1 gewandt ist, während die erste Fläche 21 des zweiten Leistungshalbleiterchips 20 in eine zweite Richtung 2 gewandt ist. In einer Ausführungsform ist die erste Richtung 1 zur ersten Fläche 11 des ersten Leistungshalbleiterchips 10 senkrecht, die zweite Richtung 2 ist zur ersten Fläche 21 des zweiten Leistungshalbleiterchips 20 senkrecht und die erste Richtung 1 und die zweite Richtung 2 bilden einen Winkel von 180°. Insbesondere ist die erste Fläche 11 des ersten Leistungshalbleiterchips 10 in die Richtung der ersten Fläche 21 des zweiten Leistungshalbleiterchips 20 gewandt.
  • 2G stellt schematisch dar, dass der Träger 32 anschließend auf den Träger 33 gepresst wird. Wärme und Druck werden angewandt, um die Laminierungsfolien 40, 41 zusammen zu laminieren, wodurch eine Laminierungsschicht 42 erzeugt wird. Die Laminierungsschicht 42 kapselt die Leistungshalbleiterchips 10, 20 ein und bedeckt die ersten Flächen 11, 21 und die Seitenflächen der Leistungshalbleiterchips 10, 20. Ferner ist der erste Leistungshalbleiterchip 10 seitlich zumindest teilweise außerhalb eines Umrisses 27 des zweiten Leistungshalbleiterchips 20 angeordnet. Der Umriss 27 kann durch die Seitenflächen 28 des zweiten Leistungshalbleiterchips 20 definiert sein. In einer Ausführungsform ist folglich ein erster Abschnitt des ersten Leistungshalbleiterchips 10 innerhalb des Umrisses 27 des zweiten Leistungshalbleiterchips 20 angeordnet und ein zweiter Abschnitt des ersten Leistungshalbleiterchips 10 ist außerhalb des Umrisses 27 des zweiten Leistungshalbleiterchips 20 angeordnet. In einer Ausführungsform ist der erste Leistungshalbleiterchip 10 seitlich vollständig außerhalb des Umrisses 27 des zweiten Leistungshalbleiterchips 20 angeordnet. Der vertikale Abstand zwischen den zwei Leistungshalbleiterchips 10, 20 kann durch Verändern der Dicken d5, d6 der Laminierungsfolien 40, 41 verändert werden.
  • 2H stellt schematisch dar, dass die Träger 32, 33 entfernt werden. Wenn die Träger 32, 33 an den Metallschichten 34, 35 mittels Klebebändern befestigt wurden, werden die Klebebänder auch entfernt.
  • 2I stellt schematisch die Metallschichten 34, 35 nach einem Strukturierungsschritt dar, um die Position von Durchkontaktierungen (Vias) zu definieren. Für diesen Zweck können trockene Resistfilme auf die Metallschichten 34, 35 (in 2I nicht dargestellt) laminiert werden, die photostrukturierbar sind. Aussparungen können in den Resistfilmen durch Belichtung mit Licht mit einer geeigneten Wellenlänge ausgebildet werden. Dafür kann ein Laserstrahl oder Belichtung durch eine Maske verwendet werden. Anschließend werden die Resistfilme entwickelt und die dadurch freiliegenden Abschnitte der Metallschichten 34, 35 werden geätzt und Aussparungen 43 werden in den Metallschichten 34, 35 erzeugt. Danach werden die Resistfilme abgestreift und nur die strukturierten Metallschichten 34, 35 verbleiben, wie in 2I dargestellt.
  • 2J stellt schematisch Durchgangslöcher 44 durch die Laminierungsschicht 42 dar. Die Durchgangslöcher 44 werden durch Laserbohren in den Positionen der Aussparungen 43 in den Metallschichten 34, 35 erzeugt. Die Durchgangslöcher 44 legen zumindest Abschnitte der ersten und der zweiten Kontaktstellen 13, 14, 23, 24 der Leistungshalbleiterchips 10, 20 frei. Mindestens eines der Durchgangslöcher 44 reicht von einer Aussparung 43 in der Metallschicht 34 durch die ganze Laminierungsschicht 42 bis zur Metallschicht 35 und legt folglich einen Abschnitt der Metallschicht 35 frei. Die Durchgangslöcher 44, die Abschnitte der ersten und der zweiten Kontaktstellen 13, 14, 23, 24 der Leistungshalbleiterchips 10, 20 freilegen, weisen einen Durchmesser d7 auf, der beispielsweise etwa 70 μm ist. Die Durchgangslöcher 44, die Abschnitte der Metallschicht 35 freilegen, weisen einen Durchmesser d8 auf, der beispielsweise etwa 100 μm ist.
  • 2K stellt schematisch Metallschichten 50, 51 dar, die jeweils auf den Metallschichten 34, 35 unter Verwendung eines galvanischen Plattierungsprozesses abgeschieden werden. Das Material der Metallschichten 50, 51 kann ein beliebiges geeignetes Metall oder eine Metalllegierung, beispielsweise Kupfer oder Aluminium, sein. Die Metallschichten 50, 51 füllen auch die Durchgangslöcher 44, die in der Laminierungsschicht 42 erzeugt werden. Die Metallschichten 50, 51 bilden Vias in der Laminierungsschicht 42 und koppeln die ersten und die zweiten Kontaktstellen 13, 14, 23, 24 der Leistungshalbleiterchips 10, 20 elektrisch mit den Metallschichten 34, 35. Die Metallschichten 50, 51 weisen jeweils eine Dicke d9, d10 auf, die etwa 38 μm sein kann.
  • 2L stellt schematisch die Metallschichten 34, 35, 50, 51 nach einem Strukturierungsschritt dar, um die nachstehend beschriebenen externen Kontaktstellen zu erzeugen. Außerdem werden die Metallschichten 34, 50 derart strukturiert, dass die dritte Kontaktstelle 15 des ersten Leistungshalbleiterchips 10 mit der ersten Kontaktstelle 23 des zweiten Leistungshalbleiterchips 20 elektrisch gekoppelt wird. Ferner werden die freiliegenden Oberflächen der Metallschichten 50, 51 durch einen Ätzprozess aufgeraut, um die Haftung des Lötstops, der auf den Metallschichten 50, 51 im nächsten Schritt abgeschieden wird, zu verbessern.
  • 2M stellt schematisch Lötstopschichten 52, 53 dar, die jeweils auf die Metallschichten 50, 51 laminiert werden. Die Lötstopschichten 52, 53 werden strukturiert, um Abschnitte der Metallschichten 50, 51 freizulegen. Die freiliegenden Abschnitte der Metallschichten 50, 51 bilden externe Kontaktstellen 54–58. Die externen Kontaktstellen 54–58 ermöglichen, dass ein elektrischer Kontakt mit den Leistungshalbleiterchips 10, 20 von außerhalb der Vorrichtung 200 hergestellt wird. Für diesen Zweck werden die externen Kontaktstellen 54 mit der dritten Kontaktstelle 15 des ersten Leistungshalbleiterchips 10 und der ersten Kontaktstelle 23 des zweiten Leistungshalbleiterchips 20 elektrisch gekoppelt. Die externe Kontaktstelle 55 wird mit der zweiten Kontaktstelle 14 des ersten Leistungshalbleiterchips 10 elektrisch gekoppelt. Die externe Kontaktstelle 56 wird mit der ersten Kontaktstelle 13 des ersten Leistungshalbleiterchips 10 elektrisch gekoppelt. Die externe Kontaktstelle 57 wird mit der dritten Kontaktstelle 25 des zweiten Leistungshalbleiterchips 20 elektrisch gekoppelt. Die externe Kontaktstelle 58 wird mit der zweiten Kontaktstelle 24 des zweiten Leistungshalbleiterchips 20 elektrisch gekoppelt.
  • 2N stellt schematisch Löthöcker 59 dar, die auf den externen Kontaktstellen 54–58 durch einen Druck- und Aufschmelzprozess abgeschieden werden.
  • 2O stellt schematisch dar, dass die Vorrichtungen 200 durch Sägen oder Schneiden voneinander getrennt werden. Die in 2O dargestellte Vorrichtung 200 weist zwei Hauptoberflächen 60, 61 auf. Beide Hauptoberflächen 60, 61 können als Montageoberflächen zum Montieren der Vorrichtung 200 an einer andere Komponente, beispielsweise einer Leiterplatte, wie z. B. einer PCB (gedruckten Leiterplatte), verwendet werden. Aufgrund des Herstellungsprozesses der Vorrichtung 200 kann die seitliche Position der zwei Leistungshalbleiterchips 10, 20 nach Wunsch gewählt werden, folglich ist irgendein seitlicher Abstand zwischen den Leistungshalbleiterchips 10, 20 möglich. Der Abstand zwischen den Leistungshalbleiterchips 10, 20, wie in 2O gezeigt, verbessert die Wärmeübertragung von den Leistungshalbleiterchips 10, 20.
  • 3 zeigt eine Basisschaltung 300 einer Halbbrückenschaltung, die zwischen zwei Knoten N1 und N2 angeordnet ist. Die Halbbrückenschaltung besteht aus zwei Schaltern S1 und S2, die in Reihe geschaltet sind. Die Leistungshalbleiterchips 20, 10 der Vorrichtung 200 können als Schalter S1 bzw. S2 implementiert werden. Konstante elektrische Potentiale können an die Knoten N1 und N2 angelegt werden. Ein hohes Potential wie z. B. 10, 50, 100, 200, 500 oder 1000 V oder irgendein anderes Potential kann beispielsweise an den Knoten N1 angelegt werden und ein niedriges elektrisches Potential, beispielsweise 0 V, kann an den Knoten N2 angelegt werden. Folglich ist der erste Leistungshalbleiterchip 10 der Low-Side-Schalter, wohingegen der zweite Leistungshalbleiterchip 20 der High-Side-Schalter ist. Die Schalter S1 und S2 können mit Frequenzen im Bereich von 1 kHz bis 100 MHz geschaltet werden, aber die Schaltfrequenzen können auch außerhalb dieses Bereichs liegen. Dies bedeutet, dass ein veränderliches elektrisches Potential an einen Knoten N3, der zwischen den Schaltern S1 und S2 angeordnet ist, während des Betriebs der Halbbrücke angelegt wird. Das Potential des Knotens N3 variiert im Bereich zwischen dem niedrigen und dem hohen elektrischen Potential.
  • Die Halbbrückenschaltung kann beispielsweise in elektronischen Schaltungen zum Umsetzen von Gleichspannungen, sogenannten Gleichspannungs-Gleichspannungs-Umsetzern, implementiert werden. Gleichspannungs-Gleichspannungs-Umsetzer können verwendet werden, um eine Eingangsgleichspannung, die von einer Batterie oder einer wiederaufladbaren Batterie geliefert wird, in eine Ausgangsgleichspannung, die an den Bedarf nachgeschaltet angeschlossener elektronischer Schaltungen angepasst ist, umzusetzen. Gleichspannungs-Gleichspannungs-Umsetzer können als Herabtransformationsumsetzer, bei denen die Ausgangsspannung kleiner ist als die Eingangsspannung, oder als Hinauftransformationsumsetzer, bei denen die Ausgangsspannung größer ist als die Eingangsspannung, verkörpert sein. Frequenzen von mehreren MHz oder höher können an Gleichspannungs-Gleichspannungs-Umsetzer angelegt werden. Ferner können Ströme von bis zu 50 A oder noch höher durch die Gleichspannungs-Gleichspannungs-Umsetzer fließen.
  • 4 stellt schematisch eine Querschnittsansicht eines Systems 400 mit der Vorrichtung 200 und einer Leiterplatte 70 dar. Die Vorrichtung 200 ist an der Leiterplatte 70 montiert, wobei die Montageoberfläche 60 der Leiterplatte 70 zugewandt ist. Die externen Kontaktstellen 55–58 der Vorrichtung 200 sind mit Kontaktstellen 71 der Leiterplatte 70 durch die Löthöcker 59 elektrisch und mechanisch gekoppelt. Außerdem ist eine metallische Klemme 72 an der Oberfläche 61 der Vorrichtung 200 montiert und koppelt die externen Kontaktstellen 54 der Vorrichtung 200 elektrisch mit der Leiterplatte 70. Weitere Komponenten, beispielsweise ein Induktor oder ein Kondensator, können an der Leiterplatte 70 montiert sein. Das System 400 kann auch als in andere Systeme zu integrierendes Untermodul dienen.
  • Obwohl ein spezielles Merkmal oder ein spezieller Aspekt einer Ausführungsform der Erfindung in Bezug auf nur eine von mehreren Implementierungen offenbart worden sein kann, kann außerdem ein solches Merkmal oder ein solcher Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie es für irgendeine gegebene oder spezielle Anwendung erwünscht und vorteilhaft sein kann. In dem Umfang, in dem die Begriffe ”einschließen”, ”aufweisen”, ”mit” oder andere Varianten davon in entweder der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, sollen solche Begriffe ferner in einer Weise ähnlich zum Begriff ”umfassen” einschließend sein. Ferner können die Ausführungsformen der Erfindung selbstverständlich in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollständig integrierten Schaltungen oder Programmiermitteln implementiert werden. Der Begriff ”beispielhaft” ist auch vielmehr nur als Beispiel anstatt als das Beste oder optimal gemeint. Es ist auch zu erkennen, dass Merkmale und/oder Elemente, die hier dargestellt sind, mit speziellen Abmessungen relativ zueinander für die Zwecke der Einfachheit und des leichten Verständnisses dargestellt sind und dass die tatsächlichen Abmessungen sich beträchtlich von den hier dargestellten unterscheiden können.
  • Obwohl spezifische Ausführungsformen hier erläutert und beschrieben wurden, ist für den Fachmann auf dem Gebiet zu erkennen, dass die gezeigten und beschriebenen spezifischen Ausführungsformen gegen eine Vielfalt von alternativen und/oder äquivalenten Implementierungen ausgetauscht werden können, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll beliebige Anpassungen oder Variationen der hier erörterten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung nur durch die Ansprüche und die Äquivalente davon begrenzt ist.

Claims (23)

  1. Vorrichtung, umfassend: einen ersten Leistungshalbleiterchip mit einer ersten Fläche und einer zweiten Fläche gegenüberliegend zur ersten Fläche, wobei eine erste Kontaktstelle und eine zweite Kontaktstelle auf der ersten Fläche angeordnet sind und eine dritte Kontaktstelle auf der zweiten Fläche angeordnet ist; und einen zweiten Leistungshalbleiterchip mit einer ersten Fläche und einer zweiten Fläche gegenüberliegend zur ersten Fläche, wobei eine erste Kontaktstelle und eine zweite Kontaktstelle auf der ersten Fläche angeordnet sind und eine dritte Kontaktstelle auf der zweiten Fläche angeordnet ist; wobei der erste und der zweite Leistungshalbleiterchip derart angeordnet sind, dass die erste Fläche des ersten Leistungshalbleiterchips in eine erste Richtung gewandt ist und die erste Fläche des zweiten Leistungshalbleiterchips in eine zweite Richtung entgegengesetzt zur ersten Richtung gewandt ist, und wobei der erste Leistungshalbleiterchip seitlich zumindest teilweise außerhalb eines Umrisses des zweiten Leistungshalbleiterchips angeordnet ist.
  2. Vorrichtung nach Anspruch 1, wobei der erste Leistungshalbleiterchip seitlich vollständig außerhalb des Umrisses des zweiten Leistungshalbleiterchips angeordnet ist.
  3. Vorrichtung nach Anspruch 1, die ferner eine erste Metallschicht umfasst, die an der zweiten Fläche des ersten Leistungshalbleiterchips befestigt ist.
  4. Vorrichtung nach Anspruch 3, die ferner eine zweite Metallschicht umfasst, die an der zweiten Fläche des zweiten Leistungshalbleiterchips befestigt ist.
  5. Vorrichtung nach Anspruch 4, wobei die erste Metallschicht und die zweite Metallschicht dieselbe Dicke aufweisen.
  6. Vorrichtung nach Anspruch 4, wobei die erste Metallschicht die dritte Kontaktstelle des ersten Leistungshalbleiterchips mit der ersten Kontaktstelle des zweiten Leistungshalbleiterchips elektrisch koppelt.
  7. Vorrichtung nach Anspruch 3, wobei eine Oberfläche der ersten Metallschicht eine erste externe Kontaktstelle ausbildet.
  8. Vorrichtung nach Anspruch 4, wobei eine Oberfläche der zweiten Metallschicht eine zweite externe Kontaktstelle ausbildet.
  9. Vorrichtung nach Anspruch 1, wobei die ersten, zweiten und dritten Kontaktstellen des ersten und des zweiten Halbleiterchips Source-, Gate- bzw. Drain-Elektroden sind.
  10. Vorrichtung nach Anspruch 1, wobei der erste und der zweiten Leistungshalbleiterchip jeweils ein Leistungs-MOSFET, ein IGBT, ein JFET oder ein Leistungsbipolartransistor sind.
  11. Vorrichtung nach Anspruch 1, wobei der erste Leistungshalbleiterchip und der zweite Leistungshalbleiterchip in einer Halbbrückenschaltung miteinander gekoppelt sind.
  12. Vorrichtung nach Anspruch 1, wobei der erste Leistungshalbleiterchip und der zweite Leistungshalbleiterchip dieselbe Größe aufweisen.
  13. Vorrichtung, umfassend: einen ersten MOSFET-Leistungshalbleiterchip mit einer ersten Fläche und einer zweiten Fläche gegenüberliegend zur ersten Fläche, wobei eine Sourcekontaktstelle und eine Gatekontaktstelle auf der ersten Fläche angeordnet sind und eine Drainkontaktstelle auf der zweiten Fläche angeordnet ist; und einen zweiten MOSFET-Leistungshalbleiterchip mit einer ersten Fläche und einer zweiten Fläche gegenüberliegend zur ersten Fläche, wobei eine Source-Kontaktstelle und eine Gate-Kontaktstelle auf der ersten Fläche angeordnet sind und eine Drain-Kontaktstelle auf der zweiten Fläche angeordnet ist; wobei der erste und der zweite MOSFET-Leistunghalbleiterchip übereinander angeordnet sind; und die erste Fläche des ersten MOSFET-Leistungshalbleiterchips der ersten Fläche des zweiten MOSFET-Leistungshalbleiterchips zugewandt ist.
  14. Vorrichtung nach Anspruch 13, wobei der erste MOSFET-Leistungshalbleiterchip seitlich vollständig außerhalb eines Umrisses des zweiten MOSFET-Leistungshalbleiterchips angeordnet ist.
  15. Verfahren, umfassend: Bereitstellen eines ersten Leistungshalbleiterchips, der eine erste Fläche und eine zweite Fläche gegenüberliegend zur ersten Fläche aufweist, wobei eine erste Kontaktstelle und eine zweite Kontaktstelle auf der ersten Fläche angeordnet sind und eine dritte Kontaktstelle auf der zweiten Fläche angeordnet ist; Bereitstellen eines zweiten Leistungshalbleiterchips, der eine erste Fläche und eine zweite Fläche gegenüberliegend zur ersten Fläche aufweist, wobei eine erste Kontaktstelle und eine zweite Kontaktstelle auf der ersten Fläche angeordnet sind und eine dritte Kontaktstelle auf der zweiten Fläche angeordnet ist; und Anordnen des ersten und des zweiten Leistungshalbleiterchips derart, dass die erste Fläche des ersten Leistungshalbleiterchips in eine erste Richtung gewandt ist und die erste Fläche des zweiten Leistungshalbleiterchips in eine zweite Richtung entgegengesetzt zur ersten Richtung gewandt ist, und der erste Leistungshalbleiterchip seitlich zumindest teilweise außerhalb des Umrisses des zweiten Leistungshalbleiterchips angeordnet ist.
  16. Verfahren nach Anspruch 15, das ferner das Befestigen einer ersten Metallschicht an der zweiten Fläche des ersten Leistungshalbleiterchips umfasst.
  17. Verfahren nach Anspruch 16, das ferner das Befestigen einer zweiten Metallschicht an der zweiten Fläche des zweiten Leistungshalbleiterchips umfasst.
  18. Verfahren nach Anspruch 17, ferner umfassend: Befestigen einer ersten Laminierungsfolie an der ersten Metallschicht; und Befestigen einer zweiten Laminierungsfolie an der zweiten Metallschicht.
  19. Verfahren nach Anspruch 18, das ferner das Laminieren der ersten Laminierungsfolie an die zweite Laminierungsfolie umfasst, um eine Laminierungsschicht zu erzeugen.
  20. Verfahren nach Anspruch 19, das ferner das Erzeugen von Durchkontaktierungen in der Laminierungsschicht umfasst.
  21. Verfahren nach Anspruch 20, wobei die Durchkontaktierungen mit der ersten und der zweiten Metallschicht elektrisch gekoppelt sind.
  22. Verfahren nach Anspruch 15, wobei die ersten, zweiten und dritten Kontaktstellen des ersten und des zweiten Leistungshalbleiterchips Source-, Gate- bzw. Drain-Elektroden sind.
  23. Verfahren nach Anspruch 15, wobei der erste und der zweite Leistungshalbleiterchip jeweils ein Leistungs-MOSFET, ein IGBT, ein JFET oder ein Leistungsbipolartransistor sind.
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