DE102015100001B4 - Chipanordnung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Chipanordnung, die aufweist:einen Carrier (102);einen ersten Chip (101), der auf dem Carrier (102) angeordnet ist;einen zweiten Chip (104), der auf einer durchgehenden Isolierschicht (105) und neben dem ersten Chip (101) angeordnet ist, wobei die durchgehende Isolierschicht (105) auf dem ersten Chip (101) angeordnet ist;wobei die durchgehende Isolierschicht eine dielektrische Folie ist, wobei die durchgehende Isolierschicht (105) an mindestens drei Seiten des ersten Chips (101) angeordnet ist,wobei die durchgehende Isolierschicht (105) eine Unterseite des zweiten Chips (104) abdeckt,eine Verkapselungsschicht (106), welche auf der Oberseite des zweiten Chips (104) angeordnet ist, und den zweiten Chip (104) derart verkapselt, dass eine formschlüssige Verbindung mit der Verkapselungsschicht (106) vorliegt,wobei die durchgehende Isolierschicht (105) aus einem homogenen Material besteht,wobei die Verkapselungsschicht (106) eine Laminatschicht ist, welche eine Vielzahl von Teilschichten umfasst,wobei die Verkapselungsschicht (106) ein anderes Material als die Isolierschicht (105) aufweist,wobei die durchgehende Isolierschicht (105) dehnbar ist.

Description

  • Technisches Gebiet
  • Verschiedene Ausführungsformen betreffen eine Chipanordnung und ein Verfahren zum Herstellen einer Chipanordnung.
  • Hintergrund
  • Verfahren zum Herstellen von Chipanordnungen, insbesondere von Anordnungen mit mehreren Chips, sind in der Technik gut bekannt. Bei Anordnungen mit mehreren Chips wird normalerweise eine Vielzahl von Chips nebeneinander oder Chip-an-Chip angeordnet und mithilfe von Kontaktleitungen, Leiterbahnen, Bonddrähten oder Ähnlichem kontaktiert. Bei derartigen Anordnungen mit mehreren Chips ist die elektrische Isolierung zwischen den einzelnen Chips von großer Bedeutung, um den Betrieb der Chipanordnung aufrechtzuerhalten. Daher wird ein Verfahren zum Herstellen einer Anordnung mit mehreren Chips benötigt, das eine ausreichende Isolierung zwischen den unterschiedlichen Chips bereitstellt.
  • DE 10 2012 111 788 A1 offenbart eine Vorrichtung aufweisend einen ersten Leistungshalbleiterchip mit einem ersten Kontaktpad und einem zweiten Kontaktpad auf einer ersten Fläche und einem dritten Kontaktpad auf der zweiten Fläche. Die Vorrichtung umfasst ferner einen zweiten Leistungshalbleiterchip mit einem ersten Kontaktpad und einem zweiten Kontaktpad auf einer ersten Fläche und einem dritten Kontaktpad auf der zweiten Fläche. Der erste und der zweite Leistungshalbleiterchip sind übereinander angeordnet und die erste Fläche des ersten Leistungshalbleiterchips zeigt in Richtung der ersten Fläche des zweiten Leistungshalbleiterchips. Außerdem befindet sich der erste Leistungshalbleiterchip seitlich zumindest teilweise außerhalb des Umrisses des zweiten Leistungshalbleiterchips.
  • Kurzdarstellung
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, die einen Carrier, einen ersten auf dem Carrier angeordneten Chip und einen zweiten auf einer durchgehenden Isolierschicht und neben dem ersten Chip angeordneten Chip umfasst, wobei die durchgehende Isolierschicht auf dem ersten Chip angeordnet ist. Die durchgehende Isolierschicht ist eine dielektrische Folie und ist an mindestens drei Seiten des ersten Chips angeordnet, wobei die durchgehende Isolierschicht eine Unterseite des zweiten Chips abdeckt. Die Chipanordnung weist ferner eine Verkapselungsschicht auf, welche auf der Oberseite des zweiten Chips angeordnet ist, und den zweiten Chip derart verkapselt, dass eine formschlüssige Verbindung mit der Verkapselungsschicht vorliegt. Die durchgehende Isolierschicht besteht aus einem homogenen Material, wobei die Verkapselungsschicht eine Laminatschicht ist, welche eine Vielzahl von Teilschichten umfasst. Die Verkapselungsschicht weist ein anderes Material als die Isolierschicht auf, wobei die durchgehende Isolierschicht dehnbar ist.
  • Darüber hinaus stellen verschiedene Ausführungsformen ein Verfahren zum Herstellen einer oben beschriebenen Chipanordnung bereit, wobei das Verfahren das Anordnen eines ersten Chips auf einem Carrier, das Anordnen eines zweiten Chips auf einer durchgehenden Isolierschicht, das Anordnen einer Verkapselungsschicht auf der Oberseite des zweiten Chips, und das Anordnen der durchgehenden Isolierschicht auf dem ersten Chip, der auf dem Carrier angeordnet ist, unter Druck derart, dass die durchgehende Isolierschicht an mindestens drei Seiten des ersten Chips angeordnet ist, umfasst. Die durchgehende Isolierschicht deckt eine Unterseite des zweiten Chips ab, und die Verkapselungsschicht den zweiten Chip derart verkapselt, dass eine formschlüssige Verbindung mit der Verkapselungsschicht vorliegt.
  • Figurenliste
  • In den Zeichnungen bezeichnen gleiche Bezugszeichen im Allgemeinen dieselben Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht zwangsläufig maßstabsgerecht. Vielmehr liegt die Betonung allgemein auf der Veranschaulichung der Prinzipien der Erfindung. In der folgenden Beschreibung werden verschiedene Ausführungsformen unter Bezugnahme auf die folgenden Zeichnungen beschrieben, wobei:
    • 1A bis 1H Schritte eines Herstellungsverfahrens für eine Chipanordnung gemäß einer beispielhaften Ausführungsform zeigen.
    • 2 einen Teil eines alternativen Verfahrens eines Herstellungsverfahrens für eine Chipanordnung zeigt.
    • 3 einen vereinfachten Ablaufplan eines Verfahrens zum Herstellen einer Chipanordnung zeigt.
  • Ausführliche Beschreibung
  • Im Folgenden werden weitere beispielhafte Ausführungsformen eines Halbleiterbauelements und eines Verfahrens zum Herstellen eines Halbleiterbauelements erläutert. Es sollte beachtet werden, dass die Beschreibung bestimmter Merkmale, die im Kontext einer bestimmten beispielhaften Ausführungsform beschrieben werden, auch mit anderen beispielhaften Ausführungsformen kombiniert werden kann.
  • Das Wort „beispielhaft“ wird hierin im Sinne von „als Beispiel, als Fallbeispiel oder der Veranschaulichung dienend“ verwendet. Hierin als „beispielhaft“ beschriebene Ausführungsformen oder Gestaltungsformen sind nicht zwangsläufig als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Gestaltungsformen auszulegen.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung und ein Verfahren zum Herstellen einer Chipanordnung bereit, die mindestens zwei Chips umfasst, die auf einem Carrier oder Chipcarrier angeordnet sind und eine durchgehende Isolierschicht umfasst, die zwischen einem ersten der mindestens zwei Chips und einem zweiten der mindestens zwei Chips angeordnet ist.
  • Insbesondere kann einer der mindestens zwei Chips ein Leistungschip und der andere ein Logikchip sein. Insbesondere kann die durchgehende Isolierschicht eine dielektrische Folie sein, welche eine Dicke in einem Bereich zwischen 2 Mikrometern und 100 Mikrometern, vorzugsweise im Bereich zwischen 5 Mikrometern und 50 Mikrometern aufweisen kann. Beispielsweise kann die durchgehende Isolierschicht durch chemische Gasphasenabscheidung gebildet sein.
  • Es sollte beachtet werden, dass die durchgehende Isolierschicht direkt auf dem ersten Chip angeordnet oder platziert sein kann oder weitere Elemente oder Schichten zwischen dem ersten Chip und der durchgehenden Isolierschicht angeordnet sein können.
  • Bei dem Verfahren zum Herstellen einer Chipanordnung kann die durchgehende Isolierschicht insbesondere auf dem ersten Chip in einer Weise angeordnet sein, dass die durchgehende Isolierschicht zwischen dem zweiten Chip und dem Carrier angeordnet ist. Insbesondere kann eine Vielzahl erster Chips, z. B. mindestens zwei, auf dem Carrier platziert oder angeordnet sein, z. B. auf dem Carrier und/oder durch ein Lötmittel oder ein Haftmittel am Carrier befestigt sein, und/oder eine Vielzahl zweiter Chips kann auf der durchgehenden Isolierschicht, z. B. auf einer dielektrischen Folie, platziert sein. Vorzugsweise kann die Vielzahl erster Chips und/oder zweiter Chips nebeneinander auf dem Carrier bzw. auf der durchgehenden Isolierschicht angeordnet sein. Es sollte erwähnt werden, dass die Begriffe „erster Chip“ und „zweiter Chip“ nicht zwangsläufig bedeuten, dass sich der erste Chip und der zweite Chip in der Funktionalität unterscheiden. Die Begriffe betreffen vielmehr die Tatsache, dass der erste Chip/die ersten Chips auf dem Carrier platziert ist bzw. sind, während der zweite Chip bzw. die zweiten Chips auf der durchgehenden Isolierschicht platziert ist bzw. sind. Beispielsweise kann die durchgehende Isolierschicht dehnbar oder elastisch sein.
  • Der Begriff „durchgehende Schicht“ kann insbesondere eine Schicht, z. B. aus einem isolierenden Werkstoff, bezeichnen, welche als eine durchgehende homogene Schicht, z. B. eine einzelne Laminatschicht, ausgebildet ist. In einer durchgehenden Schicht liegt keine diskontinuierliche Änderung zwischen unterschiedlichen Teilabschnitten vor. Daher muss sie von einer Schicht unterschieden werden, welche durch unterschiedliche Teilabschnitte oder unterschiedliche Teilschichten gebildet wird, z. B. zwischen einem Teilabschnitt, der ein Haftmittel umfasst, und einem anderen, der zum Beispiel eine Prepreglage aufweist.
  • Der Begriff „über“ kann insbesondere bedeuten, dass ein Element oder eine Schicht auf einer Seite eines anderen Elements oder einer anderen Schicht, aber nicht zwangsläufig direkt auf dem anderen Element oder auf der anderen Schicht angeordnet ist. Das heißt, dass der Begriff „über“ nicht ausschließt, dass andere Schichten oder Elemente dazwischen angeordnet sind.
  • Gemäß einer beispielhaften Ausführungsform der Chipanordnung umfasst der Carrier ein elektrisch leitfähiges Material.
  • Insbesondere kann der Carrier aus einem elektrisch leitfähigen Material bestehen. Beispielsweise kann der Carrier ein Anschlussrahmen oder ein Metallcarrier sein. Beispiele für Materialien, welche verwendet werden können, sind Metall (z. B. Kupfer, Silber oder Aluminium), leitfähiger Kunststoff und leitfähige Keramik oder dergleichen. Alternativ können jedoch nicht leitfähige Materialien als Carrier verwendet werden z. B. (nicht leitender) Kunststoff oder (nicht leitende) Keramik. Vorzugsweise ist der über oder auf dem Carrier angeordnete Chip mit dem Carrier elektrisch verbunden.
  • Gemäß einer beispielhaften Ausführungsform der Chipanordnung umfasst die Isolierschicht ein Material mit einer Schmelztemperatur oberhalb von 200 °C.
  • Insbesondere kann die Schmelztemperatur über 250 °C, z. B. mindestens 260 °C, betragen, welches eine Temperatur ist, welche oft bei Lötprozessen verwendet wird. Bei Verwendung eines Isoliermaterials mit einer Schmelz- oder Zersetzungstemperatur oberhalb der Löttemperatur können Lötschritte unter Umständen anschließend durchgeführt werden, ohne die Isolierschicht zu beschädigen.
  • Nach einer beispielhaften Ausführungsform der Chipanordnung umfasst die Isolierschicht mindestens ein Material aus der Gruppe bestehend aus einem Duroplastmaterial, einem Thermoplastmaterial, einem Gummimaterial und einer Mischung davon.
  • Die verwendeten Materialien können im Allgemeinen Materialien mit einer Schmelz- oder Zersetzungstemperatur oberhalb von 200 °C sein. Insbesondere das Thermoplast- bzw. Plastomermaterial kann qualitativ hochwertiges Material sein. Der Begriff „qualitativ hochwertiges Material“ kann insbesondere ein Material mit einer Schmelz- oder Zersetzungstemperatur oberhalb von 200 °C, insbesondere oberhalb von 250 °C, z. B. oberhalb von 260 °C, bezeichnen.
  • Nach einer beispielhaften Ausführungsform der Chipanordnung ist die durchgehende Isolierschicht eine Laminatschicht.
  • Insbesondere kann die durchgehende Isolierschicht aus einem homogenen Material bestehen. Daher ist sie von einer Schicht zu unterscheiden, welche zusammengesetzt ist.
  • Nach einer beispielhaften Ausführungsform umfasst die Chipanordnung ferner eine Verkapselungsschicht, welche über den mindestens zwei Chips angeordnet ist.
  • Insbesondere kann die Verkapselungsschicht durch ein Formmaterial gebildet sein oder dieses umfassen, und/oder sie kann durch eine weitere (durchgehende) Schicht, z. B. eine Laminatschicht, gebildet sein, welche über den mindestens zwei Chips angeordnet ist und einen Teil einer Passivierung der Chipanordnung bildet. Die Verkapselungsschicht kann eine Dicke zwischen 10 Mikrometern und 400 Mikrometern, vorzugsweise im Bereich zwischen 20 Mikrometern und 200 Mikrometern, aufweisen.
  • Nach einer beispielhaften Ausführungsform umfasst die Chipanordnung ferner Verbindungen, die sich durch die Verkapselungsschicht hindurch erstrecken.
  • Insbesondere kann die Chipanordnung ausschließlich Verbindungen umfassen, die sich durch die Verkapselungsschicht erstrecken. Das bedeutet, dass der Carrier frei von Verbindungen sein kann, die durch den Carrier hindurch ausgebildet sind.
  • Nach einer beispielhaften Ausführungsform der Chipanordnung ist die durchgehende Isolierschicht so gestaltet, dass sie als Haftmittel für den mindestens einen der mindestens zwei Chips fungiert.
  • Nach einer beispielhaften Ausführungsform der Chipanordnung weist der Carrier eine Dicke in einem Bereich zwischen 100 Mikrometern und 1.000 Mikrometern auf.
  • Insbesondere kann der Carrier ein Anschlussrahmen oder eine Laminatschicht sein. Es ist jedoch bevorzugt, dass der Carrier keine übliche Leiterplatte ist. Das bedeutet, dass der Begriff „Carrier“ insbesondere ein beliebiges, im Wesentlichen zweidimensionales Element bzw. eine beliebige, im Wesentlichen zweidimensionale Unterlage bezeichnen kann, welches bzw. welche in ausreichender Weise selbsttragend oder starr ist, dass sie sich selbst und die darauf angeordneten Chips trägt, aber nicht durch eine Leiterplatte gebildet ist.
  • Nach einer beispielhaften Ausführungsform der Chipanordnung ist die durchgehende Isolierschicht an mindestens drei Seiten des ersten Chips angeordnet.
  • Insbesondere bedeckt die durchgehende Isolierschicht den ersten Chip an mindestens drei Seiten, z. B. an fünf Seiten. Beispielsweise kann die durchgehende Isolierschicht den ersten Chip an allen Seiten mit Ausnahme der Seite bedecken, an der der erste Chip auf dem Carrier angeordnet ist.
  • Nach einer beispielhaften Ausführungsform umfasst die Chipanordnung ferner eine Verkapselungsschicht.
  • Nach einer beispielhaften Ausführungsform des Verfahrens zum Herstellen einer Chipanordnung umfasst die durchgehende Isolierschicht ein Material, welches haftend ist, wenn der zweite Chip auf der durchgehenden Isolierschicht angeordnet wird.
  • Insbesondere kann das Material ein vorgehärtetes Material sein. Beispiele für das vorgehärtete Material können z. B. ein vorgehärtetes Duroplastmaterial oder ein vorgehärtetes qualitativ hochwertiges thermoplastisches Plastomermaterial sein.
  • Nach einer beispielhaften Ausführungsform umfasst das Verfahren zum Herstellen einer Chipanordnung ferner das Anordnen einer Verkapselungsschicht auf der Oberseite (on top) des zweiten Chips, bevor die durchgehende Isolierschicht auf dem ersten Chip angeordnet wird.
  • Nach einer beispielhaften Ausführungsform umfasst das Verfahren zum Herstellen einer Chipanordnung ferner das Anordnen einer Verkapselungsschicht auf der Oberseite des zweiten Chips, während die durchgehende Isolierschicht auf dem ersten Chip angeordnet wird.
  • Insbesondere kann die Verkapselungsschicht eine Laminierungsschicht oder Schutzfolie sein. Nach dieser Ausführungsform werden die Verkapselungsschicht und die durchgehende Isolierschicht gleichzeitig auf dem ersten Chip und dem Carrier angeordnet.
  • Nach einer beispielhaften Ausführungsform umfasst das Verfahren zum Herstellen einer Chipanordnung ferner das Öffnen der Verkapselungsschicht, nachdem sie über dem Carrier angeordnet wurde.
  • Insbesondere kann die Verkapselungsschicht durch Bilden von Durchkontaktierungen, Durchstecklöchern, Gräben, Wannen oder dergleichen strukturiert werden, welche anschließend durch eine Metallisierung oder durch ein elektrisch leitfähiges Material gefüllt werden können, um zum Beispiel Leiter zu bilden.
  • Nach einer beispielhaften Ausführungsform des Verfahrens zum Herstellen einer Chipanordnung wird das Öffnen der Verkapselungsschicht durch einen Laser durchgeführt.
  • Alternativ oder zusätzlich kann das Öffnen durch Ätzen oder einen beliebigen anderen Prozessschritt durchgeführt werden, der geeignet ist, um Durchkontaktierungen oder Durchstecklöcher bereitzustellen, die sich durch die Verkapselungsschicht erstrecken.
  • Nach einer beispielhaften Ausführungsform des Verfahrens zum Herstellen einer Chipanordnung wird eine Vielzahl zweiter Chips auf der durchgehenden Isolierschicht angeordnet.
  • Beispielsweise kann das Anordnen der Vielzahl zweiter Chips gleichzeitig durchgeführt werden, z. B. durch Anordnen eines Wafers auf der durchgehenden Isolierschicht, der eine Vielzahl von Chips umfasst, z. B. Leistungschips und/oder Logikchips. Alternativ kann die Vielzahl von Chips nacheinander oder getrennt voneinander auf der durchgehenden Isolierschicht platziert werden. Nach dem Anordnen der Vielzahl zweiter Chips auf der durchgehenden Isolierschicht kann diese gedehnt werden, so dass die zweiten Chips einen vorgegebenen Abstand voneinander aufweisen. Es sollte erwähnt werden, dass auch eine Vielzahl erster Chips gleichzeitig oder nacheinander auf dem Carrier platziert werden kann.
  • Nach einer beispielhaften Ausführungsform umfasst das Verfahren zum Herstellen einer Chipanordnung ferner einen Vereinzelungsschritt.
  • Durch Vereinzeln kann eine Vielzahl von Chipanordnungen gebildet werden, zu der jeweils mindestens zwei Chips gehören, z. B. mindestens ein oder zwei Leistungschips und mindestens ein Logikchip. Insbesondere kann das Vereinzeln einen Dehnungsprozess enthalten. Beispielsweise können der Carrier und/oder die durchgehende Isolierschicht ein dehnbares Material umfassen oder durch dieses gebildet sein, welches gedehnt werden kann, um einen Zwischenraum zwischen den nebeneinander angeordneten Chips zu vergrößern.
  • Zusammenfassend ist festzustellen, dass ein Hauptinhalt einer beispielhaften Ausführungsform darin bestehen kann, eine Chipanordnung bereitzustellen, z. B. eine Brückenschaltung, die mindestens eine Halbbrücke und mindestens eine Treiberschaltung umfasst, die eine Laminierungs- oder Verkapselungsschicht an einer oberen Hauptoberfläche und an einer unteren Hauptoberfläche von Chips umfasst, welche auf einem Carrier oder Chipcarrier angeordnet oder platziert und mit anderen Chips, die ebenfalls auf dem Carrier angeordnet sind, elektrisch verbunden sind. Die durchgehende Isolierschicht kann somit eine Isolierschicht zwischen unterschiedlichen Chips bilden, die auf dem Carrier angeordnet oder daran befestigt sind, und zusätzlich als Schutz- oder Deckschicht für Chips fungieren, die bereits auf dem Carrier angeordnet sind. Insbesondere kann eine Anordnung mit mehreren Chips gebildet werden.
  • Verschiedene der beispielhaften Ausführungsformen der Chipanordnung oder des Verfahrens zum Herstellen einer Chipanordnung können einen oder mehrere der folgenden Vorteile bereitstellen. Bei Verwendung der durchgehenden Isolierschicht ist es unter Umständen nicht notwendig, ein zusätzliches oder spezielles Haftmittel zum Befestigen von Chips am Carrier zu verwenden. Dies kann insbesondere dann gelten, wenn ein vorgehärtetes Duroplast- oder Thermoplastmaterial verwendet wird. Darüber hinaus kann es möglich sein, eine Isolierschicht mit einer homogenen Schichtdicke bereitzustellen, wodurch eine homogene Isolationsfestigkeit bereitgestellt wird. Zudem kann es möglich sein, das Material der durchgehenden Isolierschicht den Bedürfnissen entsprechend auszuwählen, z. B. Materialien, die eine hohe Isolationsfestigkeit bereitstellen. Es kann ferner möglich sein, dass die Materialien der unterschiedlichen Schichten aufeinander zugeschnitten sind, insbesondere in Bezug auf den Wärmeausdehnungskoeffizienten und/oder in Bezug auf den Elastizitätskoeffizienten. Somit kann es möglich sein, dass die Chipanordnungen eine verbesserte Zuverlässigkeit aufweisen können. Falls auch die Seitenwände der Chips von der durchgehenden Isolierschicht bedeckt sind, kann es möglich sein, dass Metallkomponenten des Chips, z. B. Kontaktflächen, nicht mit anderen Komponenten oder Materialien der Chipanordnung reagieren, so dass z. B. die Bildung von CuSi verringert sein kann. Nach bestimmten Ausführungsformen kann es möglich sein, die Verwendung von Prepregmaterialien zwischen Chips oder als Teil einer Verkapselungsschicht zu verringern oder zu beseitigen. Die durchgehende Isolierschicht kann auch eine vollständige Abdeckung des Bodens bzw. der Unterseite der Chips bereitstellen. Des Weiteren kann die Verwendung einer durchgehenden Isolierschicht eine Parallelisierung des Herstellungsverfahrens ermöglichen und vereinfachen.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, in denen zur Veranschaulichung bestimmte Einzelheiten und Ausführungsformen dargestellt sind, in denen die Erfindung ausgeführt werden kann.
  • 1A zeigt einen ersten Schritt 150 eines Herstellungsverfahrens für eine Chipanordnung, z. B. eine Brückenschaltung, gemäß einer beispielhaften Ausführungsform. Insbesondere ist eine Vielzahl von Chips 101, z.B. Leistungschips, auf einem Carrier 102, z. B. auf einem Anschlussrahmen oder einem leitfähigen Carrier, angeordnet und elektrisch mit diesem verbunden. Die Chips können z. B. bei einer Temperatur oberhalb von 300 °C an den Carrier gelötet oder geklebt oder durch ein elektrisch leitfähiges Material 103, z. B. ein elektrisch leitfähiges Haftmittel, eine elektrisch leitfähige Nanopaste oder dergleichen, an dem Carrier befestigt werden.
  • 1B zeigt einen zweiten Schritt 151 des Herstellungsverfahrens. Insbesondere wird eine Vielzahl weiterer Chips 104, z. B. Logikchips, Treiberchips, Speicherchips oder Sensorchips, welche gegenüber der Vielzahl von Chips 101 isoliert werden sollten, mit einem vorgegebenen Abstand bzw. Zwischenraum auf einer durchgehenden Isolierschicht bzw. dielektrischen Schicht 105, z. B. auf einer Laminatfolie mit einer Dicke zwischen 5 Mikrometern und 50 Mikrometern, angeordnet bzw. platziert. Die dielektrische Schicht 105 kann ein vorgehärtetes Duroplastmaterial oder ein qualitativ hochwertiges Thermoplastmaterial umfassen oder daraus bestehen. Die dielektrische Schicht bzw. laminierte Folie 105 kann gefüllt oder ungefüllt und/oder glasfaserverstärkt sein.
  • 1C zeigt einen dritten Schritt 152 des Herstellungsverfahrens. Insbesondere kann eine weitere Laminatschicht bzw. Schutzfolie 106 mit einer Dicke von ca. 20 Mikrometern bis 200 Mikrometern vorgesehen werden und dasselbe oder ein anderes Material als die dielektrische Schicht 105 umfassen. Wahlweise kann die Laminatschicht 106 eine Vielzahl von Teilschichten umfassen. 107.
  • 1D zeigt einen vierten Schritt 153 des Herstellungsverfahrens. Insbesondere wird die weitere Laminatschicht 106 auf der Vielzahl weiterer Chips 104 angeordnet und durch eine formschlüssige und/oder haftende Verbindung unter Druck, z.B. mit 100 Kilopascal bis 10.000 Kilopascal, und/oder erhöhter Temperatur, z. B. bei einer Temperatur zwischen 150 °C und 300 °C, an der dielektrischen Schicht 105 befestigt. Somit wird die Vielzahl weiterer Chips 104 auf beiden Seiten verkapselt.
  • 1E zeigt einen fünften Schritt 154 des Herstellungsverfahrens. Insbesondere wird die mehrschichtige Struktur aus 1D (doppelseitig laminierte Chips bzw. Bauelemente) durch eine formschlüssige und/oder haftende Verbindung unter Druck und/oder erhöhter Temperatur an dem Carrier 101 und der darauf angeordneten Vielzahl von Chips 101 befestigt. Das Ergebnis, ein Verbundwerkstoff 107 dieses fünften Schrittes, ist in 1F gezeigt.
  • 1G zeigt das Ergebnis des sechsten Schrittes 155 des Herstellungsverfahrens. Insbesondere kann der Verbundwerkstoff 107 mithilfe üblicher Prozessschritte weiterverarbeitet werden, z. B. können Durchkontaktierungen, Durchstecklöcher und/oder Gräben geformt und anschließend durch eine Metallisierung 108 gefüllt werden, wodurch elektrische Anschlüsse, Verbindungen und/oder Weiterleitungen zu den verkapselten Chips gebildet werden.
  • 1H zeigt das Ergebnis des siebten Schrittes 156 des Herstellungsverfahrens. Insbesondere kann der Verbundwerkstoff 107 getrennt oder vereinzelt werden, so dass eine Vielzahl von Anordnungen mit mehreren Chips 109 gebildet werden kann. Vorzugsweise kann jede Chipanordnung mindestens zwei erste Chips umfassen, die auf dem (elektrisch leitfähigen) Carrier angeordnet und mit diesem elektrisch verbunden sind, und mindestens einen zweiten Chip, der zwischen den zwei ersten Chips angeordnet und durch die durchgehende Isolierschicht von den zwei ersten Chips elektrisch isoliert ist. Die zwei ersten Chips können eine Halbbrücke bilden, während der zweite Chip ein Treiberchip sein kann oder eine Treiberschaltung umfasst.
  • 2 zeigt einen Teil eines alternativen Verfahrens eines Herstellungsverfahrens für eine Chipanordnung. Im Prinzip kann das alternative Verfahren dem Verfahren ähneln, das in Verbindung mit 1A bis 1H beschrieben wurde. Die Schritte vier 153 und fünf 154 können jedoch zusammen durchgeführt werden. Das heißt, dass das Anordnen der Schutzfolie 106 auf der dielektrischen Folie 105 (mit der Vielzahl von darauf platzierten Chips 104) gleichzeitig mit dem Anordnen der dielektrischen Folie 105 auf dem Carrier 102 durchgeführt wird. Andere Herstellungsschritte können der beispielhaften Ausführungsform entsprechen, die in Verbindung mit der beispielhaften Ausführungsform aus 1A bis 1H beschrieben wurde.
  • Es sollte beachtet werden, dass die Vielzahl weiterer Chips 104 und/oder die Vielzahl von Chips 101 durch einen Bestückungsprozess, d. h. als einzelne Chips, auf der dielektrischen Folie 105 bzw. auf dem Carrier 102 platziert bzw. angeordnet werden kann. Alternativ können sie in einem parallelen Prozess angeordnet werden, z. B. in Form des Platzierens eines Wafers auf der dielektrischen Folie 105 oder auf dem Carrier 102. Bei Verwendung dieser Paralleltechnik kann es bevorzugt sein, eine dehnbare haftende Laminierungsfolie auf dem Wafer anzuordnen, der vereinzelte Chips umfasst (die z. B. durch Dehnen einer sogenannten Sägefolie vereinzelt wurden), d. h. einen Neulaminierungsschritt durchzuführen. Die dehnbare Laminierungsfolie kann dann so gedehnt werden, dass ein vorgegebener Zwischenraum zwischen den einzelnen Chips erreicht wird. Anschließend kann die gedehnte Laminierungsfolie, die den vereinzelten Chip umfasst, mit der dielektrischen Folie 105 und dann mit dem Carrier 102 verbunden werden.
  • 3 zeigt einen vereinfachten Ablaufplan eines Verfahrens zum Herstellen einer Chipanordnung 300. Insbesondere kann das Verfahren das Anordnen oder Befestigen eines ersten Chips, insbesondere eines Halbleiterchips, z. B. eines Logikchips, Leistungschips oder einer Halbbrückenschaltung, auf einem Carrier, z. B. auf einem Anschlussrahmen oder einem leitfähigen Carrier 301, umfassen. Zusätzlich umfasst das Verfahren das Anordnen eines zweiten Chips, z. B. einer Treiberschaltung oder eines Treiberchips oder eines Speicherchips oder eines Sensorchips, auf einer durchgehenden Isolierschicht 302, welche danach auf dem ersten Chip angeordnet wird, der bereits auf dem Carrier 303 angeordnet wurde. Wahlweise wird die mehrschichtige Struktur weiterverarbeitet, z. B. durch Anordnen einer Verkapselungsschicht auf dem zweiten Chip, Bilden von Löchern und/oder Gräben in der Verkapselungsschicht, Bilden von Verbindungen in den Löchern und/oder Gräben und dergleichen. Somit kann eine Anordnung bzw. ein Bauelement mit mehreren Chips gebildet werden, wobei die Chips durch eine zwischen den Chips angeordnete Isolierschicht elektrisch voneinander isoliert sind.
  • Es sollte beachtet werden, dass der Begriff „umfasst/umfassen/umfassend“ andere Elemente oder Merkmale nicht ausschließt und der Begriff „ein/eine“ eine Vielzahl nicht ausschließt. Außerdem können Elemente, die im Zusammenhang mit unterschiedlichen Ausführungsformen beschrieben sind, miteinander kombiniert werden. Es sollte auch beachtet werden, dass Bezugszeichen nicht als Einschränkung des Schutzbereichs der Ansprüche auszulegen sind.

Claims (15)

  1. Chipanordnung, die aufweist: einen Carrier (102); einen ersten Chip (101), der auf dem Carrier (102) angeordnet ist; einen zweiten Chip (104), der auf einer durchgehenden Isolierschicht (105) und neben dem ersten Chip (101) angeordnet ist, wobei die durchgehende Isolierschicht (105) auf dem ersten Chip (101) angeordnet ist; wobei die durchgehende Isolierschicht eine dielektrische Folie ist, wobei die durchgehende Isolierschicht (105) an mindestens drei Seiten des ersten Chips (101) angeordnet ist, wobei die durchgehende Isolierschicht (105) eine Unterseite des zweiten Chips (104) abdeckt, eine Verkapselungsschicht (106), welche auf der Oberseite des zweiten Chips (104) angeordnet ist, und den zweiten Chip (104) derart verkapselt, dass eine formschlüssige Verbindung mit der Verkapselungsschicht (106) vorliegt, wobei die durchgehende Isolierschicht (105) aus einem homogenen Material besteht, wobei die Verkapselungsschicht (106) eine Laminatschicht ist, welche eine Vielzahl von Teilschichten umfasst, wobei die Verkapselungsschicht (106) ein anderes Material als die Isolierschicht (105) aufweist, wobei die durchgehende Isolierschicht (105) dehnbar ist.
  2. Chipanordnung nach Anspruch 1, wobei der Carrier (102) ein elektrisch leitfähiges Material aufweist.
  3. Chipanordnung nach Anspruch 1, wobei die durchgehende Isolierschicht (105) ein Material mit einer Schmelztemperatur oberhalb von 200 °C aufweist.
  4. Chipanordnung nach Anspruch 1, wobei die durchgehende Isolierschicht (105) mindestens ein Material aus der Gruppe aufweist bestehend aus: einem Duroplastmaterial, einem Thermoplastmaterial; einem Gummimaterial; und einer Mischung davon.
  5. Chipanordnung nach Anspruch 1, ferner aufweisend Verbindungen, die sich durch die Verkapselungsschicht (106) erstrecken.
  6. Chipanordnung nach Anspruch 1, wobei die durchgehende Isolierschicht (105) so gestaltet ist, dass sie als Haftmaterial für den mindestens einen der mindestens zwei Chips (101, 104) fungiert.
  7. Chipanordnung nach Anspruch 1, wobei der Carrier (102) eine Dicke in einem Bereich zwischen 100 Mikrometern und 1.000 Mikrometern aufweist.
  8. Verfahren zum Herstellen einer Chipanordnung nach Anspruch 1, wobei das Verfahren aufweist: Anordnen eines ersten Chips (101) auf einem Carrier (102); Anordnen eines zweiten Chips (104) auf einer durchgehenden Isolierschicht (105); Anordnen einer Verkapselungsschicht (106) auf der Oberseite des zweiten Chips (104), und Anordnen der durchgehenden Isolierschicht (105) auf dem ersten Chip (101), der auf dem Carrier (102) angeordnet ist, unter Druck derart, dass die durchgehende Isolierschicht (105) an mindestens drei Seiten des ersten Chips (101) angeordnet ist, wobei die durchgehende Isolierschicht (105) eine Unterseite des zweiten Chips (104) abdeckt, und die Verkapselungsschicht (106) den zweiten Chip (104) derart verkapselt, dass eine formschlüssige Verbindung mit der Verkapselungsschicht (106) vorliegt.
  9. Verfahren nach Anspruch 8, wobei die durchgehende Isolierschicht (105) ein Material aufweist, welches haftend ist, wenn der zweite Chip (104) auf der durchgehenden Isolierschicht (105) angeordnet wird.
  10. Verfahren nach Anspruch 8, ferner aufweisend: Anordnen der Verkapselungsschicht (106) auf der Oberseite des zweiten Chips (104), bevor die durchgehende Isolierschicht (105) auf dem ersten Chip (101), der auf dem Carrier (102) angeordnet ist, angeordnet wird.
  11. Verfahren nach Anspruch 8, ferner aufweisend: Anordnen der Verkapselungsschicht (106) auf der Oberseite des zweiten Chips (104) während des Anordnens der durchgehenden Isolierschicht (105) auf dem ersten Chip (101), der auf dem Carrier (102) angeordnet ist.
  12. Verfahren nach Anspruch 9, ferner aufweisend Öffnen der Verkapselungsschicht (106), nachdem sie über dem Carrier (102) angeordnet wurde.
  13. Verfahren nach Anspruch 12, wobei das Öffnen der Verkapselungsschicht (106) durch einen Laser durchgeführt wird.
  14. Verfahren nach Anspruch 12, wobei eine Vielzahl zweiter Chips (104) auf der durchgehenden Isolierschicht (105) angeordnet wird.
  15. Verfahren nach Anspruch 8, ferner aufweisend einen Vereinzelungsschritt.
DE102015100001.6A 2014-01-05 2015-01-02 Chipanordnung und Verfahren zu deren Herstellung Active DE102015100001B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/147,547 2014-01-05
US14/147,547 US9349680B2 (en) 2014-01-05 2014-01-05 Chip arrangement and method of manufacturing the same

Publications (2)

Publication Number Publication Date
DE102015100001A1 DE102015100001A1 (de) 2015-07-09
DE102015100001B4 true DE102015100001B4 (de) 2020-03-26

Family

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Application Number Title Priority Date Filing Date
DE102015100001.6A Active DE102015100001B4 (de) 2014-01-05 2015-01-02 Chipanordnung und Verfahren zu deren Herstellung

Country Status (3)

Country Link
US (1) US9349680B2 (de)
CN (1) CN104766855B (de)
DE (1) DE102015100001B4 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269887B1 (en) * 2015-01-06 2016-02-23 Triquint Semiconductor, Inc. Ultrathin flip-chip packaging techniques and configurations
CN105118820B (zh) * 2015-07-21 2017-12-19 三星半导体(中国)研究开发有限公司 封装件及其制造方法、封装堆叠结构及其制造方法
DE102017201584A1 (de) 2017-02-01 2018-08-02 Robert Bosch Gmbh Kontaktanordnung und Verfahren zur Herstellung einer Kontaktanordnung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321164B2 (en) * 2005-08-15 2008-01-22 Phoenix Precision Technology Corporation Stack structure with semiconductor chip embedded in carrier
DE102010000400A1 (de) * 2009-02-12 2010-08-26 Infineon Technologies Ag Array von Halbleiterbauelementen
DE102012111788A1 (de) * 2011-12-08 2013-06-13 Infineon Technologies Ag Vorrichtung mit zwei Leistungshalbleiterchips und Verfahren für ihre Herstellung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7868465B2 (en) 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
US7612457B2 (en) 2007-06-21 2009-11-03 Infineon Technologies Ag Semiconductor device including a stress buffer
US7847375B2 (en) 2008-08-05 2010-12-07 Infineon Technologies Ag Electronic device and method of manufacturing same
US7994646B2 (en) 2008-12-17 2011-08-09 Infineon Technologies Ag Semiconductor device
US8895440B2 (en) * 2010-08-06 2014-11-25 Stats Chippac, Ltd. Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV
KR101818507B1 (ko) * 2012-01-11 2018-01-15 삼성전자 주식회사 반도체 패키지
US8648473B2 (en) 2012-03-27 2014-02-11 Infineon Technologies Ag Chip arrangement and a method for forming a chip arrangement
US9159701B2 (en) * 2013-09-17 2015-10-13 Infineon Technologies Ag Method of manufacturing a chip package, chip package, method of manufacturing a chip assembly and chip assembly

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321164B2 (en) * 2005-08-15 2008-01-22 Phoenix Precision Technology Corporation Stack structure with semiconductor chip embedded in carrier
DE102010000400A1 (de) * 2009-02-12 2010-08-26 Infineon Technologies Ag Array von Halbleiterbauelementen
DE102012111788A1 (de) * 2011-12-08 2013-06-13 Infineon Technologies Ag Vorrichtung mit zwei Leistungshalbleiterchips und Verfahren für ihre Herstellung

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