DE102012107496A1 - Metallgatter-FINFET-Bauelement und Verfahren zu seiner Herstellung - Google Patents

Metallgatter-FINFET-Bauelement und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE102012107496A1
DE102012107496A1 DE201210107496 DE102012107496A DE102012107496A1 DE 102012107496 A1 DE102012107496 A1 DE 102012107496A1 DE 201210107496 DE201210107496 DE 201210107496 DE 102012107496 A DE102012107496 A DE 102012107496A DE 102012107496 A1 DE102012107496 A1 DE 102012107496A1
Authority
DE
Germany
Prior art keywords
metal layer
fin
layer
metal
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201210107496
Other languages
English (en)
Other versions
DE102012107496B4 (de
Inventor
Yu-Lin Yang
Tsu-Hsiu Perng
Chih-Chieh Yeh
Li-Shyue Lai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102012107496A1 publication Critical patent/DE102012107496A1/de
Application granted granted Critical
Publication of DE102012107496B4 publication Critical patent/DE102012107496B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren und Bauelement, das ein Substrat mit einer Flosse enthält. Eine Metallgatterstruktur wird auf der Flosse ausgebildet. Die Metallgatterstruktur enthält eine Spannungsmetallschicht, die auf der Flosse dergestalt ausgebildet wird, dass sich die Spannungsmetallschicht auf eine erste Höhe von einem STI-Strukturelement aus erstreckt, wobei die erste Höhe größer ist als die Flossenhöhe. Eine Leitungsmetallschicht wird auf der Spannungsmetallschicht ausgebildet.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie der integrierten Halbleiterschaltkreise (IC) ist bis heute exponentiell gewachsen. Technische Fortschritte bei den IC-Materialien und den IC-Entwurf haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise hat als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chip-Fläche) allgemein zugenommen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leitung), die sich mit einem Fertigungsprozess erreichen lässt) abgenommen hat. Dieser Abwärtsskalierungsprozess erbringt allgemein Nutzeffekte durch Steigerung der Produktionseffizienz und die Senkung der zugehörigen Kosten. Eine solche Abwärtsskalierung hat aber auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt.
  • Eine Weiterentwicklung, die implementiert worden ist, um die kleinere Strukturelementgröße zu realisieren, ist die Verwendung von Mehrgatter-Bauelementen wie zum Beispiel Fin-Feldeffekttransistor(finFET)-Bauelementen. FinFETs heißen so, weil ein Gatter auf einer, und um eine, Flosse („fin”), die sich von dem Substrat erstreckt, gebildet wird. Im Sinne der vorliegenden Offenbarung ist ein finFET-Bauelement jeder auf einer „Flosse” (fin) basierende Mehrgatter-Transistor. FinFET-Bauelemente können ein Schrumpfen der Gatter-Breite des Bauelements erlauben und gleichzeitig ein Gatter auf den Seiten und/oder der Oberseite der Flosse, einschließlich der Kanalregion, bereitstellen. Ein weiterer Fortschritt, der dank des Schrumpfens der Technologieknoten in einigen IC-Entwürfen implementiert werden kann, ist der Austausch der in der Regel aus Polysilicium bestehenden Gatterelektrode gegen eine Metall-Gatterelektrode, um die Leistung des Bauelements mit den verkleinerten Strukturelementgrößen zu verbessern. Ein Verfahren zum Ausbilden der Metall-Gatterelektrode ist eine „Gate-last”- oder „Austauschgatter”-Methodologie, wobei ein Dummy-Gatter, in der Regel aus Polysilicium, durch ein Metallgatter ersetzt wird. Das Bereitstellen des Metallgatters zu einem späteren Zeitpunkt im Prozess kann Probleme bei der Stabilität des Arbeitsfunktionsmetalls während der Verarbeitung vermeiden.
  • Jedoch bleiben als Herausforderungen das Herstellen der richtigen mechanischen Spannung und/oder des richtigen Gatter-Widerstandes in Bauelementen wie zum Beispiel Metallgatter-finFETs. Zum Beispiel können eine geringe mechanische Spannung an dem Gatter und/oder ein hoher Gatter-Widerstand zu einer Verschlechterung der Leistung des Bauelements führen.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren, das Folgendes umfasst: Bereitstellen eines Substrates mit einer Flosse, die sich von dem Substrat erstreckt, wobei ein Shallow Trench Isolation(STI)-Strukturelement neben der Flosse angeordnet wird und die Flosse eine Höhe aufweist, die über das STI-Strukturelement hinausragt; und Ausbilden einer Metallgatterstruktur auf der Flosse, wobei das Ausbilden der Metallgatterstruktur Folgendes enthält: Ausbilden einer Spannungsmetallschicht auf der Flosse dergestalt, dass sich die Spannungsmetallschicht auf eine erste Höhe oberhalb des STI-Strukturelements erstreckt, wobei die erste Höhe größer ist als die Flossenhöhe; und Ausbilden einer Leitungsmetallschicht auf der Spannungsmetallschicht.
  • In einer Ausführungsform des Verfahrens ist die Spannungsmetallschicht auf einer Oberseite der Flosse ausgebildet, wobei die Oberseite im Wesentlichen parallel zu einer Oberseite des Substrats verläuft.
  • In einer anderen Ausführungsform des Verfahrens wird die Spannungsmetallschicht direkt auf einer Gatter-Dielektrikum-Schicht ausgebildet.
  • In einer weiteren Ausführungsform des Verfahrens werden die Spannungsmetallschicht und die Leitungsmetallschicht in einem Graben ausgebildet, wobei der Graben durch Entfernen einen Dummy-Gatterstruktur gebildet wird. Bevorzugt enthält das Ausbilden der Spannungsmetallschicht Folgendes: Abscheiden eines Spannungsmetalls auf dem Substrat; Ausbilden einer lichtempfindlichen Schicht auf dem abgeschiedenen Spannungsmetall; Ausführen eines Polierprozesses, um einen ersten Abschnitt der lichtempfindlichen Schicht zu entfernen, die außerhalb des Grabens angeordnet ist; und Ätzen des abgeschiedenen Spannungsmetalls unter Verwendung eines zweiten Abschnitts der lichtempfindlichen Schicht als ein Maskierungselement.
  • In der weiteren Ausführungsform des Verfahrens enthält das Ätzen des abgeschiedenen Spannungsmetalls bevorzugt das Entfernen des Spannungsmetalls, das außerhalb des Grabens angeordnet ist.
  • In der weiteren Ausführungsform des Verfahrens umfasst das Verfahren des Weiteren bevorzugt das Abziehen des zweiten Abschnitts der lichtempfindlichen Schicht vor dem Ausbilden der Leitungsmetallschicht.
  • In einer weiteren Ausführungsform des Verfahrens enthält die Spannungsmetallschicht ein Metall, das ausgewählt ist aus der Gruppe bestehend aus W, TiN, TaN, WN, Re, Ir, Ru, Mo und Kombinationen davon.
  • In einer weiteren Ausführungsform des Verfahrens enthält die Leitungsmetallschicht ein Metall, das ausgewählt ist aus der Gruppe bestehend aus Al, Cu, CO, Ni und Kombinationen davon.
  • Die vorliegende Erfindung betrifft außerdem ein Bauelement, das ein Substrat mit einer ersten und einer zweiten Flosse umfasst, wobei zwischen den Flossen ein Shallow Trench Isolation(STI)-Strukturelement angeordnet ist, wobei sich die erste Flosse um eine erste Höhe oberhalb der Oberfläche des STI-Strukturelements erstreckt und in einer Oberseite der ersten Flosse endet; eine erste Metallschicht, die auf der ersten und der zweiten Flosse ausgebildet ist, wobei die erste Metallschicht an den Seitenwänden der ersten und der zweiten Flosse ausgebildet ist und sich über die Oberseite der ersten Flosse erstreckt; und eine zweite Metallschicht, die auf der ersten Metallschicht ausgebildet ist.
  • In einer Ausführungsform des Bauelements ist die erste Metallschicht auf einer Gatter-Dielektrikum-Schicht ausgebildet.
  • In einer anderen Ausführungsform des Bauelements legt die erste Metallschicht eine mechanische Spannung an eine Kanalregion, die zwischen der ersten und der zweite Flosse angeordnet ist, an.
  • Bevorzugt enthält die erste Metallschicht ein Metall, das ausgewählt ist aus der Gruppe bestehend aus W, TiN, TaN, WN, Re, Ir, Ru, Mo und Kombinationen davon.
  • Bevorzugt ist die erste Höhe geringer als eine Dicke der ersten Metallschicht, die auf dem STI-Strukturelement angeordnet ist.
  • Bevorzugt ist eine Dicke der ersten Metallschicht, die auf dem STI-Strukturelement angeordnet ist, geringer als eine Summe der ersten Höhe und der Hälfte einer Summe der Dicke der ersten Metallschicht, die auf der ersten Flosse angeordnet ist, und einer Dicke der zweiten Metallschicht, die auf der ersten Flosse angeordnet ist.
  • Die vorliegende Erfindung betrifft des Weiteren ein Verfahren zur Herstellung eines Halbleiterbauelements, das Folgendes umfasst: Bereitstellen eines Substrats, das ein Flossenelement und ein Isolationsstrukturelement aufweist, wobei sich das Flossenelement um eine Höhe von Hfin über eine Oberseite des Isolationsstrukturelements erstreckt; Ausbilden einer Metallgatterstruktur in einem Graben, der durch Entfernen einer Dummy-Gatterstruktur gebildet wird, die auf dem Flossenelement ausgebildet ist, wobei das Ausbilden der Metallgatterstruktur Folgendes enthält: Ausbilden einer ersten Metallschicht in dem Graben, wobei die erste Metallschicht eine Höhe Hsm über der Oberseite des Isolationsstrukturelements hat; Ausbilden einer lichtempfindlichen Schicht auf der ersten Metallschicht; Ausführen eines chemisch-mechanischen Polier(CMP)-Prozesses zum Entfernen der lichtempfindlichen Schicht, die außerhalb des Grabens angeordnet ist, und zum Bilden einer polierten lichtempfindlichen Schicht, die in dem Graben angeordnet ist; Ätzen der ersten Metallschicht unter Verwendung der polierten lichtempfindlichen Schicht als ein Maskierungselement; und Ausbilden einer zweiten Metallschicht in dem Graben auf der geätzt ersten Metallschicht.
  • Bevorzugt hat die zweite Metallschicht eine Dicke Hcon und Hfin < Hsm < (Hfin + (Hgate/2)), wobei Hgate eine Summe von Hcon und (Hsm – Hfin) ist.
  • Bevorzugt umfasst das Verfahren des Weiteren Folgendes: Ausbilden der Dummy-Gatterstruktur, die eine Dummy-Polysiliciumschicht auf der Flosse enthält; Ausbilden einer Dielektrikum-Schicht neben der Polysiliciumschicht; und Ätzen der Polysiliciumschicht zum Bilden des Grabens.
  • Bevorzugt enthält das Ätzen der ersten Metallschicht unter Verwendung der polierten lichtempfindlichen Schicht als ein Maskierungselement das Entfernen der ersten Metallschicht von einer Region außerhalb des Grabens; und nach dem Ätzen, Abziehen der polierten lichtempfindlichen Schicht vor dem Ausbilden der zweiten Metallschicht.
  • Bevorzugt enthält das Ausbilden der ersten Metallschicht das Ausbilden einer konformen Schicht eines Metall, das ausgewählt ist aus der Gruppe bestehend aus W, TiN, TaN, WN, Re, Ir, Ru, Mo und Kombinationen davon.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den begleitenden Figuren gelesen wird. Es wird darauf hingewiesen, dass im Einklang mit der normalen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale willkürlich vergrößert oder verkleinert sein, wenn es der Klarheit der Besprechung dient.
  • 1 ist eine perspektivische Ansicht einer Ausführungsform eines finFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 2 ist eine Querschnittsansicht einer Ausführungsform eines finFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 3 ist ein Flussdiagramm eines Verfahrens zur Herstellung eines finFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 4a–13b veranschaulichen Querschnittsansichten einer Ausführungsform eines finFET-Bauelements gemäß einem oder mehreren Schritten des Verfahren von 3. 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a und 13a sind neben Querschnittsansichten angeordnet, die im Wesentlichen dem Schnitt AA von 1 ähneln. 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b und 13b sind neben Querschnittsansichten angeordnet, die im Wesentlichen dem Schnitt BB von 1 ähneln.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, die nicht als einschränkend zu verstehen sind. Darüber hinaus kann das Ausbilden eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, in denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale ausgebildet sein können, die zwischen den ersten und zweiten Merkmalen angeordnet sind, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können willkürlich in verschiedenen Maßstäben gezeichnet sein, wenn der Einfachheit und Klarheit dient.
  • Es wird außerdem angemerkt, dass die vorliegende Offenbarung Ausführungsformen in Form von Mehrgattertransistoren oder flossenartigen Mehrgattertransistoren vorstellt, die im vorliegenden Text als finFET-Bauelemente bezeichnet werden. Ein solches Bauelement kann ein Metalloxidhalbleiter-finFET-Bauelement vom p-Typ oder ein Metalloxidhalbleiter-finFET-Bauelement vom n-Typ enthalten. Das finFET-Bauelement kann ein Dualgatter-Bauelement, ein Dreigatter-Bauelement und/oder eine sonstige Konfiguration sein. Der Durchschnittsfachmann kann noch weitere Ausführungsformen von Halbleiter-Bauelementen erkennen, in denen Aspekte der vorliegenden Offenbarung nutzbringend Anwendung finden können.
  • In 1 ist ein finFET-Bauelement 100 veranschaulicht. Das finFET-Bauelement 100 enthält einen oder mehrere Flossen-basierte Mehrgatter-Feldeffekttransistoren. Das finFET-Bauelement 100 enthält ein Substrat 102, ein Flossenelement 104, das sich von dem Substrat 102 erstreckt, Isolationsregionen 106 und eine Gatterstruktur 108, die auf dem und um das Flossenelement 104 angeordnet sind. Das Substrat 102 kann ein Halbleitersubstrat wie zum Beispiel ein Silicium-Substrat sein. Das Substrat kann verschiedene Schichten enthalten, einschließlich leitfähiger oder isolierender Schichten, die auf einem Halbleitersubstrat ausgebildet sind. Das Substrat kann in Abhängigkeit von den Entwurfsanforderungen verschiedene Dotierungskonfigurationen enthalten, wie dem Fachmann bekannt ist. Das Substrat kann außerdem weitere elementare Halbleiter enthalten, wie zum Beispiel Germanium und Diamant. Alternativ kann das Substrat einen Verbundhalbleiter und/oder einen Legierungshalbleiter enthalten. Des Weiteren kann das Substrat optional eine Epitaxialschicht (epi-Schicht) enthalten, kann zur Leistungssteigerung mechanisch vorbelastet sein, kann eine Silicon-on-Insulator(SOI)-Struktur enthalten und/oder kann sonstig geeignete Optimierungsmerkmale enthalten.
  • Das Flossenelement 104 kann, wie das Substrat 102, Folgendes umfassen: Silicium oder einen anderen elementaren Halbleiter, wie zum Beispiel Germanium; einen Verbundhalbleiter, der Siliciumcarbid, Gallium-Arsen, Gallium-Phosphid, Indium-Phosphid, Indium-Arsenid und/oder Indium-Antimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon. Die Flossen 102 können unter Verwendung geeigneter Prozesse hergestellt werden, einschließlich Photolithographie und Ätzprozesse. Der Photolithographie-Prozess kann Folgendes enthalten: Ausbilden einer Photoresistschicht (Resist) über dem Substrat (zum Beispiel auf einer Silicium-Schicht), Belichten des Resists mit einer Struktur, Ausführen von Brennprozessen nach der Belichtung, und Entwickeln des Resists, um ein Maskierungselement zu bilden, das den Resist enthält. Das Maskierungselement kann dann verwendet werden, um Regionen des Substrats zu schützen, während ein Ätz-Prozess Aussparungen in der Silicium-Schicht bildet, wodurch eine lange Flosse zurückbleibt. Die Aussparungen können mittels reaktiver Ionenätz(RIE)- und/oder sonstiger geeigneter Prozesse geätzt werden. Es kommen noch zahlreiche andere Ausführungsformen von Verfahren zum Bilden der Flossen 104 auf dem Substrat 102 in Frage.
  • Jede der mehreren Flossen 104 enthält eine Quellen-Abzugsregion, wobei ein Quellen- oder Abzugsstrukturelement in der, auf der und/oder um die Flosse 104 ausgebildet ist. Eine Kanalregion eines Transistors ist in der Flosse 104 angeordnet und befindet sich unter der Gatterstruktur 108.
  • Bei den Isolationsregionen 106 kann es sich um Shallow Trench Isolation(STI)-Merkmale handeln. Alternativ können Feldoxid, ein LOCOS-Strukturelement und/oder sonstige geeignete Isolationsstrukturelemente auf dem Substrat 102 implementiert sein. Die Isolationsregionen 106 können aus Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Fluorid-dotiertem Silikatglas (FSG), einem Dielektrikum mit kleinem k-Wert, Kombinationen davon und/oder sonstigen geeigneten Materialien gebildet werden, die dem Fachmann bekannt sind. In einer Ausführungsform sind die Isolationsstrukturen STI-Strukturelemente und werden durch Ätzen von Gräben in dem Substrat 102 ausgebildet. Die Gräben können dann mit Isoliermaterial gefüllt werden, gefolgt von einem chemisch-mechanischen Polieren (CMP). Es sind aber auch andere Ausführungsformen möglich. Die Isolationsregionen 106 können eine Mehrschichtstruktur enthalten, die beispielsweise eine oder mehrere Liner-Schichten aufweist.
  • Die Gatterstruktur 108 enthält eine erste Metallschicht 110 und eine zweite Metallschicht 112. Die erste Metallschicht 110 kann eine Spannungsmetallschicht sein. Die zweite Metallschicht 112 kann eine Leitungsmetallschicht sein. Die erste Metallschicht 110 wird über die Flossenhöhe gefüllt, dergestalt, dass sie sich auf und über eine Oberseite der Flosse 104 erstreckt. Dies wird in größerer Detailliertheit mit Bezug auf 2 beschrieben. Die erste Metallschicht 110 kann eine mechanische Spannung an das Gatter anlegen. Die zweite Metallschicht 112 kann einen niedrigeren Gatter-Widerstand bewirken (zum Beispiel niedriger als eine Gatterstruktur mit ausschließlich einer Zusammensetzung der ersten Metallschicht 110).
  • Der Widerstand des Gatters des Bauelements 100 kann dargestellt werden als R = 1/(Lgw)⌊ρsm(Hsm – Hfin) + ρcmHcm⌋ wobei ρsm >> ρcm. ρsm ist der spezifische Widerstand der ersten Metallschicht 110. ρcm ist der spezifische Widerstand der zweiten Metallschicht 112. Lg ist die Länge des Gatters, wie in 1 veranschaulicht. Hsm, Hfin, Hcm sind unten mit Bezug auf 2 beschrieben.
  • Beispielhafte Zusammensetzungen für die erste Metallschicht 110 enthalten W, TiN, TaN, WN, Re, Ir, Ru, Mo, Kombinationen davon und/oder sonstige geeignete Zusammensetzungen. Die erste Metallschicht 110 kann mittels chemischer Dampfabscheidung, Atomschichtabscheidung und/oder sonstiger geeigneter Prozesse ausgebildet werden. In einer Ausführungsform enthält die erste Metallschicht 110 W mit einem Young-Modul von ungefähr 400–410 GPa, das beispielsweise durch CVD abgeschieden wird. In einer Ausführungsform enthält die erste Metallschicht 110 TiN mit einem Young-Modul von ungefähr 251–550 GPa, das beispielsweise durch Atomschichtabscheidung (ALD) abgeschieden wird. In einer Ausführungsform enthält die erste Metallschicht 110 TaN, das durch ALD abgeschieden wird. In einer Ausführungsform enthält die erste Metallschicht 110 WN, das durch CVD abgeschieden wird. In anderen Ausführungsformen enthält die erste Metallschicht 110 Re mit einem Young-Modul von ungefähr 463 GPa; Ir mit einem Young-Modul von ungefähr 528 GPa; Ru mit einem Young-Modul von ungefähr 447 GPa; oder Mo mit einem Young-Modul von ungefähr 329 GPa.
  • Beispielhafte Zusammensetzungen für die zweite Metallschicht 112 enthalten Al, Cu, CO, Ni, Kombinationen davon und/oder sonstige geeignete Zusammensetzungen. Die zweite Metallschicht 112 kann mittels physikalischer Dampfabscheidung und/oder sonstiger geeigneter Prozesse ausgebildet werden. In einer Ausführungsform enthält die zweite Metallschicht 112 Al mit einem spezifischen Widerstand von 2,7E10–8 Ωm, das beispielsweise durch physikalische Dampfabscheidung (PVD) abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht 112 Cu mit einem spezifischen Widerstand von 1,72·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht 112 Co mit einem spezifischen Widerstand von 6·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht 112 Ni mit einem spezifischen Widerstand von 7,2·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird.
  • Die Gatterstruktur 108 kann des Weiteren eine Grenzschicht und/oder eine Gatter-Dielektrikum-Schicht enthalten. Die Grenzschicht kann ein Dielektrikum-Material wie zum Beispiel eine Siliciumdioxidschicht (SiO2) oder Siliciumoxynitrid (SiON) enthalten. Die Grenzschicht kann durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (ALD), chemische Dampfabscheidung (CVD) und/oder sonstige geeignete Verfahren ausgebildet werden. Die Gatterdielektrikum-Schicht kann eine Dielektrikum-Schicht mit hohem k-Wert enthalten, wie zum Beispiel Hafniumoxid (HfO2). Alternativ kann die Dielektrikum-Schicht mit hohem k-Wert optional andere Dielektrika mit hohem k-Wert enthalten, wie zum Beispiel TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon, oder sonstige geeignete Materialien. In weiteren Ausführungsformen kann die Gatterdielektrikum-Schicht Siliciumdioxid oder ein sonstiges geeignetes Dielektrikum enthalten. Die Dielektrikum-Schicht kann durch Atomschichtabscheidung (ALD), Oxidation und/oder sonstige geeignete Verfahren ausgebildet werden. Die eine oder die mehreren Dielektrikum-Schichten können unter der ersten und/oder der zweiten Metallschicht 110, 112 angeordnet sein. In einer Ausführungsform wird die erste Metallschicht 110 direkt auf der Gatter-Dielektrikum-Schicht ausgebildet.
  • Wenden wir uns nun den 1 und 2 zu, wo die Gatterstruktur 108 in größerer Detailliertheit beschrieben ist. 2 zeigt eine Querschnittsansicht des Bauelements 100 bei A-A. Die Gatterstruktur 108 hat eine Gatterhöhe (Hgate), die sich von einer Oberseite der Gatterstruktur (zum Beispiel auf dem zweiten Metall 112) zu der Oberseite der Flosse 104 erstreckt. Hgate kann beispielsweise zwischen ungefähr 20 Nanometern (nm) und ungefähr 60 nm liegen. Die Flosse 104 kann sich um eine Höhe Hfin über die Isolationsregion 106 erstrecken. Hfin kann beispielsweise zwischen ungefähr 10 nm und ungefähr 40 nm liegen. Die erste Metallschicht 110 (zum Beispiel Spannungsmetall) hat eine Höhe Hsm. Hsm ist größer als Hfin. Hsm kann beispielsweise zwischen ungefähr 20 nm und ungefähr 70 nm liegen.
  • Allgemeiner ausgedrückt, kann das Bauelement 100 folgende Beziehung verkörpern: Hfin < Hsm < (Hfin + (Hgate/2)) oder Hfin kann kleiner sein als Hsm (Höhe des ersten Metalls); Hsm (Höhe des ersten Metalls) ist kleiner als Hfin + die Hälfte von Hgate, wie in 2 veranschaulicht.
  • Das heißt, das Bauelement 100 veranschaulicht ein finFET-Bauelement (z. B. ein Halbleiter-Bauelement, das einen oder mehrere Flossen-basierte Transistoren enthält) mit einer (ersten) Spannungsmetallschicht und einer (zweiten) Leitungsmetallschicht, die in seiner Gatterstruktur enthalten sind. Dies kann eine stärkere mechanische Spannung bewirken als ein planarer Transistor. Das Bauelement 100 kann ein Zwischenbauelement sein, das während der Verarbeitung eines integrierten Schaltkreises, oder eines Abschnitts davon, hergestellt wird und das einen statischen Direktzugriffsspeicher (SRAM) und/oder sonstige Logikschaltkreise, passive Komponenten, wie zum Beispiel Widerstände, Kondensatoren und Induktionsspulen, und aktive Komponenten, wie zum Beispiel P-Kanal-Feldeffekttransistoren (PFET), N-Kanal-FET (NFET), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleiter(CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Wenden wir uns nun 3 zu, wo ein Verfahren 300 zur Herstellung eines Halbleiterbauelements veranschaulicht ist, das ein finFET-Bauelement enthält. Das Verfahren 300 kann zum Implementieren einer Metallgatterstruktur auf einem Flossen-basierten Halbleiter-Bauelement verwendet werden. Zum Beispiel kann das Verfahren 300 zum Herstellen des Bauelements 100 verwendet werden, das oben mit Bezug auf die 1 und 2 beschrieben wurde. Das heißt, ein oder mehrere oben besprochene Aspekte können auch auf das Verfahren 300 angewendet werden. Des Weiteren sind die 4–12 Querschnittsansichten eines beispielhaften Bauelements 400, das gemäß einem oder mehreren Schritten des Verfahrens 300 von 3 hergestellt wird.
  • Es versteht sich, dass Teile des Verfahren 300 und/oder das Halbleiter-Bauelement 400 durch einen Komplementären-Metalloxid-Halbleiter(CMOS)-Technologieprozessfluss hergestellt werden können, so dass einige Prozesse im vorliegenden Text nur kurz angerissen werden. Des Weiteren kann das Halbleiter-Bauelement 400 verschiedene andere Bauelemente und Strukturelemente enthalten, wie zum Beispiel weitere Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen usw.; es wird aber für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. Das Halbleiter-Bauelement 400 enthält mehrere Halbleiter-Bauelemente (zum Beispiel Transistoren), die miteinander verbunden sein können.
  • Das Bauelement 400 kann ein Zwischenbauelement sein, das während der Verarbeitung eines integrierten Schaltkreises, oder eines Abschnitts davon, hergestellt wird und das einen statischen Direktzugriffsspeicher (SRAM) und/oder sonstige Logikschaltkreise, passive Komponenten, wie zum Beispiel Widerstände, Kondensatoren und Induktionsspulen, und aktive Komponenten, wie zum Beispiel P-Kanal-Feldeffekttransistoren (PFET), N-Kanal-FET (NFET), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleiter(CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Das Verfahren 300 beginnt bei Block 302, wo ein Substrat bereitgestellt wird. Das Substrat hat eine oder mehrere Flossen, die sich von dem Substrat erstrecken. Isolationsregionen (zum Beispiel STI-Strukturelemente) können zwischen den Flossen angeordnet sein. Das Substrat kann im Wesentlichen dem Substrat ähneln (einschließlich der Flossen und Isolationsregionen), das oben mit Bezug auf die 1 und/oder 2 besprochen wurde.
  • In dem Beispiel der 4a/4b ist ein Halbleiter Bauelement 400 veranschaulicht. Das Halbleiter-Bauelement 400 enthält ein Halbleitersubstrat 102, mehrere Flossen 104, die sich von dem Substrat 102 erstrecken, und Isolationsregionen 106. Die Isolationsregionen 106 sind STI-Strukturelemente. Das Halbleiter-Bauelement 400 enthält des Weiteren Quellen-/Abzugsregionen 402, die auf/in der Flosse 104 ausgebildet sind.
  • In einer Ausführungsform enthalten die Quellen-/Abzugsregionen 402 epitaxial gewachsene Regionen, beispielsweise SiGe-Regionen, die in einer Silicium-Flosse 104 ausgebildet sind. Die Quellen-/Abzugsregionen 402 können zweckmäßig dotiert sein, so dass N-Typ- oder 2-Typ-Regionen entstehen. Die Quellen-/Abzugsregionen 402 können nach dem Ausbilden der Dummy-Gatterstrukturen ausgebildet werden, die unten mit Bezug auf den Block 304 besprochen werden.
  • Das Verfahren 300 schreitet dann zu Block 304 voran, wo eine Dummy-Gatterstruktur auf einer oder mehreren der Flossen ausgebildet wird. Die Dummy-Gatterstruktur enthält eine oder mehrere Opferschichten, die anschließend von dem Substrat entfernt werden, wie bevor mit Bezug auf Block 308 besprochen wurde. Die Dummy-Gatterstrukturen können Polysilicium, amorphes Silicium und/oder sonstige geeignete Materialien enthalten. Die Dummy-Gatterstruktur kann Schichten enthalten, die nicht von dem Substrat entfernt werden, beispielsweise Gatter-Dielektrikum-Schichten, Arbeitsfunktionsschichten, Grenzschichten und/oder sonstige geeignete Schichten. In anderen Ausführungsformen ist die anfangs ausgebildete Gatterdielektrikum-Schicht (zum Beispiel SiO2), die mit der Dummy-Gatterstruktur ausgebildet wird, eine Opferschicht und wird anschließend durch ein End-Gatterdielektrikum ersetzt.
  • Die Polysiliciumschicht der Dummy-Gatterstruktur kann durch geeignete Abscheidungsprozesse ausgebildet werden, wie zum Beispiel chemische Niederdruck-Dampfabscheidung (LPCVD) und plasmaverstärkte CVD (PECVD). In einer Ausführungsform wird eine Hartmaskenschicht auf den Gatterstrukturen angeordnet. Beispielhafte Hartmaskenzusammensetzungen enthalten Siliciumnitrid, Oxid und/oder sonstige geeignete Zusammensetzungen.
  • In dem Beispiel der 4a/4b wird eine Dummy-Gatterstruktur 404 auf den Flossen 104 angeordnet. Die Dummy-Gatterstruktur 404 enthält eine Dummyschicht 406. In einer Ausführungsform ist die Dummyschicht 406 Polysilicium. Eine Hartmaskenschicht 408 wird auf der Dummyschicht 406 angeordnet. Abstandshalterelemente 410 liegen an den Seitenwänden der Dummy-Gatterstruktur 404 an.
  • Die Abstandshalterelemente 410 können so ausgebildet werden, dass sie an den Seitenwänden der Gatterstrukturen vor oder nach dem Ausbilden der Quellen-/Abzugsregionen (oder Abschnitten davon) anliegen. Die Abstandshalterelemente 410 können durch Abscheiden eines Dielektrikum-Materials ausgebildet werden, gefolgt von einem isotropen Ätzprozess; es sind jedoch auch andere Ausführungsformen möglich. In einer Ausführungsform enthalten die Abstandshalterelemente 410 Siliciumoxid, Siliciumnitrid und/oder sonstige geeignete Dielektrika. Die Abstandshalterelemente 410 können mehrere Schichten wie zum Beispiel Hauptabstandshalterwände, Liner-Schichten und dergleichen enthalten.
  • In Ausführungsformen kann eine Hartmaskenschicht, die auf der Dummy-Gatterstruktur (zum Beispiel für Strukturierungszwecke) ausgebildet wird, anschließend entfernt werden. Wenden wir uns dem Beispiel von 5 zu, wo die Hartmaskenschicht 408 von dem Substrat entfernt wurde. Die Hartmaskenschicht kann mittels geeigneter Nass- oder Trockenätztechniken entfernt werden.
  • Das Verfahren 300 schreitet dann zu Block 306 voran, wo Dielektrikum-Schichten auf dem Substrat um die Dummy-Gatterstruktur ausgebildet werden. Die Dielektrikum-Schichten können eine Kontakt-Ätzstoppschicht (CESL) und/oder eine Zwischenschicht-Dielektrikum(ILD)-Schicht enthalten. Zu Beispielen von Materialien, die zum Bilden der CESL verwendet werden können, gehören Siliciumnitrid, Siliciumoxid, Siliciumoxynitrid und/oder sonstige Materialien, die dem Fachmann bekannt sind. Die CESL kann durch einen plasmaverstärkten chemischen Dampfabscheidungs(PECVD)-Prozess und/oder sonstige geeignete Abscheidungs- oder Oxidationsprozesse ausgebildet werden. Die ILD-Schicht kann Materialien wie zum Beispiel, Tetraethylorthosilikat(TEOS)-Oxid, undotiertes Silikatglas oder dotiertes Siliciumoxid wie zum Beispiel Borphosphosilikatglas (BPSG), synthetisches Quarzglas (FSG), Phosphosilikatglas (PSG), Bor-dotiertes Siliciumglas (BSG) und/oder sonstige geeignete Dielektrikum-Materialien enthalten. Die ILD-Schicht kann durch einen PECVD-Prozess oder sonstige geeignete Abscheidungstechniken abgeschieden werden. In dem Beispiel der 6a/6b werden eine CESL 602 und eine ILD-Schicht 604 auf dem Substrat 102 ausgebildet.
  • Nach dem Ausbilden der CESL und/oder der ILD-Schicht wird ein Planarisierungsprozess ausgeführt, um eine Oberseite einer Gatterstruktur beispielsweise durch Entfernen von Abschnitten der CESL und der ILD-Schicht über der Dummy-Gatterstruktur freizulegen. Der Planarisierungsprozess kann eine chemisch-mechanische Planarisierung (CMP) enthalten. In dem Beispiel der 7a/7b wurde ein Planarisierungsprozess ausgeführt, um die Fläche 702 zu bilden und die Dummyschicht 406 (zum Beispiel Polysilicium) der Gatterstrukturen 404 freizulegen.
  • Das Verfahren 300 schreitet dann zu Block 308 voran, wo eine Dummy-Gatterstruktur, oder ein Abschnitt davon, von dem Substrat entfernt wird. Das Entfernen der Dummy-Gatterstruktur, oder eines Abschnitts davon, kann einen Graben zum Ergebnis haben. Eine Gatterstruktur (zum Beispiel eine Metallgatterstruktur) kann anschließend in dem Graben ausgebildet werden. Das Entfernen der Dummy-Gatterstruktur kann einen selektiven Ätz-Prozess, wie zum Beispiel ein Nassätzen, enthalten.
  • In dem Beispiel der 8a/8b wurde die Dummyschicht 406 von dem Substrat 102 entfernt, wodurch ein Graben 802 entstand. Der Graben 802 kann eine Region definieren, in der eine Metallgatterstruktur ausgebildet sein kann, wie unten noch ausführlicher beschrieben wird.
  • Wie oben besprochen, wird in Ausführungsformen außerdem ein darunterliegendes Gatterdielektrikum, eine Grenzschicht und/oder eine sonstige geeignete Schicht von dem Substrat entfernt, wenn der Graben gebildet wird. In anderen Ausführungsformen wird hingegen eine Qualitäts-Gatterdielektrikum-Schicht unter einer Dummyschicht (zum Beispiel der Dummyschicht 406) ausgebildet, die auf dem Substrat 102 unter den auszubildenden Metall-Gatterelektroden-Schichten verbleibt.
  • Das Verfahren 300 schreitet dann zu Block 310 voran, wo eine erste Metallschicht einer Gatterstruktur auf dem Substrat ausgebildet wird. Die erste Metallgatterschicht wird in dem Graben ausgebildet, der durch das Entfernen der Dummy-Gatterstruktur entstanden ist. Die erste Metallgatterschicht kann ein Metall mit hoher mechanischer Spannung sein. Oder anders ausgedrückt: Die erste Metallschicht kann eine Zusammensetzung haben, die dafür ausgewählt ist, eine mechanische Spannung an das Gatter anzulegen.
  • Die erste Metallgatterschicht füllt den Graben in einer solchen Weise, dass sie über der Flossenhöhe angeordnet wird, da sie sich auf und über eine Oberseite der Flosse erstreckt. Die Flosse kann sich auf eine Höhe Hfin über der Isolationsregion erstrecken. Hfin kann beispielsweise zwischen ungefähr 10 nm und ungefähr 40 nm betragen. Die erste Metallschicht (zum Beispiel ein Spannungsmetall) hat eine Höhe Hsm. Hsm ist größer als Hfin. Hsm kann beispielsweise zwischen ungefähr 20 nm und ungefähr 70 nm betragen. Hsm kann kleiner sein als (Hfin + (Hgate/2)). Diese Beziehung wird ausführlicher mit Bezug auf 2 beschrieben, deren Besprechung ebenfalls für das Halbleiter-Bauelement 400 und das Verfahren 300 gilt.
  • Beispielhafte Zusammensetzungen für die erste Metallgatterschicht enthalten W, TiN, TaN, WN, Re, Ir, Ru, Mo, Kombinationen davon und/oder sonstige geeignete Zusammensetzungen. Die erste Metallgatterschicht kann mittels chemischer Dampfabscheidung, Atomschichtabscheidung und/oder sonstiger geeigneter Prozesse ausgebildet werden. In einer Ausführungsform enthält die erste Metallgatterschicht W mit einem Young-Modul von ungefähr 400–410 GPa, das beispielsweise durch CVD abgeschieden wird. In einer Ausführungsform enthält die erste Metallgatterschicht TiN mit einem Young-Modul von ungefähr 251–550 GPa, das beispielsweise durch Atomschichtabscheidung (ALD) abgeschieden wird. In einer Ausführungsform enthält die erste Metallgatterschicht TaN, das durch ALD abgeschieden wird. In einer Ausführungsform enthält die erste Metallschicht WN, das durch CVD abgeschieden wird. In anderen Ausführungsformen enthält die erste Metallgatterschicht Re mit einem Young-Modul von ungefähr 463 GPa; Ir mit einem Young-Modul von ungefähr 528 GPa; Ru mit einem Young-Modul von ungefähr 447 GPa; oder Mo mit einem Young-Modul von ungefähr 329 GPa.
  • Eine lichtempfindliche Schicht (zum Beispiel Photoresist) kann auf der ersten Metallgatterschicht ausgebildet werden. Die Photoresistschicht kann zum Schutz einer oder mehrerer Regionen der ersten Metallschicht während der anschließenden Verarbeitung dienen.
  • In dem Beispiel der 9a/9b werden eine erste Metallschicht (zum Beispiel eine Spannungsmetallschicht) 902 und eine Photoresistschicht 904 auf dem Substrat ausgebildet. Wie oben beschrieben wurde, hat die erste Metallschicht 902 eine Höhe, die sich über die Flosse 104 erstreckt. Als solches wird die erste Metallschicht 902 auf der Oberseite der Flosse 104 angeordnet.
  • Das Verfahren 300 schreitet dann zu Block 312 voran, wo ein chemisch-mechanischer Polier(CMP)-Prozess ausgeführt wird. Der CMP-Prozess kann einen Abschnitt des lichtempfindlichen Materials entfernen. Zum Beispiel kann der CMP-Prozess das lichtempfindliche Material über der ersten Metallschicht auf den ILD-Regionen des Substrats entfernen. Das CMP kann einen Endpunkt bei der ersten Metallschicht haben. In dem Beispiel der 10a/10b wird ein Planarisierungsprozess ausgeführt, der Abschnitte der Photoresistschicht 904 entfernt. Siehe 9a/9b. Zum Beispiel wird die Photoresistschicht 904 über der ILD-Schicht 604, der CESL 602 und den Abstandshaltern 410 durch CMP entfernt. Die lichtempfindliche Schicht 904 verbleibt und füllt den Rest des Grabens 802. Es ist anzumerken, dass in einigen Ausführungsformen keine Strukturierung mittels Photolithographie auf der lichtempfindlichen Schicht ausgeführt wird.
  • Das Verfahren 300 schreitet dann zu Block 314 voran, wo die erste Metallschicht geätzt wird. Die Metallschicht kann mittels geeigneter Trockenätz-, Plasmaätz-, Nassätz- und/oder sonstiger geeigneter Techniken geätzt werden. Die verbleibende lichtempfindliche Schicht kann ein Maskierungselement bereitstellen, das Abschnitte der ersten Metallschicht vor dem Ätz-Prozess schützt. In einer Ausführungsform bildet die lichtempfindliche Schicht ein Maskierungselement, dergestalt, dass die erste Metallschicht nicht von einer unteren Region des Grabens entfernt wird. Das lichtempfindliche Material kann von dem Substrat beispielsweise nach dem Metall-Ätzen abgezogen werden. In dem Beispiel der 11a/11b wird eine geätzte erste Metallschicht 1102 auf dem Substrat 102 angeordnet. Die geätzte erste Metallschicht 1102 entsteht durch die Verarbeitung der ersten Metallschicht 902.
  • Das Verfahren 300 schreitet dann zu Block 316 voran, wo eine zweite Metallschicht der Gatterstruktur ausgebildet wird. Die zweite Metallschicht kann direkt auf der ersten Metallschicht ausgebildet werden. Die zweite Metallschicht kann eine Zusammensetzung enthalten, die ein Leitungsmetall bereitstellt, wie zum Beispiel einen widerstandsarmen Pfad. Beispielhafte Zusammensetzungen für die zweite Metallschicht enthalten Al, Cu, CO, Ni, Kombinationen davon und/oder sonstige geeignete Zusammensetzungen. Die zweite Metallschicht kann mittels physikalischer Dampfabscheidung und/oder sonstiger geeigneter Prozesse ausgebildet werden. In einer Ausführungsform enthält die zweite Metallschicht Al mit einem spezifischen Widerstand von 2,7E10–8 Ωm, das beispielsweise durch physikalische Dampfabscheidung (PVD) abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht Cu mit einem spezifischen Widerstand von 1,72·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht Co mit einem spezifischen Widerstand von 6·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht Ni mit einem spezifischen Widerstand von 7,2·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird.
  • In dem Beispiel der 12a/12b wird eine zweite Metallschicht (zum Beispiel Leitungsmetallschicht) 1202 auf dem Substrat 102 ausgebildet.
  • Nach dem Ausbilden der zweiten Metallschicht kann ein chemisch-mechanischer Polier(CMP)-Prozess ausgeführt werden, um Abschnitte der zweiten Metallschicht (zum Beispiel über den ILD- und CESL-Regionen) zu entfernen. In dem Beispiel der 13a/13b wurde die zweite Metallschicht 1202 so planarisiert, dass die planarisierte Schicht 1302 entsteht. Die zweite Metallschicht 1202 wird von der CESL 620 und der ILD-Schicht 604 entfernt. Die planarisierte Schicht 1302 verbleibt und füllt den Graben 802 aus. Auf diese Weise entsteht eine Gatterstruktur 1304. Die Gatterstruktur 1304 kann des Weiteren eine Gatter-Dielektrikum-Schicht, eine Grenzschicht und/oder eine sonstige geeignete Schicht, einschließlich wie oben beschrieben, enthalten. In einer weiteren Verarbeitung kann ein Kontaktelement ausgebildet werden, das an die Gatterstruktur 1304 gekoppelt ist.
  • Die Gatterstruktur 1304, die die erste Metallschicht 1102 und die zweite Metallschicht 1302 enthält, kann eine Gatterhöhe (Hgate) haben, die sich von einer Oberseite der Gatterstruktur (zum Beispiel von der Oberseite des zweiten Metalls) zu der Oberseite der Flosse 104 erstreckt. Hgate kann beispielsweise zwischen ungefähr 20 Nanometern (nm) und ungefähr 60 nm betragen. Die Flosse 104 kann sich auf eine Höhe Hfin über eine Oberseite der benachbarten Isolationsregion erstrecken. Hfin kann beispielsweise zwischen ungefähr 10 nm und ungefähr 40 nm betragen. Die zweite Metallschicht (zum Beispiel Leitungsmetall) 1302 kann eine Höhe Hcm haben.
  • Allgemeiner ausgedrückt, kann die Gatterstruktur, die die erste und die zweite Metallschicht enthält, die in den Blöcken 310 bzw. 316 beschrieben wurden, folgende Beziehung bilden: Hfin < Hsm < (Hfin + (Hgate/2)) oder Hfin kann kleiner sein als Hsm (Höhe des ersten Metalls); Hsm (Höhe des ersten Metalls) ist kleiner als Hfin + die Hälfte von Hgate. Diese Abmessungen sind auch in 2 veranschaulicht.
  • Der Widerstand des Gatters des Bauelements (zum Beispiel der Gatterstruktur 1304) kann dargestellt werden als R = 1/(Lgw)⌊ρsm(Hsm – Hfin) + ρcmHcm⌋ wobei ρsm >> ρcm. ρsm ist der spezifische Widerstand der ersten Metallschicht 110. ρcm ist der spezifische Widerstand der zweiten Metallschicht 1302. Lg ist die Länge des Gatters.
  • Das Verfahren 300 kann dann um weitere Prozesse ergänzt werden, einschließlich Prozesse, die für einen CMOS-Fertigungsprozess typisch sind. Zum Beispiel kann das Verfahren 300 enthalten, Kontakte an einem oder mehreren Elementen des Bauelements, Multi-Layer Interconnect(MLI)-Strukturen und dergleichen auszubilden.
  • Zusammenfassend ausgedrückt, stellen die im vorliegenden Text offenbarten Verfahren und Bauelemente in einigen Ausführungsformen finFET-Bauelemente mit einer hohen mechanischen Spannung und geringem Gatter-Widerstand bereit. Es versteht sich, dass andere im vorliegenden Text offenbarte Ausführungsformen eine andere Offenbarung bieten, und dass verschiedene Änderungen, Ersetzungen und Modifizierungen daran vorgenommen werden können, ohne vom Geist und Geltungsbereich der vorliegenden Offenbarung abzuweichen.

Claims (10)

  1. Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats mit einer Flosse, die sich von dem Substrat erstreckt, wobei ein Shallow Trench Isolation(STI)-Strukturelement neben der Flosse angeordnet wird und die Flosse eine Flossenhöhe aufweist, die über das STI-Strukturelement hinausragt; und Ausbilden einer Metallgatterstruktur auf der Flosse, wobei das Ausbilden der Metallgatterstruktur Folgendes enthält: Ausbilden einer Spannungsmetallschicht auf der Flosse dergestalt, dass sich die Spannungsmetallschicht auf eine erste Höhe oberhalb des STI-Strukturelements erstreckt, wobei die erste Höhe größer ist als die Flossenhöhe; und Ausbilden einer Leitungsmetallschicht auf der Spannungsmetallschicht.
  2. Verfahren nach Anspruch 1, wobei die Spannungsmetallschicht auf einer Oberseite der Flosse ausgebildet wird, wobei die Oberseite im Wesentlichen parallel zu einer Oberseite des Substrats verläuft, oder wobei die Spannungsmetallschicht direkt auf einer Gatter-Dielektrikum-Schicht ausgebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Spannungsmetallschicht und die Leitungsmetallschicht in einem Graben ausgebildet werden, wobei der Graben durch Entfernen einer Dummy-Gatterstruktur gebildet wird.
  4. Verfahren nach Anspruch 3, wobei das Ausbilden der Spannungsmetallschicht Folgendes enthält: Abscheiden eines Spannungsmetalls auf dem Substrat; Ausbilden einer lichtempfindlichen Schicht auf dem abgeschiedenen Spannungsmetall; Ausführen eines Polierprozesses, um einen ersten Abschnitt der lichtempfindlichen Schicht zu entfernen, die außerhalb des Grabens angeordnet ist; und Ätzen des abgeschiedenen Spannungsmetalls unter Verwendung eines zweiten Abschnitts der lichtempfindlichen Schicht als ein Maskierungselement.
  5. Bauelement, das Folgendes umfasst: ein Substrat mit einer ersten und einer zweiten Flosse, wobei zwischen den Flossen ein Shallow Trench Isolation(STI)-Strukturelement angeordnet ist, wobei sich die erste Flosse um eine erste Höhe oberhalb der Oberfläche des STI-Strukturelements erstreckt und in einer Oberseite der ersten Flosse endet; eine erste Metallschicht, die auf der ersten und der zweiten Flosse ausgebildet wird, wobei die erste Metallschicht an den Seitenwänden der ersten und der zweiten Flosse ausgebildet wird und sich über die Oberseite der ersten Flosse erstreckt; und eine zweite Metallschicht, die auf der ersten Metallschicht ausgebildet wird.
  6. Bauelement nach Anspruch 5, wobei die erste Metallschicht auf einer Gatterdielektrikum-Schicht ausgebildet wird, und/oder wobei die erste Metallschicht eine mechanische Spannung an eine Kanalregion, die zwischen der ersten und der zweite Flosse angeordnet ist, anlegt.
  7. Bauelement nach Anspruch 5 oder 6, wobei die erste Metallschicht ein Metall enthält, das aus der Gruppe bestehend aus W, TiN, TaN, WN, Re, Ir, Ru, Mo und Kombinationen davon ausgewählt ist.
  8. Bauelement nach einem der Ansprüche 5 bis 7, wobei die erste Höhe geringer ist als eine Dicke der ersten Metallschicht, die auf dem STI-Strukturelement angeordnet ist.
  9. Verfahren zur Herstellung eines Halbleiterbauelements, das Folgendes umfasst: Bereitstellen eines Substrats, das ein Flossenelement und ein Isolationsstrukturelement aufweist, wobei sich das Flossenelement um eine Höhe von Hfin über eine Oberseite des Isolationsstrukturelements erstreckt; Ausbilden einer Metallgatterstruktur in einem Graben, der durch Entfernen einer Dummy-Gatterstruktur gebildet wird, die auf dem Flossenelement ausgebildet wird, wobei das Ausbilden der Metallgatterstruktur Folgendes enthält: Ausbilden einer ersten Metallschicht in dem Graben, wobei die erste Metallschicht eine Höhe Hsm über der Oberseite des Isolationsstrukturelements hat; Ausbilden einer lichtempfindlichen Schicht auf der ersten Metallschicht; Ausführen eines chemisch-mechanischen Polier(CMP)-Prozesses zum Entfernen der lichtempfindlichen Schicht, die außerhalb des Grabens angeordnet ist, und zum Bilden einer polierten lichtempfindlichen Schicht, die in dem Graben angeordnet ist; Ätzen der ersten Metallschicht unter Verwendung der polierten lichtempfindlichen Schicht als ein Maskierungselement; und Ausbilden einer zweiten Metallschicht in dem Graben auf der geätzten ersten Metallschicht.
  10. Verfahren nach Anspruch 9, wobei die zweite Metallschicht eine Dicke Hcon hat, wobei Hfin < Hsm < (Hfin + (Hgate/2)) wobei Hgate eine Summe Von Hcon und (Hsm – Hfin) ist.
DE201210107496 2012-05-18 2012-08-16 Metallgate-FINFET-Bauelement und Verfahren zu seiner Herstellung Active DE102012107496B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/475,297 2012-05-18
US13/475,297 US8921218B2 (en) 2012-05-18 2012-05-18 Metal gate finFET device and method of fabricating thereof

Publications (2)

Publication Number Publication Date
DE102012107496A1 true DE102012107496A1 (de) 2013-11-21
DE102012107496B4 DE102012107496B4 (de) 2014-05-08

Family

ID=49510916

Family Applications (1)

Application Number Title Priority Date Filing Date
DE201210107496 Active DE102012107496B4 (de) 2012-05-18 2012-08-16 Metallgate-FINFET-Bauelement und Verfahren zu seiner Herstellung

Country Status (4)

Country Link
US (2) US8921218B2 (de)
KR (1) KR101386732B1 (de)
CN (1) CN103426770B (de)
DE (1) DE102012107496B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016105463A1 (de) 2016-03-23 2017-09-28 Guido Schulte Mechanische Verbindung für Paneele

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953975B2 (en) 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
EP3203529B1 (de) 2013-09-25 2022-12-21 Tahoe Research, Ltd. Isolationsschachtdotierung mit festkörperdiffusionsquellen für finfet-architekturen
US9401415B2 (en) * 2014-02-14 2016-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9281192B2 (en) 2014-03-13 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMP-friendly coatings for planar recessing or removing of variable-height layers
US9236446B2 (en) 2014-03-13 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Barc-assisted process for planar recessing or removing of variable-height layers
US9780213B2 (en) * 2014-04-15 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a reversed T-shaped profile in the metal gate line-end
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9960256B2 (en) * 2014-05-20 2018-05-01 Globalfoundries Inc. Merged gate and source/drain contacts in a semiconductor device
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN105206529A (zh) * 2014-06-18 2015-12-30 中国科学院微电子研究所 一种鳍式场效应晶体管及其制造方法
EP3186829A4 (de) * 2014-08-29 2018-06-06 Intel Corporation Verfahren zum füllen mit hohem aspektverhältnis, schmale strukturen mit mehreren metallschichten und entsprechende konfigurationen
US9773865B2 (en) 2014-09-22 2017-09-26 International Business Machines Corporation Self-forming spacers using oxidation
US9324656B1 (en) 2015-03-09 2016-04-26 Globalfoundries Inc. Methods of forming contacts on semiconductor devices and the resulting devices
CN105633158B (zh) * 2015-03-31 2019-07-30 中国科学院微电子研究所 半导体器件制造方法
US9537007B2 (en) 2015-04-07 2017-01-03 Qualcomm Incorporated FinFET with cut gate stressor
CN107735864B (zh) 2015-06-08 2021-08-31 美商新思科技有限公司 衬底和具有3d几何图形上的2d材料沟道的晶体管
WO2017052612A1 (en) 2015-09-25 2017-03-30 Intel Corporation Methods of doping fin structures of non-planar transistor devices
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
KR102514041B1 (ko) 2015-12-09 2023-03-24 삼성전자주식회사 반도체 소자 제조 방법
CN106952819B (zh) * 2016-01-06 2019-12-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN107045979B (zh) * 2016-02-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9786502B2 (en) * 2016-03-10 2017-10-10 United Microelectronics Corp. Method for forming fin structures for non-planar semiconductor device
US9870948B2 (en) 2016-06-09 2018-01-16 International Business Machines Corporation Forming insulator fin structure in isolation region to support gate structures
US10115624B2 (en) * 2016-06-30 2018-10-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
TWI713219B (zh) * 2017-04-24 2020-12-11 聯華電子股份有限公司 半導體元件及其製作方法
US11080453B2 (en) 2018-10-31 2021-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit fin layout method, system, and structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915112B2 (en) * 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
JP2011119724A (ja) * 2009-12-03 2011-06-16 Taiwan Semiconductor Manufacturing Co Ltd マルチフィン高さを有するＦｉｎＦＥＴ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471189B1 (ko) 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
JP2007005721A (ja) * 2005-06-27 2007-01-11 Toshiba Corp 半導体装置およびその製造方法
US7655511B2 (en) * 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
KR20070095062A (ko) * 2006-03-20 2007-09-28 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
JP4960007B2 (ja) * 2006-04-26 2012-06-27 株式会社東芝 半導体装置及び半導体装置の製造方法
US7517764B2 (en) 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
JP5193583B2 (ja) * 2007-12-17 2013-05-08 株式会社東芝 フィン型トランジスタ
US8173499B2 (en) * 2009-06-12 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a gate stack integration of complementary MOS device
US8653610B2 (en) * 2010-04-21 2014-02-18 International Business Machines Corporation High performance non-planar semiconductor devices with metal filled inter-fin gaps
US8368146B2 (en) 2010-06-15 2013-02-05 International Business Machines Corporation FinFET devices
JP5569243B2 (ja) * 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
US9184100B2 (en) * 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US8987095B2 (en) * 2011-08-19 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a carbon-free dielectric layer over a carbon-doped dielectric layer
US8723236B2 (en) * 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US9105498B2 (en) * 2012-03-01 2015-08-11 International Business Machines Corporation Gate strain induced work function engineering

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915112B2 (en) * 2008-09-23 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate stress film for mobility enhancement in FinFET device
JP2011119724A (ja) * 2009-12-03 2011-06-16 Taiwan Semiconductor Manufacturing Co Ltd マルチフィン高さを有するＦｉｎＦＥＴ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016105463A1 (de) 2016-03-23 2017-09-28 Guido Schulte Mechanische Verbindung für Paneele

Also Published As

Publication number Publication date
KR101386732B1 (ko) 2014-04-17
CN103426770A (zh) 2013-12-04
KR20130129051A (ko) 2013-11-27
US20130307088A1 (en) 2013-11-21
DE102012107496B4 (de) 2014-05-08
US8921218B2 (en) 2014-12-30
CN103426770B (zh) 2016-09-21
US9461041B2 (en) 2016-10-04
US20150115372A1 (en) 2015-04-30

Similar Documents

Publication Publication Date Title
DE102012107496B4 (de) Metallgate-FINFET-Bauelement und Verfahren zu seiner Herstellung
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017012299B3 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxlale strukturelemente und verfahren zu ihrer herstellung
DE102012025824B4 (de) FinFET-Vorrichtung und Verfahren zum Herstellen einer FinFET-Vorrichtung
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102012111082B4 (de) Gate-Stapel eines Fin-Feldeffekttransistors
DE102015100165A1 (de) Verfahren und struktur für finfet-isolierung
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102015117142A1 (de) Kontakte für stark skalierte Transistoren
DE102017100394A1 (de) FinFET-Struktur und entsprechende Verfahren
DE102016205180B4 (de) Verfahren zum Herstellen von Transistoren mit mehreren Schwellspannungen
DE102017117863B4 (de) Integrierte Schaltung mit einer Gatestruktur und Herstellungsverfahren
DE102013110023A1 (de) Halbleitervorrichtung und Herstellung derselben
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102014019360A1 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102019121117A1 (de) Luftspacer für eine gatestruktur eines transistors
DE102017124637A1 (de) Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102019127997A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102018114209A1 (de) Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit
DE102018127722A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R020 Patent grant now final

Effective date: 20150210