DE102011118792A1

DE102011118792A1 - Eigengetaktetes, Pegel- und Steilheitserkennung einsetzendes Stromintegrationsschema

Info

Publication number: DE102011118792A1
Application number: DE102011118792A
Authority: DE
Inventors: Ulrich Backhausen; Mihail Jefremow; Thomas Kern; Ullrich Menczigar
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-11-22
Filing date: 2011-11-17
Publication date: 2012-07-12
Anticipated expiration: 2031-11-18
Also published as: CN102479539B; DE102011118792B4; US20120126783A1; US8559243B2; CN102479539A

Abstract

Einige erfindungsgemäße Ausführungsbeispiele betreffen einen Leseverstärker, der so konfiguriert ist, dass er die Steilheit einer Bitleitungs-Ladespannung bestimmt und die bestimmte Steilheit in Kombination mit einem Spannungspegel-Leseschema nutzt, um das Lesen von Daten aus einer der Bitleitung zugeordneten Speicherzelle zu unterstützen. Insbesondere ist eine Leseverstärkerschaltung so konfiguriert, dass sie eine Steilheit einer Bitleitungs-Ladespannung bestimmt und auf der Grundlage der bestimmten Steilheit die Steilheit der einem Leseverstärker bereitgestellten Bitleitungsspannung anpasst (zum Beispiel mittels Addierens eines dynamischen, steilheitsabhängigen Stroms zu einem Speicherzellenstrom, der so konfiguriert ist, dass er die Bitleitung lädt). Durch Anpassen der Steilheit der Bitleitungsspannung kann die Ladegeschwindigkeit von Speicherzellen, die sich in einem niederohmigen Zustand befinden (zum Beispiel mit einem hohen Zellenstrom und daher einem guten Signal/Rausch-Verhältnis) erhöht werden.

Description

Moderner elektronischer Speicher (zum Beispiel Flash-Speicher) weist Millionen von Speicherzellen auf, die jeweils so konfiguriert sind, dass sie eines oder mehrere Daten-Bits speichern können (zum Beispiel als elektrische Ladung). Das Abrufen von Daten aus einer Speicherzelle kann mittels einer Leseoperation erfolgen, wobei eine in einer Speicherzelle gespeicherte elektrische Ladung einer Bitleitung bereitgestellt wird. Um Strom zu sparen, erzeugt die elektrische Ladung auf der Bitleitung eine geringe Spannung, die nachfolgend durch eine Leseverstärkerleitung zu einer „1” oder zu einer „0” verstärkt wird, indem die kleine Änderung in der Bitleitungsspannung zu einem vollständigen logischen Spannungshub (zum Beispiel 2,5 V) verstärkt wird.
Herkömmliche Spannungsleseverstärker vergleichen in der Regel die Spannung auf einer Bitleitung mit einer Referenzvorspannung und verstärken diesen Spannungsunterschied zu einem vollen Versorgungspegel (zum Beispiel eine VDD-Spannung). Leseverstärker können so konfiguriert sein, dass sie mit verschiedenen Verfahren zum Lesen der in einer Speicherzelle gespeicherten Daten betrieben werden können, die Drain-seitige und Source-seitige Leseschemata umfassen. Bei einem Drain-seitigen Leseschema ist die Leseschaltungsanordnung mit der dem Drain-Anschluss der zu lesenden Zelle zugeordneten Bitleitung gekoppelt. Bei einem Source-seitigen Leseschema hingegen ist die Leseschaltungsanordnung mit der dem Source-Anschluss der zu lesenden Zelle zugeordneten Bitleitung gekoppelt.
Gemäß einem Aspekt der Erfindung wird eine Speicherschaltung bereitgestellt, die Folgendes aufweist:
eine Speicherzelle, die so konfiguriert ist, dass sie einen Speicherzellenstrom erzeugt, der einer zugeordneten Bitleitung eine Ladung bereitstellt, wobei die Ladung auf der Bitleitung als Funktion der Zeit, um eine Bitleitungsspannung zu erzeugen, die eine Steifheit aufweist, zunimmt;
eine mit der Bitleitung gekoppelte Steilheitserkennungskomponente, die so konfiguriert ist, dass sie die Steilheit der Bitleitungsspannung erkennt und die Steilheit der Bitleitungsspannung auf der Grundlage der bestimmten Steilheit verbessert; und
eine Pegelerkennungskomponente, die so konfiguriert ist, dass sie einen Spannungspegel der Bitleitung erkennt und ein Leseverstärker-Ausgangssignal erzeugt, wenn die Bitleitungsspannung größer ist als ein Schwellenwert für den Spannungspegel.
Vorteilhaft umfaßt das Verbessern der Steilheit der Bitleitungsspannung das Erhöhen der Steilheit der Bitleitungsspannung um einen ersten Faktor bei Bitleitungen, die einer niederohmigen Speicherzelle zugeordnet sind, wobei das Verbessern der Steilheit der Bitleitungsspannung das Erhöhen der Steilheit der Bitleitungsspannung um einen zweiten Faktor bei Bitleitungen umfasst, die einer höherohmigen Speicherzelle zugeordnet sind, wobei der erste Faktor größer ist als der zweite Faktor.
Vorteilhaft weist die Steilheitsbestimmungskomponente einen Integrator auf, der so konfiguriert ist, dass er über den Speicherzellenstrom der Bitleitung einen Zeitraum integriert und aus dem integrierten Strom die Steilheit bestimmt.
Vorteilhaft umfaßt die Speicherschaltung Folgendes:
einen Referenzleseverstärker, der so konfiguriert ist, dass er ein Referenzausgangssignal erzeugt, wobei der Referenzleseverstärker einen mit einem Schwellenspannungssignal gekoppelten ersten Eingang und einen zweiten Eingang aufweist, der mit einer Referenzbitleitung gekoppelt ist, die einer mittelohmigen Speicherzelle zugeordnet ist, welche einen Strom bereitstellt, der geringer ist als ein Strom, der von einer Speicherzelle bereitgestellt wird, die einen Datenzustand „High” speichert, und höher als ein Strom, der von einer Speicherzelle bereitgestellt wird, die einen Datenzustand „Low” speichert;
wobei, wenn das Referenzausgangssignal zu einem Zeitpunkt, bevor die Bitleitung einen Sollpegel erreicht, den Zustand „Low” aufweist, eine Auswertungsschaltung einen Datenzustand „High” erzeugt, und wobei, wenn das Referenzausgangssignal zu dem Zeitpunkt, nachdem eine Bitleitung den Sollpegel erreicht hat, einen Zustand „High” aufweist, die Auswertungsschaltung einen Datenzustand „Low” erzeugt.
Vorteilhaft umfaßt die mittelohmige Speicherzelle eine geeignete Anzahl von hochohmigen Speicherzellen und von niederohmigen Speicherzellen, um einen mittleren Speicherzellenstrom bereitzustellen, der im Wesentlichen gleich der Hälfte eines Stroms der niederohmigen Speicherzelle ist.
Vorteilhaft umfaßt die Auswertungsschaltung ein Speicherelement, das so konfiguriert ist, dass es eine getaktete Abtastung des Leseverstärker-Ausgangssignals aufnimmt.
Vorteilhaft umfaßt das Speicherelement, das so konfiguriert ist, dass es eine getaktete Abtastung aufnimmt, einen mittels des Referenzausgangssignals getakteten Latch, der so konfiguriert ist, dass er das Leseverstärker-Ausgangssignal empfängt.
Vorteilhaft umfaßt die Pegelerkennungskomponente einen Stromspiegel mit einem ersten, mit der Bitleitung gekoppelten Transistor und mit einem zweiten, mit einer auf dem Schwellenwert für den Spannungspegel gehaltenen Vorspannung gekoppelten Transistor, und
wobei, wenn die Bitleitungsspannung den Schwellenwert für den Spannungspegel erreicht, der erste Transistor ausgeschaltet wird, was bewirkt, dass ein Leseverstärker das Leseverstärker-Ausgangssignal ausgibt.
Vorteilhaft umfaßt die Steilheitserkennungskomponente Folgendes:
eine steilheitsgesteuerte Spannungsquelle mit einem ersten Transistor, der so konfiguriert ist, dass er einen dynamischen Bitleitungs-Ladestrom bereitstellt, und eine PMOS-Diode, die mit dem ersten Transistor als Stromspiegel betrieben wird,
wobei die PMOS-Diode mit einem zweiten, einstellbaren Transistor gekoppelt ist, der einen zu der Steifheit der Bitleitung proportionalen Widerstand aufweist, wobei der zweite, einstellbare Transistor so konfiguriert ist, dass er selektiv einen dynamischen, kapazitiven Ladestrom erzeugt, der einem einstellbaren Kondensator bereitgestellt wird, wenn der einstellbare Kondensator eingeschaltet wird,
wobei der von dem ersten Transistor bereitgestellte, dynamische Bitleitungs-Ladestrom von dem dynamischen, kapazitiven Ladestrom abhängig ist.
Vorteilhaft umfaßt die Steilheitserkennungskomponente eine Source-Folger-Komponente mit einem dritten Transistor, der einen Drain-Anschluss aufweist, der an einem ersten Knoten, der mit einem Gate-Anschluss des zweiten, einstellbaren Transistors gekoppelt ist, mit einem Source-Anschluss eines vierten Transistors gekoppelt ist.
Gemäß einem weiteren Aspekt wird eine Leseverstärkerschaltung bereitgestellt, die Folgendes aufweist:
eine Steilheitserkennungskomponente, die so konfiguriert ist, dass sie die Steilheit einer Bitleitungsspannung bestimmt und die Steilheit mittels eines Regelzyklus verbessert, um eine Ladegeschwindigkeit von Bitleitungen zu erhöhen, die Speicherzellen mit einem niederohmigen Zustand zugeordnet sind; und
eine Pegelerkennungskomponente, die so konfiguriert ist, dass sie ein Leseverstärker-Ausgangssignal erzeugt, wenn die Bitleitungsspannung größer ist als ein Schwellenwert für den Spannungspegel;
wobei das Verbessern der Steilheit der Bitleitung eine Zeit verringert, welche die Bitleitung benötigt, um den Schwellenwert für den Spannungspegel zu erreichen.
Vorteilhaft umfaßt das Verbessern der Steilheit der Bitleitungsspannung das Erhöhen der Steilheit der Bitleitungsspannung um einen ersten Faktor bei Bitleitungen, die einer niederohmigen Speicherzelle zugeordnet sind, wobei das Verbessern der Steilheit der Bitleitungsspannung das Erhöhen der Steilheit der Bitleitungsspannung um einen zweiten Faktor bei Bitleitungen umfasst, die einer höherohmigen Speicherzelle zugeordnet sind, wobei der erste Faktor größer ist als der zweite Faktor.
Vorteilhaft umfaßt die Schaltung Folgendes:
einen Referenzleseverstärker, der so konfiguriert ist, dass er ein Referenzausgangssignal erzeugt, wobei der Referenzleseverstärker einen mit einem Schwellenspannungssignal gekoppelten ersten Eingang und einen zweiten Eingang aufweist, der mit einer Referenzbitleitung gekoppelt ist, die einer mittelohmigen Speicherzelle zugeordnet ist, welche einen Strom bereitstellt, der geringer ist als ein Strom, der von einer Speicherzelle bereitgestellt wird, die einen Datenzustand „High” speichert, und höher als ein Strom, der von einer Speicherzelle bereitgestellt wird, die einen Datenzustand „Low” speichert;
wobei, wenn das Referenzausgangssignal zu einem Zeitpunkt, bevor die Bitleitung einen Sollpegel erreicht, den Zustand „Low” aufweist, eine Auswertungsschaltung einen ersten Datenzustand erzeugt, und wobei, wenn das Referenzausgangssignal zu einem Zeitpunkt, nachdem eine Bitleitung den Sollpegel erreicht hat, den Zustand „High” aufweist, die Auswertungsschaltung einen zweiten, anderen Datenzustand erzeugt.
Vorteilhaft umfaßt die mittelohmige Speicherzelle eine geeignete Anzahl von hochohmigen Speicherzellen und von niederohmigen Speicherzellen, die einen mittleren Speicherzellenstrom bereitstellen, der im Wesentlichen gleich der Hälfte eines Stroms der niederohmigen Speicherzelle ist.
Vorteilhaft umfaßt die Auswertungsschaltung ein Speicherelement, das so konfiguriert ist, dass es eine getaktete Abtastung des Leseverstärker-Ausgangssignals aufnimmt.
Vorteilhaft umfaßt die Pegelerkennungskomponente einen Stromspiegel mit einem ersten, mit der Bitleitung gekoppelten Transistor und mit einem zweiten, mit einer auf dem Schwellenwert für den Spannungspegel gehaltenen Vorspannung gekoppelten Transistor, und
wobei, wenn die Bitleitungsspannung den Schwellenwert für den Spannungspegel erreicht, der erste Transistor ausgeschaltet wird, was bewirkt, dass ein Leseverstärker das Leseverstärker-Ausgangssignal ausgibt.
Vorteilhaft umfaßt die Steilheitserkennungskomponente ferner eine steilheitsgesteuerte Spannungsquelle mit einem ersten Transistor, der so konfiguriert ist, dass er einen dynamischen Bitleitungs-Ladestrom bereitstellt, und eine PMOS-Diode, die mit dem ersten Transistor als Stromspiegel betrieben wird,
wobei die PMOS-Diode mit einem zweiten, einstellbaren Transistor gekoppelt ist, der einen zu der Steilheit der Bitleitung proportionalen Widerstand aufweist, wobei der zweite, einstellbare Transistor so konfiguriert ist, dass er selektiv einen dynamischen, kapazitiven Ladestrom erzeugt, der einem einstellbaren Kondensator bereitgestellt wird, wenn der einstellbare Kondensator eingeschaltet wird,
wobei der von dem ersten Transistor bereitgestellte, dynamische Bitleitungs-Ladestrom von dem dynamischen, kapazitiven Ladestrom abhängig ist.
Gemäß einem weiteren Aspekt wird ein Verfahren zum Lesen einer Speicherzelle bereitgestellt, wobei das Verfahren Folgendes umfasst:
Bestimmen der Steilheit einer Bitleitungsspannung;
Verbessern der Steilheit der Bitleitungs-Ladespannung auf der Grundlage der bestimmten Steilheit; und
Vergleichen der verbesserten Bitleitungsspannung mit einem Schwellenwert für die Spannung und Bereitstellen eines Leseverstärker-Ausgangssignals auf der Grundlage eines Zeitpunkts, zu dem die verbesserte Bitleitungsspannung den Schwellenwert für die Spannung erreicht.
Vorteilhaft umfaßt das Verbessern der Steilheit der Bitleitungsspannung das Erhöhen der Steilheit der Bitleitungsspannung um einen ersten Faktor bei Bitleitungen, die einer niederohmigen Speicherzelle zugeordnet sind, und wobei das Verbessern der Steilheit der Bitleitungsspannung das Erhöhen der Steilheit der Bitleitungsspannung um einen zweiten Faktor bei Bitleitungen umfasst, die einem höherohmigen Speicher zugeordnet sind, wobei der erste Faktor größer ist als der zweite Faktor.
Vorteilhaft umfaßt das Verfahren ferner Folgendes:
Vergleichen der Zeit, nach der die verbesserte Bitleitungsspannung den Schwellenwert für die Spannung erreicht, mit der Zeit, die ein Referenzsignal benötigt, um den Schwellenwert zu erreichen, wobei, wenn die Zeit, welche die verbesserte Bitleitungsspannung zum Erreichen des Schwellenwerts für die Spannung benötigt, kürzer ist als die Zeit, die das Referenzsignal benötigt, um den Schwellenwert zu erreichen, ein erster Datenzustand ausgegeben wird, und wobei, wenn die Zeit, welche die verbesserte Bitleitungsspannung zum Erreichen des Schwellenwerts für die Spannung benötigt, länger ist als die Zeit, die ein Referenzsignal benötigt, um den Schwellenwert zu erreichen, ein zweiter, anderer Datenzustand ausgegeben wird.
ZEICHNUNGEN
1 veranschaulicht ein beispielhaftes Ausführungsbeispiel einer Speicherzellenarchitektur.
2a ist ein Signaldiagramm, welches das Laden einer Bitleitungsspannung als Funktion der Zeit veranschaulicht.
2b ist ein Signaldiagramm, welches das Laden einer Bitleitungsspannung als Funktion der Zeit veranschaulicht.
3 veranschaulicht ein Blockdiagramm eines Speichersystems, das eine Vielzahl von Leseverstärkern mit einer Steilheitserkennungskomponente aufweist.
4a veranschaulicht ein Blockdiagramm eines Speichersystems, das so konfiguriert ist, dass es eine Leseoperation und eine Steilheitserkennung in der Zeitdomäne durchführt.
4b veranschaulicht Signaldiagramme des Speichersystems, das so konfiguriert ist, dass es eine Leseoperation und eine Steilheitserkennung in der Zeitdomäne durchführt.
5 veranschaulicht ein Blockdiagramm eines Speichersystems mit einem Leseverstärker, der so konfiguriert ist, dass er eine Steilheitserkennung durchführt.
6a veranschaulicht ein Blockdiagramm eines Leseverstärkers, der so konfiguriert ist, dass er ein Pegelerkennungsschema in der Zeitdomäne ausführt.
6b veranschaulicht Signaldiagramme des Leseverstärkers, der so konfiguriert ist, dass er ein Pegelerkennungsschema in der Zeitdomäne ausführt.
7a veranschaulicht ein Schaltbild eines Leseverstärkers, der so konfiguriert ist, dass er ein Pegelerkennungsschema und eine Steilheitsauswertung in der Zeitdomäne ausführt.
7b veranschaulicht das Simulationsergebnis der in 7a gezeigten Leseverstärkerschaltung.
8 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens zum Lesen von Daten aus einer Speicherzelle.
DETAILLIERTE BESCHREIBUNG
Der beanspruchte Gegenstand wird nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei sich gleiche Bezugszeichen durchgehend auf gleiche Elemente beziehen. In der folgenden Beschreibung sind zum Zwecke der Erläuterung zahlreiche spezifische Details dargelegt, um ein besseres Verständnis des beanspruchten Gegenstands zu ermöglichen. Es kann jedoch offensichtlich sein, dass der beanspruchte Gegenstand auch ohne diese spezifischen Details in die Praxis umgesetzt werden kann.
Für Hochgeschwindigkeits-Lesevorgänge (zum Beispiel Anwendungen im Automobilbereich) versuchen eine Feldstruktur (bzw. Array-Struktur) und ein Zellenvorspannungs-Schema, einen maximalen Lesestrom bei minimalem kapazitivem Widerstand der Bitleitung bereitzustellen. Dies kann durch die Verwendung einer kontinuierlichen Vorladung der Bitleitungen erfolgen, welche einen Spitzenstrom bereitstellt, der zum Vorladen der Bitleitungen verwendet werden kann (zum Beispiel von „ausgewählt” zu „nicht ausgewählt”). Beispielsweise stellen Anwendungen im Automobilbereich einen hohen Lesedurchsatz bereit, indem eine gleichzeitige Leseoperation bei einer Vielzahl von Leseverstärkern durchgeführt wird (zum Beispiel bei bis zu 280 × 4 = 1160 Leseverstärkern). Um die Vorladezeit zu minimieren (zum Beispiel die Zeit, die benötigt wird, um eine Bitleitung von dem Zustand 0 V auf geregelte 1,2 V zu bringen), müssen in einer Speicherzelle gespeicherte Ladungen sehr schnell einer Bitleitung bereitgestellt werden. Dies führt zu einem hohen Strom und einem sehr hohen di/dt-Wert, was im Zusammenhang mit Verdrahtungs- und Bonding-Induktivitäten zu Problemen hinsichtlich des Ohmschen Spannungsabfalls und des unkontrollierten Schwingens bei den Stromversorgungen führen kann. Außerdem kann das Nutzen einer durchgängigen Vorladearchitektur zu einem hohen kapazitiven Widerstand der Bitleitung führen, der als Pufferkondensator fungiert, um hohe di/dt-Werte auf Stromleitungen zu verringern.
1 veranschaulicht ein beispielhaftes Speicherfeld 100 mit Speicherzellen, die einen Floating-Gate-Transistor 102 aufweisen, der so konfiguriert ist, dass er eine einem Datenzustand zugeordnete Ladung speichert, und einen Zellenauswahltransistor 104, der mit einer Bitleitung verbunden ist und so konfiguriert ist, dass er den Datenzustand selektiv mit der Bitleitung koppelt. Solche Speicherzellen können in zwei verschiedenen Zuständen betrieben werden, je nach Menge und Polarität der Ladung, die auf dem Floating Gate gespeichert ist: einem Zustand mit hohem Schwellenwert für die Spannung (V_T) und einem Zustand mit niedrigem Schwellenwert für die Spannung (V_T) (das heißt, der Schwellenwert für die Spannung einer Speicherzelle hängt von der Anzahl der Elektronen ab, die auf einem Floating Gate gespeichert sind, und die Daten werden in Abhängigkeit von der von der Zelle bereitgestellten Strommenge gelesen). In dem Zustand mit hohem V_T-Wert werden dem Datenzustand „Low” zugeordnete Elektronen auf dem Floating Gate gespeichert, was zu einer Verschiebung des V_T-Werts führt, der in einem hohen V_T-Wert/hochohmigen Zustand und einer geringen Stromabgabe an die Bitleitung resultiert, wenn die Zelle gelesen wird. In dem Zustand mit niedrigem V_T-Wert lädt das Speichern eines Datenzustands „High” das Floating Gate positiv auf, was zu einem geringen V_T-Wert/niederohmigen Zustand und einem hohen Strom führt, der beim Lesen einer Zelle von dem Floating Gate abgegeben wird. In der Regel sollte ein Flash-Speicher, um eine schnelle Lesegeschwindigkeit zu ermöglichen, einen hohen Zellenstrom bei Vorhandensein eines geringen kapazitiven Widerstands der Bitleitung aufweisen, wodurch ein gutes Signal/Rausch-Verhältnis (SNR) vorgesehen wird. Daher wird es bevorzugt, wenn ein hoher Zellenstrom und eine geringe Verzerrung (zum Beispiel Ladestrom eines kapazitiven Widerstands) vorliegen.
Demgemäß werden in dem vorliegenden Dokument ein Verfahren und eine Vorrichtung zur Verbesserung des Lesens eines Speichers vorgesehen. Das Verfahren und die Vorrichtung sind so konfiguriert, dass sie die Steilheit einer Bitleitungs-Ladespannung bestimmen und die bestimmte Steilheit in Kombination mit einem Spannungspegel-Leseschema nutzen, um das Lesen von Daten aus einer der Bitleitung zugeordneten Speicherzelle zu unterstützen. Insbesondere ist eine Leseverstärkerschaltung so konfiguriert, dass sie eine Steilheit einer Bitleitungs-Ladespannung bestimmt und auf der Grundlage der bestimmten Steilheit die Steilheit der dem Leseverstärker bereitgestellten Bitleitungsspannung verbessert (das heißt anpasst). Durch Anpassen der Ladegeschwindigkeit der Bitleitungsspannung auf der Grundlage der Steilheit kann die Ladegeschwindigkeit, mit der die Speicherzellen, die sich in einem niederohmigen Zustand befinden (zum Beispiel mit einem hohen Zellenstrom und damit einem guten Signal/Rausch-Verhältnis) erhöht werden.
In einem Ausführungsbeispiel kann eine Speicherschaltung eine Vielzahl von Leseverstärkerschaltungen aufweisen, die so konfiguriert sind, dass sie die Steilheitserkennung zusammen mit einem zeitbasierten Spannungspegel-Leseschema durchführen, um das Lesefenster (das heißt die Lesezeitspanne) der Speicherschaltung zu verbessern. In einem solchen Ausführungsbeispiel sind die Leseverstärkerschaltungen jeweils mit Bitleitungen eines Speicherfelds gekoppelt (zum Beispiel über einen unten unter Bezugnahme auf 3 beschriebenen Multiplexer). Während einer Leseoperation ist eine Speicherzelle so konfiguriert, dass sie einer Bitleitung einen Strom bereitstellt, der bewirkt, dass sich auf der Bitleitung eine Spannung aufbaut. Ein der Bitleitung zugeordneter Leseverstärker ist so konfiguriert, dass er die Steilheit der Bitleitungsspannung bestimmt (zum Beispiel die Geschwindigkeit, mit der die Bitleitungsspannung ansteigt). Wenn bestimmt wird, dass die Steilheit der Bitleitungsspannung derjenigen einer hochohmigen Speicherzelle entspricht, erhöht der Leseverstärker auf der Grundlage der bestimmten Steilheit die Steilheit der Bitleitungsladung, sodass der Leseverstärker einen Schwellenwert eher erreicht. Daher ermöglicht die Steilheitserkennung, wie in dem vorliegenden Dokument vorgesehen, eine vergrößerte Lesezeitspanne der Speicherzellen.
2a veranschaulicht ein Signaldiagramm 200, das Bitleitungs-Ladespannungen (x-Achse) (das heißt die Spannung des Eingangs der Bitleitung in einen Leseverstärker) während des Ablaufs einer Leseoperation mittels eines Leseverstärkers als Funktion der Zeit (y-Achse) zeigt. Wie in 2a gezeigt, wird während einer Leseoperation eine Ladung aus einer Speicherzelle einer zugeordneten Bitleitung bereitgestellt, was über einen Zeitraum einen Anstieg der Spannung der Bitleitung bewirkt. In der Regel kann ein Leseverstärker so konfiguriert werden, dass er ein digitales Signal SA_D0 ausgibt, das einem in der Speicherzelle gespeicherten Datenzustand entspricht, wenn eine Bitleitungsspannung einen bestimmten Schwellenwert für den Spannungspegel 202 erreicht.
Wie in 2a gezeigt, werden unterschiedliche Bitleitungen (zum Beispiel Bitleitung 0 (BL₀) und Bitleitung n (BL_n)) mit unterschiedlicher Geschwindigkeit geladen. Zum Beispiel erreicht die Spannung von Bitleitung BL₀ die Schwellenspannung 202 nach einer Zeit t1, die kürzer ist als die Zeit, welche die Spannung von Bitleitung BL_n benötigt, um dieselbe Schwellenspannung 202 zu erreichen. Die Ladegeschwindigkeit einer Bitleitung basiert auf der Menge und der Polarität der Ladung, die in einer zugeordneten Speicherzelle gespeichert ist (zum Beispiel die Menge der Ladung, die auf dem Floating Gate einer Flash-Speicherzelle gespeichert ist). Zum Beispiel weisen Speicherzellen mit einem hohen V_T-Wert/hochohmigen Zustand eine geringe Stromabgabe auf, die Bitleitungen langsamer lädt, als Zellen mit einem geringen V_T-Wert/niederohmigen Zustand. Wenn es sich daher bei einer Speicherzelle, die aus einem Speicherfeld gelesen werden soll, um eine niederohmige Zelle handelt, wird die zugeordnete Bitleitung zu einem Zeitpunkt auf den Schwellenwert für den Spannungspegel 202 geladen, der früher ist als der Zeitpunkt, zu dem eine Bitleitung, die einer hochohmigen Zelle zugeordnet ist, auf den Schwellenwert für den Spannungspegel 202 geladen wird. Wie in 2a gezeigt, weist daher die mit BL₀ verbundene Speicherzelle einen niederohmigen Zustand auf, während die mit BL_n verbundene Speicherzelle einen hochohmigen Zustand aufweist.
2b veranschaulicht ein Signaldiagramm 204, das Bitleitungs-Ladespannungen (x-Achse) während des Ablaufs einer Leseoperation mittels einer Leseverstärkerschaltung zeigt, die eine Spannungs-Lesefunktion mit Steilheitserkennung aufweist, wie in dem vorliegenden Dokument vorgesehen. Wie in 2b gezeigt, verbessert die Steilheitserkennung die Steilheit der Bitleitungsspannung (das heißt die Ladegeschwindigkeit der Bitleitungsspannung), sodass die Bitleitungen, die niederohmigen Speicherzellen zugeordnet sind (das heißt Bitleitungen, die so konfiguriert sind, dass sie schnell geladen werden) den Schwellenwert für den Spannungspegel 202 zu einem Zeitpunkt t1' erreichen, der vor dem Zeitpunkt t1 liegt. Anders ausgedrückt ist in dem Fall, dass eine niederohmige Zelle gelesen wird, die Ladegeschwindigkeit der Bitleitung hoch, was es einem Leseverstärker ermöglicht, sein digitales Ausgangssignal, im Vergleich zu der allgemeinen Spannungs-Lesefunktion (t1), zu einem früheren Zeitpunkt (t1') zu erzeugen.
Daher verbessert, wie in 2a und 2b gezeigt, die Spannungspegel-Lesefunktion mit Spannungs-Steilheitserkennung die Lesezeitspanne zwischen niederohmigen Speicherzellen (mit gutem Signal/Rausch-Verhältnis) und hochohmigen Speicherzellen (mit schlechtem Signal/Rausch-Verhältnis), indem die Ladegeschwindigkeit der Bitleitung berücksichtigt wird.
3 veranschaulicht ein Blockdiagramm einer Speicherschaltung 300 mit einem oder mehreren Leseverstärkern, die so konfiguriert ist, dass sie eine Spannungspegel-Lesefunktion mit Steilheitserkennung der Bitleitungsspannungen implementiert. Wie in 3 gezeigt, weist die Schaltung 300 ein Speicherfeld 302 mit einer Vielzahl von Speicherzellen 302a–302n auf. Jede Speicherzelle 302x (wobei x = a, ..., n) ist so konfiguriert, dass sie einen Speicherzellenstrom erzeugt, der einer zugeordneten Bitleitung (zum Beispiel BL₀–BL_n) eine Ladung bereitstellt, welche die Speicherzelle mit einer Leseverstärkerschaltung (zum Beispiel 306a–306m) koppelt. Eine oder mehrere Bitleitungen können mittels eines oder mehrerer Multiplexer 304 gemultiplext werden, um ein einer Lesespeicherzelle zugeordnetes Signal bereitzustellen.
Jeweilige Leseverstärkerschaltungen 306y (wobei y = a, ..., m) weisen eine Pegelerkennungskomponente 308y und eine Steilheitserkennungskomponente 310y auf. Die Steilheitserkennungskomponente 308y kann so konfiguriert sein, dass sie einen Spannungspegel einer Bitleitung erkennt und ein Leseverstärker-Ausgangssignal erzeugt, wenn die Bitleitungsspannung einen Schwellenwert für den Spannungspegel (zum Beispiel eine Vorspannung) erreicht.
Die Steilheitserkennungskomponente 310y ist so konfiguriert, dass sie die Steilheit der Bitleitungsspannung beim Laden der Bitleitung erkennt. Zum Beispiel kann in einem Ausführungsbeispiel die Steilheitserkennungskomponente einen Integrator aufweisen, der so konfiguriert ist, dass er den Strom der Bitleitung über einen Zeitraum integriert. Aufgrund der linearen Natur der Bitleitungs-Ladespannung kann die Steilheit der Bitleitungsspannung aus der Integration bestimmt werden, indem bestimmt wird, wann der integrierte Strom einen vorbestimmten Wert erreicht (zum Beispiel durch Teilen der vorbestimmten Spannung durch die Zeit, welche die Spannung benötigt, um den vorbestimmten Wert zu erreichen).
Die bestimmte Steilheit kann dann verwendet werden, um den Bitleitungs-Ladevorgang selektiv zu verbessern, wenn die Steilheit groß ist (das heißt die Spannung schnell geladen wird), wodurch ein Ausgangssignal von einem zugeordneten Leseverstärker ausgelöst wird. In einem Ausführungsbeispiel wird die Steilheit von einer Speicherzelle mit einem niederohmigen Zustand zugeordneten Bitleitungsspannungen um einen ersten Faktor erhöht, während die Steilheit von einer Speicherzelle mit einem höherohmigen Zustand zugeordneten Bitleitungsspannungen um einen zweiten Faktor erhöht wird, der geringer ist als der erste Faktor. Wenn zum Beispiel eine Bitleitung (zum Beispiel BL₀) eine große Steilheit der Bitleitungsspannung aufweist, liefert die Steilheitserkennungskomponente 310a eines zugeordneten Leseverstärkers 306a eine Rückmeldung an die Pegelerkennungskomponente 308a, welche die Ladegeschwindigkeit der Bitleitung (das heißt die Steilheit der Bitleitungsspannung) auf eine Weise anpasst, bei der das Ausgangssignal in einer kürzeren Zeit in den Datenzustand „High” gebracht wird. Wenn alternativ eine Bitleitung eine geringe Steilheit der Bitleitungsspannung aufweist, liefert die Steilheitserkennungskomponente eines zugeordneten Leseverstärkers eine Rückmeldung an die Pegelerkennungskomponente, welche die Ladegeschwindigkeit der Bitleitung (das heißt die Steilheit der Bitleitungsspannung) auf eine Weise anpasst, bei der das Ausgangssignal in einer längeren Zeit in den Datenzustand „High” gebracht wird.
In einem Ausführungsbeispiel kann die Steilheitserkennungskomponente 310y die bestimmte Steilheit nutzen, um die Ladegeschwindigkeit einer Bitleitung zu erhöhen oder zu verringern, indem ein steilheitsabhängiger, dynamischer Strom zu der Stromabgabe aus einer zugeordneten Speicherzelle (zum Beispiel Speicherzellenstrom) addiert wird. Der Wert des steilheitsabhängigen, dynamischen Stroms kann direkt proportional zu der erkannten Steilheit sein, sodass eine große Steilheit dazu führt, dass ein hoher steilheitsabhängiger, dynamischer Strom zu dem Speicherzellenstrom addiert wird, während eine geringere Steilheit dazu führt, dass ein geringer steilheitsabhängiger, dynamischer Strom zu dem Speicherzellenstrom addiert wird.
In einem Ausführungsbeispiel kann ein Leseverstärker so konfiguriert sein, dass er die Steilheitserkennung ausführt, um den Betrieb eines Leseschemas in der Zeitdomäne zu verbessern. 4a und 4b veranschaulichen ein Ausführungsbeispiel eines Speichersystems, das so konfiguriert ist, dass es ein Leseschema in der Zeitdomäne betreibt, wobei eine Leseverstärkungsschaltung so konfiguriert ist, dass sie einen Speicherzellenstrom in eine Bitleitungsspannung umwandelt, die in der Zeitdomäne analysiert wird (das heißt ein Leseschema, bei dem Bitleitungen eine Vorspannung zu einem Zeitpunkt erreichen, der von ihrem gespeicherten Datenzustand abhängt). 4a veranschaulicht ein Blockdiagramm einer Speicherschaltung 400, wie sie in dem vorliegenden Dokument vorgesehen ist. 4b veranschaulicht ein entsprechendes Zeitsteuerungsdiagramm 412 der Speicherschaltung 400.
Die Speicherschaltung 400 weist ein Speicherfeld 402 mit einer Vielzahl von Speicherzellen 404a–404n auf, auf die für Leseoperationen jeweils über die Bitleitungen BL₀–BL_n, zugegriffen werden kann. Wie in 4a gezeigt, weisen die Speicherzellen 404x (wobei x = a, ... n) einen Floating-Gate-Transistor, der so konfiguriert ist, dass er eine einem Datenzustand zugeordnete Ladung speichert, und einen Zellenauswahltransistor auf. Es versteht sich, dass die in 4a gezeigten Speicherzellen gezeigt werden, um eine Speicherarchitektur zu veranschaulichen, die einen mit einer Bitleitung gekoppelten Zellenauswahltransistor aufweist, und dass ein Fachmann mit normalen Kenntnissen auf dem Fachgebiet erkennt, dass, obwohl eine einzelne mit einer Bitleitung gekoppelte Speicherzelle gezeigt ist, eine Vielzahl von Speicherzellen mit einer einzelnen Bitleitung gekoppelt sein können. In einem Ausführungsbeispiel kann die Architektur durch eine Source-seitige Leseschema-Operation gelesen werden, was einen geringen kapazitiven Widerstand der Bitleitung (CBL) und einen hohen Zellenstrom bietet.
Unter Bezugnahme auf 4a weist die Speicherschaltung 400 eine Vielzahl von Bitleitungs-Leseverstärkern 406a–406m auf (wobei zum Beispiel aufgrund des unter Bezugnahme auf 3 beschriebenen Multiplexens der Bitleitungen m < n gilt). Jeweilige Bitleitungs-Leseverstärker 406x sind so konfiguriert, dass sie einen ersten, mit einer Bitleitung des Speicherfelds (zum Beispiel BL₀, ..., BL_n) gekoppelten Eingang und einen zweiten, mit einer Vorspannung V_BIAS gekoppelten Eingangsknoten aufweisen. Jeweilige Leseverstärker 406x sind so konfiguriert, dass sie ein Ausgangssignal SAO_x erzeugen, das den in einer zugeordneten Speicherzelle gespeicherten Datenzustand angibt, wenn die Bitleitungsspannung die Vorspannung V_BIAS erreicht. Auf diese Weise fungieren die Leseverstärker als allgemeiner Pegeldetektor für das Lesen des Spannungspegels.
Die mittels der jeweiligen Bitleitungs-Leseverstärker 406a–406m erzeugten Ausgangssignale SAO_x werden einem Speicherelement 410x bereitgestellt, das so konfiguriert ist, dass es eine getaktete Abtastung des Ausgangssignals des Leseverstärkers aufnehmen kann. In einem Ausführungsbeispiel kann das getaktete Speicherelement 410x ein Flipflop oder einen Latch aufweisen, das bzw. der von dem Referenzausgangssignal SAO_REF eines Referenzleseverstärkers 408 getaktet wird, der so konfiguriert ist, dass er einen Übergang des Flipflops von einem transparenten Zustand in einen Speicherzustand bewirkt. Das Referenzausgangssignal SAO_REF (zum Beispiel ein digitales Referenzausgangssignal) wird von dem Referenzleseverstärker erzeugt, indem die Referenzbitleitung gelesen wird, die einer Referenzspeicherzelle zugeordnet ist, welche so konfiguriert ist, dass sie einen Widerstandszustand aufweist, der zwischen einem hochohmigen Zustand und einem niederohmigen Zustand liegt. In einem Ausführungsbeispiel kann die Speicherzelle eine geeignete Anzahl (zum Beispiel eine im Wesentlichen gleiche Anzahl) von hochohmigen Speicherzellen und niederohmigen Speicherzellen aufweisen, um der Bitleitung einen Referenzstrom bereitzustellen, der sich zwischen einem hohen Zellenstrom und einem niedrigen Zellenstrom befindet.
Insbesondere stellt der Referenzleseverstärker 408 ein Signal bereit, welches das Speicherelement 410x (zum Beispiel ein Flipflop) taktet, was bewirkt, dass das Speicherelement 410x ein erstes Ausgangssignal DO_x (zum Beispiel in dem Zustand „High”) bereitstellt, wenn das Ausgangssignal des Leseverstärkers in dem Zustand „High” ist (zum Beispiel wenn die Bitleitung bis auf den Sollwert geladen wird), bevor der Referenzleseverstärker den Zustand „High” erreicht (zum Beispiel wenn die Referenzbitleitung bis auf den Sollwert geladen wird), und was bewirkt, dass das Flipflop 410x ein zweites, anderes Ausgangssignal DO_x (zum Beispiel in dem Zustand „Low”) bereitstellt, wenn das Ausgangssignal des Leseverstärkers in dem Zustand „High” ist (zum Beispiel wenn die Bitleitung auf den Sollwert geladen wird), nachdem der Referenzleseverstärker den Zustand „High” erreicht hat.
Daher führt das Speichersystem 400 ein Spannungspegel-Leseschema aus, das eine Unterscheidung zwischen einem Datenzustand „High” und einem Datenzustand „Low” ermöglicht, indem es einen Referenzzeitpunkt bereitstellt, vor dem ein erster Datenzustand (zum Beispiel Zustand „High”) ausgegeben wird und nach dem ein zweiter, anderer Datenzustand (zum Beispiel Zustand „Low”) ausgegeben wird (zum Beispiel stellt in 4b die Bitleitung BL₀ einen Datenzustand „High” bereit, und die Bitleitung BL_n stellt einen Datenzustand „Low” bereit).
Der Betrieb der Speicherschaltung 400 ist in 4b veranschaulicht. Wie in dem Signaldiagramm 414 gezeigt, basiert die Ladegeschwindigkeit der jeweiligen Bitleitungen auf dem spezifischen Widerstand einer zugeordneten Speicherzelle, der zu einem hohen bzw. niedrigen Zellenstrom führt. Beispielsweise weist, wie in 4b gezeigt, die mit der Bitleitung BL₀ verbundene Speicherzelle einen niederohmigen Zustand auf, der zu einem hohen Zellenstrom führt, welcher so konfiguriert ist, dass er die Bitleitung BL₀ lädt, damit diese zu dem Zeitpunkt t1 die Vorspannung 416 erreicht. Die mit der Bitleitung BL_n verbundene Zelle hingegen befindet sich in einem hochohmigen Zustand, der zu einem sehr geringen Zellenstrom führt, welcher so konfiguriert ist, dass er die Bitleitung BL_n lädt, damit diese zu dem Zeitpunkt t3 die Vorspannung 416 erreicht. Ferner lädt die Referenzbitleitung BL_REF, die mittels einer Referenzspeicherzelle geladen wird, wobei ein Referenzstrom angelegt wird, der sich zwischen dem hohen Zellenstrom von BL₀ und dem niedrigen Zellenstrom von BL_n befindet, die Referenzbitleitung BL_REF, um zu dem Zeitpunkt t2 die Vorspannung 416 zu erreichen.
Das Signaldiagramm 418 veranschaulicht das Ausgangssignal der in der Schaltung 400 gezeigten Leseverstärker (zum Beispiel SA₀, SA_m, SA_REF). Der Bitleitungs-Leseverstärker 406a, der die niederohmige Speicherzelle liest, erzeugt zu dem Zeitpunkt t1' ein digitales Ausgangssignal SAO₀. Der Leseverstärker 406m, der die hochohmige Speicherzelle liest, erzeugt zu dem Zeitpunkt t3' ein digitales Ausgangssignal SAO_m. Aufgrund der Steilheitserkennung ist die Ladegeschwindigkeit der mit einer niederohmigen Zelle verbundenen Bitleitung BL₀ hoch, was den Leseverstärker veranlasst, sein digitales Ausgangssignal zu einem Zeitpunkt t1' zu erzeugen, der vor dem Zeitpunkt liegt, zu dem ein Leseverstärker, der keine Steilheitserkennung aufweist (zum Beispiel nur eine Spannungs-Lesefunktion einsetzt) ein digitales Ausgangssignal erzeugen würde. Auf diese Weise ist die Lesezeitspanne des vorgeschlagenen Leseverstärkers (zum Beispiel die Differenz zwischen t1' und t3') im Vergleich zu allgemeinen Spannungs-Lesefunktionen nach dem Stand der Technik größer.
Um zu ermitteln, ob es sich bei einer Speicherzelle um eine niederohmige oder um eine hochohmige Speicherzelle handelt, muss das Ausgangssignal eines Leseverstärkers in dem Zeitraum zwischen t1' und t3' ausgewertet werden. Daher ist der Referenzleseverstärker 408 so konfiguriert, dass er zu dem Zeitpunkt t2 ein Referenzausgangssignal SAO_REF bereitstellt. Der Strom der Referenzzelle muss geringer sein als der einer Zelle in einem niederohmigen Zustand und höher als der einer Zelle in einem hochohmigen Zustand, um sicherzustellen, dass t2 sich zwischen t1 und t3 befindet (zum Beispiel kann der Strom der Referenzzelle gleich der Hälfte des Stroms der Zelle mit dem niederohmigen Zustand sein), und um es daher dem Referenzsignal zu ermöglichen, zwischen einem niederohmigen und einem hochohmigen Zustand zu unterscheiden.
Wie in dem Signaldiagramm 420 gezeigt, wird das getaktete Speicherelement 410x sich in einem Übergangszustand befinden, in dem keine Daten gespeichert werden, wenn das Signal des Referenzleseverstärkers sich in dem Zustand „Low” befindet. Daher wird der Ausgang eines getakteten Speicherelements, das so konfiguriert ist, dass es ein Ausgangssignal eines einer niederohmigen Speicherzelle zugeordneten Leseverstärkers empfängt, auf einen Wert „High” gebracht, wenn der Referenztakt auf den Zustand „High” gebracht wird. Nachdem sich das Ausgangssignal des Referenzleseverstärkers in dem Zustand „Low” befindet, liegt alternativ an dem Ausgang des getakteten Speicherelements ein „Low”-Signal vor. Daher ermöglicht es der Vergleich des Wertes des Referenzleseverstärkers mit dem Ausgangssignal des Speicherzellen-Leseverstärkers, bei einer Leseoperation die Ladegeschwindigkeit der Bitleitung zu berücksichtigen.
Wie in 4b gezeigt, kann demgemäß, wie in dem vorliegenden Dokument vorgesehen, ein Steilheitserkennungsverfahren zusammen mit einem Spannungspegel-Leseschema genutzt werden, das einen Zellenstrom in eine Bitleitungsspannung umwandelt und eine Bitleitungsspannung in eine Zeitdomäne. Da ein Referenzleseverstärker ein digitales Signal für eine Referenzzeit vorsieht und kein analoges Signal wie Spannung oder Strom (Stand der Technik), verbessert das vorgeschlagene Leseschema die Robustheit des Systems gegen Rauschen.
In einem Ausführungsbeispiel weist die Speicherschaltung 400, wie oben bereits angegeben, eine Architektur auf, bei der ein Zellenauswahltransistor mit einer Bitleitung verbunden und so konfiguriert ist, dass er die Bitleitung mit einem Floating-Gate-Transistor koppelt, der so konfiguriert ist, dass er eine mit einem Datenzustand verbundene Ladung speichert. In einer solchen Architektur kann ein Leseverstärker so konfiguriert sein, dass er die Source-seitige Lesefunktion nutzt, um die Kombination aus minimalem kapazitivem Widerstand der Bitleitung und maximalem Lesestrom zu optimieren. Demgemäß ist ein Leseverstärker so konfiguriert, dass er eine Source-seitige Lesefunktion betreibt, welche das Lesefenster verbessert und die Robustheit des Systems gegen Rauschen verbessert.
5 veranschaulicht ein Blockdiagramm einer Speicherschaltung 500, die so konfiguriert ist, dass sie eine allgemeine Spannungspegel-Lesefunktion mit Steilheitserkennung zum Verbessern der Leseoperation implementiert. Wie in 5 gezeigt, kann ein Leseverstärker 504 so konfiguriert sein, dass er einen Spannungspegeldetektor 506 aufweist, der so konfiguriert ist, dass er das Ausgangssignal einer mit dem Speicherfeld 502 gekoppelten Bitleitung empfängt. Der Spannungspegeldetektor 506 ist mit einer Steilheitserkennungskomponente 508 gekoppelt, die eine Steilheitsbestimmungskomponente 510 und eine Steilheitsanpassungskomponente 512 aufweisen kann.
Die Steilheitsbestimmungskomponente 510 ist so konfiguriert, dass sie die Steilheit der Bitleitungsspannung bestimmt. In einem Ausführungsbeispiel ist die Steilheitsbestimmungskomponente 510 so konfiguriert, dass sie die Steilheit der Bitleitungsspannung mittels Integration des Speicherzellenstroms bestimmt, welcher der Bitleitung bereitgestellt wird. Zum Beispiel kann ein kapazitives Element so konfiguriert sein, dass es den Speicherzellenstrom über einen bestimmten Zeitraum integriert, bis er einen vorbestimmten Wert erreicht. Aus der Zeit, welche der Speicherzellenstrom benötigt, um den vorbestimmten Wert zu erreichen, lässt sich auf die Steilheit der Bitleitungs-Ladespannung schließen (zum Beispiel gibt eine lange Ladezeit eine geringe Steilheit an, und eine kurze Ladezeit gibt eine große Steilheit an).
Die Steilheitsanpassungskomponente 512 ist so konfiguriert, dass sie die bestimmte Steilheit nutzt, um die Steilheit der Bitleitungsspannung (zum Beispiel den Strom, welcher der Bitleitung bereitgestellt wird) in einer Regelschleife anzupassen. Wenn zum Beispiel in einem Ausführungsbeispiel eine große Steilheit erkannt wird, kann der Source-Folger die Steilheit der Bitleitungsspannung um einen großen Betrag verschieben, sodass sie den Schwellenwert des Spannungspegeldetektors zu einem früheren Zeitpunkt erreicht (zum Beispiel bei niederohmigen Speicherzellen), während der Source-Folger die Steilheit der Bitleitungsspannung beim Erkennen einer geringeren Steilheit um einen geringeren Betrag verschieben kann.
6a und 6b veranschaulichen ein ausführlicheres Ausführungsbeispiel einer Leseverstärker-Schaltungsanordnung, die so konfiguriert ist, dass sie ein Spannungspegel-Leseschema in der Zeitdomäne betreibt. 6a veranschaulicht ein Blockdiagramm einer Source-seitigen Leseschaltung 600, wie sie in dem vorliegenden Dokument vorgesehen ist. 6b veranschaulicht ein entsprechendes Zeitsteuerungsdiagramm 606 eines Leseschemas.
Unter Bezugnahme auf 6a ist ein Bitleitungs-Leseverstärker SA₀ mit einer Bitleitung BL₀ gekoppelt, und ein Referenzleseverstärker SA_REF ist mit einer Bitleitung BL_REF gekoppelt. Die Bitleitungen BL₀ und BL_REF sind mit Schalttransistoren 602 bzw. 604 gekoppelt, die so konfiguriert sind, dass sie die Bitleitungen während eines Entladevorgangs des Speicherfelds gegen Erde entladen, bevor eine Integration einer Spannung auf den Bitleitungen beginnt. Jeweilige Leseverstärker (zum Beispiel SA₀, SA_REF) sind so konfiguriert, dass sie in einer Gate-Schaltung betrieben werden, die eine Vorspannung V_BIAS mit einer Bitleitungsspannung vergleicht.
Eine Speicherzelle stellt der Bitleitung BL₀ bzw. BL_REF einen Speicherzellenstrom bereit, der die Bitleitungsspannung mittels Integration des Speicherzellenstroms anhebt. Die Bitleitung BL₀ bzw. BL_REF ist ferner mit einem Stromspiegel gekoppelt, der vier Transistoren aufweist: N1, N2, P1 und P2. Der Transistor N1 ist mit der Bitleitung BL₀ bzw. BL_REF gekoppelt. Der Transistor N2 ist mit einer Vorspannung gekoppelt. Solange die Bitleitungsspannung geringer ist als die Vorspannung, wird der Transistor N1 in einem Zustand „Ein” betrieben, weil er über eine größere Gate-Source-Spannung verfügt als der Transistor N2. Wenn jedoch die Bitleitungsspannung die Vorspannung erreicht, wird der Transistor N1 ausgeschaltet, was bewirkt, dass der über den Transistor P1 bereitgestellte Vorspannungsstrom den Knoten K1 auf eine Spannung anhebt, die dazu führt, dass mittels des Leseverstärkers ein Signal ausgegeben wird.
Die Leseoperation ist in den Signaldiagrammen von 6b veranschaulicht. Das Lesen erfolgt in zwei Phasen: einer Entladungsphase und einer Lesephase. In der Entladungsphase (zum Beispiel vor t1) werden die vorherigen Leseoperationen (Signaldiagramme 610–616) schnell auf null gesetzt, um den Speicher für die nächste Leseoperation vorzubereiten. Zum Beispiel muss eine ausgewählte Bitleitung des Speicherfelds (zum Beispiel BL1) aus einem vorgeladenen Zustand (zum Beispiel mit einer Spannung von 1,2 V) auf Erde (0 V) entladen werden, um eine VDS-Vorspannung und einen entsprechenden Zellenstrom bereitzustellen.
Zu einem ersten Zeitpunkt t1, nachdem die Entladung abgeschlossen ist, lädt der Speicherzellenstrom den kapazitiven Widerstand der Bitleitung von VSS auf eine Versorgungsspannung VDD. Das Signaldiagramm 612 veranschaulicht die Bitleitungs-Ladespannung der Bitleitung BL₀ für eine niederohmige Speicherzelle „0” und für eine hochohmige Speicherzelle „1”. Wie zuvor bereits erläutert, erreicht die Bitleitungs-Ladespannung der niederohmigen Speicherzelle „0” die Vorspannung zu einem früheren Zeitpunkt t2 als die Bitleitungs-Ladespannung einer hochohmigen Speicherzelle, welche die Vorspannung zu einem Zeitpunkt t4 erreicht.
Um das Ausgangssignal des Leseverstärkers SA₀ auszuwerten, erreicht die Bitleitungs-Ladespannung der Referenzbitleitung die Vorspannung zu einem Zeitpunkt t3, der nach dem Zeitpunkt t2 und vor dem Zeitpunkt t4 liegt. Die Spannung der Referenzbitleitung, welche die Schwellenspannung zu dem Zeitpunkt t2 erreicht, versetzt das Flipflop bzw. den Latch FF_n zu dem Zeitpunkt t2 aus einem transparenten Zustand in einen Speicherzustand, da das Referenzsignal das Flipflop taktet. Wenn der Leseverstärker SA₀ eine hochohmige Speicherzelle liest, erzeugt das Flipflop FF zu dem Zeitpunkt t4 ein Ausgangssignal, und der Leseverstärker erzeugt ein Datenausgangssignal (S_DO), das 0 bleibt, während, wenn der Leseverstärker SA₀ eine niederohmige Speicherzelle liest, das Flipflop FF_n zu dem Zeitpunkt t1 ein Ausgangssignal erzeugt und das Datenausgangssignal (S_DO) des Leseverstärkers in den Zustand „High” übergeht.
7a veranschaulicht ein noch ausführlicheres Ausführungsbeispiel eines Leseverstärkers 700, der so konfiguriert ist, dass er eine Spannungspegel- und eine Steilheitserkennung einsetzt. Der Leseverstärker 700 weist getrennte Schaltungsanordnungen für die Pegelerkennung und für die Steilheitserkennung auf, die miteinander interagieren, um eine Spannungspegel-Lesefunktion mit Steilheitserkennung bereitzustellen. 7b zeigt Simulationsergebnisse, welche den Betrieb des Leseverstärkers 700 veranschaulichen.
Für die Pegelerkennung weist der Leseverstärker 700 einen Stromspiegel mit den Transistoren N1 und N2 auf, der so konfiguriert ist, dass er als Spannungspegeldetektor fungiert. Bevor die Bitleitungsspannung den Vorspannungspegel erreicht, wird der Transistor N2 eingeschaltet (zum Beispiel er ist leitend), aber wenn die Bitleitungsspannung die Vorspannung erreicht, wird der Transistor N2 ausgeschaltet (zum Beispiel er wird nicht leitend), und es wird mittels des Leseverstärkers ein Signal ausgegeben.
Für die Pegel- und Steilheitserkennung weist der von P2 gelieferte Strom ibias_var zwei Komponenten auf: icap und ibias0, wobei ibias0 ein konstanter Offset-Strom ist und wobei icap ein dynamischer Bitleitungs-Ladestrom ist, der von der Steilheit der Bitleitung abhängt. Der Wert von ibias_var kann erreicht werden, indem eine Source-Folger-Komponente 702 und eine steilheitsgesteuerte Spannungsquelle 704 zu dem Leseverstärker 700 hinzugefügt werden, um den steilheitsabhängigen Bitleitungs-Ladestrom ibias_var für den Knoten INT zu erzeugen.
Die aus den Transistoren P5 und P3 bestehende Source-Folger-Komponente 702 ist so konfiguriert, dass sie die Bitleitungsspannung auf einen Spannungswert des Knotens LS = Vbitline + VGSp verschiebt, wobei Vbitline die Bitleitungsspannung ist und wobei VGSp eine dynamische Gate-Source-Spannung des Transistors P5 ist, die eine Funktion der Steilheit der Bitleitungsspannung ist.
Die steilheitsgesteuerte Spannungsquelle 704 weist eine PMOS-Diode P4 auf, die zusammen mit dem Transistor P2 als Stromspiegel arbeitet und einen ersten und einen zweiten Zweig aufweist. Der erste Zweig (der den einstellbaren Transistor N3 und den einstellbaren Kondensator C1 aufweist), ist so konfiguriert, dass er selektiv einen dynamischen kapazitiven Ladestrom icap erzeugt, der einem geerdeten Kondensator C1 bereitgestellt wird, wenn der Transistor N3 eingeschaltet wird. Während des Betriebs wird der Transistor N3 mit einer dynamischen Eingangsspannung vorgespannt, die von der Steilheit der Bitleitung abhängt und den Widerstand des Transistors N3 ändert. Je größer die Steilheit der Bitleitungsspannung, umso niedriger ist der dynamische Widerstand, und umso höher ist der dynamische kapazitive Ladestrom icap. Der zweite Zweig (der den Transistor N4 aufweist) fügt einen konstanten Stromanteil ibias0 hinzu, der ebenfalls dazu beiträgt, eine geeignete Vorspannung von P4 zu erzielen.
Zum Beispiel wird die verschobene Bitleitungsspannung an dem Knoten LS an den Gate-Anschluss des Transistors N3 angelegt, der eingeschaltet wird, um dem kapazitiven Widerstand C1 eine Ladung bereitzustellen. Je schneller die Bitleitung ansteigt, umso schneller steigt die Spannung bei LS an, was den Transistor N3 dazu veranlasst, dem Kondensator C1 mehr dynamischen, kapazitiven Ladestrom icap zu liefern. Wenn zum Beispiel die Steilheit der Bitleitungs-Ladespannung hoch ist, wird der Kondensator C1 schnell geladen, was dazu führt, dass der dynamische kapazitive Ladestrom icap hoch ist. Wenn alternativ die Steilheit der Bitleitungs-Ladespannung gering ist, wird der Kondensator C1 langsam geladen, was dazu führt, dass der dynamische, kapazitive Ladestrom icap gering ist.
Der dynamische, kapazitive Ladestrom icap plus der Offset-Strom ibias0 werden mittels des an die Diode angeschlossenen Transistors P4 gemessen. Da die beiden Transistoren P4 und P2 eine Stromspiegelstruktur aufweisen, hängt der von P2 zu der Bitleitung gelangende Ladestrom von der Steilheit der Bitleitungsspannung ab. Wenn sich der Transistor N2 in dem Zustand „Aus” befindet, wird auf diese Weise der Knoten INT schnell geladen, wenn die Steilheit der Bitleitungsspannung hoch ist (zum Beispiel beim Lesen des Zustands einer niederohmigen Zelle), und das Signal SA_OUT wird eher erzeugt. In dem Fall, in dem die Steilheit der Bitleitungsspannung gering ist (zum Beispiel beim Lesen des Zustands einer hochohmigen Zelle), wird der Knoten INT langsam geladen, was dazu führt, dass es zu einer großen Verzögerung des digitalen Ausgangssignals SA_OUT kommt.
Vorteilhafterweise kann in einem Ausführungsbeispiel bei Bitleitungen, die hochohmigen Speicherzellen zugeordnet sind, (das heißt bei Bitleitungen, die so konfiguriert sind, dass sie langsam geladen werden) der Offset-Strom ibias0 verringert werden, um die Steilheit der Bitleitungsspannung (das heißt die der Bitleitung bereitgestellte Strommenge) zu verringern und dadurch die Signalausgabe zu einem späteren Zeitpunkt auf einen Datenzustand „High” zu bringen. In einem solchen Ausführungsbeispiel kann eine Anpassung der Ladegeschwindigkeit von hochohmigen Speicherzellen die Lesezeitspanne eines Leseverstärkers weiter verbessern.
In 7b sind Simulationsergebnisse für den Leseverstärker 700 dargestellt. 7b veranschaulicht den Fall einer Speicherzelle in einem Zustand mit geringem V_T-Wert, wobei die Steilheitserkennung die Leseoperation beschleunigt. Insbesondere folgt der Knoten INT zunächst der Bitleitungsspannung (zum Beispiel wenn N2 sich in dem Zustand „Ein” befindet), und sobald die Bitleitungsspannung die Vorspannung erreicht, wird der Knoten INT schnell auf VDD geladen (zum Beispiel wenn N2 sich in dem Zustand „Aus” befindet). Sobald die Spannung von INT den Schwellenwert für die Spannung des Leseverstärkers erreicht, erfolgt somit auf der Grundlage der Verbesserung des Bitleitungsstroms aufgrund der Steilheitserkennung ein schneller Übergang des digitalen Ausgangssignals SA_OUT von VSS auf VDD.
8 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens 800 zum Verbessern des Lesens eines Speichers mittels Bestimmen der Steilheit einer Bitleitungs-Ladespannung und durch Nutzen der bestimmten Steilheit in Kombination mit einem Spannungspegel-Leseschema.
Obwohl das Verfahren 800 nachfolgend als Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben wird, versteht es sich, dass die veranschaulichte Reihenfolge solcher Handlungen oder Ereignisse nicht in einem beschränkenden Sinn zu interpretieren ist. Zum Beispiel können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder mit Ereignissen außer denjenigen auftreten, die in dem vorliegenden Dokument veranschaulicht und/oder beschrieben sind. Außerdem kann es sein, dass nicht alle veranschaulichten Handlungen erforderlich sind, um einen oder mehrere Aspekte bzw. ein oder mehrere Ausführungsbeispiele der Offenbarung aus dem vorliegenden Dokument zu implementieren. Außerdem können eine oder mehrere der in dem vorliegenden Dokument dargestellten Handlungen in einer oder mehreren separaten Handlungen und/oder Phasen ausgeführt werden.
Des Weiteren kann der beanspruchte Gegenstand als Verfahren, Vorrichtung oder Erzeugnis implementiert sein, wobei Standard-Programmier- und/oder Engineering-Techniken verwendet werden, um Software, Firmware, Hardware oder eine beliebige Kombination aus diesen herzustellen, um einen Computer so zu steuern, dass der offenbarte Gegenstand implementiert wird (so sind zum Beispiel die in 3, 5, 7a, usw. gezeigten Schaltungen nicht einschränkende Beispiele von Schaltungen, die zum implementieren des Verfahrens 800 verwendet werden können). Der Begriff „Erzeugnis”, so wie er in dem vorliegenden Dokument verwendet wird, soll ein Computerprogramm umfassen, auf das von jeder beliebigen computerlesbaren Vorrichtung, jedem beliebigen Träger oder Medium aus zugegriffen werden kann. Selbstverständlich werden die Fachleute auf diesem Gebiet viele Modifikationen erkennen, die an dieser Konfiguration vorgenommen werden können, ohne dass von dem Schutzumfang oder dem Gedanken des beanspruchten Gegenstands abgewichen wird.
Bei 802 wird die Steilheit einer Bitleitungsspannung bestimmt. Die Steilheit der Bitleitungsspannung basiert auf dem Strom, welcher der Bitleitung (zum Beispiel von einer Speicherzelle) bereitgestellt wird. In einem Ausführungsbeispiel kann die Steilheit der Bitleitungs-Ladespannung mittels Integration des Speicherzellenstroms bestimmt werden. Zum Beispiel kann ein kapazitives Element so konfiguriert sein, dass es den Speicherzellenstrom über einen bestimmten Zeitraum integriert, bis er einen vorbestimmten Wert erreicht. Aus der Zeit, welche der Speicherzellenstrom benötigt, um den vorbestimmten Wert zu erreichen, lässt sich auf die Steilheit der Bitleitungs-Ladespannung schließen (zum Beispiel gibt eine lange Ladezeit eine geringe Steilheit an, und eine kurze Ladezeit gibt eine große Steifheit an).
Bei 804 wird die Steilheit der Bitleitungsspannung auf der Grundlage der bestimmten Steilheit angepasst. In einem Ausführungsbeispiel kann die Steilheit der Bitleitungsspannung (zum Beispiel die Ladegeschwindigkeit der Bitleitungsspannung) angepasst werden, indem ein steilheitsabhängiger, dynamischer Strom zu dem Speicherzellenstrom addiert wird. Wenn in einem Ausführungsbeispiel eine große Steilheit erkannt wird (zum Beispiel bei hochohmigen Speicherzellen mit hohem Strom), kann die Spannung der Bitleitung so verschoben werden, dass sie den Schwellenwert des Spannungspegeldetektors schneller erreicht.
Bei 806 wird die angepasste Bitleitungsspannung mit dem Schwellenwert für die Spannung verglichen. Der Vergleich der Bitleitungsspannung mit einem Schwellenwert für die Spannung kann Bestandteil eines Pegel-Leseschemas sein, wobei ein Leseverstärkersignal erzeugt wird, wenn die Bitleitungsspannung den Schwellenwert für die Spannung erreicht.
Bei 808 wird die Zeit, welche die angepasste Bitleitung benötigt, um den Schwellenwert für die Spannung zu erreichen, mit der Zeit verglichen, welche eine Referenzbitleitung benötigt, um den Schwellenwert zu erreichen. In einem Ausführungsbeispiel kann das Pegel-Leseschema eine Pegel-Lesefunktion in der Zeitdomäne aufweisen, wobei das Referenzsignal anhand des Zeitpunkts, zu dem die Bitleitungsspannung einen vorbestimmten Schwellenwert (zum Beispiel eine Vorspannung) erreicht, zwischen einem niederohmigen Zustand und einem hochohmigen Zustand unterscheidet. Wenn zum Beispiel die Bitleitungsspannung einen vorbestimmten Schwellenwert (zum Beispiel eine Vorspannung) zu einem Zeitpunkt erreicht, der eher ist als derjenige, zu dem das Referenzsignal denselben vorbestimmten Schwellenwert erreicht, ist die Bitleitungsspannung einer Zelle mit niedrigem VT-Wert zugeordnet (zum Beispiel Speichern eines Datenzustands „High”).
Obwohl die Offenbarung im Hinblick auf eine oder mehrere Implementierungen gezeigt und beschrieben worden ist, werden den Fachleuten auf diesem Gebiet auf der Grundlage des Lesens und Verstehens dieser Beschreibung und der beigefügten Zeichnungen gleichwertige Veränderungen und Modifikationen einfallen. Die Offenbarung umfasst alle solchen Modifikationen und Veränderungen und ist nur durch den Schutzumfang der folgenden Ansprüche beschränkt. Mit besonderem Hinblick auf die verschiedenen Funktionen, die von den oben beschriebenen Komponenten (zum Beispiel Elementen und/oder Ressourcen) ausgeführt werden, sollen die zum Beschreiben solcher Komponenten verwendeten Begriffe jeder beliebigen Komponente entsprechen, welche die angegebene Funktion der beschriebenen Komponente ausführt (die zum Beispiel funktional gleichwertig ist), es sei denn, es ist etwas anderes angegeben, selbst wenn sie nicht strukturell gleichwertig mit der offenbarten Struktur ist, welche die Funktion in den in dem vorliegenden Dokument veranschaulichten, beispielhaften Implementierungen der Offenbarung ausführt. Außerdem kann, während ein bestimmtes Merkmal der Offenbarung im Hinblick auf lediglich eine von mehreren Implementierungen offenbart worden sein kann, ein solches Merkmal mit einem oder mehreren weiteren Merkmalen der anderen Implementierungen kombiniert werden, soweit dies für jede beliebige angegebene oder bestimmte Anwendung wünschenswert und vorteilhaft ist. Zusätzlich sollen die Artikel ”ein”, ”eine” und ”einer”, wie sie in dieser Anmeldung und den angehängten Ansprüchen verwendet werden, so ausgelegt werden, dass sie ”ein oder mehrere”, ”eine oder mehrere” bzw. ”einer oder mehrere” bedeuten.
Außerdem sollen in dem Maße, in dem die Begriffe „umfasst”, „aufweisend”, „aufweist”, „mit” oder Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, solche Begriffe auf eine solche Weise einschließend sein, dass sie gleichbedeutend mit dem Begriff „umfassend” sind.

Claims

Speicherschaltung, die Folgendes aufweist: eine Speicherzelle, die so konfiguriert ist, dass sie einen Speicherzellenstrom erzeugt, der einer zugeordneten Bitleitung eine Ladung bereitstellt, wobei die Ladung auf der Bitleitung als Funktion der Zeit, um eine Bitleitungsspannung zu erzeugen, die eine Steilheit aufweist, zunimmt; eine mit der Bitleitung gekoppelte Steilheitserkennungskomponente, die so konfiguriert ist, dass sie die Steilheit der Bitleitungsspannung erkennt und die Steilheit der Bitleitungsspannung auf der Grundlage der bestimmten Steilheit verbessert; und eine Pegelerkennungskomponente, die so konfiguriert ist, dass sie einen Spannungspegel der Bitleitung erkennt und ein Leseverstärker-Ausgangssignal erzeugt, wenn die Bitleitungsspannung größer ist als ein Schwellenwert für den Spannungspegel.
Speicherschaltung nach Anspruch 1, wobei das Verbessern der Steilheit der Bitleitungsspannung das Erhöhen der Steilheit der Bitleitungsspannung um einen ersten Faktor bei Bitleitungen umfasst, die einer niederohmigen Speicherzelle zugeordnet sind, und wobei das Verbessern der Steilheit der Bitleitungsspannung das Erhöhen der Steilheit der Bitleitungsspannung um einen zweiten Faktor bei Bitleitungen umfasst, die einer höherohmigen Speicherzelle zugeordnet sind, wobei der erste Faktor größer ist als der zweite Faktor.
Speicherschaltung nach Anspruch 1, wobei die Steilheitsbestimmungskomponente einen Integrator aufweist, der so konfiguriert ist, dass er über den Speicherzellenstrom der Bitleitung einen Zeitraum integriert und aus dem integrierten Strom die Steilheit bestimmt.
Speicherschaltung nach Anspruch 1, die Folgendes aufweist: einen Referenzleseverstärker, der so konfiguriert ist, dass er ein Referenzausgangssignal erzeugt, wobei der Referenzleseverstärker einen mit einem Schwellenspannungssignal gekoppelten ersten Eingang und einen zweiten Eingang aufweist, der mit einer Referenzbitleitung gekoppelt ist, die einer mittelohmigen Speicherzelle zugeordnet ist, welche einen Strom bereitstellt, der geringer ist als ein Strom, der von einer Speicherzelle bereitgestellt wird, die einen Datenzustand „High” speichert, und höher als ein Strom, der von einer Speicherzelle bereitgestellt wird, die einen Datenzustand „Low” speichert; wobei, wenn das Referenzausgangssignal zu einem Zeitpunkt, bevor die Bitleitung einen Sollpegel erreicht, den Zustand „Low” aufweist, eine Auswertungsschaltung einen Datenzustand „High” erzeugt, und wobei, wenn das Referenzausgangssignal zu dem Zeitpunkt, nachdem eine Bitleitung den Sollpegel erreicht hat, einen Zustand „High” aufweist, die Auswertungsschaltung einen Datenzustand „Low” erzeugt.
Speicherschaltung nach Anspruch 4, wobei die mittelohmige Speicherzelle eine geeignete Anzahl von hochohmigen Speicherzellen und von niederohmigen Speicherzellen aufweist, um einen mittleren Speicherzellenstrom bereitzustellen, der im Wesentlichen gleich der Hälfte eines Stroms der niederohmigen Speicherzelle ist.
Speicherschaltung nach Anspruch 4, wobei die Auswertungsschaltung ein Speicherelement aufweist, das so konfiguriert ist, dass es eine getaktete Abtastung des Leseverstärker-Ausgangssignals aufnimmt.
Speicherschaltung nach Anspruch 6, wobei das Speicherelement, das so konfiguriert ist, dass es eine getaktete Abtastung aufnimmt, einen mittels des Referenzausgangssignals getakteten Latch aufweist, der so konfiguriert ist, dass er das Leseverstärker-Ausgangssignal empfängt.
Speicherschaltung nach Anspruch 1, wobei die Pegelerkennungskomponente einen Stromspiegel mit einem ersten, mit der Bitleitung gekoppelten Transistor und mit einem zweiten, mit einer auf dem Schwellenwert für den Spannungspegel gehaltenen Vorspannung gekoppelten Transistor aufweist, und wobei, wenn die Bitleitungsspannung den Schwellenwert für den Spannungspegel erreicht, der erste Transistor ausgeschaltet wird, was bewirkt, dass ein Leseverstärker das Leseverstärker-Ausgangssignal ausgibt.
Leseverstärkerschaltung, die Folgendes aufweist: eine Steilheitserkennungskomponente, die so konfiguriert ist, dass sie die Steilheit einer Bitleitungsspannung bestimmt und die Steilheit mittels eines Regelzyklus verbessert, um eine Ladegeschwindigkeit von Bitleitungen zu erhöhen, die Speicherzellen mit einem niederohmigen Zustand zugeordnet sind; und eine Pegelerkennungskomponente, die so konfiguriert ist, dass sie ein Leseverstärker-Ausgangssignal erzeugt, wenn die Bitleitungsspannung größer ist als ein Schwellenwert für den Spannungspegel; wobei das Verbessern der Steilheit der Bitleitung eine Zeit verringert, welche die Bitleitung benötigt, um den Schwellenwert für den Spannungspegel zu erreichen.
Verfahren zum Lesen einer Speicherzelle, wobei das Verfahren Folgendes umfasst: Bestimmen der Steilheit einer Bitleitungsspannung; Verbessern der Steilheit der Bitleitungs-Ladespannung auf der Grundlage der bestimmten Steilheit; und Vergleichen der verbesserten Bitleitungsspannung mit einem Schwellenwert für die Spannung und Bereitstellen eines Leseverstärker-Ausgangssignals auf der Grundlage eines Zeitpunkts, zu dem die verbesserte Bitleitungsspannung den Schwellenwert für die Spannung erreicht.