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Die vorliegende Erfindung betrifft allgemein das Prüfen mehrerer Halbleiterchips. Insbesondere betrifft die vorliegende Offenbarung das parallele Prüfen mehrerer Halbleiterchips auf der Waferebene.
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Aufgrund seiner Auswirkung auf die Produktionskosten ist das Prüfen von Halbleiterchips für viele Hersteller schwierig gewesen. Es wurden viele Maßnahmen getroffen, um Prüfkosten abzubauen, einschließlich Vergrößerung von Prüfsystemdurchsätzen. Zum Beispiel wurde in automatisierten Prüfsystemen, wie etwa ATE (Automated Test Equipment), das parallele Prüfen mehrerer Chips eingeführt, um Prüfkosten abzubauen. Auf der Waferebene, auf der ein Wafer hunderte Chips aufweist, wird das parallele Prüfen jedoch aufgrund der Notwendigkeit mehrerer Kanäle für Eingabe/Ausgabe (IO) für jeden Halbleiterchip schwierig. Deshalb werden ein Verfahren und ein System benötigt, um paralleles Prüfen auf Waferebene an mehreren Halbleiterchips auszuführen, bei dem weniger Betriebsmittel von den automatisierten Prüfsystemen erfordert werden.
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Die Druckschrift
US 4 749 947 A beschreibt eine Teststruktur zum Prüfen von integrierten Schaltkreisen mit einem Netz von Prüf- und Abfrageleitungen.
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Die Druckschrift
US 3 849 872 A beschreibt ein Testsystem zum Testen von integrierten Schaltkreisen mit Schaltkreisen in Kerbregionen eines Wafers.
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Die Druckschrift
US 6 988 232 B2 beschreibt eine parallele Testarchitektur zum Prüfen von Schaltkreisen.
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Die Druckschrift
US 2009/0 206 863 A1 beschreibt ein System und ein Verfahren, um eine Vielzahl von Schaltkreisen zu prüfen, wobei ein Testdatenausgang eines ersten Schaltkreises mit dem Testdateneingang eines zweiten Schaltkreises verbunden ist.
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Die Druckschrift
US 5 648 661 A beschreibt elektrische Leitungen auf einem Wafer, mit welchen Chips in dem Wafer angesprochen werden können.
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In verschiedenen Ausführungsbeispielen wird ein System zum Prüfen von Halbleiterchips bereitgestellt, aufweisend: mehrere in einem Wafer angeordnete Halbleiterchips, wobei jeder der mehreren Halbleiterchips mindestens einen Anschluss zum Empfangen von Prüfdaten aufweist; mindestens eine in einer Kerbregion des Wafers zwischen mindestens einem Anschluss eines ersten Halbleiterchips und mindestens einem Anschluss mindestens eines zweiten Halbleiterchips der mehreren Halbleiterchips angeordnete Verbindung, wobei der erste Halbleiterchip dafür eingerichtet ist, die Prüfdaten über die mindestens eine Verbindung zu dem mindestens einen zweiten Halbleiterchip zu senden.
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In einer Ausgestaltung können die mehreren Halbleiterchips gleichartig sein.
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In noch einer Ausgestaltung kann die mindestens eine Verbindung Folgendes aufweisen: eine in der Kerbregion zwischen einem ersten Anschluss des ersten Halbleiterchips und einem ersten Anschluss des mindestens einen zweiten Halbleiterchips angeordnete erste Verbindung; und eine in der Kerbregion zwischen einem zweiten Anschluss des ersten Halbleiterchips und einem zweiten Anschluss des mindestens einen zweiten Halbleiterchips angeordnete zweite Verbindung.
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In noch einer Ausgestaltung kann der erste Halbleiterchip dafür eingerichtet sein, die Prüfdaten gleichzeitig über die erste Verbindung und die zweite Verbindung zu dem mindestens einen zweiten Halbleiterchip zu senden.
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In noch einer Ausgestaltung kann der mindestens eine Anschluss der mehreren Halbleiterchips mindestens einen Prüfeingangsanschluss und mindestens einen Prüfausgangsanschluss aufweisen.
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In noch einer Ausgestaltung kann das System ferner aufweisen: ein automatisiertes Prüfgerät, aufweisend: mindestens einen mit dem mindestens einen Prüfeingangsanschluss des ersten Halbleiterchips gekoppelten Kanal; und mindestens einen mit dem mindestens einen Prüfausgangsanschluss der mehreren Halbleiterchips gekoppelten Kanal.
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In noch einer Ausgestaltung kann der erste Halbleiterchip dafür eingerichtet sein, die Prüfdaten aus dem mindestens einen Kanal des automatisierten Prüfgeräts an dem mindestens einen Prüfeingangsanschluss des ersten Halbleiterchips zu empfangen.
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In noch einer Ausgestaltung kann der erste Halbleiter dafür eingerichtet sein, die an dem mindestens einen Prüfeingangsanschluss empfangenen Prüfdaten über die mindestens eine Verbindung zu dem mindestens einen Prüfeingangsanschluss t des mindestens einen zweiten Halbleiterchips zu senden.
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In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Prüfen von Halbleiterchips bereitgestellt, mit den folgenden Schritten: Bereitstellen mehrerer Halbleiterchips in einem Wafer; Verbinden mindestens eines Anschlusses der mehreren Halbleiterchips über mindestens eine Verbindung in einer Kerbregion des Wafers; Senden von Prüfdaten aus einer Prüfvorrichtung zu dem mindestens einen Anschluss eines ersten Halbleiterchips der mehreren Halbleiterchips; und Leiten der Prüfdaten aus dem mindestens einen Anschluss des ersten Halbleiterchips zu mindestens einem Anschluss mindestens eines zweiten Halbleiterchips über die mindestens eine Verbindung.
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In einer Ausgestaltung kann das Verbinden mindestens eines Anschlusses der mehreren Halbleiterchips über mindestens eine Verbindung in einer Kerbregion des Wafers Folgendes aufweisen: Verbinden eines ersten Anschlusses des ersten Halbleiterchips mit einem ersten Anschluss des mindestens einen zweiten Halbleiterchips über eine erste Verbindung in der Kerbregion; und Verbinden eines zweiten Anschlusses des ersten Halbleiterchips mit einem zweiten Anschluss des mindestens einen zweiten Halbleiterchips über eine zweite Verbindung in der Kerbregion.
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In noch einer Ausgestaltung kann es sich bei dem ersten Anschluss und dem zweiten Anschluss um mindestens einen Prüfeingangsanschluss zum Empfangen der Prüfdaten handeln.
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In noch einer Ausgestaltung kann das Leiten der Prüfdaten aus dem mindestens einen Anschluss des ersten Halbleiterchips zu mindestens einem Anschluss mindestens eines zweiten Halbleiterchips über die mindestens eine Verbindung Folgendes aufweisen: Empfangen der Prüfdaten aus mindestens einem Kanal der Prüfvorrichtung an dem ersten Anschluss und dem zweiten Anschluss des ersten Halbleiterchips; und Senden der Prüfdaten zu dem ersten Anschluss und dem zweiten Anschluss des mindestens einen zweiten Halbleiterchips über die erste Verbindung und zweite Verbindung gleichzeitig.
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In verschiedenen Ausführungsbeispielen wird ein System zum Prüfen von Halbleiterchips bereitgestellt, aufweisend: mehrere in einem Wafer angeordnete Halbleiterchips, wobei jeder der mehreren Halbleiterchips mindestens einen Anschluss zum Empfangen von Prüfdaten und mindestens eine Kernlogik aufweist; mindestens eine in einer Kerbregion des Wafers zwischen mindestens einem Anschluss eines ersten Halbleiterchips und mindestens einem Anschluss mindestens eines zweiten Halbleiterchips der mehreren Halbleiterchips angeordnete Verbindung, wobei die Kernlogik des ersten Halbleiterchips dafür ausgelegt ist, die Prüfdaten über die mindestens eine Verbindung zu dem mindestens einen zweiten Halbleiterchip zu leiten.
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In einer Ausgestaltung kann der mindestens eine Anschluss des ersten Halbleiterchips Folgendes aufweisen: eine mit einer Prüfvorrichtung gekoppelte erste Menge von Anschlüssen; und eine über die mindestens eine Verbindung mit dem mindestens einen Anschluss des mindestens einen zweiten Halbleiterchips gekoppelte zweite Menge von Anschlüssen.
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In noch einer Ausgestaltung kann die Kernlogik des ersten Halbleiterchips dafür eingerichtet sein, die erste Menge von Anschlüssen über mindestens einen internen Pfad mit der zweiten Menge von Anschlüssen zu verbinden.
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In noch einer Ausgestaltung kann die Kernlogik des ersten Halbleiterchips dafür eingerichtet sein, die Prüfdaten aus der zweiten Menge von Anschlüssen über die mindestens eine Verbindung zu dem mindestens einen Anschluss des mindestens einen zweiten Halbleiterchips zu leiten.
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In noch einer Ausgestaltung kann die zweite Menge von Anschlüssen mit mindestens einem Anschluss eines zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips und mindestens einem Anschluss eines dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips gekoppelt sein.
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In noch einer Ausgestaltung kann die Kernlogik des ersten Halbleiterchips dafür eingerichtet sein, die Prüfdaten aus der zweiten Menge von Anschlüssen über eine erste Teilmenge der mindestens einen Verbindung zu mindestens einem Anschluss des zweiten Halbleiterchips und über eine zweite Teilmenge der mindestens einen Verbindung zu mindestens einem Anschluss des dritten Halbleiterchips zu leiten.
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In noch einer Ausgestaltung kann der mindestens eine Anschluss des ersten Halbleiterchips Folgendes aufweisen: eine mit einer Prüfvorrichtung gekoppelte erste Menge von Anschlüssen; und eine über eine erste Teilmenge der mindestens einen Verbindung mit dem mindestens einen Anschluss eines zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips gekoppelte zweite Menge von Anschlüssen; und eine über eine zweite Teilmenge der mindestens einen Verbindung mit dem mindestens einen Anschluss eines dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips gekoppelte dritte Menge von Anschlüssen.
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In noch einer Ausgestaltung kann die Kernlogik dafür eingerichtet sein, die Prüfdaten über die erste Teilmenge der mindestens einen Verbindung aus der zweiten Menge von Anschlüssen zu mindestens einem Anschluss des zweiten Halbleiterchips und über eine zweite Teilmenge der mindestens einen Verbindung aus der dritten Menge von Anschlüssen zu mindestens einem Anschluss des dritten Halbleiterchips zu leiten.
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In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Prüfen von Halbleiterchips bereitgestellt, mit den folgenden Schritten: Bereitstellen mehrerer Halbleiterchips in einem Wafer; Konfigurieren mindestens einer Kernlogik, um die mehreren Halbleiterchips zu steuern; Verbinden mindestens eines Anschlusses der mehreren Halbleiterchips über mindestens eine Verbindung in einer Kerbregion des Wafers; und Senden von Prüfdaten aus einer Prüfvorrichtung zu dem mindestens einen Anschluss eines ersten Halbleiterchips der mehreren Halbleiterchips; und Leiten der Prüfdaten aus dem mindestens einen Anschluss des ersten Halbleiterchips zu mindestens einem Anschluss mindestens eines zweiten Halbleiterchips über die mindestens eine Verbindung.
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In einer Ausgestaltung kann das Konfigurieren der mindestens einen Kernlogik, um die mehreren Halbleiterchips zu steuern, Folgendes aufweisen: Konfigurieren der Kernlogik, um eine erste Menge von Anschlüssen des ersten Halbleiterchips mit einer zweiten Menge von Anschlüssen des ersten Halbleiterchips zu verbinden, wenn der erste Halbleiterchip in einen Prüfmodus eintritt.
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In noch einer Ausgestaltung kann das Senden von Prüfdaten aus einer Prüfvorrichtung zu mindestens einem Anschluss eines ersten Halbleiterchips der mehreren Halbleiterchips Folgendes aufweisen: Empfangen der Prüfdaten aus mindestens einem Kanal der Prüfvorrichtung an der ersten Menge von Anschlüssen des ersten Halbleiterchips; und Senden der Prüfdaten aus der ersten Menge von Anschlüssen zu der zweiten Menge von Anschlüssen des ersten Halbleiterchips über mindestens einen internen Pfad.
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In noch einer Ausgestaltung kann das Verbinden mindestens eines Anschlusses der mehreren Halbleiterchips über mindestens eine Verbindung in einer Kerbregion des Wafers Folgendes aufweisen: Verbinden der zweiten Menge von Anschlüssen des ersten Halbleiterchips mit mindestens einem Anschluss eines zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips über eine erste Teilmenge der mindestens einen Verbindung; und Verbinden der zweiten Menge von Anschlüssen des ersten Halbleiterchips mit mindestens einem Anschluss eines dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips über eine zweite Teilmenge der mindestens einen Verbindung.
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In noch einer Ausgestaltung kann das Leiten der Prüfdaten aus dem mindestens einen Anschluss des ersten Halbleiterchips zu mindestens einem Anschluss des mindestens einen zweiten Halbleiterchips über die mindestens eine Verbindung Folgendes aufweisen: Senden der Prüfdaten aus der zweiten Menge von Anschlüssen des ersten Halbleiterchips zu mindestens einem Anschluss des zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips über die erste Teilmenge der mindestens einen Verbindung; und gleichzeitiges Senden der Prüfdaten aus der zweiten Menge von Anschlüssen des ersten Halbleiterchips zu mindestens einem Anschluss des dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips über die zweite Teilmenge der mindestens einen Verbindung.
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In noch einer Ausgestaltung kann das Konfigurieren mindestens einer Kernlogik, um die mehreren Halbleiterchips zu steuern, ferner Folgendes aufweisen: Konfigurieren der Kernlogik, um eine dritte Menge von Anschlüssen des ersten Halbleiterchips zu verbinden, wenn der erste Halbleiterchip in einen Prüfmodus eintritt.
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In noch einer Ausgestaltung kann das Verbinden mindestens eines Anschlusses der mehreren Halbleiterchips über mindestens eine Verbindung einer Kerbregion des Wafers Folgendes aufweisen: Verbinden der zweiten Menge von Anschlüssen des ersten Halbleiterchips mit mindestens einem Anschluss eines zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips über eine erste Teilmenge der mindestens einen Verbindung; und Verbinden der dritten Menge von Anschlüssen des ersten Halbleiterchips mit mindestens einem Anschluss eines dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips über eine zweite Teilmenge der mindestens einen Verbindung.
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In noch einer Ausgestaltung kann das Leiten der Prüfdaten aus dem mindestens einen Anschluss des ersten Halbleiterchips zu mindestens einem Anschluss des mindestens einen zweiten Halbleiterchips über die mindestens eine Verbindung Folgendes aufweisen: Senden der Prüfdaten aus der zweiten Menge von Anschlüssen des ersten Halbleiterchips zu mindestens einem Anschluss des zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips über die erste Teilmenge der mindestens einen Verbindung; und gleichzeitiges Senden der Prüfdaten aus der dritten Menge von Anschlüssen des ersten Halbleiterchips zu mindestens einem Anschluss des dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips über die zweite Teilmenge der mindestens einen Verbindung.
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Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
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1 ist ein Diagramm eines Systems zum Prüfen mehrerer Halbleiterchips gemäß dem Stand der Technik.
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2 ist ein Diagramm eines Systems zum Prüfen mehrerer Halbleiterchips gemäß dem Stand der Technik.
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3 ist ein Diagramm eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
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4 ist ein Diagramm einer beispielhaften Implementierung eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
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5 ist ein Flussdiagramm eines beispielhaften Prozesses zum parallelen Prüfen mehrerer Halbleiterchips gemäß einer Ausführungsform der vorliegenden Offenbarung.
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6 ist ein Diagramm eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung.
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7 ist ein Diagramm einer alternativen beispielhaften Implementierung eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer Ausführungsform der vorliegenden Offenbarung.
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8 ist ein Flussdiagramm eines beispielhaften Prozesses zum parallelen Prüfen von mehreren Halbleiterchips gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung.
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9 ist ein Diagramm einer beispielhaften Implementierung eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer weiteren alternativen Ausführungsform der vorliegenden Offenbarung.
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10 ist ein Diagramm einer beispielhaften Implementierung eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer weiteren alternativen Ausführungsform der vorliegenden Offenbarung.
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Bei einer Ausführungsform wird ein System zum Prüfen von Halbleiterchips bereitgestellt. Das System weist mehrere in einem Wafer angeordnete Halbleiterchips auf, wobei jeder der mehreren Halbleiterchips mindestens einen Anschluss zum Empfangen von Prüfdaten, mindestens eine in einer Kerbregion (auch bezeichnet als Sägerahmenbereich) des Wafers zwischen mindestens einem Anschluss eines ersten Halbleiterchips und mindestens einem Anschluss mindestens eines zweiten Halbleiterchips der mehreren Halbleiterchips angeordnete Verbindung aufweist, wobei der erste Halbleiterchip dafür eingerichtet ist, die Prüfdaten über die mindestens eine Verbindung zu dem mindestens einen zweiten Halbleiterchip zu senden.
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Die mindestens eine Verbindung weist Folgendes auf: eine in der Kerbregion zwischen einem ersten Anschluss des ersten Halbleiterchips und einem ersten Anschluss des mindestens einen zweiten Halbleiterchips angeordnete erste Verbindung und eine in der Kerbregion zwischen einem zweiten Anschluss des ersten Halbleiterchips und einem zweiten Anschluss des mindestens einen zweiten Halbleiterchips angeordnete zweite Verbindung.
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Der erste Halbleiterchip ist dafür eingerichtet, die Prüfdaten über die erste Verbindung und die zweite Verbindung gleichzeitig zu dem mindestens einen zweiten Halbleiterchip zu senden.
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Das System weist ferner ein automatisiertes Testgerät auf, das mindestens einen mit dem mindestens einen Prüfeingangsanschluss des ersten Halbleiterchips gekoppelten Kanal und mindestens einen mit dem mindestens einen Prüfausgangsanschluss der mehreren Halbleiterchips gekoppelten Kanal aufweist, wobei der erste Halbleiterchip dafür eingerichtet ist, die Prüfdaten aus dem mindestens einen Kanal des automatisierten Prüfgeräts an dem mindestens einen Prüfeingangsanschluss des ersten Halbleiterchips zu empfangen.
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Der erste Halbleiter ist dafür eingerichtet, die an dem mindestens einen Prüfeingangsanschluss empfangenen Prüfdaten über die mindestens eine Verbindung zu dem mindestens einen Prüfeingangsanschluss des mindestens einen zweiten Halbleiterchips zu senden.
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Außerdem wird bei einer anderen Ausführungsform der vorliegenden Offenbarung ein Verfahren zum Prüfen von Halbleiterchips bereitgestellt, bei dem mehrere Halbleiterchips in einem Wafer bereitgestellt werden, mindestens ein Anschluss der mehreren Halbleiterchips über mindestens eine Verbindung in einer Kerbregion des Wafers verbunden wird, Prüfdaten von einer Testvorrichtung zu dem mindestens einen Anschluss eines ersten Halbleiterchips der mehreren Halbleiterchips gesendet werden und die Prüfdaten über die mindestens eine Verbindung von dem mindestens einen Anschluss des ersten Halbleiterchips zu mindestens einem Anschluss des mindestens einen zweiten Halbleiterchips geleitet werden.
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Die Prüfdaten werden aus mindestens einem Kanal der Prüfvorrichtung an dem ersten Anschluss und dem zweiten Anschluss des ersten Halbleiterchips empfangen und gleichzeitig über die erste Verbindung und die zweite Verbindung zu dem ersten Anschluss und dem zweiten Anschluss des mindestens einen zweiten Halbleiterchips gesendet.
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Bei einer alternativen Ausführungsform weist ein System zum Prüfen von Halbleiterchips mehrere Halbleiterchips auf, die in einem Wafer angeordnet sind, wobei jeder der mehreren Halbleiterchips Folgendes aufweist: mindestens einen Anschluss zum Empfangen von Prüfdaten und mindestens eine Kernlogik, mindestens eine in einer Kerbregion des Wafers zwischen mindestens einem Anschluss eines ersten Halbleiterchips und mindestens einem Anschluss mindestens eines zweiten Halbleiterchips der mehreren Halbleiterchips angeordnete Verbindung, wobei die Kernlogik des ersten Halbleiterchips dafür eingerichtet ist, die Prüfdaten über die mindestens eine Verbindung zu dem mindestens einen zweiten Halbleiterchip zu leiten.
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Der mindestens eine Anschluss des ersten Halbleiterchips weist eine mit einer Prüfvorrichtung gekoppelte erste Menge von Anschlüssen und eine über die mindestens eine Verbindung mit dem mindestens einen Anschluss des mindestens einen zweiten Halbleiterchips gekoppelte zweite Menge von Anschlüssen auf.
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Die Kernlogik des ersten Halbleiterchips ist dafür eingerichtet, die erste Menge von Anschlüssen über mindestens einen internen Pfad mit der zweiten Menge von Anschlüssen zu verbinden und die Prüfdaten aus der zweiten Menge von Anschlüssen über die mindestens eine Verbindung zu dem mindestens einen Anschluss des mindestens einen zweiten Halbleiterchips zu leiten.
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Zusätzlich ist die zweite Menge von Anschlüssen mit mindestens einem Anschluss eines zweiten Halbleiterchips und mindestens einem Anschluss eines dritten Halbleiterchips gekoppelt und die Kernlogik des ersten Halbleiterchips ist dafür eingerichtet, die Prüfdaten aus der zweiten Menge von Anschlüssen über eine erste Teilmenge der mindestens einen Verbindung zu mindestens einem Anschluss des zweiten Halbleiterchips und über eine zweite Teilmenge der mindestens einen Verbindung zu mindestens einem Anschluss des dritten Halbleiterchips zu leiten.
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Der erste Halbleiterchip weist ferner eine über eine zweite Teilmenge der mindestens einen Verbindung mit dem mindestens einen Anschluss eines dritten Halbleiterchips gekoppelte dritte Menge von Anschlüssen auf, wobei die Kernlogik des ersten Halbleiterchips dafür eingerichtet ist, die Prüfdaten aus der zweiten Menge von Anschlüssen über die erste Teilmenge der mindestens einen Verbindung zu mindestens einem Anschluss des zweiten Halbleiterchips zu leiten und von der dritten Menge von Anschlüssen über eine zweite Teilmenge der mindestens einen Verbindung zu mindestens einem Anschluss des dritten Halbleiterchips zu leiten.
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Bei einer weiteren alternativen Ausführungsform wird ein Verfahren zum Prüfen von Halbleiterchips bereitgestellt. Mehrere Halbleiterchips werden in einem Wafer bereitgestellt, mindestens eine Kernlogik wird dafür eingerichtet, die mehreren Halbleiterchips zu steuern, mindestens ein Anschluss der mehreren Halbleiterchips wird über mindestens eine Verbindung in einer Kerbregion des Wafers verbunden und Prüfdaten werden von einer Prüfvorrichtung zu dem mindestens einen Anschluss eines ersten Halbleiterchips der mehreren Halbleiterchips gesendet und von dem mindestens einen Anschluss des ersten Halbleiterchips über die mindestens eine Verbindung zu mindestens einem Anschluss mindestens eines zweiten Halbleiterchips geleitet.
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Die Kernlogik ist dafür eingerichtet, eine erste Menge von Anschlüssen des ersten Halbleiterchips mit einer zweiten Menge von Anschlüssen des ersten Halbleiterchips zu verbinden, wenn der erste Halbleiterchip in einen Prüfmodus eintritt. Die Prüfdaten werden aus mindestens einem Kanal der Prüfvorrichtung an der ersten Menge von Anschlüssen des ersten Halbleiterchips empfangen und über mindestens einen internen Pfad von der ersten Menge von Anschlüssen zu der zweiten Menge von Anschlüssen des ersten Halbleiterchips gesendet.
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Die zweite Menge von Anschlüssen des ersten Halbleiterchips wird über eine erste Teilmenge der mindestens einen Verbindung mit mindestens einem Anschluss eines zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips und über eine zweite Teilmenge der mindestens einen Verbindung mit mindestens einem Anschluss eines dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips verbunden.
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Die Prüfdaten werden gleichzeitig von der zweiten Menge von Anschlüssen des ersten Halbleiterchips über die erste Teilmenge der mindestens einen Verbindung zu mindestens einem Anschluss des zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips und von der zweiten Menge von Anschlüssen des ersten Halbleiterchips über die zweite Teilmenge der mindestens einen Verbindung zu mindestens einem Anschluss des dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips gesendet.
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Die Kernlogik ist dafür eingerichtet, eine dritte Menge von Anschlüssen des ersten Halbleiterchips zu verbinden, wenn der erste Halbleiterchip in einen Prüfmodus eintritt. Die zweite Menge von Anschlüssen des ersten Halbleiterchips wird über eine erste Teilmenge der mindestens einen Verbindung mit mindestens einem Anschluss eines zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips verbunden. Die dritte Menge von Anschlüssen des ersten Halbleiterchips wird über eine zweite Teilmenge der mindestens einen Verbindung mit mindestens einem Anschluss eines dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips verbunden.
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Die Prüfdaten werden dann gleichzeitig über die erste Teilmenge der mindestens einen Verbindung von der zweiten Menge von Anschlüssen des ersten Halbleiterchips zu mindestens einem Anschluss des zweiten Halbleiterchips des mindestens einen zweiten Halbleiterchips und über die zweite Teilmenge der mindestens einen Verbindung von der dritten Menge von Anschlüssen des ersten Halbleiterchips zu mindestens einem Anschluss des dritten Halbleiterchips des mindestens einen zweiten Halbleiterchips gesendet.
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Detailbeschreibung
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Viele der verschiedenen offenbarten Ausführungsformen betreffen ein System, das mehrere Halbleiterchips in einem Wafer aufweist und ferner mindestens eine Verbindung zwischen den mehreren Chips in Kerbregionen des Wafers aufweist. Zusätzlich stellt die vorliegende Offenbarung ein Verfahren zum parallelen Prüfen mehrerer Halbleiterchips unter Verwendung mindestens einer Verbindung zwischen den mehreren Chips über die Kerbregionen bereit. In der folgenden Beschreibung und in den Figuren werden spezifische Details bestimmter Ausführungsformen der Erfindung dargelegt, um ein umfassendes Verständnis solcher Ausführungsformen zu gewährleisten. Für Fachleute ist jedoch erkennbar, dass andere Ausführungsformen möglich sind und dass viele Ausführungsformen ohne mehrere der hier beschriebenen Details ausgeübt werden können.
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Mit Bezug auf 1 ist ein Diagramm eines Systems zum Prüfen mehrerer Halbleiterchips gemäß dem Stand der Technik abgebildet. Wie in 1 gezeigt, weist das System 100 ein automatisiertes Testgerät (ATE – Automated Test Equipment) 102 auf. Traditionell ist das automatisierte Testgerät 102 durch eine Prüfkarte 104 mit mehreren Halbleiterchips 106 verbunden. Die Prüfkarte 104 stellt eine Schnittstelle zwischen dem automatisierten Prüfgerät 102 zu einem Wafer, der mehrere Halbleiterchips 106 aufweist, bereit. Die Prüfkarte 104 weist mehrere Kontaktelemente auf, die elektrische Kontakte zwischen den mehreren Halbleiterchips 106 auf dem Wafer und dem automatisierten Prüfgerät 102 bereitstellen. In diesem Beispiel weist das automatisierte Prüfgerät 1024 Kanäle für Eingabe/Ausgabe (I/O) auf, und jeder der mehreren Halbleiterchips 106 weist 20 Pins zum Prüfen auf. Deshalb können bis zu 51 Halbleiterchips parallel geprüft werden. Jeder Halbleiterchip 106 weist mehrere Kontakte oder Kontaktstellen 108 auf, die von der Prüfkarte 104 zum Prüfen verwendet werden. In diesem Beispiel ist jeder I/O-Kanal des ATE 102 mit einem Kontakt oder einer Kontaktstelle 108 eines Halbleiterchips 106 verbunden.
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Mit Bezug auf 2 ist ein Diagramm eines Systems zum Prüfen mehrerer Halbleiterchips gemäß dem Stand der Technik abgebildet. In 2 teilen sich zwei oder mehr Halbleiterchips 106 bestimmte der Verbindungen zwischen dem automatisierten Prüfgerät 102 und den Kontakten oder Kontaktstellen 108, anstelle einer Verbindung von einem zu einem zwischen den I/O-Kanälen des automatisierten Prüfgeräts 102 und den Kontakten oder Kontaktstellen 108 jedes Halbleiterchips 106. In diesem Beispiel teilt sich der Chip 112 über Verbindungen 114 Verbindungen zwischen dem automatisierten Prüfgerät und den Kontakten oder Kontaktstellen des Chips 110. Das Teilen von Verbindungen 114 über Pins ermöglicht ein paralleles Prüfen von zwei oder mehr Halbleiterchips 106, in diesem Fall der Chips 110 und 112, mit weniger erforderlichen I/O-Kanälen. Bei beiden in 1 und 2, gezeigten vorbekannten Ansätzen sind die Verbindungen jedoch in der Prüfkarte 104 vorhanden und es sind keine Verbindungen in den Kerbregionen 116 zwischen zwei oder mehr Halbleiterchips 106 vorhanden.
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Die vorliegende Offenbarung stellt ein Verfahren zum Durchführen von parallelem Prüfen mehrerer Halbleiterchips auf Waferebene mit weniger für jeden Chip erforderlichen Eingabe-/Ausgabekanälen bereit. Zusätzlich wird auch ein System zum Ermöglichen eines solchen parallelen Prüfens auf Waferebene bereitgestellt. Die vorliegende Offenbarung benutzt die Kerbregionen 116 zwischen zwei oder mehr Halbleiterchips 106, um entsprechende Kontakte oder Kontaktstellen 108 von zwei oder mehr Halbleiterchips 106 zu verbinden, um Datenpfade zwischen den Chips 106 bereitzustellen. Bei einer Ausführungsform wird ein spezieller Parallelprüfchip bereitgestellt, der die entsprechenden Kontakte oder Kontaktstellen 108 von bis zu n2 der Chips 106 verbindet. Durch diesen speziellen Chip können gleichzeitig mehrere Halbleiterchips mit einer einzigen Menge von I/O-Kanälen aus dem automatisierten Prüfgerät 102, die typischerweise nur einen Halbleiterchip ermöglicht, geprüft werden.
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Mit Bezug auf 3 ist ein Diagramm eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer Ausführungsform der vorliegenden Offenbarung abgebildet. Bei dieser Ausführungsform werden mehrere gleichartige Halbleiterchips, zum Beispiel Chips 302, 304, 306 und 308, in einem einzigen Die 300 platziert. Jeder Chip weist vier Prüfanschlüsse auf, in diesem Beispiel Anschluss A, B, C und D. Der Chip 302 ist ein spezieller Parallelprüfchip, der entsprechende Anschlüsse der Chips 304, 306 und 308 verbindet, um Datenpfade zwischen den Chips bereitzustellen.
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In diesem Fall wird Prüfanschluss A der Chips 304, 306 und 308 über Metallleitungen in den Kerbregionen 310 mit Prüfanschluss A des Chips 302 verbunden. Ähnlich wird Prüfanschluss C der Chips 304, 306 und 308 über Metallleitungen in den Kerbregionen 310 mit Prüfanschluss C des Chips 302 verbunden. Auf diese Weise werden von dem automatisierten Prüfgerät 102 zu Anschluss A und C des Chips 302 gesendete Prüfsignale auch gleichzeitig zu den Chips 304, 306 und 308 gesendet. Bei der typischen Verbindung von einem zu einem zwischen den I/O-Kanälen des automatisierten Prüfgeräts 102 und den Kontakten oder Kontaktstellen jedes Halbleiterchips kann es sich somit nun um Chipverbindungen von einem zu mehreren handeln. Mit dieser Konfiguration sind weniger I/O-Kanäle von dem ATE 102 zum Prüfen mehrerer Halbleiterchips erforderlich. Das heißt, dass mit derselben Anzahl von ATE-I/O-Kanälen mehr Chips gleichzeitig auf der Waferebene geprüft werden können. Folglich können Prüfkosten für mehrere Halbleiterchips verringert werden.
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Mit Bezug auf 4 ist ein Diagramm einer beispielhaften Implementierung eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer Ausführungsform der vorliegenden Offenbarung abgebildet. Bei dieser beispielhaften Implementierung kann das parallele Prüfen der Chips 302, 304, 306 und 308 über vier JTAG-Signale durchgeführt werden: TCK 402, TMS 404, TDI 406 und TRST 408. Das automatisierte Prüfgerät 102 kann die Chips 302, 304, 306 und 308 über diese vier Signale konfigurieren, um eine spezifische Prüfung, zum Beispiel ATPG-Prüfung, Speicherprüfung usw., einzuleiten. Das Ergebnis der Prüfung kann über das Signal TDO 410 zurückgegeben werden.
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Für Prüfeingangssignale werden die vier JTAG-Signale der Chips 302, 304, 306 und 308 über Metallleitungen in den Kerbregionen 310 verbunden, und die vier JTAG-Signale des Chips 302 werden über die Prüfkarte 104 mit dem ATE 102 verbunden. Für Prüfausgangssignale wird das TDO 410 der Chips 302, 304, 306 und 308 mit einem jeweiligen I/O-Kanal des ATE 102 verbunden. Im Betrieb steuert das ATE 102 die JTAG-Prüfsignale auf TCK 402, TMS 404, TDI 406 und TRST 408 des Chips 302. Die Prüfsignale werden jeweils über die Metallleitungen in den Kerbregionen 310 gleichzeitig zu TCK 402, TMS 404, TDI 406 und TRST 408 der Chips 304, 306 und 308 gesendet. Somit kann paralleles Prüfen der Chips 302, 304, 306 und 308 gleichzeitig durchgeführt werden.
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Nachdem die Prüfung abgeschlossen ist, wird das Testergebnis der Chips 302, 304, 306 und 308 von dem TDO 410 der Chips 302, 304, 306 und 308 über die Prüfkarte 104 jeweils an das ATE 102 zurückgegeben. Mit dieser Konfiguration ist nur eine einzige Menge von I/O-Kanälen von dem ATE notwendig, um paralleles Prüfen der Chips 302, 304, 306 und 308 durchzuführen. In diesem Beispiel sind nur 4 anstelle von 16 ATE-I/O-Kanälen erforderlich, um die Chips 302, 304, 306 und 308 parallel zu prüfen, weil typischerweise vier I/O-Kanäle von dem ATE 102 erforderlich sind, um jeden Chip zu prüfen.
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Mit Bezug auf 5 ist ein Flussdiagramm eines beispielhaften Prozesses zum parallelen Prüfen mehrerer Halbleiterchips gemäß einer Ausführungsform der vorliegenden Offenbarung abgebildet. Der Prozess 500 beginnt im Schritt 502, um mehrere Halbleiterchips in einem einzigen Die bereitzustellen. Bei einer Ausführungsform sind die mehreren Halbleiterchips gleichartig. Zum Beispiel werden in 3 die Chips 302, 304, 306 und 308 in einem einzigen Die 300 bereitgestellt.
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Der Prozess 500 geht zum Schritt 504 weiter, um einen oder mehrere Prüfanschlüsse der mehreren Halbleiterchips über mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen, zu verbinden. Zum Beispiel wird wie in 3 gezeigt über Metallleitungen in den Kerbregionen 310 Anschluss A von Chip 302 mit Anschluss A der Chips 304, 306 und 308 verbunden, und Anschluss C von Chip 302 wird mit Anschluss C der Chips 304, 306 und 308 verbunden.
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Der Prozess 500 geht dann zu Schritt 506 weiter, um Prüfdaten aus I/O-Kanälen des ATE zu einem oder mehreren Prüfeingangsanschlüssen des ersten Chips zu senden. Zum Beispiel wird wie in 4 gezeigt das Prüfsignal TCK von dem TCK-Kanal des ATE 102 zu dem TCK-Anschluss 402 des ersten Halbleiterchips 302 gesendet. Der Prozess 500 geht dann zu Schritt 508 weiter, um an einem oder mehreren Prüfeingangsanschlüssen des ersten Halbleiterchips empfangene Prüfdaten über die mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen, zu einem oder mehreren Prüfeingangsanschlüssen anderer Chips zu leiten. Auf diese Weise empfangen ein oder mehrere Prüfeingangsanschlüsse anderer Chips dieselben Prüfdaten aus den Eingangskanälen des ATE. Zum Beispiel werden in 4 durch den ersten Halbleiterchip 302 empfangene Prüfdaten TCK 402 über Metallleitungen in den Kerbregionen 310 zu dem TCK-Anschluss 402 der Chips 304, 306 und 308 geleitet.
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Nachdem die Prüfung abgeschlossen ist, schließt der Prozess 500 im Schritt 510 ab, um Prüfergebnisse aus einem oder mehreren Prüfausgangsanschlüssen der Chips 302, 304, 306 und 308 zu den jeweiligen I/O-Kanälen des ATE zurückzugeben. Zum Beispiel werden in 4 Prüfergebnisse aus dem TDO-Anschluss 410 der Chips 302, 304, 306 und 308 zu jeweiligen TDO-Kanälen des ATE 102 geleitet.
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Zusätzlich zu dem Verbinden von Prüfeingangs-/-ausgangsanschlüssen des ersten Chips mit den Prüfeingangs-/-ausgangsanschlüssen anderer Chips in dem einzigen Die über Metallleitungen in Kerbregionen kann Kernlogik in den mehreren Halbleiterchips intern implementiert werden, um ATE-I/O-Kanäle über die mindestens eine Verbindung, wie etwa Metallleitungen in Kerbregionen, gemeinsam zu benutzen. Bei dieser Ausführungsform schaltet die interne Kernlogik der Halbleiterchips interne Übertragungspfade ein, um Prüfdaten von Kontakten oder Kontaktstellen eines Chips zu entsprechenden Kontakten oder Kontaktstellen anderer Chips in dem Die zu transferieren. Die Verbindung zwischen Kontakten oder Kontaktstellen der mehreren Halbleiterchips kann unter Verwendung von Metallleitungen in Kerbregionen implementiert werden. Durch diese interne Kernlogik können mehrere Halbleiterchips gleichzeitig mit einer einzigen Menge von I/O-Kanälen aus dem automatisierten Prüfgerät 102 gleichzeitig geprüft werden, das typischerweise nur einen Halbleiterchip ermöglicht.
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Mit Bezug auf 6 ist ein Diagramm eines Systems zur parallelen Prüfung mehrerer Halbleiterchips auf Waferebene gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung abgebildet. Bei dieser alternativen Ausführungsform sind mehrere Halbleiterchips 604 und 606 in einem einzigen Die 602 bereitgestellt. Bei einer Ausführungsform sind die Chips 604 und 606 gleichartig. Jeder Chip weist interne Kernlogik auf, die interne Übertragungspfade einschaltet, um Prüfdaten oder Signale von Kontakten oder Kontaktstellen eines Chips zu entsprechenden Kontakten oder Kontaktstellen eines anderen Chips zu leiten. Zum Beispiel steuert die Kernlogik 608 den Chip 604. Wenn zum Beispiel durch einen Multiplexer 610 in einen Prüfmodus eingetreten wird, werden die internen Pfade zwischen den Anschlüssen A, B, C, D und E und den Anschlüssen 1, 2, 3, 4 und 5 des Chips 604 jeweils verbunden. Somit ist die Kernlogik 608 dafür eingerichtet, eine erste Menge von Anschlüssen und eine zweite Menge von Anschlüssen in dem Chip 604 zu verbinden.
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Die zweite Menge von Anschlüssen, die Anschlüsse 1, 2, 3, 4 und 5 des Chips 604, wird jeweils durch mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 612, mit den Anschlüssen A, B, C, D und E des Chips 606 verbunden. Wenn die Prüfsignale oder -daten aus dem ATE zu den Anschlüssen A, B, C, D und E des Chips 604 gesendet werden, werden die internen Pfade zwischen den Anschlüssen 1, 2, 3, 4 und 5 und den Anschlüssen A, B, C, D und E des Chips 604 durch die Kernlogik 608 jeweils verbunden. Über die mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 612, werden Prüfsignale oder -daten dann von den Anschlüssen 1, 2, 3, 4 und 5 des Chips 604 zu den Anschlüssen A, B, C, D und E des Chips 606 geleitet.
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Obwohl es in 6 nicht gezeigt ist, können die Anschlüssen 1, 2, 3, 4 und 5 des Chips 606 durch die mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 612, mit den Anschlüssen A, B, C, D und E anderer Chips in dem Die 602 verbunden werden. In diesem Fall steuert die Kernlogik 612 den Chip 606. Wenn zum Beispiel durch einen Multiplexer 614 in einen Prüfmodus eingetreten wird, werden die internen Pfade von den Anschlüssen A, B, C, D und E zu den Anschlüssen 1, 2, 3, 4 und 5 des Chips 606 jeweils durch die Kernlogik 612 verbunden, und Prüfsignale oder -daten können jeweils zu den Anschlüssen A, B, C, D und E anderer Chips geleitet werden. Mit dieser Konfiguration sind weniger I/O-Kanäle aus dem ATE 102 zum Prüfen mehrerer Halbleiterchips erforderlich. Das heißt, dass mit derselben Anzahl von ATE-I/O-Kanälen mehr Chips gleichzeitig auf der Waferebene geprüft werden können. Folglich können Prüfkosten für mehrere Halbleiterchips verringert werden.
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Mit Bezug auf 7 ist ein Diagramm einer beispielhaften Implementierung eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung abgebildet. Bei dieser beispielhaften Implementierung sind zwei Halbleiterchips 704 und 706 in einem einzigen Die 700 bereitgestellt. Bei einer Ausführungsform sind die Chips 704 und 706 gleichartig.
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Das parallele Prüfen der Chips 704 und 706 kann über vier JTAG-Signale durchgeführt werden: TMS 708, TDI 710, TCK 712 und TRST 714. Das automatisierte Prüfgerät (ATE) 102 kann die Chips 704 und 706 über diese vier Signale konfigurieren, um eine spezifische Prüfung, z. B. ATPG-Prüfung, Speicherprüfung usw., einzuleiten. Das Ergebnis der Prüfung kann über das Signal TDO 716 an jeweilige Kanäle des ATE 102 zurückgegeben werden.
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Für Prüfeingangssignale werden die vier JTAG-Signale der Chips 704 und 706 über mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 718, verbunden, und die vier JTAG-Signale des Chips 704 werden über die Prüfkarte 104 mit dem ATE 102 verbunden. In diesem Beispiel werden die Anschlüsse A, B, C und D des Chips 704 über die mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 718, den Anschlüssen TMS 708, TDI 710, TCK 712 und TRST 714 des Chips 706 verbunden. Für Prüfausgangssignale wird TDO 716 der Chips 704 und 706 über die Prüfkarte 104 mit dem jeweiligen I/O-Kanal des ATE 102 verbunden.
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In Betrieb steuert das ATE 102 die JTAG-Prüfsignale auf TMS 708, TDI 710, TCK 712 und TRST 714 des Chips 704. Die Kernlogik 720 ist vorgesehen, um den Chip 704 zu steuern. Wenn die Prüfsignale von dem ATE 102 über die Prüfkarte 104 zu den Anschlüssen TMS 708, TDI 710, TCK 712 und TRST 714 des Chips 704 gesendet werden, werden die internen Übertragungspfade zwischen den Anschlüssen A, B, C und D und den Anschlüssen TMS 708, TDI 710, TCK 712 und TRST 714 des Chips 704 durch die Kernlogik 720 verbunden. Somit ist die Kernlogik 720 dafür ausgelegt, eine erste Menge von Anschlüssen und eine zweite Menge von Anschlüssen in dem Chip 704 zu verbinden.
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Danach werden Prüfsignale von den Anschlüssen A, B, C und D des Chips 704 über die mindestens eine Verbindung, wie etwa Metallleitungen in der Kerbregion 718, zu den Anschlüssen TMS 708, TDI 710, TCK 712 und TRST 714 des Chips 706 geleitet. Somit kann paralleles Prüfen der Chips 704 und 706 gleichzeitig durchgeführt werden. Obwohl es in 7 nicht gezeigt ist, können die Anschlüsse A, B, C und D des Chips 706 durch mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 718, mit den Anschlüssen TMS 708, TDI 710, TCK 712 und TRST 714 anderer Chips in dem Die 700 verbunden werden.
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In einem Fall steuert zum Beispiel die Kernlogik 724 den Chip 706. Wenn zum Beispiel durch einen Multiplexer 726 in einen Prüfmodus eingetreten wird, werden die internen Übertragungspfade zwischen den Anschlüssen TMS 708, TDI 710, TCK 712 und TRST 714 und den Anschlüssen A, B, C und D des Chips 706 durch die Kernlogik 724 jeweils verbunden. Somit ist die Kernlogik 724 dafür eingerichtet, eine erste Menge von Anschlüssen und eine zweite Menge von Anschlüssen in dem Chip 706 zu verbinden. Prüfsignale oder -daten können über die mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 718, von den Anschlüssen A, B, C und D des Chips 706 aus zu den Anschlüssen TMS 708, TDI 710, TCK 712 und TRST 714 anderer Chips geleitet werden.
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Nachdem die Prüfung abgeschlossen ist, werden die Prüfergebnisse der Chips 704 und 706 aus TDO 716 der Chips 704 und 706 über die Prüfkarte 104 an jeweilige I/O-Kanäle des ATE 102 zurückgegeben. Mit dieser Konfiguration ist nur eine einzige Menge von I/O-Kanälen aus dem ATE 102 notwendig, um paralleles Prüfen der Chips 704 und 706 durchzuführen. In diesem Beispiel sind nur 4 statt 8 ATE-I/O-Kanäle erforderlich, um die Chips 704 und 706 parallel zu prüfen, weil typischerweise vier I/O-Kanäle aus dem ATE 102 erforderlich sind, um jeden Chip zu prüfen.
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Mit Bezug auf 8 ist ein Flussdiagramm eines beispielhaften Prozesses zum parallelen Prüfen mehrerer Halbleiterchips gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung abgebildet. Der Prozess 800 beginnt im Schritt 802, um mehrere Halbleiterchips in einem einzigen Wafer bereitzustellen. Bei einer Ausführungsform sind die mehreren Halbleiterchips gleichartig. Zum Beispiel sind in 6 die Chips 604 und 606 in einem einzigen Die 602 bereitgestellt.
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Der Prozess 800 geht zu Schritt 804 weiter, um eine oder mehrere Kernlogiken zum Steuern eines oder mehrerer Chips bereitzustellen. Zum Beispiel werden wie in 6 gezeigt Kernlogik 608 und 612 jeweils zum Steuern der Chips 604 und 606 bereitgestellt. Der Prozess 800 geht dann zu Schritt 806 weiter, um einen oder mehrere Anschlüsse des ersten Halbleiterchips über mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen, mit einem oder mehreren Prüfeingangsanschlüssen eines anderen Chips zu verbinden. Zum Beispiel wird wie in 6 gezeigt über Metallleitungen in den Kerbregionen 612 Anschluss 1 des Chips 604 mit Anschluss A des Chips 606 und Anschluss 2 des Chips 604 mit Anschluss B des Chips 606 verbunden.
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Der Prozess 800 geht dann zu Schritt 808 weiter, um Prüfdaten aus I/O-Kanälen des ATE zu einem oder mehreren Prüfeingangsanschlüssen des ersten Halbleiterchips zu senden. Zum Beispiel wird wie in 7 gezeigt das Prüfsignal TMS aus dem TMS-Kanal des ATE 102 zu dem TMS-Anschluss 708 des ersten Halbleiterchips 704 gesendet. Der Prozess 800 geht dann zu Schritt 810 weiter, indem Kernlogik des ersten Halbleiterchips interne Pfade freigibt, um Prüfsignale oder -daten aus einem oder mehreren Prüfeingangsanschlüssen des ersten Halbleiterchips über mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen, zu einem oder mehreren Prüfeingangsanschlüssen eines anderen Halbleiterchips zu leiten. Auf diese Weise empfangen ein oder mehrere Prüfeingangsanschlüsse eines anderen Chips dieselben Prüfdaten aus den Eingangskanälen des ATE. Zum Beispiel werden in 7 interne Pfade zwischen den Anschlüssen TMS 708 und Anschluss A des Chips 704 durch die Kernlogik 720 verbunden, und durch den ersten Halbleiterchip 704 empfangene Prüfdaten TMS 708 werden von Anschluss A des Chips 704 über die mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 718, von Anschluss A des Chips 704 zu den Anschlüssen TMS 702 des Chips 706 geleitet.
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Nachdem die Prüfung abgeschlossen ist, schließt der Prozess 800 im Schritt 812 ab, um Prüfergebnisse aus einem oder mehreren Prüfausgangsanschlüssen der Chips an die jeweiligen I/O-Kanäle des ATE zurückzugeben. Zum Beispiel werden in 7 Prüfergebnisse aus dem TDO-Anschluss 716 der Chips 704 und 706 zu TDO-Kanälen des ATE 102 geleitet.
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Wie oben besprochen, kann zusätzlich zu dem Verbinden des einen oder der mehreren Prüfeingangsanschlüssen des ersten Halbleiterchips mit einem oder mehreren Prüfeingangsanschlüssen eines anderen Chips über Metallleitungen in den Kerbregionen die Kernlogik des ersten Halbleiterchips so ausgelegt sein, dass ein oder mehrere Prüfeingangsanschlüsse anderer Chips in dem Die mit dem ersten Halbleiterchip verbunden werden können, um die anderen Chips gleichzeitig parallel zu prüfen.
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Mit Bezug auf 9 ist ein Diagramm einer beispielhaften Implementierung eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer weiteren alternativen Ausführungsform der vorliegenden Offenbarung abgebildet. Bei dieser beispielhaften Implementierung werden drei Halbleiterchips 904, 906 und 930 in einem einzigen Die 900 bereitgestellt. Bei einer Ausführungsform können die Chips 904, 906 und 930 gleichartig sein.
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Das parallele Prüfen der Chips 904, 906 und 930 kann über vier JTAG-Signale durchgeführt werden: TMS 908, TDI 910, TCK 912 und TRST 914. Das automatisierte Prüfgerät (ATE) 102 kann die Chips 904, 906 und 930 über diese vier Signale konfigurieren, um eine spezifische Prüfung, zum Beispiel ATPG-Prüfung, Speicherprüfung usw., einzuleiten. Das Ergebnis der Prüfung kann über das Signal TDO 916 an jeweilige I/O-Kanäle des ATE 102 zurückgegeben werden.
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Für Prüfeingangssignale werden die vier JTAG-Signale der Chips 904, 906 und 930 über mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 918, verbunden, und die vier JTAG-Signale des Chips 904 werden über die Prüfkarte 104 mit den jeweiligen I/O-Kanälen des ATE 102 verbunden. In diesem Beispiel werden die Anschlüsse A, B, C und D des Chips 904 über eine erste Teilmenge von Verbindungen, wie etwa Metallleitungen in den Kerbregionen 918, mit den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 des Chips 906 verbunden. Zusätzlich werden die Anschlüsse E, F, G und H des Chips 904 über eine zweite Teilmenge von Verbindungen, wie etwa Metallleitungen in den Kerbregionen 920, mit den Anschlüssen TMS 708, TDI 910, TCK 912 und TRST 914 des Chips 930 verbunden. Für Prüfausgangssignale wird TDO 916 der Chips 904, 906 und 930 über die Prüfkarte 104 mit jeweiligen I/O-Kanälen des ATE 102 verbunden.
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Im Betrieb steuert das ATE 102 die JTAG-Prüfsignale auf TMS 908, TDI 910, TCK 912 und TRST 914 des Chips 904. Die Steuerlogik 920 wird bereitgestellt, um den Chip 904 zu steuern. Wenn die Prüfsignale aus dem ATE 102 über die Prüfkarte 104 zu TMS 908, TDI 910, TCK 912 und TRST 914 des Chips 904 gesendet werden, tritt der Chip 904 zum Beispiel über einen Multiplexer 922 in einen Prüfmodus ein, und die Kernlogik 920 gibt interne Übertragungspfade zwischen den Anschlüssen A, B, C und D und den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 des Chips 904 frei. Somit ist die Kernlogik 920 dafür ausgelegt, eine erste Menge von Anschlüssen, die Anschlüsse TMS 908, TDI 910, TCK 912 und TRST 914, und eine zweite Menge von Anschlüssen, die Anschlüsse A, B, C und D des Chips 904, zu verbinden.
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Danach werden Prüfsignale aus den Anschlüssen A, B, C und D des Chips 904 über eine erste Teilmenge von Verbindungen, wie etwa Metallleitungen in der Kerbregion 918, zu den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 des Chips 906 geleitet. Somit kann gleichzeitig ein paralleles Prüfen der Chips 904 und 906 durchgeführt werden.
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Zusätzlich kann die Kernlogik 920 den Chip 904 steuern, um Prüfsignale gleichzeitig zu einer dritten Menge von Anschlüssen, den Anschlüssen E, F, G und H des Chips 904, zu leiten. Da die Anschlüsse E, F, G und H des Chips 904 über eine zweite Teilmenge von Verbindungen, wie etwa Metallleitungen in den Kerbregionen 920, mit den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 des Chips 930 verbunden sind, kann das parallele Prüfen der Chips 904, 906 und 930 gleichzeitig durchgeführt werden.
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In diesem Fall gibt die Kernlogik 920 in dem Chip 904 interne Übertragungspfade zwischen den Anschlüssen A, B, C und D und den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 des Chips 904 frei, wenn zum Beispiel über einen Multiplexer 922 in einen Prüfmodus eingetreten wird. Die Kernlogik 920 ist außerdem dafür ausgelegt, eine erste Menge von Anschlüssen, die Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914, mit einer dritten Menge von Anschlüssen, den Anschlüssen E, F, G und H, in dem Chip 904 zu verbinden.
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Danach werden Prüfsignale aus der dritten Menge von Anschlüssen, den Anschlüssen E, F, G und H des Chips 904, über eine zweite Teilmenge von Verbindungen, wie etwa die Metallleitungen in der Kerbregion 920, zu den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 des Chips 930 geleitet. Somit kann paralleles Prüfen der Chips 904, 906 und 930 gleichzeitig durchgeführt werden.
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Auf den Empfang von Prüfsignalen aus dem Chip 904 an den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 hin tritt der Chip 930 zum Beispiel durch einen Multiplexer 934 in einen Prüfmodus ein, die Kernlogik 932 gibt ihrerseits jeweils interne Übertragungspfade zwischen den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 und den Anschlüssen A, B, C und D des Chips 930 frei. Somit ist die Kernlogik 932 dafür eingerichtet, eine erste Menge von Anschlüssen und eine zweite Menge von Anschlüssen in dem Chip 930 zu verbinden. Prüfsignale oder -daten können aus den Anschlüssen TMS 908, TDI 910, TCK 912 und TRST 914 zu den Anschlüssen A, B, C und D des Chips 930 gesendet werden. Obwohl es in 9 nicht gezeigt ist, können Prüfsignale aus den Anschlüssen A, B, C und D des Chips 930 auf ähnliche Weise zu TMS 908, TDI 910, TCK 912 und TRST 914 anderer Chips in dem Die 900 geleitet werden, ohne von dem Gedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.
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Nachdem die Prüfung abgeschlossen ist, werden die Prüfergebnisse der Chips 904, 906 und 930 aus TDO 916 der Chips 904, 906, 930 über die Prüfkarte 104 an die jeweiligen I/O-Kanäle des ATE 102 zurückgegeben. Mit dieser Konfiguration ist nur eine einzige Menge von I/O-Kanälen aus dem ATE 102 notwendig, um paralleles Prüfen der Chips 904, 906 und 930 durchzuführen. In diesem Beispiel sind nur 4 anstelle von 12 ATE-I/O-Kanälen erforderlich, um die Chips 904, 906 und 930 parallel zu prüfen, weil typischerweise 4 I/O-Kanäle aus dem ATE 102 erforderlich sind, um jeden Chip zu prüfen.
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Mit Bezug auf 10 ist ein Diagramm einer beispielhaften Implementierung eines Systems zum parallelen Prüfen mehrerer Halbleiterchips auf Waferebene gemäß einer weiteren alternativen Ausführungsform der vorliegenden Offenbarung abgebildet. Bei dieser beispielhaften Implementierung werden drei Halbleiterchips 1004, 1006 und 1030 in einem einzigen Die 1000 bereitgestellt. Bei einer Ausführungsform sind die Chips 1004, 1006 und 1030 gleichartig.
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Das parallele Prüfen der Chips 1004, 1006 und 1030 kann über vier JTAG-Signale durchgeführt werden: TMS 1008, TDI 1010, TCK 1012 und TRST 1014. Das automatisierte Prüfgerät (ATE) 102 kann die Chips 1004, 1006 und 1030 über diese vier Signale konfigurieren, um eine spezifische Prüfung, zum Beispiel ATPG-Prüfung, Speicherprüfung usw., einzuleiten. Das Ergebnis der Prüfung kann über das Signal TDO 1016 an das ATE 102 zurückgegeben werden.
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Für Prüfeingangssignale werden die vier JTAG-Signale der Chips 1004, 1006 und 1030 über mindestens eine Verbindung, wie etwa Metallleitungen in den Kerbregionen 1018, verbunden, und die vier JTAG-Signale des Chips 1004 werden über die Prüfkarte 104 mit jeweiligen I/O-Kanälen des ATE 102 verbunden. In diesem Beispiel werden die Anschlüsse A, B, C und D des Chips 1004 über eine erste Teilmenge von Verbindungen, wie etwa Metallleitungen in den Kerbregionen 1018, mit den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1006 verbunden. Zusätzlich werden die Anschlüsse A, B, C und D des Chips 1004 über eine zweite Teilmenge von Verbindungen, wie etwa Metallleitungen in den Kerbregionen 1018 mit den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1030 verbunden. Für Prüfausgangssignale wird TDO 1016 der Chips 1004, 1006 und 1030 über die Prüfkarte 104 mit jeweiligen I/O-Kanälen des ATE 102 verbunden.
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Im Betrieb steuert das ATE 102 die JTAG-Prüfsignale auf TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1004. Die Kernlogik 1020 wird bereitgestellt, um den Chip 1004 zu steuern. Wenn die Prüfsignale aus dem ATE 102 über die Prüfkarte 104 zu TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1004 gesendet werden, tritt der Chip 1004 zum Beispiel über einen Multiplexer 1022 in einen Prüfmodus ein und die Kernlogik 1020 gibt interne Übertragungspfade zwischen den Anschlüssen A, B, C und D und den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1004 frei. Somit ist die Kernlogik 1020 dafür ausgelegt, eine erste Menge von Anschlüssen, die Anschlüsse TMS 1008, TDI 1010, TCK 1012 und TRST 1014, und eine zweite Menge von Anschlüssen, die Anschlüsse A, B, C und D, in dem Chip 1004 zu verbinden.
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Danach werden Prüfsignale aus den Anschlüssen A, B, C und D des Chips 1004 über eine erste Teilmenge von Verbindungen, wie etwa Metallleitungen in der Kerbregion 1018, zu den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1006 geleitet. Somit kann paralleles Prüfen der Chips 1004 und 1006 gleichzeitig durchgeführt werden.
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Zusätzlich kann die Kernlogik 1020 den Chip 1004 steuern, um Prüfsignale zu einer dritten Menge von Anschlüssen, den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1030 gleichzeitig zu leiten. Da die Anschlüsse A, B, C und D des Chips 1004 über eine zweite Teilmenge von Verbindungen, wie etwa Metallleitungen in den Kerbregionen 1018, mit den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1030 verbunden sind, kann paralleles Prüfen der Chips 1004, 1006 und 1030 gleichzeitig durchgeführt werden.
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In diesem Fall gibt die Kernlogik 1020 in dem Chip 1004 interne Übertragungspfade zwischen den Anschlüssen A, B, C und D und den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1004 frei, wenn zum Beispiel über einen Multiplexer 1022 in einen Prüfmodus eingetreten wird. Danach werden die Prüfsignale aus der zweiten Menge von Anschlüssen, den Anschlüssen A, B, C und D des Chips 1004, über eine zweite Teilmenge von Verbindungen, wie etwa die Metallleitungen in der Kerbregion 1018, zu den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 des Chips 1030 geleitet. Somit kann paralleles Prüfen der Chips 1004, 1006 und 1030 gleichzeigt durchgeführt werden.
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Auf den Empfang von Prüfsignalen aus dem Chip 1004 an den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 hin tritt der Chip 1030 zum Beispiel durch einen Multiplexer 1034 in einen Prüfmodus ein, die Kernlogik 1032 gibt ihrerseits jeweils interne Übertragungspfade zwischen den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 und den Anschlüssen A, B, C und D des Chips 1030 frei. Somit ist die Kernlogik 1032 dafür eingerichtet, eine erste Menge von Anschlüssen und eine zweite Menge von Anschlüssen in dem Chip 1030 zu verbinden. Prüfsignale oder -daten können aus den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 zu den Anschlüssen A, B, C und D des Chips 1030 gesendet werden. Obwohl es in 10 nicht gezeigt ist, können Prüfsignale aus den Anschlüssen A, B, C und D des Chips 1030 auf ähnliche Weise zu den Anschlüssen TMS 1008, TDI 1010, TCK 1012 und TRST 1014 anderer Chips in dem Die 900 geleitet werden, ohne von dem Gedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.
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Nachdem die Prüfung abgeschlossen ist, werden die Prüfergebnisse der Chips 1004, 1006 und 1030 über die Prüfkarte 104 aus TDO 1016 der Chips 1004, 1006, 1030 an die jeweiligen I/O-Kanäle des ATE 102 zurückgegeben. Mit dieser Konfiguration ist nur eine einzige Menge von I/O-Kanälen aus dem ATE 102 notwendig, um paralleles Prüfen der Chips 1004, 1006 und 1030 durchzuführen. In diesem Beispiel sind nur vier statt 12 ATE-I/O-Kanäle erforderlich, um die Chips 1004, 1006 und 1030 parallel zu prüfen, weil typischerweise vier I/O-Kanäle aus dem ATE 102 erforderlich sind, um jeden Chip zu prüfen.
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Es wird angemerkt, dass die in den obigen Figuren gezeigten Konfigurationen lediglich zur Veranschaulichung dienen. Es können zusätzliche Halbleiterchips, Kernlogik und/oder Multiplexer in die obigen Konfigurationen aufgenommen werden, ohne von dem Gedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen. Mit den zusätzlichen Konfigurationen kann die Anzahl der gleichzeitig durch das ATE auf der Waferebene zu prüfenden Halbleiterchips exponentiell größer werden, während weniger ATE-I/O-Kanäle erforderlich sind. Folglich können die Kosten des Prüfens mehrerer Halbleiterchips verringert werden.
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Es sollte beachtet werden, dass das hier beschriebene Verfahren nicht in der beschriebenen Reihenfolge ausgeführt werden muss. Darüber hinaus können verschiedene mit Bezug auf das Verfahren beschriebene Aktivitäten auf sich wiederholende, gleichzeitige, serielle oder parallele Weise ausgeführt werden.
