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QUERVERWEIS AUF VERWANDTE ANMELDUNG
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Die vorliegende Anmeldung beansprucht den Vorzug der am 27. September 2010 eingereichten
koreanischen Patentanmeldung Nr. 10-2010-0093133 mit dem Titel „Boundary Scan Test Apparatus and Method for Embedded Substrate”, das hierdurch in seiner Gänze durch Bezugnahme in diese Anmeldung aufgenommen ist.
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ALLGEMEINER STAND DER TECHNIK
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1. Erfindungsgebiet
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Die vorliegende Erfindung betrifft eine Boundary Scan Test-Vorrichtung und ein Verfahren für ein eingebettetes Substrat.
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2. Beschreibung des verwandten Stands der Technik
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Allgemein kann eine Oberflächenmontagetechnologie (SMT – Surface Mounting Technology) einer Elektronikkomponente, die eine Technologie des Montierens einer Komponente auf einem Substrat angibt, eine Kerntechnologie auf einem Halbleitergebiet sein, die bei fast allen Elektronikprodukten wie etwa Hausgeräten, einem Computer, einer Kommunikationseinrichtung, einer Luft- und Raumfahrtindustrie oder dergleichen vorherrscht.
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Bei dieser Oberflächenmontagetechnologie wurde jüngst ein eingebettetes Substrat entwickelt, in das ein Halbleiterchip oder dergleichen eingebettet ist, um die Montagedichte von Komponenten auf dem gleichen Substrat gemäß der anhaltenden Nachfrage nach Miniaturisierung von Platinengröße zu erhöhen.
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Gemäß dem Stand der Technik wurde bei dem eingebetteten Substrat hauptsächlich ein Kurzschluss-/Trennungstest über Widerstandsmessung durchgeführt, um zu bestätigen, ob jede Komponente normalerweise zufriedenstellend auf dem Substrat montiert ist, nachdem ein Oberflächenmontageprozess abgeschlossen ist.
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Im Fall eines Kurzschluss-/Trennungstests gemäß dem Stand der Technik wird hauptsächlich ein Kurzschluss-/Trennungstest auf einem Schaltungsmuster eines eingebetteten Substrats anstatt ein Funktionstest auf einem Halbleiterchip des eingebetteten Substrats durchgeführt. Es ist deshalb schwierig, den Kurzschluss-/Trennungstest gemäß dem Stand der Technik auf einen Funktionstest auf einem eingebetteten Substrat anzuwenden.
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KURZE DARSTELLUNG DER ERFINDUNG
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Die vorliegende Erfindung wurde in dem Bemühen vorgenommen, eine Boundary Scan Test-Vorrichtung und ein Verfahren für ein eingebettetes Substrat bereitzustellen, bei dem ein Funktionstest auf dem eingebetteten Substrat schnell und zuverlässig durchgeführt werden kann, indem das Durchführen eines Boundary Scan Tests an einem in das Substrat eingebettenen Halbleiterchip unter Verwendung eines Chips mit einer Boundary Scan Test-Funktion gestattet wird.
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Gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung wird eine Boundary Scan Test-Vorrichtung für ein eingebettetes Substrat bereitgestellt, wobei die Boundary Scan Test-Vorrichtung Folgendes enthält: ein eingebettetes Substrat mit einem darin eingebetteten Halbleiterchip, wobei der Halbleiterchip ein zu testendes Objekt ist; einen Testchip, der einen Boundary Scan Test an dem in das eingebettete Substrat eingebetteten Halbleiterchip durchführt, und einen Testcontroller, der den Testchip steuert, um das Durchführen des Boundary Scan Tests an dem in das eingebettete Substrat eingebetteten Halbleiterchip zu gestatten. Wenn mehrere eingebettete Substrate bereitgestellt werden, können mehrere Testchips entsprechend den mehreren eingebetteten Substraten bereitgestellt werden, und Testeingangsanschlüsse und Testausgangsanschlüsse der mehreren Testchips können miteinander verbunden werden, um dadurch eine Kette zu bilden.
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Der Testchip kann Folgendes enthalten: eine erste Sonde, die mit einem Kontaktpunkt auf einer Oberfläche des eingebetteten Substrats verbunden ist, für den Boundary Scan Test auf dem eingebetteten Substrat; und eine zweite Sonde, die mit einem Kontaktpunkt auf der anderen Oberfläche des eingebetteten Substrats verbunden ist, für den Boundary Scan Test auf dem eingebetteten Substrat.
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Wenn mehrere Halbleiterchips in das eingebettete Substrat eingebettet sind, können Eingangs- und Ausgangsanschlüsse davon miteinander verbunden sein, um dadurch eine Kette zu bilden.
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Der Testchip kann in das eingebettete Substrat eingebettet sein.
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Der Testcontroller kann Testdaten an den Testchip in einem Zustand anlegen, in dem der Testchip den Halbleiterchip steuert, um Eingangs- und Ausgangsanschlüsse und eine interne Kernlogik des Halbleiterchips voneinander zu trennen, so dass die angelegten Testdaten über den Halbleiterchip ausgegeben werden, wodurch ein Substratverbindungszustand getestet wird.
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Der Testcontroller kann einen Funktionsausführungsbefehl an den Testchip anlegen und er empfängt ein durchgeführtes Ergebnis des Halbleiterchips gemäß dem angelegten Funktionsausführungsbefehl, um dadurch einen Funktionstest des Halbleiterchips durchzuführen.
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Gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Boundary Scan Test-Verfahren für ein eingebettetes Substrat bereitgestellt, wobei das Boundary Scan Test-Verfahren Folgendes beinhaltet: (A) Aufbauen einer Boundary Scan Test-Umgebung durch elektrisches Verbinden eines in ein eingebettetes Substrat eingebetteten Halbleiterchips, eines Testchips und eines Testcontrollers; (B) Gestatten, dass der Testcontroller Testdaten an den Testchip in einem Zustand anlegt, in dem Eingangs- und Ausgangsanschlüsse und eine interne Kernlogik des Halbleiterchips voneinander getrennt sind, um dadurch einen Substratverbindungszustand zu testen; und (C) Gestatten, dass der Testcontroller einen Funktionsausführungsbefehl an den Testchip anlegt, um dadurch einen Funktionstest des Halbleiterchips durchzuführen.
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Der Testchip kann in den Halbleiterchip eingebettet sein.
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Schritt (B) kann Folgendes beinhalten: (B-1) Gestatten, dass der Testcontroller ein externes Boundary Scan Test-Modusauswahlsignal an den Testchip anlegt; (B-2) Gestatten, dass der Testchip den Halbleiterchip so steuert, dass die Eingangs- und Ausgangsanschlüsse und die interne Kernlogik voneinander getrennt werden; (B-3) Gestatten, dass der Testcontroller die Testdaten an den Testchip anlegt; (B-4) Gestatten, dass der Testchip die Testdaten an den Halbleiterchip anlegt, ein Antwortsignal auf die Testdaten empfängt und das empfangene Antwortsignal an den Testcontroller überträgt; und (B-5) Gestatten, dass der Testchip die an den Halbleiterchip angelegten Testdaten und das Antwortsignal miteinander vergleicht, um dadurch den Substratverbindungszustand zu testen.
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Wenn im Schritt (B-4) mehrere Halbleiterchips in das eingebettete Substrat eingebettet sind und miteinander als eine Kette verbunden sind, können die Testdaten als das Antwortsignal auf den Testchip über die mehreren Halbleiterchips ausgegeben werden.
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Schritt (C) kann Folgendes beinhalten: (C-1) Gestatten, dass der Testcontroller ein internes Boundary Scan Test-Modusauswahlsignal an den Testchip anlegt; (C-2) Gestatten, dass der Testcontroller den Funktionsausführungsbefehl an den Testchip anlegt; (C-3) Gestatten, dass der Testchip den Funktionsausführungsbefehl an den Halbleiterchip anlegt, ein durchgeführtes Ergebnis empfängt und das empfangene durchgeführte Ergebnis an den Testcontroller überträgt; und (C-5) Gestatten, dass der Testchip den an den Halbleiterchip angelegten Funktionsausführungsbefehl und das durchgeführte Ergebnis miteinander vergleicht, um dadurch den Funktionstest durchzuführen.
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Wenn in Schritt (C-3) mehrere Halbleiterchips in das eingebettete Substrat eingebettet sind und miteinander als eine Kette verbunden sind, kann der Funktionsausfürungsbefehl als das durchgeführte Ergebnis an den Testchip über die mehreren Halbleiterchips ausgegeben werden.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist ein Konfigurationsdiagramm einer Boundary Scan Test-Vorrichtung für ein eingebettetes Substrat gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
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2 ist ein Diagramm, das ein eingebettetes Substrat von 1 zeigt;
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3 ist ein internes Blockdiagramm eines Testchips von 1;
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4 ist ein Diagramm, das eine Koppelbeziehung zwischen einem eingebetteten Substrat und einem Testchip von 1 zeigt;
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5 ist ein Diagramm, das einen Zustand zeigt, in dem ein Testchip in ein eingebettetes Substrat von 1 eingebettet ist; und
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6 ist ein Flussdiagramm eines Boundary Scan Test-Verfahrens für ein eingebettetes Substrat gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
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BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Die Ausdrücke und Wörter, die in der vorliegenden Patentschrift und den Ansprüchen verwendet werden, sollten nicht so ausgelegt werden, dass sie auf typische Bedeutungen oder Wörterbuchdefinitionen beschränkt sind, sondern sollten so ausgelegt werden, dass sie Bedeutungen und Konzepte besitzen, die für den technischen Schutzbereich der vorliegenden Erfindung relevant sind, auf der Basis der Regel, gemäß derer ein Erfinder das Konzept des Ausdrucks entsprechend definieren kann, um das beste Verfahren, das er zum Ausführen der Erfindung kennt, am angemessensten zu beschreiben.
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Die obigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung lassen sich anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen deutlicher verstehen. In der Patentschrift ist beim Hinzufügen von Bezugszahlen zu Komponenten in allen Zeichnungen anzumerken, dass gleiche Bezugszahlen gleiche Komponenten bezeichnen, obwohl Komponenten in verschiedenen Zeichnungen gezeigt sind. Wenn weiterhin bestimmt wird, dass die ausführliche Beschreibung des die vorliegende Erfindung betreffenden bekannten Stands der Technik das Wesen der vorliegenden Erfindung verdunkeln kann, wird die ausführliche Beschreibung davon entfallen.
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Im Folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen ausführlich beschrieben.
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1 ist ein Konfigurationsdiagramm einer Boundary Scan Test-Vorrichtung für ein eingebettetes Substrat gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
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Eine Boundary Scan Test-Vorrichtung für ein eingebettetes Substrat gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wie in 1 gezeigt, enthält mehrere eingebettete Substrate 1 mit einem darin eingebetteten Halbleiterchip, wobei der Halbleiterchip ein zu testendes Objekt ist, mehrere Testchips 2, die einen Boundary Scan Test an den in die mehreren eingebetteten Substrate 1 eingebetteten Halbleiterchips durchführen, und einen Testcontroller 3, der die mehreren Testchips 2 steuert, um zu gestatten, dass der Boundary Scan Test an den in die mehreren eingebetteten Substrate 1 eingebetteten Halbleiterchips durchgeführt wird.
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Bei dieser Konfiguration enthält das eingebettete Substrat 1 mehrere darin eingebettete Halbleiterchips, wobei der in das eingebettete Substrat 1 eingebettete Halbleiterchip einen Halbleiterchip beinhaltet, der keine Boundary Scan Test-Funktion besitzt.
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Ein Beispiel des eingebetteten Substrats 1 ist in 2 gezeigt. Das in 2 gezeigte eingebettete Substrat besteht aus einem Isoliermaterial und enthält eine erste Isolierschicht 10 mit mehreren darin eingebetteten Halbleiterchips 20a bis 20c und mehrere darin ausgebildete Via-Löcher 12, auf beiden Seiten der ersten Isolierschicht 10 ausgebildete erste Schaltungsschichten 11a und 11b, auf den ersten Schaltungsschichten 11a und 11b gestapelte zweite Isolierschichten 13a und 13b und mit mehreren darin ausgebildeten Via-Löchern 15a und 15b, auf den zweiten Isolierschichten 13a und 13b ausgebildete zweite Schaltungsschichten 14a und 14b, auf den zweiten Schaltungsschichten 14a und 14b gestapelte dritte Isolierschichten 16a und 16b und mit mehreren darin ausgebildeten Via-Löchern 18a und 18b, auf den dritten Isolierschichten 16a und 16b ausgebildete dritte Schaltungsschichten 17a und 17b, und die dritten Schaltungsschichten 17a und 17b bedeckende Lötstopplackschichten 19a und 19b.
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Das eingebettete Substrat 1 enthält sechs darin ausgebildete Netzwerke, wie in 2 als gestrichelte Linie gezeigt. Da die Netzwerke 1, 2 und 4 nicht mit den eingebetteten Halbleiterchips 20a bis 20c verbunden sind, obwohl ein Trenn-/Kurzschlusstest gemäß dem Stand der Technik durchgeführt wird, können bei dieser Konfiguration gewünschte Testergebnisse über einen Substratverbindungszustand erzielt werden.
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Da die Netzwerke 3, 5 und 6 jedoch mit den Halbleiterchips 20a bis 20c verbunden sind, können gewünschte Testergebnisse über einen Substratverbindungszustand nicht durch einen Trenn-/Kurzschlusstest gemäß dem Stand der Technik erzielt werden. Im Fall der Netzwerke 3, 5 und 6 wird der Testchip gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung verwendet, um einen Boundary Scan Test durchzuführen, wodurch es ermöglicht wird, den Substratverbindungszustand zu bestätigen und auch einen Funktionstest an den Halbleiterchips 20a bis 20c durchzuführen.
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Wenn von den Halbleiterchips 20a bis 20c mehrere bereitgestellt werden, müssen sie dazu miteinander verbunden werden, um dadurch eine Kette zu bilden. Unter Bezugnahme auf 2 werden der durch eine Bezugszahl 20a angezeigte Halbleiterchip und der durch eine Bezugszahl 20b angezeigte Halbleiterchip durch das Netzwerk 5 miteinander verbunden, um dadurch eine Kette zu bilden, und der durch die Bezugszahl 20b angezeigte Halbleiterchip und der durch eine Bezugszahl 20c angezeigte Halbleiterchip werden miteinander durch das Netzwerk 6 verbunden, um dadurch eine Kette zu bilden.
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Wenn ein Eingangssignal des Testchips an den durch die Bezugszahl 20a angezeigten Halbleiterchip angelegt wird und ein Antwortsignal auf das Eingangssignal des Testchips in den durch die Bezugszahl 20c angezeigten Halbleiterchip empfangen und analysiert wird, kann ein Verbindungszustand zwischen den Halbleiterchips, oder ob Funktionen der Halbleiterchips einwandfrei ausgeführt werden oder nicht, bestätigt werden.
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Dabei enthalten die mehreren Testchips 2 eine obere Sonde 2-1, die einen Kontaktpunkt für einen Test auf einer oberen Oberfläche des eingebetteten Substrats 1 kontaktieren kann, und eine untere Sonde 2-2, die einen Kontaktpunkt für einen Test auf einer unteren Oberfläche des eingebetteten Substrats 1 kontaktieren kann.
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Außerdem enthalten die mehreren Testchips 2 eine Boundary Scan Test-Funktion und sind mit dem in das eingebettete Substrat 1 eingebetteten Halbleiterchip durch die obere und untere Sonde 2-1 und 2-2 verbunden, um dadurch einen Boundary Scan Test durchzuführen.
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Ein Beispiel des Testchips 2 ist in 3 gezeigt. Der Testchip 2 enthält eine Kernlogik 21 für eine einzigartige Operation und mehrere Boundary Scan-Zellen 22, die für einen Test zwischen Eingangs- und Ausgangsanschlüssen darin miteinander verbunden sind. Während einer allgemeinen Boundary Scan Test-Operation können Daten den Testchip durchlaufen, ohne von der Kernlogik 21 beeinflusst zu werden, durch die Boundary Scan-Zelle 22 zwischen der Kernlogik 21 und einem Signalstift.
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Während der Boundary Scan Test-Operation werden Testdaten in den Testchip 2 durch einen Testdaten-Ein-(TDI)Stift eingegeben, durchlaufen eine Kette der Boundary Scan-Zellen 22 und werden aus dem Testchip 2 durch einen Testdaten-Aus (TDO) Stift ausgegeben.
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Die mehreren Testchips 2 sind durch Koppeln eines Ausgangs des TDO-Stifts an einen Eingang des TDI-Stifts miteinander verbunden, wie in 1 gezeigt.
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Der Testchip 2 kann außerhalb eines eingebetteten Substrats 30 positioniert sein, das Halbleiterchips 32a und 32b enthält, die in eine Isolierschicht 31 davon eingebettet sind, und Schaltungsschichten 31a und 31b, die auf beiden Oberflächen davon ausgebildet sind, wie in 4 gezeigt. Hierbei ist ein Ausgangsanschluss des durch eine Bezugszahl 32a angezeigten Halbleiterchips mit einem Eingangsanschluss des durch eine Bezugszahl 32b angezeigten Halbleiterchips verbunden, so dass die Halbleiterchips 32a und 32b eine Kette bilden. Der Testchip 2 kann ein Signal an den durch die Bezugszahl 32a angezeigten Halbleiterchip anlegen und ein Ergebnis des Signalanlegens von dem durch die Bezugszahl 32b angezeigten Halbleiterchip empfangen oder umgekehrt.
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Im Gegensatz zu dem oben erwähnten Fall kann dabei der Testchip 2 in ein eingebettetes Substrat 30 eingebettet sein, das in eine Isolierschicht 31 davon eingebettete Halbleiterchips 32a und 32b und auf beiden Seiten davon ausgebildete Schaltungsschichten 31a und 31b enthält, wie in 5 gezeigt.
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Als Nächstes kann der Testcontroller 3 einen Test an den mehreren eingebetteten Substraten durchführen, während die mehreren Testchips 2 gesteuert werden.
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Der Testcontroller 3 liefert ein Testmodusauswahlsignal (TMS – Test Mode Select) an die Testchips 2, damit die Testchips 2 in einem Testmodus sein können, und liefert einen Testtakt (TCK – Test Clock), um Daten durch die Kette der Scan-Zellen zu verschieben.
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Es wird eine Operation der Boundary Scan Test-Vorrichtung für ein eingebettetes Substrat wie oben beschrieben beschrieben.
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Zuerst liefert der Testcontroller 3 das TMS-Signal an den Testchip 2, um zu gestatten, dass sich die Testchips 2 in einem Testmodus befinden, und liefert den TCK, um die Daten durch die Kette der Scan-Zellen zu verschieben. Außerdem legt der Testcontroller 3 Daten für einen Test oder eine Diagnose an den TDI-Stift des Testchips 2 an.
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Dann dienen die jeweiligen Testchips 2 als Schieberegister, so dass Datenbits von einem Testchip 2 zu dem nächsten Testchip 2 verschoben werden.
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Zustände der jeweiligen Testchips 2 können durch die Signalstifte davon, die mit einem Ausgangs- oder biderektionalen Signal assoziiert sind, während einer Scan-Verschiebung überwacht werden.
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Beispielsweise können während des Boundary Scan Tests die Zustände der jeweiligen Testchips 2 durch den assoziierten Signalstift überwacht werden, wenn die Datenbits durch den Testcontroller 3 durch eine Boundary Scan Route verschoben werden.
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Während des Verschiebens der Daten durch die Boundary Scan Route führen die jeweiligen Testchips 2 allgemein mehrere Umwandlungen zwischen einem hohen Logikpegel und einem niedrigen Logikpegel durch. Wenn ein Defekt vorliegt (wie etwa ein nicht angeschlossener Signalstift) kann der Testcontroller 3 einen für eine entsprechende Zelle erwarteten Zustand nicht zu einer vorbestimmten Zeit detektieren, wodurch ein Testausfall verursacht wird. In diesem Verfahren kann eine fehlerhafte Signalverbindung detektiert werden.
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In dem Eingangssignal können sich die Testdaten durch den assoziierten Signalstift in den Testchip 2 bewegen und nach dem Verschieben durch einen angeschlossenen Testchip 2 durch den TDO-Stift überwacht werden. Ein Test an dem in das eingebettete Substrat 1 eingebetteten Halbleiterchips wird unter Zusammenarbeit zwischen dem Testcontroller 3 und dem Testchip 2 durch den oben erwähnten Prozess durchgeführt.
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Insbesondere werden ein Substratverbindungszustandstest und ein Funktionstest an dem eingebetteten Substrat 2 von dem Testcontroller 3 durchgeführt.
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Um den Substratverbindungszustandstest durchzuführen, wählt der Testcontroller 3 den Boundary Scan Test-Modus als einen externen Boundary Scan Test-Modus (EXTEST), so dass eine interne Kernlogik des in das eingebettete Substrat 1 eingebetteten Halbleiterchips durch eine Steuerung des Testchips 2 von Eingangs- und Ausgangsanschlüssen getrennt wird.
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Wenn der Testcontroller 3 vorbestimmte Testdaten für einen Substratverbindungszustandstest durch den Testdateneingangsanschluss in einem Zustand in den Testchip 2 eingibt, in dem der Boundary Scan Test-Modus als der externe Boundary Scan Test-Modus gewählt ist, werden die Testdaten auf den Halbleiterchip des eingebetteten Substrats 1 geladen und dann an den Testchip über eine Innenseite des Halbleiterchips ausgegeben (über mehrere eingebettete Halbleiterchips in dem Fall, dass die mehreren Halbleiterchips in das eingebettete Substrat 1 eingebettet sind und miteinander als eine Kette verbunden sind).
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Deshalb gibt der Testchip 2 das empfangene Antwortsignal durch den Testdatenausgangsanschluss an den Testcontroller 3 aus.
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Dann vergleicht der Testcontroller 3 die in dem in das eingebettete Substrat 1 durch den Testchip 2 eingebetteten Testdaten mit den aus dem in das eingebettete Substrat 1 eingebetteten Halbleiterchip ausgegebenen Testdaten, um dadurch einen Verbindungszustand zwischen den eingebetteten Halbleiterchips zu testen.
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Um den Funktionstest durchzuführen, wählt als Nächstes der Testcontroller 3 den Boundary Scan Test-Modus als einen internen Boundary Scan Test-Modus, so dass die interne Kernlogik des in das eingebettete Substrat 1 eingebetteten Halbleiterchips in einem Zustand gehalten wird, in der sie mit den Eingangs- und Ausgangsanschlüssen verbunden ist.
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Wenn der Testcontroller 3 Testdaten, das heißt einen TestFunktionsausführungsbefehl für einen vorbestimmten Funktionstest, durch den Testdateneingangsanschluss in einem Zustand in den Testchip 2 eingibt, in dem der Boundary Scan Test-Modus als der interne Boundary Scan Test-Modus gewählt ist, transferiert der Testchip 2 den TestFunktionsausführungsbefehl an die interne Kernlogik des Halbleiterchips durch den Eingangsanschluss des in das eingebettete Substrat 1 eingebetteten Halbleiterchips.
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Deshalb führt die interne Kernlogik des Halbleiterchips eine entsprechende Funktion gemäß dem transferierten TestFunktionsausführungsbefehl durch und gibt das durchgeführte Ergebnis durch den Ausgangsanschluss an den Testchip 2 aus, und der das durchgeführte Ergebnis empfangende Testchip 2 überträgt das durchgeführte Ergebnis an den Testcontroller 3. Wenn hier die mehreren Halbleiterchips in dem eingebetteten Substrat 1 in einer Kettenform miteinander verbunden sind und Funktionen davon organisch aneinander gekoppelt sind, wird der oben erwähnte Prozess wiederholt, so dass der Halbleiterchip an dem distalsten Ende das durchgeführte Ergebnis an den Testchip 2 durch den Ausgangsanschluss davon überträgt.
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Dann bestimmt der Testcontroller 3, ob ein für den eingegebenen Funktionsausführungsbefehl angemessenes Ergebnis erhalten wird, um dadurch zu bestimmen, ob die in das einbettete Substrat 1 eingebetteten Halbleiterchips normal arbeiten oder nicht.
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6 ist ein Flussdiagramm eines Boundary Scan Test-Verfahrens für ein eingebettetes Substrat gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
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Unter Bezugnahme auf 6 wird in einem Boundary Scan Test-Verfahren für ein eingebettetes Substrat gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zuerst eine Testumgebung aufgebaut, indem obere und untere Sonden eines Testchips mit einer Boundary Scan Test-Funktion an entsprechenden Kontaktpunkten des eingebetteten Substrats positioniert werden, um einen Halbleiterchip in dem eingebetteten Substrat und den Testchip elektrisch miteinander zu verbinden und den Testchip und einen Testcontroller durch ein Verbindungsstück oder dergleichen elektrisch miteinander zu verbinden (S100).
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Wenn hier mehrere eingebettete Substrate bereitgestellt werden, werden mehrere Testchips miteinander als eine Kette verbunden, um dadurch zu gestatten, dass ein Boundary Scan Test an den mehreren eingebetteten Substraten durchgeführt wird.
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Wenn ein Testtakt, ein Testmodusauswahlsignal und Testdaten für einen Bondary Scan Test in einem Zustand in den Testchip eingegeben werden, in dem das zu testende eingebettete Substrat, der Testchip und der Testcontroller miteinander verbunden sind, legt der Testchip den Testtakt, ein Steuersignal und die Testdaten an den Halbleiterchip des eingebetteten Substrats an, so dass ein Substratverbindungszustandstest (S200) und ein Funktionstest (S300) durchgeführt werden.
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Insbesondere legt für den Substratverbindungszustandstest (S200) der Testcontroller zuerst das Testmodusauswahlsignal, das einen Boundary Scan Test-Modus als einen externen Boundary Scan Test-Modus (EXTEST) wählt, an den Testchip an (S202).
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Dann überträgt der Testchip ein Steuersignal gemäß dem externen Boundary Scan Test-Modus an den Halbleiterchip des eingebetteten Substrats, um dadurch eine interne Kernlogik des Halbleiterchips von Eingangs- und Ausgangsanschlüssen des Halbleiterchips zu trennen (S204). In diesem Zustand gibt der Testcontroller die Testdaten für den Substratverbindungszustandstest durch einen Testdateneingangsanschluss an den Testchip ein (S206).
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Deshalb gibt der Testchip die empfangenen Testdaten durch den Eingangsanschluss des Halbleiterchips an den Halbleiterchip aus (S208). Wenn der Halbleiterchip die Testdaten von dem Testchip durch den Eingangsanschluss davon empfängt, gibt er ein Antwortsignal an den Ausgangsanschluss davon durch eine Signalroute aus, die von der internen Kernlogik getrennt ist.
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Wenn hier mehrere Halbleiterchips miteinander in einer Kettenform in dem eingebetteten Substrat verbunden sind, wird der oben erwähnte Prozess wiederholt, so dass der Halbleiterchip an dem distalsten Ende das Antwortsignal zu dem Testchip durch den Ausgangsanschluss davon ausgibt.
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Der das Antwortsignal auf die durch den oben erwähnten Prozess angelegten Testdaten von dem Halbleiterchip empfangende Testchip überträgt das Antwortsignal an den Testcontroller durch einen Testdatenausgangsanschluss (S210).
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Dann vergleicht der Testcontroller die in den Testchip eingegebenen Testdaten und das aus dem Testchip durch den Testdatenausgangsanschluss ausgegebene Antwortsignal miteinander, um dadurch einen Verbindungszustand zwischen den in dem eingebetteten Zustand montierten Halbleiterchips zu bestätigen, das heißt einen Substratverbindungszustand wie etwa einen Zustand einer Zuleitung innerhalb des Substrats, einen Trenn-/Kurzschlusszustand zwischen Mustern, einen Stuck-at-Zero-(Kurzschluss gegen Masse), Stuck-at-one- (Kurzschluss gegen positive Betriebsspannung) Fehler oder dergleichen (S212).
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Als Nächstes legt der Testcontroller für den Funktionstest (S300) das Testmodusauswahlsignal, das den Boundary Scan Test-Modus wählt, als einen internen Boundary Scan Test-Modus (INTEST) an den Testchip an (S302).
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Dann überträgt der Testchip ein Steuersignal gemäß dem internen Boundary Scan Test-Modus an den Halbleiterchip des eingebetteten Substrats, um dadurch zu gestatten, dass eine interne Kernlogik des Halbleiterchips in einem Zustand gehalten wird, in dem sie mit den Eingangs- und Ausgangsanschlüssen des Halbleiterchips verbunden ist. In diesem Zustand gibt der Testcontroller Testdaten für den Funktionstest, das heißt, einen Funktionsausführungsbefehl für einen vorbestimmten Funktionstest, in den Testchip durch den Testdateneingangsanschluss ein (S304), und der Testchip gestattet, dass der Funktionsausführungsbefehl in die interne Kernlogik des Halbleiterchips durch Stifte wie etwa GPIO, GPO, GPI und dergleichen geladen wird (S306).
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Wenn der Funktionsausführungsbefehl in die interne Kernlogik des Halbleiterchips wie oben beschrieben eingegeben wird, führt die interne Kernlogik des entsprechenden Halbleiterchips eine Funktion gemäß dem eingegebenen TestFunktionsausführungsbefehl durch und gibt das durchgeführte Ergebnis an die Außenseite durch den Ausgangsanschluss aus (S308).
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Wenn hier die mehreren Halbleiterchips in dem eingebetteten Substrat miteinander in einer Kettenform verbunden sind und Funktionen davon organisch miteinander gekoppelt sind, wird der oben erwähnte Prozess wiederholt, so dass der Halbleiterchip an dem distalsten Ende das durchgeführte Ergebnis an den Testchip durch den Ausgangsanschluss davon überträgt.
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Der Testchip, der das durchgeführte Ergebnis auf die durch den obenerwähnten Prozess angelegten Testdaten von dem Halbleiterchip empfängt, überträgt das empfangene durchgeführte Ergebnis an den Testcontroller durch den Testdatenausgangsanschluss (S310).
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Dann vergleicht der Testcontroller die in den Testchip eingegebenen Testdaten und das aus dem Testchip durch den Testdatenausgangsanschluss ausgegebene durchgeführte Ergebnis miteinander, um einen Funktionsdurchführungszustand der mehreren, in dem eingebetteten Substrat montierten Halbleiterchips zu bestimmen, wodurch bestimmt wird, ob die Funktion störungsfrei durchgeführt wird (S312).
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Wie oben dargelegt, wird gemäß den bevorzugten Ausführungsformen der vorliegenden Erfindung der Funktionstest durch den Boundary Scan Test an dem in das Substrat eingebetteten Halbleiterchip durchgeführt, wodurch es ermöglicht wird, die Zuverlässigkeit für die Leistung des Halbleiterchips zu verbessern.
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Außerdem wird gemäß der bevorzugten Ausführungsformen der vorliegenden Erfindung der Boundary Scan Test an den mehreren eingebetteten Substraten durch die Kette der Testchips durchgeführt, wodurch es ermöglicht wird, den Test an den mehreren eingebetteten Substraten schnell und effizient durchzuführen.
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Wenngleich die bevorzugten Ausführungsformen der vorliegenden Erfindung zu Veranschaulichungszwecken offenbart worden sind, versteht der Fachmann, dass verschiedene Modifikationen, Zusätze und Substitutionen möglich sind, ohne von dem Schutzbereich und Gedanken der Erfindung, wie in den beigefügten Ansprüchen offenbart, abzuweichen. Dementsprechend sollten solche Modifikationen, Zusätze und Substitutionen auch so verstanden werden, dass sie in den Schutzbereich der vorliegenden Erfindung fallen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- KR 10-2010-0093133 [0001]
