KR101222737B1 - 내장형 기판의 경계 스캔 테스트 장치 및 그 방법 - Google Patents

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    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals

Abstract

본 발명은 내장형 기판의 경계 스캔 테스트 장치 및 그 방법에 관한 것으로, 테스트 대상이 되는 반도체 칩을 내장하고 있는 내장형 기판; 상기 내장형 기판에 내장된 반도체 칩에 대하여 경계 스캔 테스트를 수행하는 테스트 칩; 및 상기 테스트 칩을 제어하여 내장형 기판에 내장된 반도체 칩에 대하여 경계 스캔 테스트가 진행되도록 제어하는 테스트 제어기를 포함하는 내장형 기판의 경계 스캔 테스트 장치와 그 방법이 제공되며, 내장형 기판에 내장된 반도체 칩에 대한 신뢰성 있고 신속한 연결 상태 테스트와 기능 테스트가 가능하도록 한다.

Description

내장형 기판의 경계 스캔 테스트 장치 및 그 방법{Boundary scan testing apparatus for embedded-type substrate and method thereof}
본 발명은 내장형 기판의 경계 스캔 테스트 장치 및 그 방법에 관한 것이다.
일반적으로, 전자부품의 표면실장기술(Surface Mounting Technology, SMT)은 기판 위에 부품을 올려놓는 기술을 말하는데, 가전기기부터 컴퓨터, 통신기기, 우주항공산업 등 거의 모든 전자 제품을 점유하고 있는 반도체 분야의 핵심기술이라고 할 수 있다.
이러한 표면실장기술에 있어서 최근에는 보드 크기의 끊임없는 소형화 요구에 부응해 동일 기판에 부품의 실장 밀도를 높이기 위해 반도체 칩 등을 기판의 내부에 내장하는 내장형 기판이 개발되고 있다.
상기 내장형 기판에 있어서 표면실장공정을 완료한 후에 각 부품들이 기판상에 이상 없이 잘 실장 되었는지를 확인하기 위하여 종래에는 주로 저항 측정을 통한 단락/단선 테스트가 진행되고 있었다.
이와 같은 종래 기술에 따른 단락/단선 테스트는 내장형 기판의 반도체 칩에 대한 기능 테스트가 주요 목적이 아니고 기판의 회로 패턴에 대한 단락/단선 테스트가 주를 이루고 있어 내장형 기판의 기능 테스트에 적용하기 어렵다는 문제점이 있었다.
따라서 본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 경계 스캔 테스트 기능이 구비된 칩을 이용하여 기판에 내장된 반도체 칩에 대한 경계 스캔 테스트를 수행할 수 있도록 하여 내장형 기판에 대한 기능 테스트가 신속하고도 신뢰성 있게 진행될 수 있도록 하는 내장형 기판의 경계 스캔 테스트 장치 및 그 방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 장치는, 테스트 대상이 되는 반도체 칩을 내장하고 있는 내장형 기판; 코어 로직과 입출력 단자 사이에 테스트를 위해 서로 함께 묶여 있는 복수의 경계 스캔 셀을 포함하여 상기 내장형 기판에 내장된 반도체 칩에 대하여 경계 스캔 테스트를 수행하는 테스트 칩; 및 상기 테스트 칩을 테스트 모드로 놓기 위하여 TMS 신호를 테스트 칩에 제공하고, 테스트 칩의 TDI핀에 테스트 또는 진단을 위한 데이터를 인가하여 내장형 기판에 내장된 반도체 칩에 대하여 경계 스캔 테스트가 진행되도록 제어하는 테스트 제어기를 포함한다.
또한, 본 발명은 상기 내장형 기판이 다수개인 경우에 그에 대응되는 상기 테스트 칩도 다수개이고, 상기 다수개의 테스트 칩이 테스트 입력 단자와 테스트 출력 단자가 서로 연결되어 체인을 형성하고 있는 것을 특징으로 한다.
또한, 본 발명의 상기 테스트 칩은, 상기 내장형 기판의 경계 스캔 테스트를 위하여 일면에 있는 접촉점에 연결되는 제1 프로브; 및 상기 내장형 기판의 경계 스캔 테스트를 위하여 타면에 있는 접촉점에 연결되어 있는 제2 프로브를 포함하는 것을 특징으로 한다.
또한, 본 발명의 상기 내장형 기판에 내장된 반도체 칩이 다수개인 경우에 입력단자와 출력 단자가 서로 연결되어 체인을 형성하고 있는 것을 특징으로 한다.
또한, 본 발명의 상기 테스트 칩은 상기 내장형 기판에 내장되어 있는 것을 특징으로 한다.
또한, 본 발명의 상기 테스트 제어기는 상기 테스트 칩에 기능 수행 명령을 인가하여 인가된 기능 수행 명령에 따른 상기 반도체 칩의 실행 결과를 전송받아 상기 반도체 칩의 기능 테스트를 수행하는 것을 특징으로 한다.
또한, 본 발명의 방법은, (A) 내장형 기판에 내장된 반도체 칩과 테스트 칩 그리고 테스트 제어기를 전기적으로 연결하여 경계 스캔 테스트 환경을 구축하는 단계; 및 (B) 상기 테스트 제어기가 상기 테스트 칩에 기능 수행 명령을 인가하여 상기 반도체 칩의 기능 테스트를 수행하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 방법에서 상기 테스트 칩은 상기 반도체 칩에 내장되어 있는 것을 특징으로 한다.
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또한, 본 발명의 방법에서 상기 (B) 단계는, (B-1) 상기 테스트 제어기가 상기 테스트 칩에 내부 경계 스캔 테스트 모드 선택 신호를 인가하는 단계; (B-2) 상기 테스트 제어기가 상기 테스트 칩에 기능 수행 명령을 인가하는 단계; (B-3) 상기 테스트 칩이 상기 반도체 칩에 기능 수행 명령을 인가하고 그 실행 결과를 전송받아 상기 테스트 제어기로 전송하는 단계; 및 (B-4) 상기 테스트 칩이 상기 반도체칩에 인가한 기능 수행 명령과 실행 결과를 비교하여 기능 테스트 하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 방법의 상기 (B-3) 단계에서, 상기 내장형 기판에 내장된 반도체 칩이 다수개이고 체인으로 연결된 경우에 상기 기능 수행 명령은 다수개의 반도체 칩을 경유하여 상기 테스트 칩으로 실행 결과가 출력되는 것을 특징으로 한다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
상기와 같은 본 발명에 따르면, 기판에 내장된 반도체 칩에 대한 경계 스캔 테스트를 통해 기능 테스트가 가능하도록 하여 반도체 칩의 성능에 대한 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따르면, 테스트 칩의 체인을 통하여 다수의 내장형 기판에 대한 경계 스캔 테스트를 수행하여 다수의 내장형 기판에 대하여 신속하고도 효율적인 테스트가 가능하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 내장형 기판의 경계 스캔 테스트 장치의 구성도이다.
도 2는 도 1의 내장형 기판의 일예시도이다.
도 3은 도 1의 테스트 칩의 내부 블록 구성도이다.
도 4는 도 1의 내장형 기판과 테스트 칩의 결합 관계를 보여주는 예시도이다.
도 5는 도1의 내장형 기판에 테스트 칩이 내장된 상태를 보여주는 예시도이다.
도 6은 본 발명의 제1 실시예에 따른 내장형 기판의 경계 스캔 테스트 방법의 흐름도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 내장형 기판의 경계 스캔 테스트 장치의 구성도이다.
도 1에 도시된 바와 같이 본 발명에 따른 내장형 기판의 경계 스캔 테스트 장치는 테스트 대상이 되는 반도체 칩을 내장하고 있는 다수의 내장형 기판(1)과, 내장형 기판(1)에 내장된 반도체 칩에 대하여 경계 스캔 테스트를 수행하는 다수의 테스트 칩(2)과, 다수의 테스트 칩(2)을 제어하여 다수의 내장형 기판(1)에 내장된 반도체 칩에 대하여 경계 스캔 테스트가 진행되도록 제어하는 테스트 제어기(3)를 포함하고 있다.
여기에서, 상기 내장형 기판(1)은 내부에 반도체 칩을 다수개 내장하고 있는 것으로 내장된 반도체 칩은 경계 스캔 테스트 기능이 없는 반도체 칩을 포함한다.
이와 같은 상기 내장형 기판(1)의 일 예가 도 2에 도시되어 있는데, 도시된 내장형 기판은 절연 재료로 형성되어 있으며 내부에 다수의 반도체 칩(20a~20c)을내장하고 있고 다수의 비아홀(12)을 구비하고 있는 제1 절연층(10)과, 제1 절연층(10)의 양측에 형성된 제1 회로층(11a, 11b)과, 제1 회로층(11a, 11b)의 양측에 적층되어 있으며 내부에 다수의 비아홀(15a,15b)를 구비하고 있는 제2 절연층(13a, 13b)과, 제2 절연층(13a, 13b)의 양측에 형성되어 있는 제2 회로층(14a, 14b)과, 제2 회로층(14a, 14b)의 양측에 적층되어 있으며 내부에 다수의 비아홀(18a, 18b)를 구비하고 있는 제3 절연층(16a, 16b)과, 제3 절연층(16a, 16b)에 형성된 제3 회로층(17a, 17b) 그리고 제3 회로층(17a, 17b)을 덮고 있는 솔더 레지스트 층(19a, 19b)으로 이루어져 있다.
상기 내장형 기판(1)에서 도 2에 점선으로 표시된 바와 같이 네트워크가 6개 형성되어 있다. 여기에서 네트워크 1, 2, 4는 내장된 반도체 칩(20a~20c)과 접속 관계가 없기 때문에 종래 기술에 따라 단선/단락 테스트를 수행하여도 원하는 기판 연결 상태에 대한 테스트 결과를 얻을 수 있다.
하지만, 네트워크 3, 5, 6의 경우에는 반도체 칩(20a~20c)과 연결되어 있기 때문에 종래 기술에 따른 단선/단락 테스트로는 원하는 기판 연결 상태에 대한 테스트 결과를 얻을 수 없으며 본 발명에 따른 테스트 칩을 사용하여 경계 스캔 테스트를 수행하여 기판 연결 상태를 확인할 수 있으며 그에 더해 반도체 칩(20a~20c)에 대한 기능 테스트도 수행할 수 있다.
이를 위하여 반도체 칩(20a~20c)이 다수개인 경우에 서로 체인을 이루고 연결되어 있어야 하는데 도 2를 보면 도면부호 20a의 반도체 칩과 도면부호 20b의 반도체 칩이 네트워크 5에 의해 서로 연결되어 체인을 이루고 있으며 도면부호 20b의 반도체 칩과 도면부호 20c의 반도체 칩이 네트워크 6에 의해 서로 연결되어 체인을 이루고 있다.
따라서, 도면부호 20a의 반도체 칩에 테스트 칩의 입력 신호를 인가하고 도면부호 20c의 반도체 칩에서 테스트 칩의 입력 신호에 대한 응답 신호를 출력 받아 분석하면 반도체 칩들에 대한 연결 상태를 확인하거나 기능 수행이 원활한지 여부를 확인할 수 있다.
한편, 상기 다수의 테스트 칩(2)은 내장형 기판(1)의 상부면의 테스트를 위한 접촉점에 접촉할 수 있는 상부 프로브(2-1)와 내장형 기판(1)의 하부면의 테스트를 위한 접촉점에 접촉할 수 있는 하부 프로브(2-2)를 구비하고 있다.
그리고, 다수의 테스트 칩(2)은 경계 스캔 테스트 기능을 구비하고 있어 구비된 상부 프로브(2-1)와 하부 프로브(2-2)를 통하여 내장형 기판(1)에 내장된 반도체 칩에 접속되어 경계 스캔 테스트를 수행한다.
이와 같은 테스트 칩(2)의 일 예가 도 3에 도시되어 있는데, 해당 칩 내부에는 고유의 동작을 위한 코어 로직(21)과 입출력 단자 사이에 테스트를 위해 서로 함께 묶여 있는 복수의 경계 스캔 셀(22)을 포함한다. 일반적인 경계 스캔 테스트 동작 도중에, 데이터는 코어 로직(21)과 신호 핀과의 사이의 경계 스캔 셀(22)을 통하여, 코어 로직(21)에 영향을 받지 않은 채로 통과할 수 있다.
경계 스캔 테스트 동작 도중에, 테스트 데이터가 TDI(테스트 데이터 입력 ; Test Data In) 핀을 통하여 테스트 칩(2)에 들어가서, 경계 스캔 셀(22)의 체인(chain)을 통과하고, TDO(테스트 데이터 출력;Test Data Out) 핀을 통하여 테스트 칩(2)에서 출력된다.
이와 같은 다수의 테스트 칩(2)은 도 1에 도시된 바와 같이 TDO 출력을 TDI 입력에 결합시킴으로써 서로 묶여 있다.
이러한 테스트 칩(2)은 도 4에 도시된 바와 같이 반도체 칩(32a, 32b)이 절연층(31)에 내장되고 양편에 회로층(31a, 31b)이 형성된 내장형 기판(30)의 외부에 위치할 수 있다. 여기에서, 도면부호 32a의 반도체 칩은 그 출력 단자가 도면부호 32b 의 반도체 칩의 입력단자와 연결되어 서로 체인을 이루고 있으며, 테스트 칩(2)는 도면부호 32a의 반도체 칩에 신호를 인가하고 그 결과를 도면부호 32b의 반도체 칩으로부터 받을 수 있다. 물론, 그 반대도 가능하다.
한편, 이와 달리 테스트 칩(2)은 도 5에 도시된 바와 같이 같이 반도체 칩(32a,32b)이 절연층(31)에 내장되고 양편에 회로층(31a, 31b)이 형성된 내장형 기판(30)의 내부에 내장될 수 있다.
다음으로, 테스트 제어기(3)는 상기 다수의 테스트 칩(2)에 대한 제어를 수행하면서 복수의 내장형 기판에 대한 테스트를 수행한다.
상기 테스트 제어기(3)는 상기 테스트 칩(2)들을 테스트 모드로 놓기 위하여 TMS(테스트 모드 선택;Test Mode Select) 신호를 테스트 칩(2)에 제공하며, 스캔 체인을 통해 데이터를 시프트하기 위하여 TCK(테스트 클럭)을 제공한다.
이와 같이 구성되는 내장형 기판의 경계 스캔 테스트 장치의 동작을 살펴보면 아래와 같다.
먼저, 테스트 제어기(3)는 상기 테스트 칩(2)들을 테스트 모드로 놓기 위하여 TMS(테스트 모드 선택;Test Mode Select) 신호를 테스트 칩(2)에 제공하며, 스캔 체인을 통해 데이터를 시프트하기 위하여 TCK(테스트 클럭)을 제공한다. 그리고, 테스트 제어기(3)는 테스트 칩(2)의 TDI핀에 테스트 또는 진단을 위한 데이터를 인가한다.
그러면, 각각의 테스트 칩(2)은 시프트 레지스터(shift register)로서 작용하여 데이터 비트(data bit)를 한 테스트 칩(2)에서 다음 테스트 칩(2)으로 시프트 한다.
각 테스트 칩(2)의 상태는, 출력 또는 양방향 신호에 관련된 그들 신호핀들을 통하여 스캔 시프트 동안 모니터링될 수 있다.
예를 들어, 경계 스캔 테스트 동안에, 각 테스트 칩(2)의 상태는, 테스트 제어기(3)에 의해, 경계 스캔 경로를 통하여 데이터 비트가 시프트됨에 따라서, 관련 신호핀을 통해 모니터링 될 수 있다.
경계 스캔 경로를 통한 데이터의 시프트 도중에, 일반적으로 각 테스트 칩(2)은 논리 하이 레벨과 논리 로우 레벨간의 전환을 많이 할 것이다. 만약 (연결되지 않은 신호핀과 같이) 결함이 존재하면, 테스트 제어기(3)는 소정 시간에 해당 셀에 대한 예견되는 상태를 검출하지 못할 수 있고, 그로 인해 테스트 실패를 야기할 수 있다. 이러한 방식으로, 결함이 있는 신호 연결이 검출될 수 있다.
입력 신호에 있어서, 테스트 데이터는 그 관련 신호핀을 통하여 테스트 칩(2) 내로 구동될 수 있고, 연결된 테스트 칩(2)을 통한 시프트 후에 TDO(테스트 데이터 출력)을 통해 모니터링 될 수 있다. 대략 이와 같은 과정을 통하여 테스트 제어기(3)와 테스트 칩(2)의 협력하에 내장형 기판(1)에 내장된 반도체 칩에 대한 테스트가 진행된다.
이를 좀더 구체적을 살펴보면, 상기 테스트 제어기(3)에 의해 내장형 기판(2)은 기판 연결 상태 테스트와 기능 테스트가 수행된다.
상기 기판 연결 상태 테스트에서 테스트 제어기(3)는 경계 스캔 테스트 모드를 외부 경계 스탠 테스트(EXTEST) 모드로 선택하며, 이에 따라 내장형 기판(1)에 내장된 반도체 칩의 내부 코어 로직은 테스트 칩(2)의 제어에 의해 입출력 단자로부터 격리된다.
이렇게 외부 경계 스캔 테스트 모드로 선택된 상태에서 테스트 제어기(3)가 테스트 데이터 입력 단자를 통해 기판 연결 상태 테스트를 위해 소정의 테스트 데이터를 테스트 칩(2)으로 입력하게 되면 그 테스트 데이터는 내장형 기판(1)의 반도체 칩으로 로드된 후에 반도체 칩의 내부를 경유하여(다수개의 반도체 칩이 내장형 기판(1)에 내장되고 서로 체인으로 연결되어 있는 경우에 내장된 다수의 반도체 칩을 경유하여) 테스트 칩(2)으로 출력된다.
이에 따라 테스트 칩(2)은 입력받은 응답 신호를 테스트 데이터 출력 단자를 통해 테스트 제어기(3)로 출력한다.
그러면 테스트 제어기(3)는 테스트 칩(2)을 통하여 내장형 기판(1)에 내장된 반도체 칩에 입력된 테스트 데이터와 내장형 기판(1)에 내장된 반도체 칩에서 출력된 테스트 데이터를 비교하여 내장된 반도체 칩 및 반도체 간의 연결 상태를 검사하게 된다.
다음으로, 상기 기능 테스트를 위해 테스트 제어기(3)는 경계 스캔 테스트 모드를 내부 경계 스캔 테스트 모드로 선택하며, 이에 따라 내장형 기판(1)에 내장된 반도체 칩의 내부 코어 로직은 입출력 단자와 연결된 상태를 유지한다.
이렇게 내부 경계 스캔 테스트 모드로 선택된 상태에서 테스트 제어기(3)는 테스트 데이터 입력 단자를 통하여 테스트 데이터 즉, 소정의 기능 테스트를 위한 테스트 기능 수행 명령을 테스트 칩(2)으로 입력하면 테스트 칩(2)은 내장형 기판(1)에 내장된 반도체 칩의 입력 단자를 통하여 반도체 칩의 내부 코어 로직으로 기능 수행 명령을 전달한다.
이에 따라 반도체 칩의 내부 코어 로직은 입력된 테스트 기능 수행 명령에 따라 해당하는 기능을 수행하고 그 결과를 출력 단자를 통하여 테스트 칩(2)으로 출력하며, 실행 결과를 입력받은 테스트 칩(2)은 그 결과를 테스트 제어기(3)로 전송한다. 이때, 내장형 기판(1)의 내부에 다수의 반도체 칩이 체인 형식으로 연결되어 있고 그 기능이 유기적으로 결합되어 있는 경우에 이와 같은 과정을 반복하여 최말단에 있는 반도체 칩은 출력 단자를 통하여 테스트 칩(2)으로 실행 결과를 전송하게 된다.
그러면 테스트 제어기(3)는 입력된 기능 수행 명령에 적합한 결과가 얻어졌는지를 판단하여 내장형 기판(1)에 내장된 반도체 칩의 정상 동작 여부를 판단한다.
도 6은 본 발명의 제1 실시예에 따른 내장형 기판의 경계 스캔 테스트 방법의 흐름도이다.
도 6을 참조하면 본 발명의 제1 실시예에 따른 내장형 기판의 경계 스캔 테스트 방법은, 먼저 경계 스캔 테스트 기능이 있는 테스트 칩의 상부 프로브와 하부 프로브를 내장형 기판의 해당 접촉점에 위치시킴으로 내장형 기판에 있는 반도체 칩과 테스트 칩을 전기적으로 연결시키고, 테스트 칩과 테스트 제어기를 커넥터 등을 통해 전기적으로 연결함으로 테스트 환경을 구축한다(S100).
이때, 내장형 기판이 다수개인 경우에 테스트 칩을 체인으로 다수개 연결하여 다수개의 내장형 기판에 대한 경계 스캔 테스트가 가능하도록 한다.
이렇게 테스트 대상 내장형 기판과 테스트 칩 그리고 테스트 제어기가 연결된 상태에서 테스트 제어기가 테스트 칩에 경계 스캔 검사를 위한 테스트 클럭과 테스트 모드 선택 신호 그리고 테스트 데이터를 입력하게 되면, 테스트 칩이 내장형 기판의 반도체 칩에 그에 따른 테스트 클럭과 제어 신호 그리고 테스트 데이터를 인가하여 기판 연결 상태 테스트(S200)와 기능 테스트(S300)가 진행된다.
이를 좀더 구체적으로 살펴보면, 기판 연결 상태 테스트(S200)를 위하여 먼저 테스트 제어기는 테스트 칩에 경계 스캔 테스트 모드를 외부 경계 스캔 테스트(EXTEST) 모드로 선택하는 테스트 모드 선택 신호를 인가하게 된다(S202).
그러면, 테스트 칩은 내장형 기판의 반도체 칩에 외부 경계 스캔 테스트 모드에 따른 제어 신호를 전송하여 반도체 칩의 내부 코어 로직이 반도체 칩의 입출력 단자로부터 격리되도록 제어한다(S204). 이 상태에서 테스트 제어기는 테스트 칩에 테스트 데이터 입력 단자를 통해 기판 연결 상태 테스트를 위한 테스트 데이터를 입력한다(S206).
이에 따라 테스트 칩은 입력받은 테스트 데이터를 반도체 칩의 입력 단자를 통하여 입력하게 되며(S208), 반도체 칩은 테스트 칩으로부터 입력 단자를 통하여 테스트 데이터를 입력되면 내부 코어 로직과 격리된 상태의 신호 경로를 통하여 출력 단자로 응답 신호를 출력하게 된다.
이때, 내장형 기판의 내부에 다수의 반도체 칩이 체인 형식으로 연결되어 있는 경우에 이와 같은 과정을 반복하여 최말단에 있는 반도체 칩이 출력 단자를 통하여 테스트 칩으로 응답 신호를 전송하게 된다.
이와 같은 과정을 통하여 인가된 테스트 데이터에 따른 응답 신호를 반도체 칩으로부터 전송받은 테스트 칩은 테스트 데이터 출력 단자를 통하여 테스트 제어기로 응답 신호를 전송한다(S210).
그러면, 테스트 제어기는 테스트 칩에 입력한 테스트 데이터와 테스트 칩에서 테스트 데이터 출력 단자를 통하여 출력된 응답 신호를 비교하여 내장형 기판에 실장된 반도체 칩 및 다수의 반도체 칩간의 연결 상태 즉, 기판 내부의 리드(lead) 상태, 패턴 사이의 단선/단락 상태, Struck-at-zero, Struck-at-one-fault 등의 기판 연결 상태를 확인하게 된다(S212).
다음으로, 기능 테스트(S300)을 위하여 테스트 제어기는 테스트 칩에 경계 스캔 테스트 모드를 내부 경계 스캔 테스트(INTEST) 모드로 선택하는 테스트 모드 선택 신호를 인가하게 된다(S302).
그러면, 테스트 칩은 내장형 기판의 반도체 칩에 내부 경계 스캔 테스트 모드에 따른 제어 신호를 전송하여 반도체 칩의 내부 코어 로직이 반도체 칩의 입출력 단자에 연결된 상태를 유지하도록 한다. 이 상태에서 테스트 제어기는 테스트 칩에 테스트 데이터 입력 단자를 통해 기능 테스트를 위한 테스트 데이터, 즉 소정의 기능 테스트를 위한 기능 수행 명령을 입력하게 되고(S304), 테스트 칩은 이러한 기능 수행 명령을 GPIO, GPO, GPI 등의 핀을 통하여 반도체 칩의 내부 코어 로직에 로드되도록 한다(S306).
이렇게 하여 내장된 반도체 칩의 내부 코어 로직에 테스트 기능 수행 명령이 입력되면, 해당 칩의 내부 코어 로직에서는 입력된 테스트 기능 수행 명령에 따른 기능을 실행하게 되며 실행 결과를 출력 단자를 통하여 외부로 출력한다(S308).
이때, 내장형 기판의 내부에 다수의 반도체 칩이 체인 형식으로 연결되어 있고 그 기능이 유기적으로 결합되어 있는 경우에 이와 같은 과정을 반복하여 최말단에 있는 반도체 칩은 출력 단자를 통하여 테스트 칩으로 실행 결과를 전송하게 된다.
이와 같은 과정을 통하여 인가된 테스트 데이터에 따른 실행 결과를 반도체 칩으로부터 전송 받은 테스트 칩은 테스트 데이터 출력 단자를 통하여 테스트 제어기로 전송 받은 실행 결과를 전송한다(S310).
그러면, 테스트 제어기는 테스트 칩에 입력한 테스트 데이터와 테스트 칩에서 테스트 데이터 출력 단자를 통하여 출력된 실행 결과를 비교하여 내장형 기판에 실장된 반도체 칩 및 다수의 반도체 칩들의 기능 수행 상태를 판단하여 기능 수행이 원활한지 여부를 판단한다(S312).
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
1: 내장형 기판 2: 테스트 칩
2-1, 2-2 : 프로브 3: 테스트 제어기
10, 13a, 13b, 16a, 16b : 절연층
11a, 11b, 14a,14b, 17a, 17b : 회로층
12, 15a, 15b, 18a, 18b : 비아홀
19a, 19b:솔더 레지스트 20a~20c : 반도체 칩
21 : 코어 로직 22 : 경계 스캔 셀

Claims (13)

  1. 테스트 대상이 되는 반도체 칩을 내장하고 있는 내장형 기판;
    코어 로직과 입출력 단자 사이에 테스트를 위해 서로 함께 묶여 있는 복수의 경계 스캔 셀을 포함하여 상기 내장형 기판에 내장된 반도체 칩에 대하여 경계 스캔 테스트를 수행하는 테스트 칩; 및
    상기 테스트 칩을 테스트 모드로 놓기 위하여 TMS 신호를 테스트 칩에 제공하고, 테스트 칩의 TDI핀에 테스트 또는 진단을 위한 데이터를 인가하여 내장형 기판에 내장된 반도체 칩에 대하여 경계 스캔 테스트가 진행되도록 제어하는 테스트 제어기를 포함하며,
    상기 테스트 칩은,
    상기 내장형 기판의 경계 스캔 테스트를 위하여 일면에 있는 접촉점에 연결되는 제1 프로브; 및
    상기 내장형 기판의 경계 스캔 테스트를 위하여 타면에 있는 접촉점에 연결되어 있는 제2 프로브를 포함하는 내장형 기판의 경계 스캔 테스트 장치.
  2. 청구항 1에 있어서,
    상기 내장형 기판이 다수개인 경우에 그에 대응되는 상기 테스트 칩도 다수개이고, 상기 다수개의 테스트 칩이 테스트 입력 단자와 테스트 출력 단자가 서로 연결되어 체인을 형성하고 있는 것을 특징으로 하는 내장형 기판의 경계 스캔 테스트 장치.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 내장형 기판에 내장된 반도체 칩이 다수개인 경우에 입력단자와 출력 단자가 서로 연결되어 체인을 형성하고 있는 것을 특징으로 하는 내장형 기판의 경계 스캔 테스트 장치.
  5. 삭제
  6. 삭제
  7. 청구항 1에 있어서,
    상기 테스트 제어기는 상기 테스트 칩에 기능 수행 명령을 인가하여 인가된 기능 수행 명령에 따른 상기 반도체 칩의 실행 결과를 전송받아 상기 반도체 칩의 기능 테스트를 수행하는 것을 특징으로 하는 내장형 기판의 경계 스캔 테스트 장치.
  8. (A) 내장형 기판에 내장된 반도체 칩과 테스트 칩 그리고 테스트 제어기를 전기적으로 연결하여 경계 스캔 테스트 환경을 구축하는 단계; 및
    (B) 상기 테스트 제어기가 상기 테스트 칩에 기능 수행 명령을 인가하여 상기 반도체 칩의 기능 테스트를 수행하는 단계를 포함하며,
    상기 테스트 칩은,
    상기 내장형 기판의 경계 스캔 테스트를 위하여 일면에 있는 접촉점에 연결되는 제1 프로브; 및
    상기 내장형 기판의 경계 스캔 테스트를 위하여 타면에 있는 접촉점에 연결되어 있는 제2 프로브를 포함하는 내장형 기판의 경계 스캔 테스트 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 청구항 8에 있어서,
    상기 (B) 단계는,
    (B-1) 상기 테스트 제어기가 상기 테스트 칩에 내부 경계 스캔 테스트 모드 선택 신호를 인가하는 단계;
    (B-2) 상기 테스트 제어기가 상기 테스트 칩에 기능 수행 명령을 인가하는 단계;
    (B-3) 상기 테스트 칩이 상기 반도체 칩에 기능 수행 명령을 인가하고 그 실행 결과를 전송받아 상기 테스트 제어기로 전송하는 단계; 및
    (B-4) 상기 테스트 칩이 상기 반도체칩에 인가한 기능 수행 명령과 실행 결과를 비교하여 기능 테스트 하는 단계를 포함하는 내장형 기판의 경계 스캔 테스트 방법.
  13. 청구항 12에 있어서,
    상기 (B-3) 단계에서,
    상기 내장형 기판에 내장된 반도체 칩이 다수개이고 체인으로 연결된 경우에 상기 기능 수행 명령은 다수개의 반도체 칩을 경유하여 상기 테스트 칩으로 실행 결과가 출력되는 것을 특징으로 하는 내장형 기판의 경계 스캔 테스트 방법.
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