DE10119869B4

DE10119869B4 - Schaltungsanordnung und Verfahren zum selektiven Übertragen von Informationen zu Chips auf einem Wafer

Info

Publication number: DE10119869B4
Application number: DE10119869A
Authority: DE
Inventors: Peter Beer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-04-24
Filing date: 2001-04-24
Publication date: 2006-12-28
Anticipated expiration: 2021-04-25
Also published as: US6784683B2; US20020153918A1; DE10119869A1

Abstract

Schaltungsanordnung zum selektiven Übertragen von Informationen zu Chips (3) auf einem Wafer (2) mit einer Messeinrichtung (1),
mit einer mit der Messeinrichtung verbundenen Nadelkarte (4), wobei mehrere Chips (3) auf dem Wafer (2) gleichzeitig über zugeordnete Kontaktfelder (5) der Nadelkarte (4) kontaktierbar und von der Messeinrichtung (1) parallel vermessbar sind,
und
mit einer Mehrzahl von Speichern (7a–d), die jeweils einem Kontaktfeld (5) auf der Nadelkarte (4) zugeordnet sind, wobei die Messeinrichtung (1) ausgebildet ist, um Informationen für einen ausgewählten Chip (3) individuell über den zugeordneten Speicher (7a–d) zu dem Chip (3) zu übertragen,
dadurch gekennzeichnet, dass
die Mehrzahl von Speichern (7a–d) sequentiell verschaltet sind, so dass der Ausgang eines Speichers (7a–d) mit dem Eingang eines nachfolgenden Speichers (7a–d) verbunden ist.

Description

Die Erfindung geht aus von einer Schaltungsanordnung und einem Verfahren zum selektiven Übertragen von Informationen von einer Messeinrichtung zu Chips auf einem Wafer.
Es ist schon bekannt, dass mehrere gleichartige Chips, die beispielsweise als Speicherbauelemente gefertigt wurden, von einer entsprechenden Messeinrichtung gleichzeitig kontaktiert und mit den vorgegebenen gleichen Parametern gemessen werden. Mit diesem Verfahren können die relativ hohen Prüfkosten insbesondere für Funktionstests auf dem Wafer reduziert werden, da durch die parallele Prüfung die Prüfungskapazität und damit der Durchsatz erheblich gesteigert werden kann. Wird bei dieser Prüfung jedoch ein teilweise fehlerhafter Chip erkannt, dann besteht das Problem, von den mehreren parallel getesteten Chips das fehlerhafte Bauelement gezielt zu erkennen.
Bei Speicherbauelementen insbesondere mit hoher Speicherkapazität können beispielsweise einzelne wenige Speicherzellen defekt sein. Die defekten Zellen können durch einzugebende Reparaturdateien repariert oder gesperrt werden. Der Chip erleidet dadurch keine Qualitätseinbuße, da die reparierten Zellen später nicht mehr erkennbar sind. Auch kann es bei DRAM-Speichern (Dynamic Random Access Memory) vorkommen, dass ein Chip eine andere Spannungstrimmung benötigt, um seine volle Funktionstüchtigkeit zu erreichen. Diese Probleme lassen sich ebenfalls durch entsprechende Trimmdateien beheben, wenn über Daten- und Kommandoleitungen ein Zugang zu dem individuellen Chip besteht.
Bei heutigen bekannten Testsystemen können zwar die erforderlichen Dateien an einen individuellen Chip übertragen werden. Allerdings wird dazu zusätzlich zu der Messeinrichtung ein separates Steuergerät benötigt, das die individuellen Treiberkanäle für alle kontaktierten Chips verwaltet und entsprechend nach vorliegendem Fehler steuert. Auch kann dieses zusätzliche Steuergerät ausschließlich zur individuellen Datenübertragung genutzt werden. Ein derartiges Steuergerät ist relativ aufwendig und verursacht durch die erforderlichen zusätzlichen Programme unerwünschte Kosten.

Aus der US 6,064,213 ist eine gattungsgemäße Schaltungsanordnung bekannt. Bei dieser Ausgestaltung ist jedem Kontaktfeld einer Nadelkarte ein externer Baustein mit einer Speicherfunktionalität zugeordnet, wobei eine Messeinrichtung so ausgebildet ist, um Informationen zu einem ausgewählten Chip auf einem Wafer individuell über den zugeordneten externen Baustein zu übertragen. Aus der DE 42 13 905 A1 ist weiterhin bekannt ein Schieberegister zur Umsetzung eines seriellen Datenstroms in einem externen Baustein mit Speicherfunktionalität einzusetzen.

Der Erfindung liegt die Aufgabe zu Grunde, eine einfache und kostengünstige Schaltungsanordnung und ein entsprechendes Verfahren zum selektiven Übertragen von Informationen zu Chips auf einem Wafer bereitzustellen.

Diese Aufgabe wird mit einer Schaltungsanordnung nach Anspruch 1 und einem Verfahren nach Anspruch 5 gelöst. Vorteilhafte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.

Bei der erfindungsgemäßen Ausgestaltung der Speicheranordnung ist eine Mehrzahl von Speichern sequentiell verschaltet, so dass der Ausgang eines Speichers mit dem Eingang eines nachfolgenden Speichers verbunden ist. Dadurch wird die am Aus gang anstehende Information mit dem nächsten Taktsignal auf den nachfolgenden Speicher übertragen.

Jeder Chip des Wafers hat einen internen Speicher, zu dem die Informationen parallel von den Speichern der Schaltanordnung übertragen werden können. Bei Speicherchips kann diese Funktion in vorteilhafte Weise von den vorhandenen Speicherzellen übernommen werden.

Die erfindungsgemäße Schaltungsanordnung und das erfindungsgemäße Verfahren zum selektiven Übertragen von Informationen zu Chips auf einem Wafer haben den Vorteil, dass auf ein zusätzliches Steuergerät verzichtet werden kann. Dennoch kann jeder parallel kontaktierte Chip individuell von der Messeinrichtung angesprochen und es können beliebige Informationen wie Dateien und Kommandos an den ausgewählten Chip übertragen werden. Dadurch werden nicht nur Kosten für eine zusätzliche Steuerung eingespart, sondern auch die Programmierung in vorteilhafter Weise erheblich vereinfacht.

Als besonders vorteilhaft wird weiter angesehen, dass die externen Speicher als Schieberegister ausgebildet sind. Schieberegister sind einfache Schaltungen, bei denen eine an den Eingang angelegte Information mit jedem Takt weitergeschoben werden kann. Die Anzahl der Takte bestimmt somit auf einfache Weise, an welchen Chip die Informationen übertragen werden sollen. Auf dies Weise kann vorteilhaft ein individueller Chip für die Übertragung von Informationen selektiert werden.

Günstig ist auch, die internen Speicher der Chips als Schieberegister auszubilden. Dadurch wird die einem individuellen Chip zugedachte Information gespeichert.

Da die Ausgänge der internen Speicher der Chips offen sind und der Ausgang eines externen Speichers mit dem Eingang des nachfolgenden Chips und damit dem Eingang des nachfolgenden internen Speichers verbunden ist, gelangt auf einfache Weise stets die anstehende Information direkt zu einem individuellen Chip. Auf diese Weise kann eine einzelner Chip individuell angesprochen werden.

Da die Messeinrichtung die aktuellen Daten der parallel getesteten Chips kennt, kann sie vorteilhaft auch die Informationen generieren, die an einen individuellen Chip zu übertragen sind.

Um die Informationen, die als Datenstring von der Messeinrichtung gesendet werden, an den gewünschten Chip übertragen zu können, werden der Eingang des ersten externen Speichers und der Eingang des ersten Chips beziehungsweise dessen interner Speicher parallelgeschaltet und mit der Messeinrichtung verbunden.

Durch das sequentielle Übertragen der Informationen an alle externen Speicher erhält vorteilhaft jeder Chip die ihm zugedachte individuelle Information.

Das sequentielle Übertragen der Informationen an alle externen beziehungsweise internen Speicher bewirkt weiterhin, dass die zuerst eingegebenen Informationen zum internen Speicher des letzten kontaktierten Chips gelangen.

Andererseits ist auch vorteilhaft, dass die zuletzt eingegebenen Informationen an den internen Speicher des ersten Chips übertragen werden. Dadurch können die Informationen gezielt gesteuert werden.

Ein weiterer Vorteil besteht auch darin, wenn die Schaltungsanordnung für Chips angewendet wird, die als Speicherbausteine wie DRAMs ausgebildet sind. Diese Bausteine werden dynamisch getaktet und können die empfangenen Informationen leicht speichern. Ein zusätzlicher Speicher ist dann nicht mehr erforderlich.

Eine besonders günstige Lösung ergibt sich, wenn die Informationen Daten enthalten, mit denen beispielsweise ein individueller Chip repariert werden kann. Der Chip ist dann nicht verloren, so dass mit dem Reparaturverfahren leicht die Ausbeute gesteigert werden kann.

Günstig ist auch die Übertragung von Informationen an einen individuellen Chip durchzuführen, die Daten zur Spannungstrimmung enthalten. Da auf Grund des Fertigungsprozesses immer mit gewissen Prozesstoleranzen gerechnet werden muss, kann sogar nach Fertigstellung der Chips vorteilhaft eine einfache Korrektur der Spannung durchgeführt werden.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert.

1 zeigt eine schematische Anordnung mit einer Messeinrichtung und

2 zeigt ein Schnittbild der Messeinrichtung.

Der 1 ist eine schematische Anordnung mit einer Messeinrichtung 1 entnehmbar, die über mehradrige Mess- und Steuerleitungen 6 mit einer Nadelkarte 4 verbunden ist. Diese Vorrichtung ist Teil eines komplexen Meßsystems, das beispielsweise für die Prüfung eines Wafers 2 konzipiert ist. Insbesondere in der Halbleiterindustrie ist es üblich, die auf dem Wafer 2 integrierten Chips 3, die in Reihen und Spalten angeordnet sind, vor dem Vereinzeln und Weiterverarbeitung auf ihre elektrische Daten, Eigenschaften und Funktionen zu überprüfen. In diesem Zustand können auch Abgleich- und Trimmfunktionen durchgeführt werden. Die Chips 3 sind mit entsprechenden Kontaktlands ausgebildet, auf die eine Vielzahl von Messsonden 8 der Nadelkarte 4 aufgesetzt werden. Über die Messsonden 8, an die die Leitungen 6 angeschlossen sind, wird während der Prüfprozedur der elektrische Kontakt zwischen dem eigentlichen Chip 3 und der Messeinrichtung 1 hergestellt. Wegen der Vielzahl der Messsonden 8 und den relativ kleinen verfügbaren Kontaktlands sind die Messsonden 8 in Kontaktfeldern 5 zusammen gefasst. Um den Prüfvorgang effektiver und schneller zu gestalten, können bei bestimmten Chips 3 auch mehrere benachbarte Chips 3 gleichzeitig getestet werden. Beispielsweise können bei Chips 3, die als Speicherchip ausgebildet sind, mehrere Chips 3 parallel getestet werden, da diese Chips in ihrer Funktion gleichartig sind und beispielsweise die Speicherfunktion leicht überprüfbar ist. Geeignete Speicherchips 3 sind beispielsweise DRAMs (Dynamic Random Access Memory) oder ähnliche Bauelemente.
Für die Prüfung wird der Wafer 2 auf einen Tisch eines speziellen Wafer-Probers beispielsweise durch Vakuum fixiert und von diesem relativ zur Nadelkarte 4 schrittweise verschoben. Der Tisch ist zu diesem Zweck mit einem automatisch steuerbaren Antrieb ausgerüstet, der ihn in die x-, y- und z-Richtung bewegen kann. Dadurch kann der Wafer 2 systematisch von Chip zu Chip mit einem entsprechenden Steuerprogramm durchgescannt werden. Aus Übersichtlichkeitsgründen wurde jedoch der Wafer-Prober in der 1 nicht dargestellt.
Die Nadelkarte 4 enthält beispielsweise vier Kontaktfelder 5 mit den entsprechenden Messsonden 8. Die Messsonden 8 wurden nur schematisch angedeutet. Ihre Anzahl und Ausrichtung richtet sich nach den Gegebenheiten auf dem Chip 3 sowie dem Steuer- und Testprogramm. Bei der parallelen Mehrfachmessung werden beispielsweise vier Nadelfelder 5 parallelgeschaltet und die betreffenden Chips 3 parallel gemessen. Natürlich ist die Anzahl der parallelgeschalteten Kontaktfelder frei wählbar und nicht durch die Erfindung begrenzt. Nicht dargestellt wurden auch die Verbindungsleitungen auf der Nadelkarte 4 zwischen den Messsonden 8 und der Mess- und Steuerleitung 6.
Erfindungsgemäß sind des weiteren bestimmte Messsonden 8 eines Nadelfeldes 5 mit einem externen Speicher 7a–d verbunden, wobei die externen Speicher 7a–d vorzugsweise als Schieberegister zusammengeschaltet sind. Die genaue Funktion und Verschaltung wird noch im Zusammenhang mit 2 näher erläutert. Die externen Speicher 7a–d sind vorzugsweise auf der Nadelkarte 4 möglichst in der Nähe der Kontaktfelder 5 angeordnet, um aus Gründen der Störsicherheit möglichst kurze Leitungswege zu erzielen.
In alternativer Ausgestaltung der Erfindung ist vorgesehen, die externen Speicher 7a–d im oder in der Nähe der Messeinrichtung 1 oder am Wafer-Prober anzuordnen.
Die Funktionsweise dieser Anordnung wird an Hand der schematischen Darstellung der 2 näher erläutert. 2 zeigt zunächst die Messeinrichtung 1, die über die Meß- und Steuerleitungen 6 mit der Nadelkarte 4 verbunden ist. Des weiteren ist die Messeinrichtung 1 über einen Knotenpunkt 9a je nach Anwendungsfall über eine oder mehrere Meßsonden 8 mit dem ersten Chip 3a verbunden. Auf jedem Chip sind ähnlich wie die externen Speicher 7a–d auf der Nadelkarte 4 interne Speicher 3a–d vorgesehen. Diese internen Speicher 3a–d wirken ähnlich wie Schieberegister. Bei zu messenden Speicherchips 3 können die internen Speicher 3a–d Bestandteil der vorhandenen Speicher sein. Die internen Speicher 3a–d sind an ihrem Ausgang jedoch offen, so dass lediglich die an ihrem Eingang zuletzt anstehende Information gespeichert wird.
Jeweils ein Ausgang der externen Speicher 7a–d ist über einen zugeordneten Knotenpunkt 9b–d jeweils mit einem Eingang eines nachfolgenden externen Speichers 7a–d verbunden. Des weiteren ist der Ausgang eines externen Speichers 7a–d mit dem Eingang des internen Speichers des nachfolgenden Chips 3 verbunden. Beispielsweise ist am Knotenpunkt 9b der Ausgang des externen Speichers 7a mit dem Eingang des Speichers 3b, der Knotenpunkt 9c mit dem internen Speicher 3c usw. verbunden. Der erste Knotenpunkt 9a ist mit dem Eingang des ersten Speichers 7a verbunden.
Im Folgenden wird nun die Funktionsweise dieser Anordnung näher erläutert. Um einen individuellen Chip 3 gezielt anzusprechen, beispielsweise den internen Speicher 3d des Chips 3, sendet die Messeinrichtung 1 die Information in Form eines Datenstrings zunächst an den Knotenpunkt 9a. Dadurch gelangen die Information sowohl in den externen Speicher 7a als auch in den internen Speicher 3a. Mit jedem weiteren Taktimpuls wird diese Information durch das Schieberegister 7a–d und parallel dazu in die internen Speicher 3a–d übertragen. Die Informationstiefe pro Schieberegister ist dabei frei wählbar. Beträgt sie beispielsweise 4 bit pro Chip, muß 12 (= 4 × 3) mal getaktet werden, bis die Information verteilt ist. Bei unserem Beispiel ist die Information also nach drei Takten sowohl bei dem externen Speicher 7d als auch dem internen Speicher 3d angelangt. Die zuerst übergebenen Informationen wandern also bis in den letzten Chip, während die zuletzt eingegebenen Informationen nur im ersten Chip gespeichert werden.
Auf diese Weise gelingt es, ohne spezielle Adressiermaßnahmen treffen zu müssen, eine Information an einen individuellen Chip 3 zu übertragen. Da die übertragenen Informationen vom Typ her nicht beschränkt sind, können sie Daten, Steuerbefehle, Adressen usw. für die individuelle Steuerung des ausgewählten Chips 3 enthalten. Dadurch lassen sich vorteilhaft individuelle Reparaturen und Einstellungen durchführen.

1: Messeinrichtung
2: Wafer
3: Chip
3a–d: interner Speicher
4: Nadelkarte
5: Kontaktfeld
6: Mess- und Steuerleitung
7a–d: externer Speicher
8: Messsonden
9a–d: Knotenpunkt

Claims

Schaltungsanordnung zum selektiven Übertragen von Informationen zu Chips (3) auf einem Wafer (2) mit einer Messeinrichtung (1), mit einer mit der Messeinrichtung verbundenen Nadelkarte (4), wobei mehrere Chips (3) auf dem Wafer (2) gleichzeitig über zugeordnete Kontaktfelder (5) der Nadelkarte (4) kontaktierbar und von der Messeinrichtung (1) parallel vermessbar sind, und mit einer Mehrzahl von Speichern (7a–d), die jeweils einem Kontaktfeld (5) auf der Nadelkarte (4) zugeordnet sind, wobei die Messeinrichtung (1) ausgebildet ist, um Informationen für einen ausgewählten Chip (3) individuell über den zugeordneten Speicher (7a–d) zu dem Chip (3) zu übertragen, dadurch gekennzeichnet, dass die Mehrzahl von Speichern (7a–d) sequentiell verschaltet sind, so dass der Ausgang eines Speichers (7a–d) mit dem Eingang eines nachfolgenden Speichers (7a–d) verbunden ist.
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Mehrzahl der Speicher (7a–d) als ein Schiebergister ausgebildet sind.
Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Mehrzahl von Speichern (7a–d) auf der Nadelkarte (4) angeordnet sind.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Messeinrichtung (1) ausgebildet ist, um die Information für einen ausgewählten Chip (3) zu generieren.
Verfahren zum selektiven Übertragen von Informationen zu Chips (3) auf einem Wafer (2) mithilfe einer Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Ausgang eines Speichers (7a–d) der Schaltanordnung mit dem Eingang eines internen Speichers (3a–d) des nachfolgenden Chips (3) verbunden wird, wobei der Ausgang des internen Speichers (3a–d) des Chips (3) offen bleibt.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Informationen parallel in den jeweils ersten Speicher (7a) der Schaltanordnung und dem ersten internen Speicher (7a, 3a) der Chips (3) übertragen werden.
Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Informationen sequentiell zu den internen Speichern (3a–d) der Chips (3) übertragen werden, so dass jeder Chip (3) seine individuelle Information erhält.
Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die zuerst eingegebene Information auf den internen Speicher (3d) des letzten kontaktierten Chips (3) übertragen werden.
Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die zuletzt eingegebene Information in den internen Speicher (3a) des ersten kontaktierten Chips (3) übertragen werden.
Verfahren nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, dass die Informationen Daten zur Reparatur eines individuellen Chips (3) enthalten.
Verfahren nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, dass die Informationen Daten zur Spannungstrimmung eines individuellen Chips (3) enthalten.