DE102010026843A1 - Modul-Package und Herstellungsverfahren - Google Patents

Modul-Package und Herstellungsverfahren Download PDF

Info

Publication number
DE102010026843A1
DE102010026843A1 DE102010026843A DE102010026843A DE102010026843A1 DE 102010026843 A1 DE102010026843 A1 DE 102010026843A1 DE 102010026843 A DE102010026843 A DE 102010026843A DE 102010026843 A DE102010026843 A DE 102010026843A DE 102010026843 A1 DE102010026843 A1 DE 102010026843A1
Authority
DE
Germany
Prior art keywords
chip
module
gap
module carrier
filler
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102010026843A
Other languages
English (en)
Inventor
Dr. Reitlinger Claus
Rudolf Bart
Dr. Rehme Frank
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SnapTrack Inc
Original Assignee
Epcos AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos AG filed Critical Epcos AG
Priority to DE102010026843A priority Critical patent/DE102010026843A1/de
Priority to US13/809,575 priority patent/US9576870B2/en
Priority to KR1020137000953A priority patent/KR101844565B1/ko
Priority to JP2013519011A priority patent/JP2013531387A/ja
Priority to PCT/EP2011/060245 priority patent/WO2012007252A1/de
Publication of DE102010026843A1 publication Critical patent/DE102010026843A1/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0542—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a lateral arrangement
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/058—Holders; Supports for surface acoustic wave devices
    • H03H9/059—Holders; Supports for surface acoustic wave devices consisting of mounting pads or bumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Acoustics & Sound (AREA)
  • Manufacturing & Machinery (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Die Erfindung betrifft ein Modul-Package, das ein Modulsubstrat 1, einen im Flip-Chip-Verfahren aufgebrachten Chip 2, 3 und eine Verkapselungsschicht 8 aufweist, sowie ein Verfahren zur Herstellung. Der Chip 2, 3 weist auf seiner Oberseite 13, 14 Bauelementstrukturen auf. Diese Oberseite 13, 14 ist dem Modulträger 1 zugewandt, wobei zwischen Chipoberseite 13, 14 und Modulträger 1 ein Spalt 4, 5 ausgebildet wird. Der Verkapselungsschicht 8 wird ein Füllstoff beigemischt. Die Verkapselungsschicht 8 unterfüllt den Chip 2, 3 teilweise, wobei maximal der Teil des Chips 2, 3 unterfüllt wird, auf dem sich keine Bauelementstrukturen befinden, und minimal das Material der Verkapselungsschicht 8 die Seiten des Chips 2, 3 vollständig umschließt.

Description

  • Die Erfindung betrifft ein Modul-Package, das einen Chip mit empfindlichen Bauelementstrukturen wie insbesondere ein SAW-Filter (Surface Acoustic Wave) aufweist sowie ein Herstellungsverfahren für ein erfindungsgemäßes Modul-Package.
  • Die Herstellung von Modulen und die Herstellung von darin verwendeten SAW-Filtern erfordert zurzeit zwei getrennte Prozessketten. Bislang werden SAW-Filter und Module als getrennte Produkte produziert. Für den Fall von zwei Filtern in einer Funktion existieren Two-In-One-Filter. Für den Fall von mehr als zwei Filtern in einer Funktion können die Filter zurzeit nur mit Einzelfiltern oder mit mehreren Two-In-One-Filtern zusammen auf einem Modul-Substrat aufgebaut werden.
  • Wird ein Chip im Flip-Chip-Verfahren auf einem Modulsubstrat aufgebracht, so entsteht zwischen dem Chip und dem Substrat ein Spalt. Bei den bekannten Herstellungsverfahren muss dieser Spalt vor dem Molden abgedichtet werden. Dazu werden beispielsweise Folien auflaminiert oder ein Spritz- oder Tauchverfahren eingesetzt.
  • Aufgabe der vorliegenden Erfindung ist es daher, die beiden Prozessketten, Filterherstellung und Modulherstellung, zu einer zu vereinheitlichen.
  • Diese Aufgabe wird durch ein Modul-Package mit den Merkmalen von Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindungen ergeben sich aus weiteren Ansprüchen.
  • Es wird vorgeschlagen, einen Chip, der auf seiner Oberseite Bauelementstrukturen aufweist und dessen Oberseite dem Modulträger zugewandt ist, wobei zwischen Chipoberseite und Modulträger ein Spalt ausgebildet wird, mit einer Verkapselungsschicht zu schützen. Erfindungsgemäß wird der Verkapselungsschicht ein Füllstoff beigemischt und die Verkapselungsschicht wird derart ausgestaltet, dass sie den Chip teilweise unterfüllt, wobei maximal der Teil des Chips unterfüllt wird, auf dem sich keine Bauelementstrukturen befinden. Minimal schließt die Verkapselungsschicht nahezu bündig mit den Seitenflächen des Chips ab, so dass nahezu kein Unterfüllen auftritt. Der unterfüllte Teil kann ein umlaufender Randbereich auf der die Bauelementstrukturen tragenden Oberseite des Chips sein.
  • Die empfindlichen Bauelementstrukturen befinden sich an der Chipoberseite und daher in dem Spalt zwischen Chipoberseite und Modulträger. Durch die Verkapselungsschicht, die den Chip teilweise unterfüllt, verbleibt in diesem Spalt nach der Verkapselung ein Hohlraum, welcher die Bauelementstrukturen schützt. Ein zusätzliches Gehäuse für die Bauelementstrukturen entfällt dadurch. Das bedeutet, dass der oder die Chips und ggf. weiteren Bauelemente ungehäust auf den Modulträger aufgebracht werden können.
  • Unter einer Bauelementstruktur versteht man im Sinne dieser Anmeldung insbesondere eine mikroelektromechanische Komponente und/oder mit akustischen Wellen arbeitende elektroakustische Bauelementstrukturen, beispielsweise einen mit akustischen Volumenwellen arbeitenden Resonator oder einen mit akustischen Oberflächenwellen arbeitenden Wandler. Mikroelektromechanische Komponenten können Sensoren und Aktoren umfassen, die in der Regel mechanisch empfindlich sind oder für ihre Funktion im verkapselten Zustand beweglich bleiben müssen.
  • Die Spaltgängigkeit des Mold-Materials, welches für die Verkapselungsschicht verwendet wird, wird vorwiegend durch die Wahl eines Füllstoffs bestimmt, der dem Mold-Material beigemischt wird. Die Spaltgängigkeit wird durch den Anteil des Füllstoffs am Gesamtmaterial sowie durch die Größenverteilung der Füllstoffkörner bestimmt.
  • In einer Ausführung wird ein Anteil des Füllstoffs am Gesamtmaterial der Verkapselungsschicht von mehr als 75-Massen-Prozent gewählt, so dass sich bei der Herstellung der Verkapselungsschicht die gewünschte niedrige Spaltgängigkeit des Mold-Materials einstellt.
  • Die Füllstoffverteilung kann derart gewählt werden, dass mindestens ein Drittel der Füllstoffkörner einen größeren Durchmesser besitzen, als die Höhe des Spaltes unter dem Flip-Chip-SAW-Filtern beträgt.
  • Zur Einstellung der gewünschten geringen Spaltgängigkeit des Mold-Materials kann eine bi- oder trimodale Größenverteilung des Füllstoffs verwendet werden. Bei einer trimodalen Größenverteilung werden feine, mittelgroße und grobe Partikel des Füllstoffs verwendet. Darüber hinaus ist es auch denkbar, Füllstoffverteilungen mit mehr als drei Partikelgrößen einzusetzen.
  • Zur Unterfüllung eines Bauteils werden bislang oftmals Füllstoffe mit besonders runden Partikeln verwendet, da diese eine große Spaltgängigkeit und damit ein gutes Fließverhalten bieten. Hier ist jedoch eine geringe Spaltgängigkeit gewünscht, so dass vorzugsweise solche Füllstoffpartikel ausgewählt und eingesetzt werden, die kantige Außenflächen aufweisen. Alternativ ist es auch möglich, einen Füllstoff mit runden Füllstoffpartikeln zu verwenden und die gewünschte, geringe Spaltgängigkeit durch andere Merkmale des Füllstoffs, z. B. die Partikelgröße, einzustellen.
  • Ein geeigneter Füllstoff ist z. B. Siliziumoxid.
  • In einer Ausprägung der Erfindung ist auf dem Modulsubstrat oder dem Chip selbst ein Rahmen oder eine Stützstruktur angeordnet, die eine Verengung des beschriebenen Spaltes ermöglicht. Auf diese Weise wird das Unterfüllen des Chips durch die Verkapselungsschicht weiter eingeschränkt, so dass Größe und oder Anteil der Füllstoffpartikel in der Moldmasse reduziert werden kann.
  • In einer weiteren Ausführungsmöglichkeit werden elektrische Verbindungen zwischen dem Modulsubstrat und dem Chip durch Bumps hergestellt. Unter Bumps werden im Sinne der Erfindung alle elektrisch leitfähigen Strukturen verstanden, über die sich beim Bonden „punktförmig” elektrische Kontakte herstellen lassen. Durch eine entsprechende Platzierung der Bumps kann der Spalt zwischen Chip und Modulsubstrat verengt werden, so dass die Verkapselungsschicht in geringerem Maße in diesen Spalt eindringt und den Chip weniger unterfüllt. Hierzu sind verschiedene Arten von Bumps denkbar, beispielsweise Lotbumps oder Studbumps. Letztere werden durch Anpressdruck bei gleichzeitiger Ultraschalleinwirkung zusammengepresst und mit dem Substrat verschweißt.
  • In einer weiteren Ausführungsmöglichkeit der vorliegenden Erfindung wird auf dem Modulsubstrat zumindest ein weiteres Bauelement, z. B. eine SMD-Komponente, aufgebracht, welches keine Kavität erfordert. Hier entsteht ebenfalls ein Spalt zwischen dem weiteren Bauelement und dem Modulsubstrat. Ein SMD-Bauteil wird üblicherweise mittels Lotverbindungen mit dem Modulsubstrat verbunden. Würden diese Lotverbindungen nicht abgedichtet werden, so könnte sich Feuchtigkeit an den Grenzflächen absetzen, die zu einem Kurzschluss führt. Daher wird der oben beschriebene Spalt bei einer SMD-Komponente mit einer Unterfüllmasse gefüllt und so abgedichtet.
  • Alternativ kann die weitere SMD-Komponente auch mittels einer nichtschmelzenden Verbindung, beispielsweise einem Leitkleber, auf dem Modulsubstrat befestigt werden. In diesem Fall kann auf die Unterfüllmasse verzichtet werden.
  • Gegenstand der vorliegenden Erfindung ist ferner ein Verfahren zur Herstellung des oben beschriebenen Modul-Packages. Es wird ein Verfahren zum Verkapseln des Moduls verwendet, welches eine besonders gleichmäßige Druckverteilung in einer Kavität einzustellen erlaubt. Dazu gehört das so genannte Compression-Molding.
  • Auf dem Modul wird ein Bauelement, z. B. ein SAW-Filter, als nackter Chip – bare die – im Flip-Chip-Verfahren aufgebracht. Anschließend wird eine Moldmasse, der ein Füllstoff beigemischt ist, auf das Modul großflächig aufgebracht. Die Moldmasse wird zunächst in fester Form, beispielsweise als Granulat, Tablette oder Sheet, aufgebracht. Das Modul und die Mold-Masse werden nun in eine Form eingebracht, die Moldmasse wird verflüssigt und durch eine Druckerhöhung wird die Moldmasse in die gewünschte Form gepresst. Anschließend wird die Moldmasse zur Verkapselungsschicht ausgehärtet.
  • Erfindungsgemäß ist dabei das Material der Verkapselungsschicht derart ausgewählt, dass es eine Spaltgängigkeit besitzt, die zu einem Unterfüllen des mindestens einen Chips derart führt, dass maximal der Teil des Chips unterfüllt wird, auf dem sich keine Bauelemente befinden, und minimal die Verkapselungsschicht nahezu bündig mit den Seitenflächen des Chips abschließt. Das Aushärten der Verkapselungsschicht erfolgt vorzugsweise thermisch. Alternativ kann die Aushärtung durch Bestrahlung erfolgen oder initiiert werden. Bei einer thermischen Aushärtung wird die Aushärtungstemperatur derart eingestellt, dass es beim Formen zu keiner zu dünnflüssigen Phase kommt. Vielmehr wird die Temperatur so niedrig eingeregelt, dass eine gewünschte bestimmte Mindestviskosität eingehalten wird und die Spaltgängigkeit nicht unzulässig ansteigt. Dieses sorgt für ein besonders gleichmäßiges Verteilen das Mold-Materials.
  • Die Spaltgängigkeit von Mold-Massen wird hier in neuartiger Weise ausgenutzt. Bislang wird die Spaltgängigkeit dazu ausgenutzt, ein Ausfüllen des Bauteils in kleinen Spalten sicherzustellen. Erfindungsgemäß wird die Spaltgängigkeit in der vorliegenden Erfindung verwendet, um das Ausfüllen einer Spalte unter dem SAW-Filtern auszuschließen. Dazu wird ein Verfahren gewählt welches eine gleichmäßige Druckverteilung in der Formung ermöglicht. Dieses ist beispielsweise beim Compression-Molding der Fall. Durch das Konstanthalten des Druckes wird das Unterfüllverhalten technisch beherrschbar. Die Vorteile des Verfahrens liegen darin, dass ein separates Gehäuse für die Filter vermieden wird. Dadurch werden mehrere Verarbeitungsschritte eingespart sowie ein dichteres Nebeneinandersetzen verschiedener Chips oder Filter auf den Modulträger ermöglicht. Daraus ergeben sich weitere Vorteile wie höhere Integrationsdichte, Einsparen von Modul-Substrat sowie gegebenenfalls eine Verringerung der Höhe des Moduls.
  • Im Folgenden wird die Erfindung anhand von Ausführungsbeispielen und der dazu gehörigen Figuren näher erläutert. Die Figuren zeigen anhand schematischer und nicht maßstabsgetreuer Darstellungen verschiedene Ausführungsbeispiele der Erfindung.
  • 1 zeigt ein erfindungsgemäßes Modul-Package mit zwei SAW-Filtern und einer SMD-Komponente im Querschnitt.
  • 2 zeigt ein Modul ohne Verkapselungsschicht gemäß der vorliegenden Erfindung.
  • 3 zeigt ein aus dem Stand der Technik bekanntes Modul in perspektivischer Ansicht.
  • 1 zeigt ein erfindungsgemäßes Modul-Package im Querschnitt. Auf einem Modulsubstrat 1 sind die Chips 2, 3, 9 aufgebracht. Bei den Chips 2, 3 handelt es sich um SAW-Bauteile, die auf ihrer Oberseite 13, 14 Bauelementstrukturen aufweisen. Die Oberseiten 13, 14 der Chips 2 und 3 sind dem Modulträger zugewandt, wobei zwischen Chipoberseite 13, 14 und Modulträger ein Spalt 4 beziehungsweise 5 ausgebildet wird. Die SAW-Filter 2, 3 sind mit dem Modulträger 1 mittels Bumps 6, 7 im Flip-Chip-Verfahren aufgebracht. Über den Chips 2, 3 befindet sich die Verkapselungsschicht 8. Die Verkapselungsschicht 8 ist nur teilweise in den Spalt 4, 5 zwischen Chip 2, 3 und Modulträger 1 eingedrungen. Die Verkapselungsschicht 8 unterfüllt nur den Randbereich des Chips 2, 3, an dem sich keine Bauelementstrukturen befinden.
  • Bei Modulen ist es möglich, dass auf dem Modulsubstrat 1 unmittelbar unter dem Chip 2, 3 weitere, hier nicht dargestellte Bauelementstrukturen aufgebracht sind. So kann auf dem Modulsubstrat 1 insbesondere eine Spule unter dem Bauelementstrukturen tragenden Chip 2, 3 angeordnet und mit diesem verschaltet sein. Die Induktivität dieser Spule kann Teil eines Anpassungsnetzwerks oder einer sonstigen Schaltung sein, die zur Funktion des Chips oder des gesamten Moduls beiträgt.
  • Die Spaltgängigkeit der Moldmasse wird in einem solchen Fall derart gewählt, dass der Teil des Modulsubstrats 1, der Bauelementstrukturen trägt, nicht von der Moldmasse bedeckt wird.
  • Des Weiteren ist auf dem Modulträger 1 ein SMD-Bauteil 9 aufgebracht. Dieses SMD-Bauteil ist mit dem Modulträger 1 über Lotverbindungen 10, 11 verbunden. Auch zwischen dem SMD-Bauteil und dem Modulträger 1 entsteht ein Spalt 12. Der Spalt 12 ist mit einer Unterfüllmasse gefüllt. Diese Unterfüllmasse kann von der Moldmasse mit begrenzter Spaltgängigkeit verschieden sein. Alternativ wird der Spalt hier größer gewählt.
  • 3 zeigt ein Modul-Package, das aus dem Stand der Technik bekannt ist. Hierbei ist ein Modulträger 1 mit verschiedenen Bauteilen 15, 16, 17, 18 bestückt. Bei den Bauteilen 15–18 handelt es sich hier um SAW-Filter. Diese SAW-Filter sind in dem in 3 gezeigten Modul jeweils in ein Gehäuse eingebaut. Dadurch wird eine größere Höhe des Moduls benötigt als bei der Erfindung.
  • 2 zeigt dagegen ein Modul gemäß der vorliegenden Erfindung, bei dem auf einem Modulträger 1 die Bauteile 23 bis 26 aufgebracht sind. Hier sind die SAW-Filter 23 bis 26 im Flip-Chip-Verfahren montiert, so dass die Bauelementstrukturen sich auf der Chipseite befinden, die dem Modulträger 1 zugewandt ist. Zwischen der Chipoberseite mit Bauelementstrukturen und dem Modulträger 1 ist ein Spalt 4, 5 ausgebildet. Dieser Spalt wird zusätzlich durch die Stützstrukturen 27, 28, 29, 30 verengt. Bei diesen, z. B. auf dem Modulträger 1 angebrachten Stützstrukturen 27 bis 30 handelt es sich insbesondere um Polymerstrukturen. Auch Stützstrukturen 27–30 aus anderen Materialien sind möglich, beispielsweise aus Metall wie z. B. Kupfer. Ferner können solche Stützstrukturen auch am Chip selbst angebracht sein, so dass diese den Spalt 4, 5 verengen.
  • Es ist auch möglich, den Spalt zwischen Chipoberseite und Modulträger durch Bumps zu verengen. Dabei werden auf dem Modulträger 1 Bumps ausgebildet, die elektrische Verbindungen zwischen Chip und Modulträger herstellen. Diese Bumps werden derart platziert, dass sie den Spalt verengen und so dafür sorgen, dass die Verkapselungsschicht weniger tief in diesen Spalt hineinreicht bzw. dass die Moldmasse beim Verkapseln weniger tief in diesen Spalt eindringt. Die Spaltgängigkeit der Moldmasse kann auch an einen verengten Spalt angepasst sein. Dies hat den Vorteil, dass die Verkapselungsschicht dann einfacher aufzubringen ist und die Gefahr des Entstehens oder Verbleibens von Hohlräumen in der Verkapselungschicht – außer dem freizuhaltenden Spalt – minimiert ist.
  • Bezugszeichenliste
    • 1
    Modulsubstrat
    2
    Chip
    3
    Chip
    4
    Spalt
    5
    Spalt
    6
    Bump
    7
    Bump
    8
    Verkapselungsschicht
    9
    SMD-Bauteil
    10
    Lötverbindung
    11
    Lötverbindung
    12
    Spalt
    13
    Oberseite des Chips 2
    14
    Oberseite des Chips 3
    15
    Bauteil
    16
    Bauteil
    17
    Bauteil
    18
    Bauteil
    23
    Bauteil
    24
    Bauteil
    25
    Bauteil
    26
    Bauteil
    27
    Stützstruktur
    28
    Stützstruktur
    29
    Stützstruktur
    30
    Stützstruktur

Claims (12)

  1. Modul-Package aufweisend • ein Modulsubstrat, • zumindest einen Chip, der auf seiner Oberseite Bauelementstrukturen aufweist und dessen die Oberseite dem Modulträger zugewandt ist, wobei zwischen Chipoberseite und Modulträger ein Spalt ausgebildet wird, und • eine Verkapselungsschicht, der ein Füllstoff beigemischt ist und die den Chip teilweise unterfüllt, wobei maximal der Teil des Chips unterfüllt wird, auf dem sich keine Bauelementstrukturen befinden, und minimal die Verkapselungsschicht nahezu bündig mit den Seitenflächen des Chips abschließt.
  2. Modul-Package gemäß Anspruch 1, bei dem der Füllstoff mindestens 75-Massen-Prozent der Verkapselungsschicht bildet.
  3. Modul-Package gemäß Anspruch 1 oder 2, bei dem der Füllstoff eine Partikelgrößenverteilung aufweist, bei der mindestens ein Drittel der Füllstoffpartikel einen größeren Durchmesser besitzen als die Höhe des Spalts zwischen Chipoberseite und Modulträger.
  4. Modul-Package gemäß einem der Ansprüche 1–3, bei dem der Füllstoff Siliziumoxid umfasst.
  5. Modul-Package gemäß einem der Ansprüche 1–4, bei dem die Füllstoffpartikel kantige Außenflächen aufweisen.
  6. Modul-Package gemäß einem der Ansprüche 1–5, bei dem der Modulträger oder Chip eine Stützstruktur aufweist, die den Spalt zwischen dem Chip und dem Modulträger verengt.
  7. Modul-Package gemäß einem der Ansprüche 1–6, bei dem auf dem Modulträger zumindest ein weiteres Bauteil aufgebracht ist, bei dem ein Spalt zwischen dem Bauteil und dem Modulträger mit einer Füllmasse vollständig abgedichtet ist.
  8. Modul-Package gemäß einem der Ansprüche 1–7, bei dem der zumindest eine Chip einen SAW-Filter umfasst, das im Flip-Chip Verfahren montiert ist.
  9. Verfahren zur Herstellung eines Moduls, • bei dem ein Modulträger mit zumindest einem Chip, der auf seiner Oberseite Bauelementstrukturen aufweist, derart bestückt wird, dass die Oberseite des Chips dem Modulträger zugewandt ist und zwischen Chipoberseite und Modulträger ein Spalt ausgebildet wird, • bei dem eine Moldmasse, der ein Füllstoff beigemischt ist, auf zumindest einen Teil des Moduls großflächig aufgebracht wird, • bei dem die Moldmasse zu einer Verkapselungsschicht ausgehärtet wird, und • bei dem das Material der Moldmasse derart ausgewählt wird, dass es eine Spaltgängigkeit besitzt, die zu einem Unterfüllen des zumindest einen Chips derart führt, dass maximal der Teil des Chips unterfüllt wird, auf dem sich keine Bauelementstrukturen befinden, und minimal die Verkapselungsschicht nahezu bündig mit den Seitenflächen des Chips abschließt.
  10. Verfahren gemäß Anspruch 9, bei dem auf dem Modulträger weitere Bauteile aufgebracht werden, bei denen ein Spalt zwischen Bauteil und Modulträger mit einer Füllmasse abgedichtet wird.
  11. Verfahren gemäß einem der Ansprüche 9 oder 10, bei dem die Moldmasse thermisch und/oder durch Bestrahlung verfestigt wird.
  12. Verfahren gemäß einem der Ansprüche 9–11, bei dem Temperatur und Druck während des Verfahrens derart gewählt werden, dass eine Mindestviskosität der Moldmasse nicht unterschritten wird.
DE102010026843A 2010-07-12 2010-07-12 Modul-Package und Herstellungsverfahren Ceased DE102010026843A1 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE102010026843A DE102010026843A1 (de) 2010-07-12 2010-07-12 Modul-Package und Herstellungsverfahren
US13/809,575 US9576870B2 (en) 2010-07-12 2011-06-20 Module package and production method
KR1020137000953A KR101844565B1 (ko) 2010-07-12 2011-06-20 모듈 패키지 및 그 제조방법
JP2013519011A JP2013531387A (ja) 2010-07-12 2011-06-20 モジュールパッケージ及びその製造方法
PCT/EP2011/060245 WO2012007252A1 (de) 2010-07-12 2011-06-20 Modul-package und herstellungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102010026843A DE102010026843A1 (de) 2010-07-12 2010-07-12 Modul-Package und Herstellungsverfahren

Publications (1)

Publication Number Publication Date
DE102010026843A1 true DE102010026843A1 (de) 2012-01-12

Family

ID=44514649

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010026843A Ceased DE102010026843A1 (de) 2010-07-12 2010-07-12 Modul-Package und Herstellungsverfahren

Country Status (5)

Country Link
US (1) US9576870B2 (de)
JP (1) JP2013531387A (de)
KR (1) KR101844565B1 (de)
DE (1) DE102010026843A1 (de)
WO (1) WO2012007252A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230084360A1 (en) * 2021-09-10 2023-03-16 Innolux Corporation Electronic device and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6038136A (en) * 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
US6642617B2 (en) * 2001-09-14 2003-11-04 Fujitsu Quantum Devices Limited Semiconductor device
US20050206017A1 (en) * 2004-03-19 2005-09-22 Robert Starkston Marking on underfill
US20080157329A1 (en) * 2006-12-26 2008-07-03 Akinobu Inoue Electronic component contained substrate

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204497A (ja) 1995-01-26 1996-08-09 Murata Mfg Co Ltd 弾性表面波装置
JP3196693B2 (ja) 1997-08-05 2001-08-06 日本電気株式会社 表面弾性波装置およびその製造方法
US6054008A (en) * 1998-01-22 2000-04-25 International Business Machines Corporation Process for adhesively attaching a temporary lid to a microelectronic package
US6754471B1 (en) * 1999-12-06 2004-06-22 Skyworks Solutions, Inc. Surface acoustic wave filter packaging
TW569424B (en) 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP3537400B2 (ja) 2000-03-17 2004-06-14 松下電器産業株式会社 半導体内蔵モジュール及びその製造方法
DE60226677D1 (de) * 2001-01-30 2008-07-03 Matsushita Electric Ind Co Ltd Saw-einrichtung und verfahren zu ihrer herstellung
JP3524545B2 (ja) * 2002-01-23 2004-05-10 松下電器産業株式会社 回路部品内蔵モジュールの製造方法
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP4166997B2 (ja) 2002-03-29 2008-10-15 富士通メディアデバイス株式会社 弾性表面波素子の実装方法及び樹脂封止された弾性表面波素子を有する弾性表面波装置
JP2004039945A (ja) * 2002-07-05 2004-02-05 Murata Mfg Co Ltd 電子デバイスおよびその製造方法
JP2004201285A (ja) 2002-12-06 2004-07-15 Murata Mfg Co Ltd 圧電部品の製造方法および圧電部品
TW200520201A (en) * 2003-10-08 2005-06-16 Kyocera Corp High-frequency module and communication apparatus
JP2006229632A (ja) * 2005-02-17 2006-08-31 Epson Toyocom Corp 弾性表面波デバイス
JP2007028172A (ja) * 2005-07-15 2007-02-01 Alps Electric Co Ltd 表面弾性波ディバイス
EP1919000A1 (de) * 2005-08-05 2008-05-07 Matsushita Electric Industries Co., Ltd. Lichtemittierendes halbleiterbauelement
JP2007258776A (ja) * 2006-03-20 2007-10-04 Kyocera Corp 高周波モジュール
JP2008167358A (ja) * 2007-01-05 2008-07-17 Matsushita Electric Ind Co Ltd 高周波半導体装置およびその製造方法
DE102007017641A1 (de) * 2007-04-13 2008-10-16 Infineon Technologies Ag Aushärtung von Schichten am Halbleitermodul mittels elektromagnetischer Felder
JP5092519B2 (ja) * 2007-04-18 2012-12-05 富士通株式会社 フリップチップ型半導体装置用アンダーフィル組成物、ならびにそれを用いたフリップチップ型半導体装置およびその製造方法
JP2009285810A (ja) * 2008-05-30 2009-12-10 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6038136A (en) * 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
US6642617B2 (en) * 2001-09-14 2003-11-04 Fujitsu Quantum Devices Limited Semiconductor device
US20050206017A1 (en) * 2004-03-19 2005-09-22 Robert Starkston Marking on underfill
US20080157329A1 (en) * 2006-12-26 2008-07-03 Akinobu Inoue Electronic component contained substrate

Also Published As

Publication number Publication date
KR20130141421A (ko) 2013-12-26
US9576870B2 (en) 2017-02-21
US20130168876A1 (en) 2013-07-04
KR101844565B1 (ko) 2018-04-02
JP2013531387A (ja) 2013-08-01
WO2012007252A1 (de) 2012-01-19

Similar Documents

Publication Publication Date Title
DE102017119017A1 (de) Thermisches grenzflächenmaterial mit unterschiedlichen dicken in packungen
DE102004040465B4 (de) Gehäuseanordnung für elektronische Bauelemente und Verfahren zum Verpacken elektronischer Bauelemente
DE102009051342A1 (de) Mikroelektronisches Gehäuse und Verfahren zum Anordnen in einem Gehäuse
DE102006011753A1 (de) Halbleitersensorbauteil mit Sensorgehäuse und Sensorchip und Verfahren zur Herstellung desselben
DE102011102266B4 (de) Anordnung mit einem MEMS-Bauelement mit einer PFPE Schicht und Verfahren zur Herstellung
DE112010000715B4 (de) Bauteilanordnung und Verfahren zu dessen Herstellung
DE102007025992A1 (de) Verfahren zur Herstellung eines MEMS-Packages
DE112012006690T5 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112005003634T5 (de) Ein integrierter Schaltungsbaustein und ein Verfahren zum Ausbilden eines integrierten Schaltungsbausteins
DE102006005994A1 (de) Halbleiterbauteil mit einem Halbleiterchip und Verfahren zur Herstellung derartiger Halbleiterbauteile
DE102014112406A1 (de) Einbettung additiver Partikel in einer Verkapselung einer elektronischen Vorrichtung
WO1999056390A1 (de) Elektronisches bauelement
EP2183185B1 (de) Waferfügeverfahren mit sinterschritt, waferverbund sowie chip
DE102010063760A1 (de) Verfahren zur Herstellung eines optoelektronischen Bauelements und optoelektronisches Bauelement
DE102006056361A1 (de) Modul mit polymerhaltigem elektrischen Verbindungselement
DE102013205138A1 (de) Halbleiterbauelement, Halbleitermodul sowie Verfahren zur Herstellung eines Halbleiterbauelements und eines Halbleitermoduls
DE10223738B4 (de) Verfahren zur Verbindung integrierter Schaltungen
DE10297642B4 (de) Verfahren zum Steuern der Höhe der Chiphalterandnaht, um Chipscherungsbelastungen zu reduzieren
DE102005015036B4 (de) Verfahren zur Montage eines Chips auf einer Unterlage
DE102013102908A1 (de) Verfahren zum Herstellen einer Halbleiter-Vorrichtung
DE102010026843A1 (de) Modul-Package und Herstellungsverfahren
DE102006033701B4 (de) Herstellungsverfahren für ein elektronisches Bauelement in VQFN-Bauweise
DE10233641B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE102005054268A1 (de) Halbleiterbauteil mit mindestens einem Halbleiterchip und Verfahren zu dessen Herstellung
DE102011000866A1 (de) Elektrisches Bauelement mit einer elektrischen Verbindungsanordnung und Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
R016 Response to examination communication
R016 Response to examination communication
R081 Change of applicant/patentee

Owner name: SNAPTRACK, INC., SAN DIEGO, US

Free format text: FORMER OWNER: EPCOS AG, 81669 MUENCHEN, DE

R082 Change of representative

Representative=s name: BARDEHLE PAGENBERG PARTNERSCHAFT MBB PATENTANW, DE

R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final