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Gebiet der vorliegenden Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung die Herstellung
integrierter Schaltungen und betrifft insbesondere Transistoren
mit verformten Kanalgebieten unter Anwendung eines eingebetteten Si/Ge-(Silizium/Germanium),
um die Ladungsträgerbeweglichkeit
in den Kanalgebieten der Transistoren zu erhöhen.
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Beschreibung des Stands der
Technik
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Die
Herstellung komplexer integrierter Schaltungen erfordert das Bereitstellen
einer großen
Anzahl an Transistorelementen, die die wesentlichen Schaltungselemente
für komplexe
Schaltungen repräsentieren.
Beispielsweise werden mehrere 100 Millionen Transistoren in aktuell
verfügbaren
komplexen integrierten Schaltungen vorgesehen. Es werden aktuell
eine Vielzahl von Prozesstechnologien eingesetzt, wobei für komplexe
Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die CMOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen
auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. In CMOS-Schaltungen
werden komplementäre
Transistoren, d. h. p-Kanaltransistoren und n-Kanaltransistoren, zur Herstellung von
Schaltungselementen eingesetzt, etwa von Invertern und anderen Logikgattern,
um sehr komplexe Schaltungsanordnungen zu gestalten, etwa CPU's, Speicherchips
und dergleichen. Während
der Herstellung komplexer integrierter Schaltungen unter Einsatz
der CMOS-Technologie werden Transistoren, d. h. n-Kanaltransistoren
und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine
kristalline Halbleiterschicht aufweist. Ein MOS-Transistor oder
allgemein ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor
oder ein p-Kanaltransistor betrachtet
wird, sogenannte pn-Übergänge, die durch
eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach
dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet
und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d.
h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode
gesteuert, die in der Nähe
des Kanalgebiets ausgebildet und von dieser durch eine dünne isolierende
Schicht getrennt ist. Die Leitfähigkeit
des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand
zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet
wird. Somit ist die Verringerung der Kanallänge – und damit verknüpft die
Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu
erreichen.
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Die
ständige
Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit
verknüpfter
Probleme nach sich, die es zu lösen
gilt, um nicht in unerwünschter
Weise die Vorteile aufzuheben, die durch das stetige Verringern
der Kanallänge
von MOS-Transistoren
erreicht werden. Beispielsweise sind sehr anspruchsvolle Dotierstoffprofile
in vertikaler Richtung und in lateraler Richtung in den Drain- und
Sourcegebieten erforderlich, um den geringen Schichtwiderstand und
Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit
zu erreichen. Des weiteren muss auch das Gatedielektrikum an die
geringere Kanallänge
angepasst werden, um die erforderliche Kanalsteuerbarkeit beizubehalten.
Einige Mechanismen zum Beibehalten einer guten Kanalsteuerbarkeit
besitzen jedoch auch negative Einflüsse auf die Ladungsträgerbeweglichkeit
in dem Kanalgebiet des Transistors, wodurch die durch die Verringerung
der Kanallänge
erreichten Vorteile teilweise wieder aufgehoben werden.
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Da
die ständige
Größenverringerung
der kritischen Abmessungen, d. h. die Gatelänge der Transistoren, die Anpassung
und möglicherweise
die Neuentwicklung äußerst komplexer
Prozesstechniken erforderlich macht und auch in einem weniger ausgeprägten Leistungszuwachs
auf Grund der Beweglichkeitsbeeinträchtigung beiträgt, wurde
vorgeschlagen, die Kanalleitfähigkeit
der Transistorelemente zu erhöhen,
indem die Ladungsträgerbeweglichkeit
in dem Kanalgebiet bei einer vorgegebenen Kanallänge erhöht wird, wodurch eine Leistungssteigerung
erreicht wird, die vergleichbar ist, mit dem Voranschreiten zu einem
Technologiestandard in dem äußerst geringe
kritische Abmessungen erforderlich sind, wobei viele der Prozessanpassungen, die
mit der Bauteilgrößenreduzierung
verknüpft
sind, vermieden oder zumindest zeitlich verschoben werden.
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Ein
effizienter Mechanismus zum Erhöhen der
Ladungsträgerbeweglichkeit
ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem
beispielsweise eine Zugverspannung oder eine Druckverspannung in
der Nähe
des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung
in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit
für Elektronen
bzw. Löcher führt. Beispielsweise
erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet bei einer standardmäßigen Kristallkonfiguration
des aktiven Siliziummaterials, d. h. eine (100) Oberflächenorientierung und
eine Ausrichtung der Kanallänge
entlang der <110> Richtung, die Beweglichkeit
von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme
der Leitfähigkeit
ausdrückt.
Andererseits kann eine kompressive Verformung in dem Kanalgebiet
die Beweglichkeit von Löchern
erhöhen,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das
Einführen
einer Verspannungs- oder
Verformungstechnik in den Herstellungsprozess für integrierte Schaltungen ist
ein äußerst vielversprechender
Ansatz, da verformtes Silizium als eine „neue” Art an Halbleitermaterial
betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teuere Halbleitermaterialien erforderlich sind, wobei
gleichzeitig gut etablierte Fertigungstechniken weiterhin eingesetzt werden
können.
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Es
wurde daher vorgeschlagen, beispielsweise ein Silizium/Germanium-Material
in der Nähe des
Kanalgebiets einzuführen,
um eine kompressive Verspannung hervorzurufen, die zu einer entsprechenden
Verformung führt.
Bei der Herstellung des Si/Ge-Materials werden die Drain- und Sourcegebiete
der PMOS-Transistoren selektiv abgesenkt, um Aussparungen zu bilden,
während
die NMOS-Transistoren maskiert sind, und nachfolgend wird Silizium/Germanium-Material
selektiv in den Aussparungen der PMOS-Transistoren durch epitaktisches
Aufwachsen hergestellt.
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Obwohl
die Technik deutliche Vorteile im Hinblick auf eine Leistungssteigerung
von p-Kanaltransistoren
und somit für
das gesamte CMOS-Bauelement aufweist, zeigt sich dennoch, dass in
modernsten Halbleiterbauelementen, die eine sehr große Anzahl
an Transistorelementen enthalten, eine erhöhte Variabilität des Bauteilverhaltens
beobachtet werden kann, die mit der zuvor beschriebenen Technik
für das
Einbauen einer verformten Silizium-Germanium-Legierung in den Drain-
und Sourcegebieten von p-Kanaltransistoren in Verbindung gebracht
werden kann, insbesondere, wenn der Abstand des Silizium/Germanium-Materials
von dem Kanalgebiet im Hinblick auf die Erhöhung der schließlich erreichten Verformung
zu verringern ist, wie dies nachfolgend detaillierter mit Bezug
zu den 1a bis 1e beschrieben
ist.
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1a zeigt
schematisch eine Querschnittsansicht eines konventionellen Halbleiterbauelements 100 mit
einem p-Kanaltransistor 150a und einem n-Kanaltransistor 150b,
wobei das Leistungsverhalten des Transistors 150a auf der
Grundlage einer verformten Silizium/Germanium-Legierung zu verbessern
ist, wie dies zuvor erläutert
ist. Das Halbleiterbauelement 100 umfasst ein Substrat 101,
etwa ein Siliziumsubstrat, das darauf ausgebildet eine vergrabene
isolierende Schicht 102 aufweist. Ferner ist eine kristalline
Siliziumschicht 103 auf der vergrabenen isolierenden Schicht 102 hergestellt,
wodurch eine SOI-(Silizium-auf-Isolator-)Konfiguration gebildet wird.
Eine SOI-Konfiguration
ist vorteilhaft im Hinblick auf das gesamte Transistorverhalten,
da beispielsweise die parasitäre
Kapazität
der pn-Übergänge der Transistoren 150a, 150b im
Vergleich zu einer Vollsubstratkonfiguration verringert ist, d.
h. im Vergleich zu einer Konfiguration, in der eine Dicke der Siliziumschicht 103 deutlich
größer ist
als eine vertikale Ausdehnung der Transistoren 150a, 150b in
die Schicht 103 hinein. Die Transistoren 150a, 150b können in und über entsprechenden „aktiven” Gebieten,
die allgemein als 103a, 103b bezeichnet sind,
ausgebildet sein, wobei die aktiven Gebiete durch eine Isolationsstruktur 104 getrennt
sind, etwa eine flache Grabenisolation. In der gezeigten Fertigungsphase
weisen die Transistoren 150a, 150b eine Gateelektrodenstruktur 151 auf,
die als eine Struktur verstanden werden kann, die ein leitendes
Elektrodenmaterial 151a, das die eigentliche Gateelektrode
repräsentiert,
enthält
und das auf einer Gateisolationsschicht 151b ausgebildet
ist, wodurch das Gateelektrodenmaterial 151a von einem
Kanalgebiet 152, das innerhalb der jeweiligen aktiven Gebiete 103a, 103b angeordnet ist,
elektrisch isoliert wird. Ferner enthalten die Gateelektrodenstrukturen 151 eine
Deckschicht 151c, die beispielsweise aus Siliziumnitrid
aufgebaut ist. Eine Abstandshalterstruktur 105 ist an Seitenwänden der Gateelektrodenstruktur 151 in
dem Transistor 150a ausgebildet, wodurch in Verbindung
mit der Deckschicht 151c das Gateelektrodenmaterial 151a eingekapselt
wird. Andererseits wird eine Maskenschicht 105a über dem
Transistor 150b ausgebildet, wodurch das entsprechende
Gateelektrodenmaterial 151a eingekapselt wird und auch
das aktive Gebiet 103b abgedeckt wird. Ferner ist eine
Maske 106, etwa eine Lackmaske und dergleichen, so hergestellt,
dass die Maskenschicht 105a abgedeckt wird, während der
Transistor 150a freilegt.
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Das
konventionelle in 1a gezeigte Halbleiterbauelement 100 kann
auf der Grundlage der folgenden Prozessstrategie hergestellt werden.
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Die
aktiven Gebiete 103a, 103b werden auf der Grundlage
der Isolationsstruktur 104 erzeugt, die unter Anwendung
gut etablierter Photolithographie-, Ätz-, Abscheide- und Einebnungstechniken
hergestellt wird. Anschließend
wird der grundlegende Dotierpegel in den entsprechenden aktiven
Gebieten 103a, 103b z. B. durch Implantationsprozesse
erzeugt, die auf der Grundlage eines geeigneten Maskierungsschemas
ausgeführt
werden.
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Als
nächstes
werden die Gateelektrodenstruktur 151 unter Anwendung komplexer
Lithographie- und Strukturierungsschemata hergestellt, um das Gateelektrodenmaterial 151a und
die Gateisolationsschicht 151b zu erhalten, wobei auch
die Deckschicht 151c strukturiert wird. Als nächstes wird
die Maskenschicht 105a abgeschieden, beispielsweise durch
etablierte CVD-(chemische Dampfabscheide-)Techniken bei geringem
Druck, wodurch Siliziumnitrid möglicherweise
in Verbindung mit einem Siliziumdioxidmaterial als Ätzstoppbeschichtung
hergestellt wird. CVD-Techniken bei geringem Druck weisen, obwohl
sie ein hohes Maß an
Steuerbarkeit besitzen, dennoch eine gewisse Ungleichmäßigkeit über das
Substrat 101 hinweg auf, was zu einer größeren Dicke
am Substratrand im Vergleich zur Mitte des Substrats führen kann.
Folglich wird beim Bilden der Maske 106 und bei Einwirkung
einer anisotropen Ätzumgebung
auf das Bauelement 100 zur Herstellung der Abstandshalterstruktur 105 aus
der zuvor abgeschiedenen Maskenschicht 105a ein gewisses Maß an Ungleichmäßigkeit
für die
resultierende Breite 105w erzeugt, was beispielsweise zu
einer leicht erhöhten
Breite am Rand des Substrats 101 im Vergleich zu zentralen
Bereichen des Substrats 101 zur Folge hat. Da die Abstandshalterstruktur 105 im
Wesentlichen einen lateralen Abstand einer Aussparung definiert,
die in dem aktiven Gebiet 103a durch anisotrope Ätztechniken
herzustellen ist, kann auch der entsprechende laterale Abstand in
geringer Weise gemäß den Ungleichmäßigkeiten
variieren, die während
des Abscheidens der Maskenschicht 105a und dem Ausführen des
nachfolgenden anisotropen Ätzprozesses
eingeführt
wurden. Andererseits wird in anspruchsvollen Anwendungen ein lateraler
Abstand einer entsprechenden verformten Silizium/Germanium-Legierung im Hinblick
auf die Erhöhung
der gesamten Verformung in dem benachbarten Kanalgebiet 152 reduziert,
wodurch die Breite 105w verringert werden muss, um das
verformte Silizium/Germanium-Legierungsmaterial näher an dem
Kanalgebiet 152 anzuordnen. Typischerweise steigt die Verformung
in dem Kanalgebiet 152 überproportional
bei Verringerung der Breite 105w an, so dass in Prozessstrategien
für das
Erzeugen einer moderat geringen Breite 105w auch die Variabilität, die durch
das Abscheiden der Schicht 105a und den nachfolgenden Ätzprozess
hervorgerufen wird, überproportional
vergrößert wird,
wodurch zu einem hohen Grad an Variabilität des resultierenden Leistungsverhaltens
der Transistoren 150a beigetragen wird.
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1b zeigt
schematisch das Halbleiterbauelement 100 während eines
anisotropen plasmaunterstützten Ätzprozesses 107,
in welchem geeignete Ätzchemien,
beispielsweise auf der Grundlage von Wasserstoffbromid und dergleichen,
in Verbindung mit geeigneten organischen Additiven eingesetzt werden,
so dass das entsprechende anisotrope Ätzverhalten in Verbindung mit
geeigneten ausgewählten
Plasmabedingungen erreicht wird. Wie jedoch zuvor erläutert ist,
ist ein gewisses Maß an
Variabilität während des
plasmaunterstützten Ätzprozesses 107 erzeugt,
wodurch ebenfalls zu einer gesamten Variabilität beigetragen wird, insbesondere
wenn modernste Transistoren betrachtet werden, in denen selbst geringe
Unterschiede in lateralen Abstand somit einer deutlichen Änderung
des Transistorleistungsverhaltens führen können. Auf Grund der variierenden
Breite 105w, die durch das vorhergehende Abscheiden der
Schicht 105a und den entsprechenden anisotropen Ätzprozess
zur Erzeugung der Abstandshalterstruktur 105 möglicherweise
in Verbindung mit dem anisotropen Ätzprozess 107, der
zur Herstellung entsprechender Aussparungen 107a angewendet
wird, hervorgerufen wird, kann deren Lage und Größe ebenfalls einen entsprechenden
Grad an Variabilität
aufweisen.
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1c zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase. D. h., nach dem Bilden der Aussparungen 107a (siehe 1b)
wird die Maske 106 (siehe 1b) entfernt
und es wird ein selektiver epitaktischer Aufwachsprozess ausgeführt, um
eine Silizium/Germanium-Legierung 109 in dem Transistor 150a abzuschreiben,
während
der Transistor 150b durch die Maskenschicht 105 bedeckt
ist. Entsprechende selektive epitaktische Aufwachsrezepte sind gut
etabliert, wobei die entsprechenden Prozessparameter, etwa Druck,
Temperatur, Vorstufenmaterialdurchflussraten und dergleichen, geeignet
so gewählt
sind, dass eine merkliche Materialabscheidung des Silizium/Germanium-Materials
auf freiliegenden kristallinen Siliziumoberflächen erfolgt, während eine Materialabscheidung
auf dielektrischen Oberflächenbereichen
deutlich reduziert oder sogar vernachlässigbar sind. Somit kann das
Silizium/Germanium-Material 109 in einem verformten Zustand
aufgewachsen werden, da die natürliche
Gitterkonstante des Silizium/Germanium-Materials größer ist
als die Gitterkonstante des Siliziums, wodurch ein kompressiv verformtes
Material erhalten wird, das auch zu einer entsprechenden kompressiven
Verformung in dem benachbarten Kanalgebiet 152 führt. Die
Größe der kompressiven
Verformung hängt
von der Position und der Größe der zuvor
gebildeten Aussparungen und der Germaniumkonzentration innerhalb
des Materials 109 ab. Somit führt für vorgegebenen Prozessparameter
während
des selektiv epitaktischen Aufwachsprozesses zur Herstellung des
Materials 109 die Variabilität der vorhergehenden Fertigungsprozesse
zur Herstellung der Maskenschicht 105a, zum Strukturieren
der Abstandshalterstruktur 105 und zur Erzeugung der Aussparungen 107a ebenfalls
zu einer gewissen Ungleichmäßigkeit
des Transistorleistungsverhaltens über das Substrat 101 hinweg.
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1d zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase, in der die Maskenschicht 105a,
die Abstandshalterstruktur 105 und die Deckschichten 151c (siehe 1a)
entfernt sind, was durch gut etablierte selektive Ätztechniken
bewerkstelligt werden kann. Danach wird die weitere Bearbeitung
fortgesetzt, indem Drain- und Sourcegebiete gemäß den Bauteilerfordernissen
hergestellt werden.
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1e zeigt
schematisch das Halbleiterbauelement 100 in einer Fertigungsphase,
in der die grundlegende Transistorstruktur im Wesentlichen fertiggestellt
ist. Wie gezeigt, enthalten die Transistoren 150a, 150b eine
Seitenwandabstandshalterstruktur 153, die ein oder mehrere
Abstandshalterelemente 153a möglicherweise in Verbindung
mit entsprechenden Ätzstoppschichten 153b aufweist,
wobei dies von der erforderlichen Komplexität des Dotierstoffprofils der
Drain- und Sourcegebiete 154 abhängt. Die Abstandshalterstruktur 153 kann
gemäß gut etablierter
Techniken hergestellt werden, d. h. durch Abscheiden der Ätzstoppbeschichtung 153 und
einer entsprechenden Maskenschicht, die dann mittels anisotroper Ätzprozesse
strukturiert wird, um das Abstandshalterelement 153a zu
bilden. Vor dem Herstellen der Abstandshalterstruktur 153 werden
geeignete Implantationsprozesse ausgeführt, um Erweiterungsgebiete 154e zu
bilden, die in Verbindung mit tiefen Drain- und Sourcebereichen 154d,
die auf der Grundlage der Abstandshalterstruktur 153 geschaffen
werden, die Drain- und Sourcegebiete 154 repräsentieren.
Danach werden die Dotierstoffe durch Ausheizen des Bauelements 100 aktiviert,
wobei ebenfalls durch Implantation hervorgerufene Schäden zumindest
zu einem gewissen Rekristallisieren. Im Anschluss daran wird die
weitere Bearbeitung fortgesetzt, indem Metallsilizidgebiete hergestellt
werden und eine entsprechende Kontaktstruktur erzeugt wird, möglicherweise
auf der Grundlage verspannter dielektrischer Materialien gemäß gut etablierter
Prozessstrategien. Wie zuvor erläutert
ist, wird für
anspruchsvolle Anwendungen das Leistungsverhalten des Transistors 150a wesentlich
durch den verformungsinduzierenden Mechanismus bestimmt, der durch
die Silizium/Germanium-Legierung 109 bereitgestellt wird,
wobei der moderat hohe Grad an Variabilität insbesondere für einen
wunschgemäß geringen
lateralen Abstand des Silizium/Germanium-Materials 109 von
dem Kanalgebiet 152 eine geringere Produktionsausbeute
hervorrufen kann, während
in anderen Fällen
die Möglichkeiten
des verformungsinduzierenden Mechanismus, der durch das Material 100 bereitgestellt
wird, nicht in voller Höhe
ausgebeutet werden kann, da ein entsprechender Abstand von dem Kanalgebiet 152 größer als
gewünscht
bleiben muss.
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Angesichts
der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung
Techniken und Halbleiterbauelemente, in denen ein besseres Transistorleistungsverhalten
erreicht wird durch epitaktisch aufgewachsene Halbleiterlegierungen,
wobei eines oder mehrere der oben erkannten Probleme vermieden oder
zumindest in der Auswirkung reduziert wird.
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Überblick über die Offenbarung
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Im
Allgemeinen stellt die vorliegende Offenbarung Halbleiterbauelemente
und Techniken bereit, in denen Aussparungen in aktiven Gebieten
von Transistorbauelementen mit einem gut gesteuerten lateralen Abstand
in Bezug auf das Kanalgebiet auf der Grundlage eines nasschemischen Ätzprozesses hergestellt
werden, der ein hohes Maß an
kristallographischer Anisotropie aufweist, so dass eine präzise Steuerung
des lateralen Abstands erreicht wird, ohne dass aufwende Abstandshalterstrukturen
erforderlich sind. In einigen anschaulichen hierin offenbarten Aspekten
wird ein kristallographisch anisotroper Ätzprozess erreicht, indem Tetramethylammoniumhydroxid
(TMAH) verwendet wird, das eine effiziente nasschemische Ätzchemie
für das Ätzen von
Silizium mit einem hohen Maß an
Selektivität
in Bezug auf Siliziumdioxid repräsentiert,
wodurch eine deutliche geringere Dicke eines Ätzstoppmaterials zum Schutz von
Gateelektrodenstrukturen möglich
ist, werden auch ein sehr stabiler und reproduzierbarer nasschemischer Ätzprozess
gewährleistet
ist. Auf Grund der geringeren Variabilität des nasschemischen Ätzprozesses
selbst und auf Grund dessen Steuerbarkeit in Verbindung mit einer
hohen Ätzselektivität kann daher
ein Abstand entsprechender Aussparungen deutlich verringert werden,
ohne dass eine ausgeprägte substratüberspannende
Variabilität
vorherrscht, die konventioneller Weise durch das Abscheiden eines Abstandshaltermaterials
in Verbindung mit entsprechenden plasmaunterstützten Ätzprozessen zum Strukturieren
der Abstandshalter und zum Herstellen der entsprechenden Aussparungen
hervorgerufen wird. Ferner kann unter Anwendung eines gut steuerbaren
nasschemischen Ätzprozesses
unter Vermeidung des Abscheidens einer größeren Schichtdicke für ein entsprechendes
Abstandshaltermaterial der Gesamtprozessdurchsatz deutlich erhöht werden
im Vergleich zu konventionellen Strategien, in denen insbesondere
die Ätzprozesse
zum Strukturieren des Abstandshaltermaterials und zum Erzeugen der
Aussparungen typischerweise als Einzelscheibenprozesse ausgeführt werden.
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Ein
anschauliches hierin offenbartes hierin offenbartes Verfahren umfasst
das Bilden eines dielektrischen Ätzstoppmaterials
auf freiliegenden Oberflächenbereichen
einer Gateelektrodenstruktur eines Transistors, die über einem
siliziumenthaltenden kristallinen Halbleitergebiet gebildet ist.
Das Verfahren umfasst ferner das Bilden von Aussparungen in dem kristallinen
Halbleitergebiet benachbart zu der Gateelektrodenstruktur durch
Ausführen
eines nasschemischen Ätzprozesses
mit unterschiedlichen Abtragsraten in zumindest zwei unterschiedlichen
kristallographischen Orientierungen des kristallinen Halbleitergebiets.
Ferner umfasst das Verfahren das Bilden einer verformungsinduzierenden
Halbleiterlegierung zumindest in den Aussparungen durch Ausführen eines
selektiven epitaktischen Aufwachsprozesses. Schließlich umfasst
das Verfahren das Bilden von Drain- und Sourcegebieten in zumindest einem
Teil der verformungsinduzierenden Halbleiterlegierung.
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Ein
weiteres anschauliches hierin offenbartes Verfahren umfasst das
Bilden von Aussparungen in einem kristallinen Halbleitergebiet benachbart
zu einer Gateelektrodenstruktur eines Transistors, die über einem
Teil des kristallinen Halbleitergebiets gebildet ist, durch Ausführen eines
nasschemischen Ätzprozesses
auf der Grundlage von Tetramethylammoniumhydroxid (TMAH). Das Verfahren
umfasst ferner das Bilden einer verformungsinduzierenden Halbleiterlegierung
in den Aussparungen und das Bilden von Drain- und Sourcegebieten
in dem Halbleitergebiet benachbart zu der Gateelektrodenstruktur.
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Ein
anschauliches hierin offenbartes Halbleiterbauelement umfasst einen
Transistor, der über
einem Substrat ausgebildet ist. Der Transistor umfasst eine Gateelektrodenstruktur,
die über
einem kristallinen Halbleitergebiet ausgebildet ist und ein Gateelektrodenmaterial
aufweist. Ferner ist eine verformungsinduzierende Halbleiterlegierung
in dem kristallinen Halbleitergebiet gebildet, so dass diese sich entlang
einer Tiefenrichtung einer verjüngenden
Weise mit einem Seitenwandwinkel von ungefähr 30 Grad oder mehr erstreckt.
Schließlich
umfasst der Transistor Drain- und Sourcegebiete, die in dem kristallinen
Halbleitergebiet auf Grund zumindest teilweise in der Halbleiterlegierung
ausgebildet sind.
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Kurze Beschreibung der Zeichnungen
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Diverse
Ausführungsformen
der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1e schematisch
Querschnittsansichten eines konventionellen Halbleiterbauelements
mit einem p-Kanaltransistor während
diveser Fertigungsphasen zeigen, um eine Silizium/Germanium-Legierung
auf der Grundlage komplexer Abscheideprozesse und plasmaunterstützter Ätztechniken herzustellen;
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2a bis 2c schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen zeigen, wobei ein Transistor Aussparungen auf der
Grundlage eines nasschemischen Ätzprozesses
gemäß anschaulicher
Ausführungsformen
erhält;
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2d schematisch
die kristallographische Konfiguration eines Siliziummaterials während des nasschemischen Ätzprozesses
gemäß anschaulicher
Ausführungsformen
zeigt;
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2e und 2f schematisch
Querschnittsansichten des Transistors während weiter fortgeschrittener
Fertigungsphasen zeigen, wobei eine verformungsinduzierende Halbleiterlegierung
mit geringer Variabilität
und geringem Abstand zu dem Kanalgebiet gemäß anschaulicher Ausführungsformen hergestellt
wird;
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2g schematisch
eine Querschnittsansicht eines Halbleiterbauelements zeigt, in welchem unterschiedliche
Transistoren vorgesehen sind, wovon einer eine Halbleiterlegierung
gemäß anschaulicher
Ausführungsformen
erhält;
und
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2h bis 2j schematisch
eine Querschnittsansicht eines Halbleiterbauelements gemäß diverser
alternativer Ausführungsformen
zeigt, wobei eine Sorte an einer spezifizierten Tiefe innerhalb
der Halbleiterbasisschicht vorgesehen wird, um die Steuerung des
nasschemischen Ätzprozesses
gemäß noch weiterer
anschaulicher Ausführungsformen
zu verbessern.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Offenbarung mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie in den Zeichnungen dargestellt sind, sollte beachtet werden,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren
Schutzbereich durch die angefügten
Patentansprüche
definiert ist.
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Im
Allgemeinen stellt die vorliegende Offenbarung Techniken und Halbleiterbauelemente
bereit, in denen eine größere Gleichmäßigkeit
erreicht wird, während
eine Fertigungssequenz zum Einbauen einer verformten Halbleiterlegierung
benachbart zu Kanalgebieten von Transistorbauelementen, wobei auch
die Möglichkeit
geschaffen wird, die entsprechende Halbleiterlegierung in unmittelbarer
Nähe zu dem
Kanalgebiet anzuordnen. Zu diesem Zweck werden gut steuerbare und
reproduzierbar nasschemische Ätztechniken
eingesetzt, um die jeweiligen Aussparungen zu bilden, wobei die
nasschemische Ätzchemie
ein inhärentes „anisotropes” Ätzverhalten in
Bezug auf unterschiedliche kristallographische Orientierungen des
zu strukturierenden Halbleitermaterials aufweist. Folglich wird
in einigen anschaulichen Aspekten die kristallographische Konfiguration
des Halbleiterbasismaterials in geeigneter Weise so gewählt, dass
der inhärente
Unterschied in der Ätzrate für ein „selbstbeschränkendes” Ätzverhalten
in der lateralen Richtung sorgt, so dass für einen gegebenen anfänglichen
lateralen Abstand zu Beginn des Ätzprozesses
entsprechende Aussparungen mit verbesserter Gesamtgleichmäßigkeit über einzelne Substrate
hinweg erhalten werden. Beispielsweise wird in einigen anschaulichen
Ausführungsformen eine
standardmäßige kristalographische
Orientierung von Siliziummaterial, d. h. eine <100> Oberflächenorientierung
bei Orientierung der Transistorlängsrichtung
entlang einer <110> Richtung angewendet,
um damit vorteilhaft eine deutliche geringere Ätzrate entlang einer <110> Richtung im Vergleich
zu anderen Richtungen, etwa <110>, <100> Richtungen und
dergleichen auszunutzen. Es sollte beachtet werden, dass durchwegs
in dieser Anmeldung entsprechende kristallographische Orientierungen
so zu verstehen sind, dass diese physikalische äquivalente Orientierungen repräsentieren.
D. h. eine <100> Orientierung ist als
eine Orientierung zu verstehen, die alle physikalisch äquivalenten
Orientierungen mit einschließt,
etwa eine <010>, <001>, <–100> Orientierung und dergleichen. Des gleiche
gilt auch für
andere kristallographische Orientierungen. Auf der Grundlage des
nasschemischen Ätzprozesses
mit einem inhärenten
hohen Grad an Gleichmäßigkeit
und Reproduzierbarkeit können
auch geeignete Maskierungsschemata vorgesehen werden, um damit eine deutliche
Verringerung des lateralen Abstands der Halbleiterlegierung zu ermöglichen,
die in den jeweiligen, durch den nasschemischen Ätzprozess geschaffenen Aussparungen
zu bilden ist. In einigen anschaulichen Ausführungsformen, wie sie hierin
offenbart sind, wird der nasschemische Ätzprozess auf der Grundlage
von TMAH ausgeführt,
das zusätzlich zu
den kristallographisch anisotropen Ätzverhalten auch eine sehr
ausgeprägte Ätzselektivität zwischen Silizium
und Siliziumdioxid aufweist, wobei Siliziumdioxid mit einer deutlich
geringeren Rate zu Silizium geätzt
wird. Sogar eine sehr dünne
Siliziumdioxidschicht kann effizient als ein Ätzstoppmaterial für das Einkapseln
der Gateelektrodenstruktur verwendet werden, wodurch die Möglichkeit
geschaffen wird, die entsprechende Dicke mit einem hohen Grad an Gleichmäßigkeit
vorzusehen, so dass selbst geringe laterale Abstände, die vorteilhaft sind im
Hinblick auf eine Verstärkung
der Verformung bei einem reduzierten Grad an Variabilität erreicht
werden können.
Ferner wird in einigen anschaulichen Ausführungsformen der nasschemische Ätzprozess
auf der Grundlage einer Indikatorsorte oder einer Ätzstoppsorte
gesteuert, die in die Halbleiterbasisschicht beispielsweise durch
Ionenimplantation, selektives epitaktisches Aufwachsen und dergleichen
eingeführt
werden kann. In einigen anschaulichen Ausführungsformen wird eine n-Dotierstoffsorte
an einer spezifizierten Tiefe innerhalb des Siliziummaterials angeordnet,
um damit eine effiziente Ätzsteuerung
zu ermöglichen, da
beispielsweise TMAH eine deutlich geringere Abtragsrate in n-Siliziummaterial
aufweist. In anderen Fällen
wird eine ausgeprägte
Indikatorsorte eingebaut, die innerhalb der nasschemischen Ätzlösung detektierbar
ist, wodurch ebenfalls für
eine verbesserte Steuerbarkeit des nasschemischen Ätzprozesses
gesorgt wird.
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Mit
Bezug zu den 2a bis 2j werden weitere
nunmehr weitere ausführliche
Ausführungsformen
detaillierter beschrieben, wobei auf die 1a bis 1e bei
Bedarf verwiesen wird.
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2a zeigt
schematisch eine Querschnittsansicht eines Transistors 250 in
einer frühen
Fertigungsphase. Der Transistor 250 repräsentiert
eine beliebige Art eines Transistors, dessen Verhalten verbessert
werden soll, indem eine eingebettete Halbleiterlegierung vorgesehen
wird, um damit eine spezifizierte Art an Verformung zu schaffen.
Der Transistor 250 umfasst ein Substrat 201, über welchem
ein Halbleitergebiet 203 gebildet ist. Das Halbleitergebiet 203 repräsentiert
ein aktives Gebiet für die
Aufnahme eines einzelnen Transistors oder mehrerer Transistoren
der gleichen oder unterschiedlichen Leitfähigkeitsart, wobei dies von
den gesamten Bauteilerfordernissen abhängt. In Bezug auf das Substrat 201 und
das Halbleitergebiet 203 gelten ähnliche Kriterien, wie sie
zuvor mit Bezug zu dem Bauelement 100 erläutert sind.
D. h., das Halbleitergebiet 203 repräsentiert einen Teil einer entsprechenden
siliziumbasierten Halbleiterschicht, die in individuelle aktive
Gebiete durch Vorsehen einer entsprechenden Isolationsstruktur (nicht
gezeigt) unterteilt wird. Ferner können das Gebiet 203 und
das Substrat 201 eine SOI-Konfiguration repräsentieren, wenn
eine entsprechende vergrabene isolierende Schicht (nicht gezeigt) zwischen
dem Gebiet 203 und dem Substrat 201 angeordnet
ist. In anderen Fällen bilden
das Gebiet 203 und das Substrat 201 eine Vollsubstratkonfiguration,
wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist.
Der Transistor 200 umfasst eine Gateelektrodenstruktur 251,
die ein Gateelektrodenmaterial 251a, etwa polykristallines
Silizium und dergleichen in Verbindung mit einer Gateisolationsschicht 251b repräsentiert. Beispielsweise
besitzt die Gateelektrodenstruktur 251 eine Gatelänge, d.
h. eine horizontale Ausdehnung des Gateelektrodenmaterials 251a von
ungefähr
50 nm oder deutlich weniger, wenn modernste Halbleiterbauelemente
betrachtet werden. Des weiteren ist in einigen anschaulichen Ausführungsformen
eine Deckschicht 251c über
dem Gateelektrodenmaterial 251a gebildet, und eine Ätzstoppschicht 251d kann
zwischen dem Gateelektrodenmaterial 251a und der Deckschicht 251c vorgesehen
sein. Z. B. ist die Deckschicht 251c aus Siliziumnitrid
aufgebaut, wenn ein hohes Maß an
Kompatibilität
mit konventionellen Strategien, wie sie zuvor mit Bezug zu dem Bauelement 100 beschrieben
sind, als geeignet erachtet wird. Andererseits ist die Ätzstoppschicht 251d aus
Siliziumdioxid ggf. hergestellt. Des weiteren kann eine Ätzstoppbeschichtung 250a auf
dem Halbleitergebiet 203 und der Gateelektrodenstruktur 251 ausgeführt sein.
In einer anschaulichen Ausführungsform
ist die Ätzstoppbeschichtung 205a aus
Siliziumdioxid aufgebaut.
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Das
in 2a gezeigte Transistorelement 250 kann
auf der Grundlage der folgenden Prozesse hergestellt werden. Nach
dem Definieren des Halbleitergebiets 203, beispielsweise
auf der Grundlage von Isolationsstrukturen, wie dies auch etwa in
Bezug zu dem Bauelement 100 beschrieben ist, wird die Gateelektrodenstruktur 251 hergestellt,
was auf der Basis gut etablierter Prozesstechniken bewerkstelligt werden
kann, wie sie auch zuvor beschrieben sind, wobei jedoch nach dem
Abscheiden des Gateelektrodenmaterials 251a auch das Ätzstoppmaterial 251d gebildet
wird, woran sich das Abscheiden der Deckschicht 251c anschließt. Danach
wird eine Strukturierung durchgeführt, um die Deckschicht 251c und
das Ätzstoppmaterial 251d zu
bilden, woran sich gut etablierte Siliziumätztechniken anschließen, um
das Gateelektrodenmaterial 251a in der in 1a gezeigten
Weise zu erhalten. Als nächstes wird
die Ätzstoppbeschichtung 205a beispielsweise durch
Abscheidung unter Anwendung gut etablierter Prozesstechniken hergestellt,
wobei eine Dicke 205t entsprechend den Prozesserfordernissen
im Hinblick auf das Erreichen eines gewünschten Abstands einer noch
in dem Gebiet 203 zu bildenden Aussparung ausgewählt wird.
Beispielsweise wird die Dicke 205t auf ungefähr 5 nm
oder weniger festgelegt, etwa 2 nm und weniger, wenn ein entsprechend
kleiner Abstand zu dem Gateelektrodenmaterial 205a gewünscht ist.
Zu diesem Zweck können
geeignete Prozesstechniken, etwa CVD bei geringem Druck und dergleichen
eingesetzt werden, wobei die geringe Dicke 205t für ein insgesamt
bessere Gesamtgleichmäßigkeit über das
Substrat hinweg sorgt. In anderen Fällen wird die Schicht 205a mittels
eines Oxidationsprozesses hergestellt, in welchem Falle die Schicht 205a die
Deckschicht 251c nicht abdeckt. Auch in diesem Falle wird
ein gut steuerbarer Prozess zum Erzeugen einer gewünschten
Dicke 205t erreicht.
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2b zeigt
schematisch den Transistor 250 während eines anisotropen Ätzprozesses 211, der
gestaltet ist, selektiv Material der Schicht 205a in Bezug
auf das Halbleitergebiet 203 und möglicherweise in Bezug auf die
Deckschicht 251c abzutragen. Zu beachten ist, dass entsprechende
gut selektive plasmaunterstützte Ätzprozesse
für Siliziumdioxid
im Stand der Technik gut etabliert sind und für den Prozess 211 verwendbar
sind. Folglich werden entsprechende „Seitenwandabstandshalter” 205 an
Seitenwänden
von Gateelektrodenstrukturen 251 mit einer Dicke erhalten,
die im Wesentlichen der Dicke 205t mit Ausnahme einer sehr
geringen Verringerung der Dicke, die durch den Ätzprozess 211 hervorgerufen wird,
entspricht. Es sollte jedoch beachtet werden, dass auf Grund der
reduzierten Dicke 205t die Einwirkung der Umgebung des
Prozesses 211 relativ kurz sein kann, so dass entsprechende Ätzschäden sehr
gering sind.
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2c zeigt
schematisch den Transistor 250 während eines nasschemischen Ätzprozesses 207, der
eine unterschiedliche Ätzrate
in horizontaler Richtung im Vergleich zur vertikalen Richtung besitzt. D.
h., die nasschemische Ätzchemie
des Prozessors 207 besitzt eine unterschiedliche intrinsische
Abtragsrate in Bezug auf unterschiedliche kristallographische Orientierungen,
und somit wird ein Ätzen
in unterschiedlicher Weise in vertikaler und lateraler Richtung
erreicht, da das kristalline Halbleitergebiet 203 unterschiedliche
kristallographische Orientierungen in Bezug auf diese Richtungen
besitzt, wobei dies von der kristallographischen Konfiguration des Siliziumbasismaterials
des Gebiets 203 abhängt. Beispielsweise
besitzt die nasschemische Ätzchemie eine
geringere Ätzrate
entlang der <111> kristallographischen
Orientierung, was zu einer lateralen Begrenzung der Ätzfront
führt,
wodurch Seitenwände 207f entsprechende
Aussparungen 207a geschaffen werden, die entsprechend der
räumlichen
Orientierung der entsprechenden <111> Richtung geneigt sind.
In einer anschaulichen Ausführungsform
wird die nasschemische Ätzchemie
des Prozessors 207 auf der Grundlage von Tetramethylammoniumhydroxid
(TMAH) eingerichtet, das auch als Lackentwicklungsmaterial verwendbar
ist und das auch eine hohe Ätzrate
für Siliziummaterial
aufweist, wobei auch eine ausgeprägte Ätzselektivität in Bezug
auf Siliziumdioxid erreicht wird. Folglich können bei Einwirkung der Umgebung
des Prozessors 207 auf das Bauelement 250 die
Abstandshalter 205 in effizienter Weise die Gateelektrodenstruktur 251 schützen, so
dass ein Abstand der Aussparungen 207a im Wesentlichen durch
die Breite 205t bestimmt ist, wobei der laterale Abstand
während
des Verlaufs des nasschemischen Ätzprozesses 207 in
einer gut steuerbaren Weise in vorhersagbarer Weise auf Grund der
räumlichen
Orientierung der kristallographischen Achsen des Gebiets 203 zunimmt.
Es sollte beachtet werden, dass wenn die Deckschicht 251c keinen
speziellen Ätzwiderstand
in Bezug auf den Prozess 207 bietet, die Ätzstoppschicht 251 dennoch
die Integrität
des Gateelektrodenmaterials 251a bewahrt. Ferner ist in
einigen anschaulichen Ausführungsformen
eine Ätzsteuersorte 203c um
eine spezifizierte Tiefe herum angeordnet, um damit den Ätzprozess 207 zu
steuern, d. h. um die Tiefe der Aussparungen 207a mit besserer Gleichmäßigkeit
einzustellen. Beispielsweise wird die Ätzsteuersorte 203c in
Form einer n-Dotierstoffsorte, etwa Arsen, vorgesehen, um damit
einen n-dotierten Siliziumbereich zu schaffen, der eine deutlich
geringere Ätzrate
besitzt, wenn das Material der nasschemischen Chemie des Prozessors 207 auf
der Grundlage von TMAH ausgesetzt wird. Die Ätzsteuersorte 203c kann
mittels Ionenimplantation, durch epitaktische Aufwachstechniken
und dergleichen vorgesehen werden, wie dies auch nachfolgend detaillierter
erläutert
ist.
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2d zeigt
schematisch die kristallographische Konfiguration des Halbleitergebiets 203 gemäß einer
anschaulichen Ausführungsform,
in welcher ein ausgeprägter Ätzwiderstand
auf der Grundlage einer (111) Ebene erreicht wird, so dass das Voranschreiten
einer Ätzfront
entlang einer <111> Richtung deutlich
geringer ist im Vergleich zu dem Voranschreiten entlang anderer
kristallographischer Richtungen. Wie gezeigt ist ein Teil einer
kubischen Gitterkonfiguration eines Siliziummaterials gezeigt, wobei
eine (100) Oberflächenschicht
gemäß standardmäßiger Halbleiterbasisscheiben
bereitgestellt wird, die in der Halbleiterindustrie verwendet werden.
Ferner ist die Gateelektrodenstruktur 251 mit ihrer Längsrichtung,
d. h. in 2c der horizontalen Erstreckung
des Gatgeelektrodenmaterials 251a, entlang der <110> Richtung orientiert.
In diesem Falle bilden die (111) Ebenen einen Winkel von ungefähr 35, 26
Grad in Bezug auf die entsprechenden (110) Ebenen, die somit im
Wesentlichen den Seitenwandwinkel der Seitenwände 207s (siehe 2c)
während
des Verlaufs des Zwischenätzprozesses
repräsentieren.
Es sollte jedoch beachtet werden, dass wenn unterschiedliche Seitenwandwinkel
gewünscht
sind, entsprechende unterschiedliche kristallographische Konfigurationen
für das
Basismaterial 203 für
ein vorgegebenes anisotropes Ätzverhalten
der entsprechenden Ätzchemie ausgewählt werden
können.
D. h., die kristallographische Orientierung des Basismaterials 203 kann
in geeigneter Weise „gedreht” werden,
um damit einen unterschiedlichen Seitenwandwinkel zu erhalten, solange
die entsprechende Zunahme im Transistorleistungsverhalten für die entsprechenden „gedrehte” kristallographische
Orientierung erhalten wird.
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2e zeigt
schematisch den Transistor 250 mit den Aussparungen 207a,
die sich bis hinab zu einer spezifizierten Tiefe erstrecken, die
beispielsweise durch die Ätzsteuersorte 203 (siehe 2c)
bestimmt ist, oder die auf der Grundlage einer zeitgesteuerten Ätzstrategie
eingestellt wird. Es sollte beachtet werden, dass die Aussparungen 207a auf
der Grundlage eines Prozesses mit hohem Durchsatz geschaffen werden,
da mehrere Substrate gleichzeitig in einem nasschemischen Ätzreaktor
bearbeitet werden können,
wodurch deutliche Vorteile im Hinblick auf konventionelle plasmaunterstützte Ätzschritte
erreicht werden, die typischerweise eine Einzelsubstratbearbeitungstechnik
erfordern.
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Wie
gezeigt kann, wenn die Deckschicht 251c (siehe 2c)
keine ausgeprägte Ätzwiderstandsfähigkeit
zeigt, die Ätzstoppschicht 251d während des
vorhergehenden nasschemischen Ätzprozesses
freigelegt werden. Somit kann die Ätzstoppschicht 251d dazu
dienen, die Integrität
des Gateelektrodenmaterials 251 zu bewahren, und kann auch als
eine Wachstumsmaske während
eines selektiven epitakischen Aufwachsprozesses 210 fungieren. Während des
Prozesses 210 wird eine geeignete Halbleiterlegierung,
etwa eine Silizium/Germanium-Legierung, eine Silizium/Germanium/Zinn-Legierung,
eine Silizium/Zinn-Legierung abgeschieden, wenn der Transistor 250 einen
Transistor repräsentiert,
der eine kompressive Verspannung in einem Kanalgebiet 252 erfordert.
In anderen Fällen
ein Silizium/Kohlenstoff-Material während des Prozesses 210 abgeschieden,
wodurch eine zugverspannte Halbleiterlegierung bereitgestellt wird,
die zu einer entsprechenden Zugverformung in dem Kanalgebiete 252 führt. Während des
selektiven epitaktischen Aufwachsprozesses, der auf der Grundlage
geeignete ausgewählter
Prozessparameter ausgeführt
wird, werden die Anteile der individuellen Komponenten eingestellt
und bei Bedarf wird eine Dotierstoffsorte zugefügt, wobei die Konzentration
eines Dotiermittels sowie die Konzentration entsprechender Legierungskomponenten
während
des Prozesses 210 bei Bedarf variiert werden können. Auf
Grund der ausgeprägten
Gleichmäßigkeit
und er gut steuerbaren Herstellung der Aussparungen 207a wird
auch eine bessere Flexibilität
für den
Prozess 210 geschaffen, da eine spezielle Anpassung an
Bauteileigenschaften auf der Grundlage einer variierenden Dotierstoffkonzentration
und/oder einer Konzentration von Komponenten der Halbleiterlegierung
ansonsten der größeren Variabilität überlagert
ist, die durch konventionelle Prozesstechniken geschaffen wird,
wie dies auch zuvor erläutert
ist.
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2f zeigt
schematisch den Transistor 250 in einer weiteren fortgeschrittenen
Fertigungsphase. Wie gezeigt, ist eine Halbleiterlegierung 209,
etwa eine der zuvor beschriebenen Legierungen, in dem Gebiet 203 gebildet,
um damit eine gewisse Art an Verformung in dem benachbarten Kanalgebiet 252 hervorzurufen,
wobei der geringere laterale Abstand für eine erhöhte Effizienz bei der Übertragung
der Verformung sorgt. Ferner sind Drain- und Sourcegebiete 254 in
dem Gebiet 253 und teilweise in der Halbleiterlegierung 209 gebildet.
Eine Seitenwandabstandshalterstruktur 253 ist an Seitenwänden der
Gateelektrodenstruktur 251 gebildet. Der Transistor 250,
wie er in 2a gezeigt ist, kann auf der Grundlage ähnlicher
Prozessstrategien hergestellt werden, wie sie zuvor mit dem Bauelement 100 beschrieben
sind, wobei jedoch auf Grund des geringen Abstands der Halbleiterlegierung 209 zu
dem Kanalgebiet 252 für
ansonsten identische Bauteil- und Prozessparameter ein insgesamt
höheres
Transistorleistungsvermögen
erreicht wird, während
andererseits die gesamte Variabilität, d. h. die substratüberspannende
Gleichmäßigkeit,
der entsprechenden Transistoreigenschaften im Vergleich zu konventionellen Strategien
verbessert werden kann.
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2g zeigt
schematisch ein Halbleiterbauelement mit Transistoren 250a, 250b in
einer frühen Fertigungsphase.
Wie gezeigt, besitzen die Transistoren 250a, 250b einen ähnlichen
Aufbau, wie dies auch mit Bezug zu 2a beschrieben
ist. D. h., die Transistoren 250a, 250b umfassen
die Gateelektrodenstruktur 251, die über entsprechenden aktiven Gebieten 251,
die über
entsprechenden aktiven Gebieten 203a, 203b gebildet
sind. Die aktiven Gebiete 203a, 203b sind durch
eine Isolationsstruktur 204 getrennt, wie dies auch zuvor
mit Bezug zu dem Bauelement 100 erläutert ist. Des weiteren ist
in der gezeigten Fertigungsphase der Abstandshalter 205 an Seitenwänden der
Gateelektrodenstruktur 251 gebildet, während die Struktur 251 des
Transistors 250b durch die Maskenschicht 250a bedeckt
ist. Ferner ist eine Maske 206, etwa eine Lackmaske, so
vorgesehen, dass die Transistor 205 abgedeckt wird, während der
Transistor 250a frei liegt.
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In
Bezug auf eine Fertigungstechnik zur Herstellung des Bauelements 200 sei
auf entsprechende Prozessstrategien verwiesen, wie sie mit Bezug
zu dem Transistor 250 erläutert sind. D. h., nach dem Bilden
der Maskenschicht 205a wird die Lackmaske oder eine andere Ätzmaske 206 gebildet
und wird verwendet, um die Abstandshalter 205 zu erzeugen, während die
Maskenschicht 205a über
dem aktiven Gebiet 203b beibehalten wird. Danach wird die
Maske 206 entfernt oder diese wird beibehalten, wobei dies
von der Ätzwiderstandsfähigkeit
in Bezug auf den nasschemischen Ätzprozess 207 (siehe 2b) abhängt. Somit
kann die Maskenschicht 205a als eine Ätzmaske dienen, wenn die Maske 206 zu
entfernen ist und kann auch als eine Wachstumsmaske während des
nachfolgenden selektiven epitaktischen Aufwachsprozesses fungieren.
Folglich kann die Maskenschicht 205a, die eine moderat
geringe Schichtdicke aufweist, auch effizient zur Abdeckung von
Bauteilbereichen, etwa dem Transistor 250b, verwendet werden,
in welchem eine Halbleiterlegierung nicht erforderlich ist. Nach
der Bildung der Halbleiterlegierung in dem Transistor 250a wird
die weitere Bearbeitung fortgesetzt auf der Grundlage gut etablierter
Prozessstrategien, wie sie auch zuvor mit Bezug zu dem Bauelement 100 beschrieben
sind.
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2h zeigt
schematisch das Halbleiterbauelement 200 in einer frühen Fertigungsphase,
d. h. vor dem Bilden der Gateelektrodenstrukturen 251.
In dieser Fertigungsphase kann die grundlegende Dotierstoffkonzentration
für das
Gebiete 203a auf der Grundlage einer entsprechenden Implantationssequenz 213 erzeugt
werden, wobei das aktive Gebiete 203b eine Implantationsmaske 214 abgedeckt
ist. In einer anschaulichen Ausführungsform
umfasst die Implantationssequenz 213 auch einen Implantationsschritt
zum Einführen
einer Ätzsteuersorte 203c an einer
spezifizierten Tiefe 203d, die im Wesentlichen der gewünschten
Tiefe von Aussparungen entspricht, die in dem Gebiet 203a in
einer späteren
Phase zu bilden sind. Wenn beispielsweise das Gebiet 203a das
aktive Gebiet eines p-Kanaltransistors
repräsentiert,
beeinflusst die zusätzliche
n-Dotierstoffsorte 203c die gesamten Transistoreigenschaften
nicht wesentlich. Es sollte beachtet werden, dass in anderen anschaulichen
Ausführungsformen
ein entsprechender Implantationsschritt zum Einführen der Ätzsteuersorte 203c ausgeführt wird,
nachdem die Gateelektrodenstruktur 251 vorgesehen ist,
wie dies beispielsweise mit Bezug zu 2a erläutert und
darin gezeigt ist.
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2i zeigt
schematisch das Halbleiterbauelement 200 gemäß noch weiterer
anschaulicher Ausführungsformen,
in denen das Halbleitergebiet oder die Schicht 203 auf
dem Substrat 201 mittels eines epitaktischen Aufwachsprozesses 215 erzeugt wird,
wobei die Ätzsteuersorte 203c während einer gewissen
Phase des Wachstumsprozesses 215 eingebaut wird. Beispielsweise
wird eine entsprechende n-Dotierstoffsorte in Form eines geeigneten
Vorstufengases der Abscheideumgebung des Prozessors 215 zugeführt, um
damit die Sorte 203c an der spezifizierten Tiefe anzuordnen.
Danach wird die Zufuhr des n-Dotierstoffvorstufengases
unterbrochen, wodurch eine gut definierte Tiefe und Dicke der entsprechenden Ätzsteuersorte 203c erreicht
wird.
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2j zeigt
schematisch das Bauelement 200 in einer weiter fortgeschrittenen
Fertigungsphase, in der die Schicht 203 in ihrer endgültigen Dicke vorgesehen
ist, wobei die Isolationsstruktur 204 die aktiven Gebiete 203a, 203b trennt.
Es sei ferner angenommen, dass das Vorhandensein der Ätzsteuersorte 203c zu
einem modifizierten elektrischen Verhalten in dem aktiven Gebiet 203b führt. In
diesem Falle kann ein geeigneter Implantationsprozess 216, und
zwar während
einer Sequenz zum Erzeugen der grundlegenden Dotierstoffkonzentration
in dem aktiven Gebiet 203b ausgeführt werden, in welchem ein geeignetes
Maß an
Gegendotierung an der spezifizierten Tiefe eingeführt wird,
um damit die Ätzsteuersorte 203c zu „kompensieren”, während eine
entsprechende Implantationsmaske 217 das aktive Gebiet 203a abdeckt,
in welchem die Anwesenheit der Ätzsteuersorte 203c erwünscht ist.
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Danach
wird die zuvor beschriebene Prozesssequenz zur Herstellung der Aussparungen
auf der Grundlage eines nasschemischen Ätzprozesses ausgeführt, wie
dies zuvor beschrieben ist, wobei die Ätzsteuersorte 203c eine
verbesserte Steuerbarkeit hinsichtlich einer Tiefe und damit Größe der resultierenden
Aussparungen gewährleistet.
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Es
gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente
und Techniken bereit, in denen ein verbessertes Transistorverhalten
auf der Grundlage einer Halbleiterlegierung erreicht wird, die nahe
an dem benachbarten Kanalgebiete angeordnet wird. Zu diesem Zweck
wird ein nasschemischer Ätzprozess
eingesetzt, der für
ein deutlich geringeres Maß an
Variabilität
während
der entsprechenden Sequenz zum Definieren des lateralen Abstands
der Aussparungen und zum Bilden der Aussparungen sorgt. Da eine
ausgeprägte
Abscheidung an Abstandshaltermaterial nicht erforderlich ist und
auf Grund der Tatsache, dass der nasschemische Ätzprozess mit hoher Steuerbarkeit
in einem Stapelprozess ausgeführt
werden kann, kann der Gesamtdurchsatz im Vergleich zu konventionellen
Strategien, in denen plasmaunterstützte Ätzrezepte eine Einzelscheibenprozessstrategien
erfordern, deutlich erhöht
werden.
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Weitere
Modifizierungen und Variationen der vorliegenden Offenbarung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der hierin offenbarten
Prinzipien zu vermitteln. Selbstverständlich sind die hierin gezeigten
und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu
betrachten.