DE102006056060A1

DE102006056060A1 - Faltungs- und Interpolations-Analog-Digitalwandler und Verfahren zum Umwandeln eines Analogsignals in ein Digitalsignal

Info

Publication number: DE102006056060A1
Application number: DE102006056060A
Authority: DE
Inventors: Kyoung-Ho Yongin Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-11-21
Filing date: 2006-11-21
Publication date: 2007-06-14
Also published as: US7403149B2; KR100799683B1; KR20070053481A; JP2007143140A; US20070115162A1

Abstract

Ein Faltungs- und Interpolations-Analog-Digital-Wandler (ADC) umfasst eine Vorverstärkereinheit (330), eine erste Faltungsstufe (350), eine zweite Faltungsstufe (370), eine Vergleichseinheit (390) und einen Codierer (500). Die Vorverstärkereinheit (330) empfängt ein analoges Eingabesignal (Vin) und Referenzspannungen (Vref1 bis Vref19), um Referenzsignale (Vp1 bis Vp19) zu erzeugen. Die erste Faltungsstufe (350) erzeugt basierend auf den Referenzsignalen (Vp1 bis Vp19) eine erste Gruppe von Faltungssignalen (357, Vf1 bis Vf25). Die zweite Faltungsstufe erzeugt basierend auf der ersten Gruppe von Faltungssignalen (357, Vf1 bis Vf25) eine zweite Gruppe von Faltungssignalen (377, Vff1 bis Vff32). Die Vergleichseinheit (390) erzeugt basierend auf den Faltungssignalen der zweiten Gruppe (377, Vff1 bis Vff32) einen Digitalcode. Der Codierer (500) codiert den Digitalcode. Dadurch kann der ADC eine Auflösung und eine Konvertierungsgeschwindigkeit erhöhen und gleichzeitig Interpolationsfehler reduzieren.

Description

Die vorliegende Erfindung bezieht sich auf einen Faltungs- und Interpolations-Analog-Digital-Wandler und auf ein Verfahren zum Umwandeln eines Analogsignals in ein Digitalsignal.

Mit dem Ansteigen des Bedarfs an digitaler Breitbandkommunikation hat der Bedarf an Analog-Digital-Wandlern (ADC), die schneller und mit einer besseren Auflösung arbeiten können, ebenfalls zugenommen. Allgemein kann der ADC, der mit einer hohen Geschwindigkeit arbeitet, Verfahren, wie ein Flashverfahren, ein Faltungs- und Interpolationsverfahren und eine Pipelineverfahren implementieren.

Das Faltungs- und Interpolationsverfahren weist Vorteile auf, die eine Auflösung von 8 Bit- bis 10 Bit, eine Einschrittwandlung, einen niedrigen Energieverbrauch und einen kleinen Bereich für ein Betriebssystem umfassen. Das Faltungs- und Interpolationsverfahren weist jedoch auch Nachteile auf, die einen erhöhten Faltungsfaktor im Verhältnis zur Auflösung des ADCs umfassen. Der erhöhte Faltungsfaktor resultiert in einer erhöhten Ge schwindigkeit des ADC, wodurch eine Nichtlinearität des ADC verursacht wird.

Neuere Forschungen widmen sich der Entwicklung eines kaskadierten Faltungs- und Interpolations-ADCs, in dem Faltungsstufen mit einem kleinen Faltungsfaktor kaskadiert verbunden sind, anstatt eine einzige Faltungsstufe mit einem großen Faltungsfaktor zu verwenden. Ein kaskadierter Faltungs- und Interpolations-ADC wird in der koreanischen Patentoffenlegungsschrift 2004-26907 offenbart.

In Übereinstimmung mit den obigen Ausführungen, adaptiert der kaskadierte Faltungs- und Interpolations-ADC ein Entzerrungsverfahren in einer Vorverstärkerstufe und umfasst eine Reihe von Widerständen für einen Ausgabevorgang von ersten und zweiten Faltungsschaltungen, die in einer kaskadierten Weise gekoppelt sind, um Signale zu interpolieren.

Ein Eingabesignal der ersten Faltungsschaltung wird in der Vorverstärkerstufe unter Verwendung des Entzerrungsverfahrens interpoliert. Da das Eingabesignal der ersten Faltungsschaltung einen Interpolationsfehler aufweisen kann, ist eine Erhöhung der Auflösung und der Konvertierungsgeschwindigkeit des kaskadierten Faltungs- und Interpolations-ADC aufgrund der Erhöhung des Interpolationsfehlers begrenzt.

Der Erfindung liegt die technische Aufgabe zugrunde, einen Faltungs- und Interpolations-Analog-Digital-Wandler und ein Verfahren zum Umwandeln eines Analogsignals in ein Digitalsignal zur Verfügung zu stellen, welche die Auflösung und die Konvertierungsgeschwindigkeit erhöhen und Interpolationsfehler reduzieren.

Die Erfindung löst diese Aufgabe durch einen Faltungs- und Interpolations-Analog-Digital-Wandler mit den Merkmalen des Patentanspruchs 1 und ein Verfahren zum Umwandeln eines Analogsignals in ein Digitalsignal mit den Merkmalen des Patentanspruchs 12.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
1 ein Blockdiagramm eines Ausführungsbeispiels eines Faltungs- und Interpolations-Analog-Digital-Wandlers (ADC) gemäß Aspekten der vorliegenden Erfindung,
2 ein Diagramm zur Beschreibung eines Ausführungsbeispiels einer verteilten Vorverstärkereinheit aus 1,
3 ein Schaltbild eines Ausführungsbeispiels eines Faltungsblocks aus 1,
4 ein Diagramm zur Beschreibung eines 3 × 3 kaskadierten Faltungssignals aus 1,
5 ein Schaltbild eines Ausführungsbeispiels eines Interpolationsfaltungsblocks aus 1 und
6, 7 und 8 Kennlinien von Simulationsergebnissen des ADCs gemäß 1.
Es versteht sich, dass ein Element direkt mit einem anderen Element oder über Zwischenelemente mit dem anderen Element „verbunden" oder „ge koppelt" sein kann bzw. direkt „auf" dem anderen Element angeordnet oder über Zwischenelemente auf dem anderen Element angeordnet sein kann, wenn in der Beschreibung angegeben wird, dass ein Element mit einem anderen Element „verbunden", „gekoppelt" bzw. „auf" dem anderen Element angeordnet ist. Im Gegensatz dazu beschreiben die Ausdrücke „direkt auf", „direkt verbunden" bzw. „direkt gekoppelt" jeweils Zustände, bei welchen ein Element ohne Zwischenelemente auf dem anderen Element angeordnet, mit dem anderen Element verbunden bzw. gekoppelt ist. Andere Begriffe, die zur Beschreibung der Beziehung zwischen Elementen verwendet werden, sollen hier auf entsprechende Weise interpretiert werden, d.h. „zwischen" zu „direkt zwischen", „benachbart" zu „direkt benachbart" usw.
1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Faltungs- und Interpolations-Analog-Digital-Wandlers (ADC) gemäß der vorliegenden Erfindung zeigt.
Bezugnehmend auf 1 umfasst der Faltungs- und Interpolations-ADC einen groben ADC 100, der höhere Bits, z.B. drei höchstwertige Bits, erzeugt, einen feinen ADC 300, der untere Bits, z.B. acht niederwertigste Bits, erzeugt, und einen Codierer 500.
Der feine ADC 300 umfasst in diesem Ausführungsbeispiel eine Referenzspannungsgeneratoreinheit 310, eine verteilte Vorverstärkereinheit 330, eine erste und eine zweite Faltungsstufe 350 und 370 und eine Mehrzahl von Vergleichseinheiten 390.
Die verteilte Vorverstärkereinheit 330 umfasst in diesem Ausführungsbeispiel eine Folge-/Halte(track-and-hold, T/H)-Einheit 331, eine Mehrzahl von Vorverstärkern 333 und eine Mehrzahl von Durchschnitts(bildungs)widerständen bzw. durchschnitts- oder mittelwertbildenden Widerständen 335.
In diesem Ausführungsbeispiel umfassen die dargestellte erste und zweite Faltungsstufe 350 und 370 Faltungsblöcke (FB) 351, die FBs 351a bis 351g aufweisen, und Faltungsblöcke 371, die FBs 371a bis 371i aufweisen. Zudem umfassen die erste und zweite Faltungsstufe eine Mehrzahl von Interpolationsfaltungsblöcken (iFB) 353, die iFBs 353a bis 353f aufweisen, und Interpolationsfaltungsblöcke 373, die iFBs 373a bis 373h aufweisen. Die erste und zweite Faltungsstufe umfassen eine Mehrzahl von Durchschnitts(bildungs)-/Interpolationswiderstandsfeldern 355, die Widerstände 355a bis 355x aufweisen, und Widerstandsfelder 375, die Widerstände 375a bis 375af aufweisen.
Die zweite Faltungsstufe 370 erzeugt eine zweite Gruppe 377 von Faltungssignalen Vff1 bis Vff32, die jeweils beispielsweise zweiunddreißig Komparatoren 391 in der Vergleichseinheit 390 zur Verfügung gestellt werden.
Das Durchschnitts-/Interpolationswiderstandsfeld 375 in der zweiten Faltungsstufe 370 interpoliert Faltungssignale, die von den Faltungsblöcken 371 und den Interpolationsfaltungsblöcken 373 ausgegeben werden und erzeugt interpolierte Faltungssignale, die auch in der zweiten Gruppe 377 von Faltungssignalen 377 enthalten sind. Daher umfasst die zweite Gruppe 377 von Faltungssignalen Vff1 bis Vff32 die Faltungssignale, die von den Faltungsblöcken 371 und den Interpolationsfaltungsblöcken 373 ausgegeben werden, und die interpolierten Faltungssignale. Entsprechend kann die zweite Faltungsstufe 370 mehr als acht Faltungsblöcke 371 und mehr als acht Interpolationsfaltungsblöcke 373 umfassen.
Wenn der Faltungsfaktor der zweiten Faltungsstufe 370 beispielsweise mit einem Wert von 3 korrespondiert, können drei Faltungssignale aus einer ersten Gruppe von Faltungssignalen Vf1 bis Vf25 den Faltungsblöcken 371 und den Interpolationsfaltungsblöcken 373 zur Verfügung gestellt werden.
Daher ist die erste Faltungsstufe 350 dazu ausgeführt, mehr als vierundzwanzig Faltungssignale zur Verfügung zu stellen.
Das Durchschnitts-/Interpolationswiderstandsfeld 355 in der ersten Faltungsstufe 350 interpoliert Referenzsignale Vp1 bis Vp19, die von der geteilten Vorverstärkereinheit 330 ausgegeben werden, und erzeugt die interpolierten Faltungssignale. Da die erste Gruppe von Faltungssignalen Vf1 bis Vf25 die Faltungssignale, die von den Faltungsblöcken 351 und den Interpolationsfaltungsblöcken 353 ausgegeben werden, und die interpolierten Faltungssignale umfasst, kann die erste Faltungsstufe 350 mehr als sechs Faltungsblöcke 351 und mehr als sechs Interpolationsfaltungsblöcke 353 umfassen.
Wenn der Faltungsfaktor der ersten Faltungsstufe 350 beispielsweise mit einem Wert von 3 korrespondiert, können drei Faltungssignale aus den Referenzsignalen Vp1 bis Vp19, die von der verteilten Vorverstärkereinheit 330 ausgegeben werden, den Faltungsblöcken 351 und den Interpolationsfaltungsblöcken 353 zur Verfügung gestellt werden. Daher ist die verteilte Vorverstärkereinheit 330 dazu ausgeführt, mehr als achtzehn Referenzsignale zur Verfügung zu stellen.
In einigen Ausführungsformen können, um die Interpolationsfehler zu reduzieren, die entzerrenden Interpolationswiderstandsfelder 355 und 375 ringförmig oder zirkular gekoppelt werden und die erste und zweite Faltungsstufe 350 und 370 können zusätzliche Faltungsblöcke an der Spitze bzw. am oberen Ende und an der Basis bzw. am unteren Ende des Faltungsblocks aufweisen.
In der ersten Faltungsstufe können die Interpolationsfehler in einem äußeren Faltungsblock beispielsweise aufgrund einer Nichtlinearität erhöht werden. Daher können die Faltungsblöcke ringförmig gekoppelt werden, so dass sich der erste Faltungsblock 351a und der letzte Faltungsblock 351g ein Eingabefaltungssignal teilen, um die Interpolationsfehler zu reduzieren. Der Interpolationsfaltungsblock 353g kann beispielsweise drei Referenzsignale Vp7, Vp13 und Vp19 empfangen, wie in 1 dargestellt.
In einigen Ausführungsformen können zusätzliche Faltungsblöcke an der Spitze des ersten Faltungsblocks 351a und an der Basis des nicht dargestellten Interpolationsfaltungsblocks 353h eingefügt werden. Analog kann das Durchschnitts-/Interpolationswiderstandsfeld 355 ringförmig gekoppelt werden oder es können zusätzliche Widerstände an der Spitze und an der Basis des Durchschnitts-/Interpolationswiderstandsfelds 355 eingefügt werden.
Zusätzlich kann die zweite Faltungsstufe 370 wie im obigen Ausführungsbeispiel dargestellt konfiguriert werden.
Die Referenzspannungsgeneratoreinheit 310 erzeugt zwischen externen Spannungen Vrefa und Vrefb Referenzspannungen Vref1 bis Vref19, bei denen entsprechende Spannungsdifferenzen zwischen benachbarten Spannungen Vref1 bis Vref19 nahezu gleich sind. Die Referenzspannungsgeneratoreinheit 310 kann beispielsweise als Widerstandsleiter implementiert werden, in der Widerstände 311, die einen nahezu gleichen Wert aufweisen, in einem leiterähnlichen Muster gekoppelt sind.
Die T/H-Schaltung 331 in der verteilten Vorverstärkereinheit 330 ist eine Abtastschaltung, die ein Eingabesignal Vin verfolgt und das Eingabesignal Vin für eine vorbestimmte Zeitspanne hält, und die dazu verwendet wird, einen Zeitpunkt zu bestimmen, an dem ein Pegel eines Faltungssignals in der Faltungs- und Interpolations-ADC-Schaltung einschwingt bzw. eingestellt wird.
Die verteilte Vorverstärkereinheit 330 kann beispielsweise eine einzelne Verstärkerlösung einsetzen, die ein einzelnes Referenzsignal erzeugt und einen Spannungspegel bestimmt, der mit dem Eingabesignal korrespondiert. Die einzelne Verstärkerlösung weist jedoch den Nachteil auf, dass ein genauer Spannungspegel des Eingabesignals im Voraus bekannt sein muss.
In einigen Ausführungsformen kann die verteilte Vorverstärkereinheit 330 eine verteilte Funktion zum Erzeugen einer Mehrzahl von Referenzsignalen und zum Auswählen eines einzelnen Referenzsignals aus den Referenzsignalen einsetzen, das mit einem Eingabesignal korrespondiert.
Die Referenzsignale weisen in einem bestimmten Zeitintervall Nulldurchgangseigenschaften auf, und die verteilte Funktion bestimmt, ob das Eingabesignal höher oder niedriger als ein Nullpunkt ist, anstatt einen Spannungspegel des Eingabesignals genau zu bestimmen.
In den Ausführungsbeispielen kann die verteilte Vorverstärkereinheit 333 eine verteilte Funktion einsetzen und die Referenzsignale Vp1 bis Vp19, die mit den Referenzspannungen Vref1 bis Vref19 korrespondieren, und ein abgetastetes Eingabesignal erzeugen, das durch die T/H-Schaltung 331 geführt wird.
Die Referenzsignale Vp1 bis Vp19, die durch die verteilte Vorverstärkereinheit 330 erzeugt werden, werden in die Faltungsblöcke 351 und die Interpolationsfaltungsblöcke 353 eingegeben und die Faltungsblöcke 351 und die Interpolationsfaltungsblöcke 353 erzeugen die Faltungssignale.
Die Faltungssignale weisen Nulldurchgangseigenschaften derart auf, dass sie einen Nullpunkt an einem Spannungspegel der Referenzspannungen kreuzen, die mit den Referenzsignalen korrespondieren. Die Intervalle bzw. Bereiche der Faltungssignale sind im Wesentlichen gleich den Intervallen bzw. Bereichen der Referenzsignale.
Ein Faltungsfaktor wird entsprechend einem Wert des Referenzsignals bestimmt, an dem ein Nullpunkt geschnitten wird, und der Faltungsfaktor wird auch als Faltungsrate bezeichnet. Allgemein ist, wenn der Faltungsfaktor hoch ist, eine erforderliche Bandbreite, die mit dem Faltungsfaktor korrespondiert, ungewollt erhöht. In diesem Ausführungsbeispiel der vorliegenden Erfindung wird jedoch eine erforderliche Bandbreite nicht erhöht, obwohl der Faltungsfaktor des Gesamtsystems hoch ist.
Die verteilte Vorverstärkereinheit 330 aus 1 wird unter Bezugnahme auf 2 verdeutlicht. Wie in 1 sind 19 Vorverstärker PA1 bis PA19 vorhanden, die mit einem Ausgabesignal der verteilten Vorverstärkereinheit 330 korrespondieren. Bezugnehmend auf 2 kann ein Vorverstärker, der allgemein als Vorverstärker PAi bezeichnet ist, differenziell eine Referenzspannung Vrefi und ein Eingabesignal Vin empfangen, die von der Referenzspannungsgeneratoreinheit 310 zur Verfügung gestellt werden. Aus den Signalen gibt der Vorverstärker PAi ein Referenzsignal Vpi aus.
Der Vorverstärker PAi gibt das Referenzsignal Vpi mit einem relativ niedrigen Spannungspegel aus, wenn das Eingabesignal Vin niedriger als die Referenzspannung Vrefi ist. Der Vorverstärker PAi gibt das Referenzsignal Vpi jedoch mit einem relativ hohen Spannungspegel aus, wenn das Eingabesignal Vin höher als die Referenzspannung Vrefi ist. Der Vorverstärker PAi erzeugt das Referenzsignal Vpi so, dass es im Wesentlichen den gleichen Pegel wie die korrespondierende Referenzspannung Vrefi aufweist. Das bedeutet zum Beispiel, dass Vp1 einen Spannungspegel aufweist, der im Wesentlichen gleich Vref1 ist. Zusätzlich weist jedes der Referenzsignale Vpi am Schnittpunkt des Eingabesignals Vin und der entsprechenden Referenzspannung Vrefi aus den Referenzspannungen Vref1 bis Vref19 eine Nulldurchgangsform auf. Dadurch ist jeder der Spannungspegel zwischen benachbarten Referenzsignalen Vpi nahezu gleich den Spannungspegeln zwischen den benachbarten Referenzspannungen Vrefi.
In den verschiedenen Ausführungsformen kann jeder der Vorverstärker PAi als ein komplementäres Metalloxidhalbleiter(CMOS)-Differenzpaar implementiert werden. Die Vorverstärker PAi, die als CMOS-Differenzpaar implementiert sind, weisen jedoch den Nachteil auf, dass sie aufgrund von Herstellungsproblemen des CMOS-Prozesses anfällig für Eingabeoffsetfehler sind, wie einer Fehlanpassung im CMOS-Differenzpaar, einer Fehlanpassung in einer Vorspannungsstromquelle usw. In einem solchen Fall schneidet das Referenzsignal Vpi aufgrund des Eingabeoffsetfehlers nicht den Nullpunkt, und daher sind die Auflösung und die Konvertierungsgeschwindigkeit der Faltungs- und Interpolations-ADC-Schaltung durch einen Fehler des Referenzsignals Vpi begrenzt.
Der Fehler aufgrund der Fehlanpassung des CMOS-Differenzpaars kann jedoch durch Erhöhen der Transistorgröße des CMOS-Differenzpaars im Vorverstärker PAi und durch Entzerren einer Ausgabe des Vorverstärkers PAi verkleinert werden. Das Verfahren zum Entzerren einer Ausgabe des Vorverstärkers PAi wird nachfolgend beschrieben.
Wieder bezugnehmend auf 1 umfasst das Durchschnittswiderstandsfeld 335 eine Mehrzahl von Widerständen 335a bis 335x, die zwischen Ausgabeanschlüssen des verteilten Vorverstärkers 333 eingeschleift sind, der in diesem Ausführungsbeispiel Vorverstärker 333a bis 333s umfasst.
Jeder der Vorverstärker 333 weist in einem bestimmten Bereich eines Eingabesignals eine Linearität auf, wie durch den linearen Bereich eines i-ten Referenzsignals Vrefi in 2 dargestellt wird. Wenn das Eingabesignal Vin mit dem i-ten Referenzsignal Vpi korrespondiert, arbeitet der Vorverstärker in der Nähe oder benachbart zum i-ten Vorverstärker PAi auf eine lineare Weise. Das bedeutet, dass ein Fehler, den die auf eine lineare Weise arbeitenden Vorverstärker aufweisen können, gemittelt wird, da Ausgaben des i-ten Vorverstärkers PAi und des benachbarten Vorverstär kers über einen Durchschnitts(bildungs)widerstand gekoppelt sind, wodurch die Linearität des Referenzsignals Vpi verbessert wird, das vom Vorverstärker PAi und seinen benachbarten Vorverstärkern ausgegeben wird. Wenn der PAi beispielsweise der PA18 ist, der auf eine lineare Weise arbeitet, dann werden die Fehler der Ausgaben des PA17 und des PA18 gemittelt und die Fehler der Ausgaben PA18 und PA19 werden gemittelt, was dazu führt, dass die ausgegebenen Referenzsignale Vp17, Vp18 und V19 kleinere Fehler aufweisen.
Zudem weist, wenn der Durchschnittswiderstand, wie der Widerstand 311, an einem Eingabeanschluss des Vorverstärkers angeschlossen ist, der Durchschnittswiderstand den Effekt auf, dass eine Transistorgröße des Vorverstärkers größer erscheint. Dadurch kann der Durchschnittswiderstand einen durch die Fehlanpassung des CMOS-Differenzpaars verursachten Fehler unabhängig von der Transistorgröße des CMOS-Differenzpaars reduzieren.
In den Ausführungsbeispielen kann das Durchschnittswiderstandsfeld 335 eine Interpolationsfunktion sowie eine Mittelungsfunktion ausführen. Da eine Spannungspegeldifferenz zwischen benachbarten Referenzsignalen regulär ist, kann das Durchschnittswiderstandsfeld 335 die beiden benachbarten Referenzsignale interpolieren und eine Mehrzahl von Referenzsignalen zwischen den zwei benachbarten Referenzsignalen erzeugen. Als Ergebnis kann das Durchschnittswiderstandsfeld 335 eine Interpolationsfunktion ausführen und kann die Anzahl von Vorverstärkern reduzieren.
3 ist ein Schaltbild, das ein Ausführungsbeispiel des Faltungsblocks aus 1 zeigt. In 3 korrespondiert ein Faltungsfaktor im Faltungsblock 30 mit einem Wert 3, und der Faltungsblock 30 weist erste bis dritte Differenzpaare 31, 32 und 33 auf.
Die ersten bis dritten Differenzpaare 31, 32 und 33 empfangen drei Paare von Referenzsignalen (Vp1 und Vpb1), (Vp2 und Vpb2) bzw. (Vp3 und Vpb3) und geben differenzielle Faltungssignale Vf und Vfb aus. Die drei Paare von Referenzsignalen (Vp1 und Vpb1), (Vp2 und Vpb2) und (Vp3 und Vpb3) werden von der Vorverstärkereinheit 330 zur Verfügung gestellt. Das Faltungssignal Vf und das invertierte Faltungssignal Vfb schneiden jeweils einen Nullpunkt an einem Schnittpunkt zwischen dem Eingabesignal Vin und den drei Referenzspannungen Vref1, Vref2 und Vref3. Das bedeutet, dass das Faltungssignal Vf und das invertierte Faltungssignal Vfb dreimal gefaltet werden.
Wenn der Faltungsblock 30 vier Differenzpaare und vier Referenzsignale verwendet, kann der Faltungsblock 30 ein Faltungssignal erzeugen, in dem der Faltungsfaktor mit einem Wert von 4 korrespondiert. Dadurch ist der Faltungsblock skalierbar.
In 1 verwenden die Faltungsblöcke 371 und der Interpolationsfaltungsblock 373 in der zweiten Faltungsstufe 370 die Faltungssignale, die von der ersten Faltungsstufe 350 ausgegeben werden, die ein Differenzpaar bilden, anstatt der Referenzsignale, die von der Vorverstärkereinheit 330 zur Verfügung gestellt werden. Als Ergebnis werden die Faltungssignale, die durch die Anzahl der Faltungsfaktoren in der ersten Faltungsstufe gefaltet werden, nochmals durch die zweite Faltungsstufe gefaltet.
Wenn der Faltungsfaktor in der ersten Faltungsstufe beispielsweise mit dem Wert von 3 korrespondiert und der Faltungsfaktor in der zweiten Faltungsstufe mit dem Wert von 3 korrespondiert, korrespondiert der Faltungsfaktor in der Gesamtschaltung mit einem Wert von 9, d.h. 3 × 3, wodurch die Faltungssignale neunmal gefaltet werden.
4 ist ein Diagramm zur Beschreibung eines 3 × 3 kaskadierten Faltungssignals aus 1. Wie in 4 dargestellt, kann das Faltungssignal vf4, das neunmal gefaltet ist, durch Koppeln der Faltungsblöcke 41 bis 44 erzeugt werden, in denen der Faltungsfaktor mit einem Wert von 3 in einer kaskadierten Form korrespondiert. Entsprechend kann die Auflösung erhöht werden, wenn der Faltungsfaktor erhöht wird. Die Bandbreite in der ADC-Schaltung, innerhalb der das Faltungssignal schwingen kann, wird jedoch auch erhöht.
Jedes der Referenzsignale Vp1 bis Vp9 weist ein vorbestimmtes Spannungsintervall bzw. einen vorbestimmten Spannungsbereich auf und einige Referenzsignale können durch Interpolieren zwischen zwei benachbarten Referenzsignalen erzeugt werden. Ein Verfahren zum Interpolieren von Referenzsignalen, um andere Referenzsignale zu erhalten, kann das Interpolieren einer Ausgabe der Vorverstärkereinheit und das Verwenden eines Faltungsblocks umfassen, der einen aktiven Interpolationseingang aufweist.
5 ist ein Schaltbild, das ein Ausführungsbeispiel eines Interpolationsfaltungsblocks 50 als Interpolationsfaltungsblock 350 aus 1 darstellt.
Bezugnehmend auf 5 weist der Interpolationsfaltungsblock 50 zweite, vierte und sechste Differenzpaare 51, 52 und 53 auf. Der Faltungsfaktor des Interpolationsfaltungsblocks 50 korrespondiert mit einem Wert 3 und jedes der Differenzpaare 51, 52 und 53 weist vier Eingänge auf.
Das zweite Differenzpaar 51 interpoliert ein erstes und drittes Referenzsignal (Vp1 und Vpb1) und (Vp3 und Vpb3), die ein Differenzpaar bilden, um zweite Referenzsignale zu erzeugen, die ebenfalls ein Differenzpaar bilden.
Das vierte Differenzpaar 52 interpoliert das dritte und ein fünftes Referenzsignal (Vp3 und Vpb3) und (Vp5 und Vpb5), die ein Differenzpaar bilden, um vierte Referenzsignale zu erzeugen, die ebenfalls ein Differenzpaar bilden.
Das sechste Differenzpaar 53 interpoliert das fünfte und ein siebtes Referenzsignal (Vp5 und Vpb5) und (Vp7 und Vpb7), die ein Differenzpaar bilden, um sechste Referenzsignale zu erzeugen, die ebenfalls ein Differenzpaar bilden.
Der Interpolationsfaltungsblock 50 verwendet das zweite, vierte und sechste Differenzpaar 51, 52 und 53, um die zweiten, vierten und sechsten Referenzsignale zu erzeugen, und kann die Faltungssignale Vp und Vpb erzeugen.
Wenn der Interpolationsfaltungsblock 50 vier Differenzpaare umfasst und vier Differenzreferenzsignale interpoliert, kann der Interpolationsfaltungsblock 50 ein Faltungssignal mit einem Faltungsfaktor erzeugen, der mit einem Wert 4 korrespondiert.
Wenn die Anzahl der Referenzsignale und der Referenzspannungen reduziert wird, kann die Referenzspannungsgeneratoreinheit 310 vereinfacht werden und die Anzahl der Vorverstärkereinheiten kann reduziert werden. Ein Verfahren zum Interpolieren von Ausgaben der Vorverstärkereinheiten unter Verwendung eines Widerstandsfeldes kann die Interpolationsfehler nicht reduzieren, aber das oben beschriebene aktive Interpolationsverfahren kann die Interpolationsfehler aufgrund einer Gleichtaktstörung (common mode injection) eines Differenzpaars weiter reduzieren, das im Interpolationsfaltungsblock angeordnet ist.
Wieder bezugnehmend auf 1 umfasst die erste Faltungsstufe 350 sieben erste Faltungsblöcke 351a bis 351g und sechs Interpolationsfaltungsblöcke 353a bis 353f. Der Faltungsfaktor in der ersten Faltungsstufe 350 korrespondiert mit dem Wert 3.
Der erste Faltungsblock 351a empfängt drei Paare von Referenzsignalen Vp1, Vp7 und Vp13, die jeweils ein Differenzpaar bilden, um das erste Faltungssignal Vf1 zu erzeugen. Der erste Interpolationsfaltungsblock 353a empfängt sechs Paare von Referenzsignalen Vp1, Vp7, Vp13, Vp2, Vp8 und Vp14, die jeweils ein Differenzpaar bilden, um das dritte Faltungssignal Vf3 zu erzeugen.
Andere Faltungsblöcke 351b bis 351g und Interpolationsfaltungsblöcke 353b bis 353f empfangen jeweils Referenzsignale, um entsprechende Faltungssignale zu erzeugen. Die Faltungssignale 357 werden der zweiten Faltungsstufe 370 zur Verfügung gestellt.
Die zweite Faltungsstufe 370 umfasst neun Faltungsblöcke 371a bis 371i und acht Interpolationsfaltungsblöcke 373a bis 373h und der Faltungsfaktor in der zweiten Faltungsstufe 370 korrespondiert mit dem Wert 3. Die Faltungsblöcke 371a bis 371i und die Interpolationsfaltungsblöcke 373a bis 373h empfangen jeweils Referenzsignale, um entsprechende Faltungssignale zu erzeugen, wie oben in der ersten Faltungsstufe 350 dargestellt ist.
Die Durchschnitts-/Interpolationswiderstandsfelder 355 und 375 sind jeweils mit einem Ausgabeanschluss der Faltungsblöcke in der ersten und zweiten Faltungsstufe 350 und 370 gekoppelt. Da jedes der Faltungssignale ein vorbestimmtes Spannungsintervall aufweist, kann jedes Faltungssignal durch Interpolieren, z.B. Mitteln, der benachbarten Faltungssignale erzeugt werden. Wenn die Linearität gewährleistet ist, können mehr Faltungssignale durch Interpolieren der benachbarten Faltungssignale erzeugt werden.
Das oben beschriebene Interpolationsverfahren kann die Anzahl der Faltungsblöcke reduzieren. Der Interpolationswiderstand kann jedoch ein Fak tor sein, der eine Bandbreite eines Eingabesignals begrenzt, da der Interpolierungswiderstand einen Eingabewiderstand des Systems erhöht.
Die Vergleichseinheit 390 umfasst eine Mehrzahl von Komparatoren 391 und jeder Komparator 391 empfängt Faltungssignale 377, die von der zweiten Faltungsstufe 370 ausgegeben werden, um einen Digitalcode zu erzeugen, der mit dem Eingabesignal Vin korrespondiert. Die Vergleichseinheit 390 kann beispielsweise einen Thermometercode basierend auf Eingabetemperatursignalen erzeugen. Jeder der Komparatoren 391 empfängt erste und zweite Signale, die ein Differenzpaar bilden, und kann einen Codewert von „0", wenn das erste Signal größer als das zweite Signal ist, und sonst einen Codewert von „1" erzeugen.
Weiter bezugnehmend auf das Thermometercodebeispiel, verwendet der Codierer 500 den Thermometercode, der vom groben ADC 100 und der Vergleichseinheit 390 des feinen ADCs 300 empfangen wird, um einen digitalen Konvertierungscode zu erzeugen, der mit dem analogen Eingabesignal Vin korrespondiert.
Da eine Schaltungskonfiguration des groben ADCs 100 von der des feinen ADCs 300 abweicht, kann eine Signalverzögerungszeit des groben ADCs 100 nicht gleich der des feinen ADCs 300 sein. Dadurch kann der Codierer 500 weiter einen Bitsynchronisierer umfassen, um Signale zu synchronisieren, die vom groben ADC 100 und vom feinen ADC 300 ausgegeben werden.
6, 7 und 8 sind Kennlinien, die Simulationsergebnisse des ADCs gemäß 1 zeigen. In 6, 7 und 8 wird angenommen, dass der ADC eine Auflösung von 8 Bit und eine Abtastgeschwindigkeit von 500MSPS aufweist, obwohl andere Auflösungen und Geschwindigkeiten in anderen Ausführungsbeispielen verwendet werden können.
Die Kennlinie in 6 zeigt ein Signal, das durch Umwandeln einer eingegebenen Sinuswelle mit einer Frequenz von 5MHz und einer Amplitude von 1,2V in ein Digitalsignal mit einer Abtastrate, die mit 500MSPS korrespondiert, und einer Rückkonvertierung in ein analoges Signal erzeugt wurde. Wie aus 6 ersichtlich ist, weist der ADC gemäß einem Ausführungsbeispiel geringe Fehler auf, wenn der ADC das Analogsignal in das Digitalsignal mit einer Rate von 500MSPS konvertiert.
Allgemein wird ein Fehler im ADC als integrale Nichtlinearität (INL) und als differenzielle Nichtlinearität (DNL) angezeigt. Die INL und die DNL repräsentieren ein Verhältnis zwischen einer absoluten Größe eines Rauschsignals und einem Rauschsignal als niederwertigstes Bit (LSB). Allgemein kann der ADC ein Analogsignal ohne wesentliche Fehler in ein Digitalsignal Umwandeln, wenn die INL und DNL kleiner als 0,5 LSB sind.
Wie aus 7 und 8 ersichtlich ist, sind, wenn eine eingegebene Sinuswelle mit einer Frequenz von 5MHz durch den ADC gemäß einem Ausführungsbeispiel in ein Digitalsignal mit einer Rate von 500MSPS konvertiert wird, die INL und DNL zwischen –0,5 LSB und 0,5 LSB verteilt und es tritt kein Fehler im ADC auf.
Wie oben ausgeführt, entzerrt der kaskadierte Faltungs- und Interpolations-ADC gemäß den obigen Ausführungsbeispielen eine Ausgabe der Vorverstärkereinheiten, die Referenzsignale erzeugen, um Eingabeoffsetfehler zu reduzieren, und kann einen Interpolationsfehler durch Verwendung eines Interpolations- und Faltungsblocks reduzieren, der ein aktives Interpolationsverfahren einsetzt, wie oben ausgeführt.
Des Weiteren kann der kaskadierte Faltungs- und Interpolations-ADC Ausgaben der Faltungsblöcke Entzerren und dadurch die Anzahl von Faltungsblöcken reduzieren, auch wenn der Faltungsfaktor des ADCs hoch ist.
Zudem kann der kaskadierte Faltungs- und Interpolations-ADC gemäß den obigen Ausführungsbeispielen aufgrund der kaskadierten Konfiguration schnell arbeiten und die Chipgröße durch eine kleinere Anzahl von Vorverstärkereinheiten und Faltungsblöcken reduzieren.

Claims

Faltungs- und Interpolations-Analog-Digital-Wandler umfassend: – eine Vorverstärkereinheit (330), die dazu konfiguriert ist, ein analoges Eingabesignal (Vin) und Referenzspannungen (Vref1 bis Vref19) zu empfangen, die ein vorbestimmtes Spannungsintervall aufweisen, und Referenzsignale (Vp1 bis Vp19) daraus zu erzeugen, wobei jedes der Referenzsignale (Vp1 bis Vp19) Nulldurchgangseigenschaften bei einer entsprechenden Referenzspannung (Vref1 bis Vref19) aufweist, – eine erste Faltungsstufe (350), die dazu konfiguriert ist, die Referenzsignale (Vp1 bis Vp19) zu empfangen und daraus erste Faltungssignale zu erzeugen, die Referenzsignale (Vp1 bis Vp19) zu interpolieren und daraus zweite Faltungssignale zu erzeugen, und eine erste Gruppe von Faltungssignalen (357, Vf1 bis Vf25) basierend auf den ersten und zweiten Faltungssignalen zu erzeugen, – eine zweite Faltungsstufe, die dazu konfiguriert ist, die Faltungssignale der ersten Gruppe von Faltungssignalen (357, Vf1 bis Vf25) zu empfangen und daraus dritte Faltungssignale zu erzeugen, die Faltungssignale der ersten Gruppe von Faltungssignalen (357, Vf1 bis Vf25) zu interpolieren und daraus vierte Faltungssignale zu erzeugen, und eine zweite Gruppe von Faltungssignalen (377, Vff1 bis Vff32) basierend auf den dritten und vierten Faltungssignalen zu erzeugen, – eine Vergleichseinheit (390), die dazu konfiguriert ist, basierend auf der zweiten Gruppe von Faltungssignalen (377, Vff1 bis Vff32) einen Digitalcode zu erzeugen, und – einen Codierer (500), der dazu konfiguriert ist, den Digitalcode zu codieren.
Faltungs- und Interpolations-Analog-Digital-Wandler nach Anspruch 1, wobei eines der Referenzsignale als ein (i)-tes Referenzsignal bezeichnet ist und ein nächstes der Referenzsignale als ein (i + 1)-tes Referenzsignal bezeichnet ist, und wobei die erste Faltungsstufe (350) eine Mehrzahl von Faltungsblöcken (351) und Interpolationsfaltungsblöcken (353) aufweist, umfassend: – einen ersten Faltungsblock (351a), der dazu konfiguriert ist, das (i)-te Referenzsignal zu empfangen und daraus ein korrespondierendes der ersten Faltungssignale zu erzeugen, und – einen ersten Interpolationsfaltungsblock (353a), der dazu konfiguriert ist, das (i)-te Referenzsignal und das (i + 1)-te Referenzsignal aktiv zu interpolieren und daraus ein korrespondierendes der zweiten Faltungssignale zu erzeugen.
Faltungs- und Interpolations-Analog-Digital-Wandler nach Anspruch 1 oder 2, wobei die erste Faltungsstufe (350) weiter ein erstes Durchschnitts-/Interpolationswiderstandsfeld (355) aufweist, das dazu konfiguriert ist, die ersten Faltungssignale und die zweiten Faltungssignale zu interpolieren und daraus die erste Gruppe von Faltungssignalen zu erzeugen.
Faltungs- und Interpolations-Analog-Digital-Wandler nach einem der Ansprüche 1 bis 3, wobei ein Faltungsfaktor der ersten Faltungsstufe (350) mit einem Wert 3 korrespondiert.
Faltungs- und Interpolations-Analog-Digital-Wandler nach Anspruch 3 oder 4, wobei die erste Faltungsstufe (350) einen Erstes-Ende-Faltungsblock an einem ersten Ende der ersten Faltungsstufe und einen Zweites-Ende-Faltungsblock an einem zweiten Ende der ersten Faltungsstufe aufweist, und wobei das erste Durchschnitts-/Interpolationswiderstandsfeld einen Erstes-Ende-Durchschnitts-/-Interpolationswiderstand am ersten Ende und einen Zweites-Ende- Durchschnitts-/-Interpolationswiderstand am zweiten Ende aufweist, und – die Faltungsblöcke und Interpolationsfaltungsblöcke in der ersten Faltungsstufe derart zirkular gekoppelt sind, dass der Erstes-Ende-Faltungsblock und der Zweites-Ende-Faltungsblock sich einen Eingang teilen, und – der Erstes-Ende-Durchschnitts-/-Interpolationswiderstand und der Zweites-Ende-Durchschnitts-/-Interpolationswiderstand im ersten Durchschnitts-/Interpolationswiderstandsfeld derart zirkular gekoppelt sind, dass sie sich einen Durchschnitts-/Interpolationswiderstandseingang teilen.
Faltungs- und Interpolations-Analog-Digital-Wandler nach einem der Ansprüche 1 bis 5, wobei eines der Faltungssignale als ein (i)-tes Faltungssignal bezeichnet ist und ein nächstes Faltungssignal als (i + 1)-tes Faltungssignal bezeichnet ist, und wobei die zweite Faltungsstufe (370) eine Mehrzahl von Faltungsblöcken (371) und Interpolationsfaltungsblöcken (373) aufweist, aufweisend: – einen zweiten Faltungsblock, der dazu konfiguriert ist, das (i)-te Faltungssignal in der ersten Gruppe von Faltungssignalen zu empfangen und daraus ein korrespondierendes der dritten Faltungssignale zu erzeugen, und – einen zweiten Interpolationsfaltungsblock, der dazu konfiguriert ist, das (i)-te Faltungssignal und das (i + 1)-te Faltungssignal in der ersten Gruppe von Faltungssignalen aktiv zu interpolieren und daraus ein korrespondierendes Faltungssignal der vierten Faltungssignale zu erzeugen.
Faltungs- und Interpolations-Analog-Digital-Wandler nach Anspruch 6, wobei die zweite Faltungsstufe weiter ein zweites Durchschnitts-/Interpolationswiderstandsfeld (375) aufweist, das dazu konfiguriert ist, die dritten Faltungssignale und die vierten Faltungssignale zu in terpolieren und daraus die zweite Gruppe von Faltungssignalen zu erzeugen.
Faltungs- und Interpolations-Analog-Digital-Wandler nach einem der Ansprüche 1 bis 7, wobei ein Faltungsfaktor der zweiten Faltungsstufe mit einem Wert 3 korrespondiert.
Faltungs- und Interpolations-Analog-Digital-Wandler nach Anspruch 7 oder 8, wobei die zweite Faltungsstufe einen Erstes-Ende-Faltungsblock an einem ersten Ende der zweiten Faltungsstufe und einen Zweites-Ende-Faltungsblock an einem zweiten Ende der zweiten Faltungsstufe aufweist, und wobei das zweite Durchschnitts-/Interpolationswiderstandsfeld einen Erstes-Ende-Durchschnitts-/Interpolationswiderstand am ersten Ende und einen Zweites-Ende-Durchschnitts-/-Interpolationswiderstand am zweiten Ende aufweist, und – die Faltungsblöcke und Interpolationsfaltungsblöcke in der zweiten Faltungsstufe derart zirkular gekoppelt sind, dass sich der Erstes-Ende-Faltungsblock und der Zweites-Ende-Faltungsblock einen Eingang teilen, und – der Erstes-Ende-Durchschnitts-/Interpolationswiderstand und der Zweites-Ende-Durchschnitts-/-Interpolationswiderstand im zweiten Durchschnitts-/Interpolationswiderstandsfeld derart zirkular gekoppelt sind, dass sie sich einen Durchschnitts-/Interpolationswiderstandseingang teilen.
Faltungs- und Interpolations-Analog-Digital-Wandler nach einem der Ansprüche 1 bis 9, wobei die Vorverstärkereinheit umfasst: – eine Folge-/Halteeinheit (T/H-Einheit) (331), die dazu konfiguriert ist, das analoge Eingabesignal abzutasten und das abgetastete Signal für eine vorbestimmte Zeitspanne zu halten, und – eine Mehrzahl von Vorverstärkern (333), die dazu konfiguriert sind, die Referenzsignale korrespondierend zu dem abgetasteten Signal entsprechend der Nulldurchgangseigenschaften der Referenzsignale zu erzeugen.
Faltungs- und Interpolations-Analog-Digital-Wandler nach Anspruch 10, wobei die Vorverstärkereinheit (330) weiter ein Durchschnittswiderstandsfeld (335) aufweist, das dazu konfiguriert ist, die von den Vorverstärkern (333) ausgegebenen Referenzsignale zu entzerren, um Fehler zu reduzieren.
Verfahren zum Umwandeln eines Analogsignals in ein Digitalsignal umfassend: – Erzeugen von Referenzsignalen (Vp1 bis Vp19) aus einem empfangenen analogen Eingabesignal (Vin) und Referenzspannungen (Vref1 bis Vref19), die ein vorbestimmtes Spannungsintervall aufweisen, wobei jedes der Referenzsignale (Vp1 bis Vp19) Nulldurchgangseigenschaften an einer entsprechenden Referenzspannung (Vref1 bis Vref19) aufweist, – Erzeugen einer ersten Gruppe von Faltungssignalen (357, Vf1 bis Vf25) basierend auf ersten Faltungssignalen und zweiten Faltungssignalen, wobei die ersten Faltungssignale basierend auf den Referenzsignalen (Vp1 bis Vp19) erzeugt werden und die zweiten Faltungssignale durch Interpolieren der Referenzsignale (Vp1 bis Vp19) erzeugt werden, – Erzeugen einer zweiten Gruppe von Faltungssignalen (377, Vff1 bis Vff32) basierend auf dritten Faltungssignalen und vierten Faltungssignalen, wobei die dritten Faltungssignale basierend auf den Faltungssignalen der ersten Gruppe von Faltungssignalen (357, Vf1 bis Vf25) erzeugt werden und die vierten Faltungssignale durch Interpolieren der Faltungssignale in der ersten Gruppe von Faltungssignalen erzeugt werden, und – Erzeugen eines Digitalcodes basierend auf Faltungssignalen in der zweiten Gruppe von Faltungssignalen (377, Vff1 bis Vff32).
Verfahren nach Anspruch 12, wobei eines der Referenzsignale als ein (i)-tes Referenzsignal bezeichnet wird und ein nächstes Referenzsignal als (i + 1)-tes Referenzsignal bezeichnet wird, und wobei das Erzeugen der ersten Gruppe von Faltungssignalen umfasst: – Erzeugen eines korrespondierenden Faltungssignals der ersten Faltungssignale basierend auf dem (i)-ten Referenzsignal, und – Erzeugen eines korrespondierenden Faltungssignals der zweiten Faltungssignale durch aktives Interpolieren des (i)-ten Referenzsignal und des (i + 1)-ten Referenzsignals.
Verfahren nach Anspruch 12 oder 13, wobei die Erzeugung der ersten Gruppe von Faltungssignalen weiter umfasst: – Interpolieren der ersten Faltungssignale und der zweiten Faltungssignale, um erste interpolierte Faltungssignale zu erzeugen, und – Erzeugen der ersten Gruppe von Faltungssignalen basierend auf den ersten Faltungssignalen, den zweiten Faltungssignalen und den ersten interpolierten Faltungssignalen.
Verfahren nach einem der Ansprüche 12 bis 14, wobei ein Faltungsfaktor zum Erzeugen der ersten Gruppe von Faltungssignalen mit einem Wert 3 korrespondiert.
Verfahren nach einem der Ansprüche 12 bis 15, wobei eines der Faltungssignale als ein (i)-tes Faltungssignal bezeichnet wird und ein nächstes Faltungssignal als (i + 1)-tes Faltungssignal bezeichnet wird, und wobei das Erzeugen der zweiten Gruppe von Faltungssignalen umfasst: – Erzeugen eines korrespondierenden Faltungssignals der dritten Faltungssignale basierend auf dem (i)-ten Faltungssignal in der ersten Gruppe von Faltungssignalen, und – Erzeugen eines korrespondierenden Faltungssignals der vierten Faltungssignale durch aktives Interpolieren des (i)-ten Faltungssignals und des (i + 1)-ten Faltungssignals in der ersten Gruppe von Faltungssignalen.
Verfahren nach Anspruch 16, wobei das Erzeugen der zweiten Gruppe von Faltungssignalen weiter umfasst: – Interpolieren der dritten Faltungssignale und der vierten Faltungssignale, um zweite interpolierte Faltungssignale zu erzeugen, und – Erzeugen der zweiten Gruppe von Faltungssignalen basierend auf den dritten Faltungssignalen, den vierten Faltungssignalen und den zweiten interpolierten Faltungssignalen.
Verfahren nach einem der Ansprüche 12 bis 17, wobei ein Faltungsfaktor zum Erzeugen der zweiten Gruppe von Faltungssignalen mit einem Wert 3 korrespondiert.
Verfahren nach einem der Ansprüche 12 bis 18, wobei das Erzeugen der Referenzsignale ein Entzerren der Referenzsignale umfasst.
Verfahren nach einem der Ansprüche 12 bis 19, wobei die Referenzsignale, die Faltungssignale in der ersten Gruppe von Faltungssignalen und die Faltungssignale in der zweiten Gruppe von Faltungssignalen zugehörige Differenzpaare umfassen.