DE102010038671B4

DE102010038671B4 - Interpolationsgenauigkeitsverbesserung in Bewegungsencodersystemen, geräten und -verfahren

Info

Publication number: DE102010038671B4
Application number: DE102010038671A
Authority: DE
Inventors: Kheng Hin Toh; Gim Eng Chew
Original assignee: Avago Technologies ECBU IP Singapore Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2009-07-31
Filing date: 2010-07-29
Publication date: 2013-03-14
Anticipated expiration: 2030-07-30
Also published as: US20100214139A1; US7880658B2; DE102010038671A1

Abstract

Offenbart sind verschiedene Ausführungsformen von Interpolationsschaltungen zur Benutzung im Zusammenhang mit optischen Encodern. Die Analogausgabesignale, welche mittels inkrementaler oder absoluter Bewegungsencodern bereitgestellt sind, werden an eine Interpolationsschaltung bereitgestellt, welche in der Lage ist, Ausgabesignale eines hohen Interpolationsfaktors bereitzustellen, welche eine hohe Zeitgenauigkeit haben. Die offenbarten Interpolationsschaltungen mögen unter Benutzung von CMOS- oder BiCMOS-Prozessen ohne übermäßige Mühe implementiert werden.

Description

Gebiet der Erfindung
Verschiedene Ausführungsformen der hierin beschriebenen Erfindungen betreffen das Gebiet von Bewegungsencodern und Interpolationsschaltungen und von Komponenten, Geräten, Systemen und Verfahren, welche damit assoziiert sind.
Hintergrund
Eine Interpolationsschaltung wird gemeinhin in inkrementellen (incremental) und absoluten digitalen Bewegungs-Enkodierungssystemen eingesetzt, wobei die Interpolationsschaltung konfiguriert ist, digitale Pulse zu erzeugen, welche höhere Frequenzen haben als die Basis-sinusförmigen-Analogsignale, welche an die Schaltung eingegeben werden. Wenn der Interpolationsfaktor der Schaltung ansteigt, wird die Genauigkeit der Interpolationsschaltung noch kritischer, da die mittels solch einer Schaltung bereitgestellte Ausgabe letztendlich die Genauigkeit des Enkodierungssystems bestimmt. Aufgrund der Architektur der meisten Interpolationsschaltungen, welche typischerweise auf einer großen Zahl von Vergleichern (comparators) beruht, neigen unglücklicherweise die mittels der Interpolationsschaltung bereitgestellten Ausgaben dazu, verrauscht (noisy) zu sein und beinhalten unerwünschte Rauschimpulsspitzen (noise spikes), welche von einem übermäßigen Schalten in den Vergleichern herrühren. Als ein Resultat setzen die in der Interpolationsschaltung eingesetzten Vergleicher für Bewegungsencoder typischerweise eine bedeutende Menge von Hysterese ein, um Immunität gegen Rauschimpulsspitzen bereitzustellen. Solch eine Hysterese wird jedoch selbst eine Quelle einer Ungenauigkeit für die Interpolationsschaltung, insbesondere bei hohen Interpolationsfaktoren.
Mit Bezug auf 1 ist ein optisches Enkodersystem 10 des Standes der Technik gezeigt, welches einen Lichtemitter 20 (typischerweise eine LED), ein Kodierrad (code wheel) oder -streifen 30, welches Aperturen 31a–31f darin angeordnet hat, und einen Lichtdetektor 40 aufweist, welcher Fotodioden 41a (A) und 41b (A\) aufweist. In dem optischen Encoder 10 projiziert ein kollimierter Lichtstrahl 22, welcher mittels des Lichtemitters 20 emittiert wurde, Licht auf das Kodierrad 60. Der kollimierte Lichtstrahl 22 wird mittels maskierter oder optisch nicht transparenter Abschnitte, welche zwischen den Aperturen 31a–31f angeordnet sind, unterbrochen, wenn das Kodierrad 60 in einer ersten Richtung 110 oder in einer zweiten Richtung 112 rotiert. (Man bemerke, dass das Kodierrad 60 im Wesentlichen in einer Ebene rotiert, welche approximativ mittels des kollimierten Lichtstrahls 22 definiert ist, wenn er von dem Lichtemitter 20 zu dem Lichtdetektor 40 hin projiziert wird.) Abschnitte 50a und 50b des kollimierten Lichtstrahls 22 projizieren durch Aperturen 31e und 31d auf den Lichtdetektor 40 und streichen (sweep) über Fotodioden 41b (A\) und 41a (A), wenn das Kodierrad 60 in der Richtung 110 oder 112 in der Ebene rotiert. Wenn sich das Kodierrad 60 in Richtung 110 oder 112 bewegt, ändern sich die mittels der Strahlteile 50a und 50b auf den ersten vertikalen Abschnitt 70 des Lichtdetektors 40 projizierten Lichtmuster und die mittels der Fotodioden 41a und 41b bereitgestellten Ausgabesignale ändern sich entsprechend. Diese Ausgabesignale werden im Allgemeinen eingesetzt, um ein paar von quasi-dreieckigen Signalen (wie zum Beispiel in 2 gezeigt) zu erzeugen, welche dann benutzt werden, um irgendeines oder mehr von der Position, Geschwindigkeit und Richtung der Kodierscheibe (code disk) 60 zu bestimmen.
Mit Bezug nun auf 2 sind „dreieckige” (triangular) Signale A und A\ gezeigt, welche miteinander verglichen werden und eingesetzt werden, um einen Puls 109 unter Benutzung von Schaltung und Verfahren zu erzeugen, welche für die Fachleute in der Technik optischer Encoder wohlbekannt sind. Typischerweise ist ein anderer Satz von Fotodetektoren B und B\ bereitgestellt, wobei die Fotodetektoren B und B\ 90° relativ zu den Fotodetektoren A und A\ phasenversetzt positioniert sind, und welche eingesetzt werden, einen anderen Puls (nicht in 2 gezeigt) zu erzeugen. Pulse für Fotodetektoren A und A\ und B und B\ werden erzeugt, welche relativ zueinander 90° phasenversetzt sind. Wie in 2 gezeigt, weisen „dreieckige” Signale A und A', welche für Zwecke einer nachfolgenden Interpolationsverarbeitung optimalerweise linear oder gerade zwischen Maximumsabschnitten und Minimumsabschnitten davon wären, gekrümmte Abschnitte nahe den Spitzen (tops) und Tälern (bottoms) davon auf. Diese gekrümmten Abschnitte sind Folge von unerwünschten Kapazitätseffekten und verkomplizieren wesentlich irgendwelche nachfolgenden Versuche bei einer Interpolation.
In einem Encoder des in 1 gezeigten Typs ist die räumliche Auflösung von Gerät 10 gemäß den spezifischen momentanen Anforderungen bestimmt. Insbesondere sind die Abstände oder die Entfernung zwischen angrenzenden Fotodetektoren A und A\ (41a bzw. 41b) typischerweise gemäß den bestimmten Anforderungen eines gegebenen Kunden oder Endbenutzers bestimmt. Zeit und Mühe sind erforderlich, um solche Anforderungen zu implementieren, insbesondere in Bezug auf eine Wafer-Herstellung, wenn eine ungewöhnliche oder neue räumliche Auflösung für Gerät 10 erforderlich ist.
Eine im Stand der Technik eingesetzte Technik, die räumliche Auflösung, welche mittels des Gerätes 10 bereitgestellt ist, zu ändern oder einzustellen, ist, ein oder mehr Retikel bzw. Strichkreuze (reticles) einzusetzen, welche zwischen dem Lichtemitter 20 und dem Lichtdetektor 40 angeordnet sind. 3 zeigt eine solche Anordnung, wobei Retikelstreifen (reticle strip) 60 Retikel 61 und 62 darin angeordnet hat. Retikel 61 und 62 sind konfiguriert, mit den Lichtstrahlen, welche darauf auftreffen, zu interferieren und sie so zu modifizieren, dass das Muster von Licht, welches auf die Lichtdetektoren 40 projiziert wird, geändert ist. Retikel 61 und 62 sind spezifisch konfiguriert, den Grad, die Menge und den Typ von räumlicher Auflösung bereitzustellen, welche für Encoder 10 gewünscht ist.
4 zeigt ein Beispiel von Ausgabesignalen, welche mittels zweier verschiedener Sätze von Retikeln bereitgestellt sind, welche verschiedene Größen haben. Die großen halb-sinusförmigen (semi-sinusoidal) Ausgabesignale auf der linken Seite der 4 sind unter Benutzung von großen Retikeln 61 bis 65 (das heißt große durchgezogene-Linie-Rechtecke) erzeugt, während die kleinen halb-sinusförmigen Signale auf der rechten Seite der 4 unter Benutzung von kleinen Retikeln (das heißt kleine gestrichelte-Linie-Rechtecke, welche innerhalb der großen Retikeln 61 bis 65 angeordnet sind) erzeugt sind. Es wird gesehen werden, dass die kleineren Retikeln Ausgabesignale bereitstellen, welche eine erhöhte räumliche Auflösung haben, als jene, welche unter Benutzung der größeren Retikeln erzeugt sind. Retikelgrößen können gemäß den Anforderungen an eine räumliche Auflösung für den Encoder 10 geändert werden, wobei der Encoder 10 vorzugsweise konfiguriert ist, Fotodioden einer gemeinsamen Größe zu haben. Die räumliche Auflösung des Encoders 10 ist dann mittels Änderns der Retikelgröße so lange, wie die Retikelgröße kleiner ist als die eingesetzten Fotodioden, bestimmt. Ein Nachteil der Benutzung von Retikeln in optischen Encodern ist, dass zusätzliche optische Komponenten einer hohen Präzision erforderlich sind und dass die Kosten des resultierenden Encoders demgemäß ansteigen.
Fortfahrend mit Bezug auf 4 wird gesehen werden, dass die großen und kleinen sinusförmigen Signale nicht linear sind und somit schwierig als eine Basis für Interpolation in einer Verarbeitungsschaltung, wie etwa eine integrierte Schaltung („IC”) oder eine Digital-Signalverarbeitungs-(„DSP”)-IC, zu benutzen sind.
Ein gewöhnlich eingesetztes Schema in dem Stand der Technik zum Bereitstellen von interpolierten Ausgabesignalen einer erhöhten Auflösung von einem optischen Encodersystem ist, systematisch die Amplitude der Eingabesignale zu erniedrigen. Diese erniedrigten Amplitudensignale werden dann mit Referenzsignalen durch XOR-Operationen verglichen, um interpolierte Bits zu erzeugen. Siehe zum Beispiel US-Patent Nr. 6,355,927 an Snyder mit Titel „Interpolation methods and circuits for increasing the resolution of optical encoders”. Ein Nachteil eines solchen Ansatzes ist, dass die Zahl von Vergleichern für jedes zusätzliche Bit, welches zu interpolieren ist, verdoppelt werden muss. Zum Beispiel sind bei einer zweifachen Interpolation (2¹) ein Minimum von acht Vergleichern erforderlich und die Zahl von Vergleichern jenseits verdoppelt sich für jede 2ⁿ Interpolation, welche gewünscht ist. Somit werden in dem Fall, wo eine 32-fache (2⁵) Interpolation erforderlich ist, 128 Vergleicher erforderlich sein. Die Benutzung von so vielen Vergleichern erhöht Designkosten und IC-Kosten.
DE 38 38 291 C1 offenbart eine Positionsmesseinrichtung P mit einer Unterteilungsschaltung EXE zur Unterteilung von sinusförmigen Abtastsignalen U1, U2. Die Unterteilungsschaltung EXE weist zwei Gleichrichterschaltungen G1, G2 auf, in denen die Abtastsignale U1 und U2 so umgeformt werden, dass über eine gesamte Signalperiode das eine gleichgerichtete Signal U3 immer einen größeren Signalwert hat als das andere gleichgerichtete Signal U4. Die beiden gleichgerichteten Signale U3, U4 sowie ein Bezugssignal U0 – also insgesamt drei Signale – werden einer Widerstandskette eines Analog-Digital-Wandlers ADC zugeführt. Der Analog-Digital-Wandler ADC bildet aus diesen Signalen ein Binärwort B1, das einer Korrektureinrichtung KS zugeführt wird. Die Korrektureinrichtung KS erzeugt ein Datenwort B2, das Zwischenwerte einer Signalperiode der Abtastsignale U1, U2 repräsentiert.
DE 32 02 356 C1 offenbart eine Einrichtung zum Unterteilen von periodischen analogen Signalen. Anstelle einer mit verschiedenen Widerstandketten gekoppelten Anordnung aus verschiedenen Komparatoren weist die Einrichtung einen Signalgenerator mit einem Oszillator auf, welcher einem Komparator veränderliche Referenzsignale zuführt.
DE 10 2006 056 060 A1 offenbart einen Faltungs- und Interpolations-Analog-Digital-Wandler mit einer Vorverstärkereinheit, zwei Faltungsstufen, einer Vergleichseinheit und einem Codierer. Die Vergleichseinheit weist eine Widerstandkette auf, deren Widerstände einen nahezu gleichen Wert haben.
DE 10 2006 049 755 A1 weist eine Schaltungsanordnung zur Konvertierung von Sensorsignalen auf, bei der vier weitgehend sinusförmige Sensorsignale, die eine Frequenz f aufweisen und zueinander um 90° phasenverschoben sind, einer Interpolatoreinheit zugeführt werden. Die Interpolatoreinheit weist keine Kette von Widerständen sondern eine Brückenschaltung von Widerständen auf.
DE 100 59 880 A1 offenbart eine Schaltungsanordnung und ein Verfahren zur Interpolation von Inkrementalsignalen, wobei einer Widerstandsbrückenschaltung, deren Brückenzweige mehrere Abgriffe aufweisen, ein Paar phasenversetzter Inkrementalsignale zugeführt wird. An den beiden Eingängen eines Komparators liegen Signale an, die aus einem Paar gegenüberliegender Abgriffe der Widerstandsbrückenschaltung resultieren.
DE 693 21 854 T2 offenbart in 1 eine Signalverarbeitungsvorrichtung, bei der mehrere Komparatoren mit einer Widerstandkette verbunden sind, die eine Reihenschaltung aus mehreren gleichen Widerständen aufweist.
EP 0 094 986 B1 offenbart eine Einrichtung zum Unterteilen von analogen periodischen Signalen, bei der ein Signalgenerator von Impulsen eines Oszillators beaufschlagbar ist und eine definierte Anzahl aufeinanderfolgender Impulse des Oszillators den Unterteilungsgrad bestimmt. Die Einrichtung weist keine Widerstandskette auf.
Eine Aufgabe der vorliegenden Erfindung besteht darin, eine vereinfachte Möglichkeit zur Linearisierung eines Positionsgeber-Signales anzugeben.
Zusammenfassung
In einigen Ausführungsformen ist ein Verfahren zum Linearisieren und nachfolgend digital Interpolieren eines sinusförmigen Analogsignals bereitgestellt, wobei das sinusförmige Analogsignal mittels eines Bewegungsencoders erzeugt ist, wobei das sinusförmige Analogsignal eine erste Frequenz hat, wobei das Verfahren aufweist Bereitstellen des Analogsignals an jeden einer Mehrzahl von Vergleichern als Eingaben dazu, Bereitstellen von lediglich positiven und negativen Referenzspannungen an entgegengesetzte Enden einer Widerstandsreihung, welche eine Mehrzahl von skalierenden und linearisierenden Widerständen aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der Widerstandsreihung in Übereinstimmung mit einer einer Sinusfunktion, einer Cosinusfunktion, einer Arcussinusfunktion oder einer Arcuscosinusfunktion verschieden skaliert ist, wobei die mittels der Widerstandsreihung bereitgestellten resultierenden skalierten und linearisierten Spannungen als skalierte und linearisierte Eingabesignale an entsprechende jene einer Mehrzahl von Vergleichern bereitgestellt werden, wobei jeder der Vergleicher als Eingaben dazu das Analogsignal und ein entsprechendes skaliertes und linearisiertes Eingabesignal empfängt, und Bereitstellen von Vergleicherausgaben als Ausgaben davon, und Bereitstellen der Vergleicherausgaben an einen Analog-zu-Digital-Konverter („ADC”) und an einen Prozessor, um zumindest ein digital interpoliertes Ausgabesignal davon zu ergeben, wobei jedes des zumindest einen interpolierten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist, und wobei mittels des ADC an den Prozessor bereitgestellte Ausgaben im Wesentlichen linearisiert sind.
In anderen Ausführungsformen ist ein Verfahren zum Linearisieren und nachfolgend digital Interpolieren von ersten und zweiten sinusförmigen Analogsignalen, welche mittels eines Bewegungsencoders erzeugt sind und 90° phasenversetzt relativ zueinander sind, bereitgestellt, wobei die ersten und zweiten sinusförmigen Analogsignale im Wesentlichen dieselbe erste Frequenz haben, wobei das Verfahren aufweist Bereitstellen des ersten Analogsignals an eine Mehrzahl von ersten Vergleichern als Eingaben dazu, Bereitstellen lediglich des zweiten Analogsignals an ein erstes Ende einer ersten Widerstandsreihung, welche eine Mehrzahl von ersten skalierenden und linearisierenden Widerständen aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der ersten Widerstandsreihung in Übereinstimmung mit einer einer Tangensfunktion und einer Arcustangensfunktion verschieden skaliert ist, wobei die mittels der ersten Widerstandsreihung bereitgestellten resultierenden ersten skalierten und linearisierten Spannungen als erste skalierte Eingabesignale an entsprechende jene der Mehrzahl von ersten Vergleichern bereitgestellt werden, wobei jeder der ersten Vergleicher als Eingaben dazu das erste Analogsignal und ein entsprechendes erstes skaliertes und linearisiertes Eingabesignal empfängt, und Bereitstellen von ersten Vergleicherausgaben als Ausgaben davon, und Bereitstellen der ersten Vergleicherausgaben an einen Analog-zu-Digital-Konverter („ADC”) und an einen Prozessor, um zumindest ein digital interpoliertes erstes Ausgabesignal zu ergeben, wobei jedes des mindestens einen interpolierten ersten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist, und wobei mittels des ADC an den Prozessor bereitgestellte Ausgaben im Wesentlichen linearisiert sind.
In noch anderen Ausführungsformen ist eine Schaltung zum Linearisieren und nachfolgend digital Interpolieren eines sinusförmigen Analogsignals, welches mittels eines Bewegungsencoders erzeugt ist, bereitgestellt, wobei das sinusförmige Analogsignal eine erste Frequenz hat, wobei die Schaltung einen Mehrzahl von Vergleichern aufweist, welche konfiguriert sind, als Eingaben dazu das Analogsignal zu empfangen, eine Widerstandsreihung, welche eine Mehrzahl von skalierenden und linearisierenden Widerständen aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der Widerstandsreihung in Übereinstimmung mit einer einer Sinusfunktion, einer Cosinusfunktion, einer Arcussinusfunktion oder einer Arcuscosinusfunktion verschieden skaliert ist, wobei lediglich positive und negative Referenzspannungen an entgegengesetzte Enden der Widerstandsreihung bereitgestellt sind, wobei die mittels der Widerstandsreihung bereitgestellten resultierenden skalierten und linearisierten Spannungen als skalierte Eingabesignale an entsprechende jene der Mehrzahl von Vergleichern bereitgestellt sind, wobei jeder der Vergleicher als Eingaben dazu das Analogsignal und ein entsprechendes skaliertes und linearisiertes Eingabesignal empfängt und wobei Vergleicherausgaben als Ausgaben davon bereitgestellt sind, einen Analog-zu-Digital-Konverter („ADC”), welcher konfiguriert ist, die Vergleicherausgaben zu empfangen und linearisierte Ausgaben bereitzustellen, welche jeder der Vergleicherausgaben davon entsprechen, und einen Prozessor, welcher konfiguriert ist, die linearisierten Ausgaben von dem ADC zu empfangen und zumindest ein digital interpoliertes Ausgabesignal davon zu erzeugen, wobei jedes des zumindest einen interpolierten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist.
Weitere Ausführungsformen sind hierin offenbart oder werden für die Fachleute in der Technik ersichtlich werden, nachdem sie die Spezifikation und die Zeichnungen davon gelesen und verstanden haben.
Kurze Beschreibung der Zeichnungen
Verschiedene Aspekte der verschiedenen Ausführungsformen der Erfindung werden von der folgenden Spezifikation, den Zeichnungen und den Ansprüchen ersichtlich, in welchen:
1 einen optischen Encoder 10 des Standes der Technik zeigt;
2 repräsentative Ausgabesignale A, A\ und einen Puls zeigt, welcher in Übereinstimmung mit solchen Ausgabesignalen erzeugt ist;
3 einen anderen optischen Encoder 10 des Standes der Technik zeigt;
4 illustriert, wie die räumliche Auflösung eines optischen Encoders durch die Benutzung von Retikeln eingestellt werden mag;
5 eine Ausführungsform einer Einzelkanal-Interpolationsschaltung zeigt;
6 ein idealisiertes lineares Eingabesignal zeigt, welches zu digitalen Ausgabesignalen führt, welche bezüglich einer Zeit gleich beabstandet sind;
7 ein sinusförmiges Eingabesignal zeigt, welches unter Benutzung von Widerständen eines gleichen Wertes in einer Widerstandsreihung skaliert worden ist;
8 die nicht gleichmäßig beabstandeten (non-evenly-spaced) digitalen Ausgaben zeigt, welche von dem Signal der 7 resultieren;
9 ein sinusförmiges Eingabesignal zeigt, welches unter Benutzung von Widerständen in einer Widerstandsreihung skaliert worden ist, welche Koeffizientenwerte haben, welche einer Cosinusfunktion entsprechen;
10 die gleichmäßig beabstandeten digitalen Ausgaben zeigt, welche von dem Signal der 9 resultieren;
11 eine Ausführungsform einer Zwei-Kanal-Interpolationsschaltung zeigt;
12 sinusförmige Eingabesignale zeigt, welche unter Benutzung von Widerständen in einer Widerstandsreihung skaliert worden sind, welche Koeffizientenwerte haben, welche einer Tangensfunktion entsprechen;
13 ein Blockdiagramm einer Ausführungsform einer Interpolationsschaltung 105 zeigt;
14 eine Ausführungsform eines Taktsignals (clock signal) und ein digitales Sinuswellensignal zeigt, welches mittels des Prozessors 110 der Interpolationsschaltung 105 erzeugt ist; und
15 eine Ausführungsform von Zügen (trains) von Ausgabepulsen zeigt, welche verschiedene Frequenzen haben, welche mittels des Prozessors 110 auf der Basis des digitalisierten Sinuswellensignals der 14 erzeugt sind.
Die Zeichnungen sind nicht notwendigerweise maßstabsgerecht. Ähnliche Nummern beziehen sich auf ähnliche Teile oder Schritte durch die Zeichnungen hinweg, es sei denn, es ist anderweitig bemerkt.
Detaillierte Beschreibungen von einigen bevorzugten Ausführungsformen
Zunächst mit Bezug auf 5 ist eine Ausführungsform einer Schaltung 105 zum Linearisieren und nachfolgend digital Interpolieren eines sinusförmigen Analogsignals, welches mittels eines Bewegungsencoders erzeugt ist, gezeigt, wobei das sinusförmige Analogsignal eine erste Frequenz hat. Wie gezeigt, weist die Schaltung 105 in 5 eine Mehrzahl von Vergleichern 90a bis 90g auf, welche konfiguriert sind, als Eingaben dazu ein Analogsignal V_in, zu empfangen. Eine Widerstandsreihung (resistor string) 82 weist eine Mehrzahl von skalierenden Widerständen 80a bis 80h auf, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der Widerstandsreihung in Übereinstimmung mit einer einer Sinusfunktion, einer Cosinusfunktion, einer Arcussinusfunktion oder einer Arcuscosinusfunktion verschieden skaliert ist. Positive und negative Referenzspannungen V_ref– und V_ref+ werden an entgegengesetzten Enden der Widerstandsreihung 82 bereitgestellt. Die mittels der Widerstandsreihung 82 bereitgestellten resultierenden skalierten und linearisierten Spannungen werden als skalierte und linearisierte Eingabesignale an entsprechende jene der Mehrzahl von Vergleichern 90a bis 90g bereitgestellt, wobei jeder der Vergleicher 90a bis 90g als Eingaben dazu das Analogsignal V_in und ein entsprechendes skaliertes und linearisiertes Eingabesignal empfängt. Vergleicher 90a bis 90g stellen als Ausgaben davon Vergleicherausgaben bereit, welche an den Analog-zu-Digital-Konverter („ADC”) oder Decoder 100 geführt werden. Der ADC 100 ist konfiguriert, die Vergleicherausgaben zu empfangen und linearisierte Ausgaben bereitzustellen, welche jeder der Vergleicherausgaben entsprechen. Ein Prozessor (nicht in 5 gezeigt) ist konfiguriert, die linearisierten Ausgaben von dem ADC 100 zu empfangen und zumindest ein digital interpoliertes Ausgabesignal davon zu erzeugen, wobei jedes des zumindest einen interpolierten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist.
Man bemerke, dass abhängig von der bestimmten Konfiguration der Schaltung 105, welche eingesetzt ist, Vergleicher (comparators) 90a bis 90g Hysterese-Vergleicher oder Null-Hysterese-Vergleicher (zero hysteresis comparators) sein mögen und dass angrenzende (adjoining) Paare von Vergleichern, zum Beispiel Vergleicher 90a und 90b, und 90c und 90d, konfiguriert sein können, Ausgaben bereitzustellen, welche einem einzelnen digitalen Bit entsprechen. Das zumindest eine interpolierte Ausgabesignal weist vorzugsweise digitale Pulse auf, welche logische Hochlevel (logic high levels) getrennt durch logische Niedriglevel (logic low levels) haben.
Fortfahrend mit Bezug auf 5 ist in einer Ausführungsform das Analogsignal oder V_in ein Cosinussignal und die Widerstandsreihung 82 ist in Übereinstimmung mit einer Cosinusfunktion oder einer Arcuscosinusfunktion skaliert. Solch ein Cosinussignal mag eines eines Cosinus-(+)-Signals und eines Cosinus-(–)-Signals sein. In einer anderen Ausführungsform ist das Analogsignal oder V_in ein Sinussignal und die Widerstandsreihung 82 ist in Übereinstimmung mit einer Sinusfunktion oder einer Arcussinusfunktion skaliert. Solch ein Sinussignal mag eines eines Sinus-(+)-Signals und eines Sinus-(–)-Signals sein. In einer Ausführungsform entsprechen positive und negative Referenzspannungen V_ref– und V_ref+ ungefähr und jeweils einem positiven Maximum und einem negativen Minimum des Analogsignals.
Der Prozessor, welcher Ausgaben von dem ADC 100 empfängt, mag eines eines digitalen Verarbeitungsblocks, einer arithmetischen logischen Einheit (arithmetic logic unit) („ALU”), einer Zentralverarbeitungseinheit („CPU”), eines Mikroprozessors, eines Controllers, einer anwendungsspezifischen integrierten Schaltung („ASIC”), oder eines Computers sein. In einer Ausführungsform weist der Prozessor eine Trennschaltung oder Dividierschaltung (divider circuit) zum Interpolieren der mittels des ADCs bereitgestellten im Wesentlichen linearisierten Ausgaben auf. Schaltung 105 ist eine Interpolationsverarbeitungsschaltung und mag skalierende und linearisierende Widerstände 82, Vergleicher 90a bis 90g, ADC 100 und den Prozessor umfassen. In einer Ausführungsform ist solch eine Interpolationsverarbeitungsschaltung unter Benutzung eines CMOS- oder BiCMOS-Prozesses hergestellt. Man bemerke, dass die mittels des ADCs bereitgestellten im Wesentlichen linearisierten Ausgaben ferner in Übereinstimmung mit Taktsignalen (clock signals) interpoliert werden mögen, welche dem Prozessor bereitgestellt werden oder mittels des Prozessors erzeugt werden.
Fortfahrend mit Bezug auf 5 wird gesehen werden, dass in einer Ausführungsform Schaltung 105 interpolierte Signale mittels Benutzens eines Flash-ADCs erzeugt, um sinusförmige Eingabesignale zu linearisieren. Die mittels des ADCs 100 ausgegebenen digitalen Bits sind Eingabe an einen Signalverarbeitungsblock (nicht in 5 gezeigt), welcher die sinusförmigen Eingabesignale auf die Zahl von Bits interpoliert, welche erforderlich sind, zum Beispiel unter Benutzung eines digitalen Dividierers (divider). 5 illustriert eine 3-Bit-Flash-ADC-Ausführungsform der Schaltung 105, obwohl bemerkt wird, dass die Erfindung nicht auf Ausführungsformen begrenzt ist, welche Widerstandsreihungs-Flash-ADCs oder 3-Bit-Schaltungen aufweisen. Stattdessen mag der ADC 100 irgendein Typ eines Analog-zu-Digital-Konverters oder Decoders sein, welcher in der Lage ist, Eingaben zu linearisieren, und irgendeine gewünschte Anzahl von Bits innerhalb eines sinnvollen Bereichs mögen mittels der Schaltung 105 erzeugt werden. Schaltung 105 von 5 illustriert nur eine Ausführungsform einer Schaltung, welche konfiguriert ist, ein sinusförmiges Eingabesignal zu linearisieren, so dass linearisierte Werte für digitale Bits mittels des ADCs 100 bereitgestellt werden können.
Fortfahrend mit Bezug auf 5 ist in der gezeigten Ausführungsform V_in ein sinusförmiges Ausgabesignal, welches mittels eines optischen Encoders bereitgestellt ist, und die V_ref+ und V_ref– sind Referenzspannungen für den ADC 100. In einer Ausführungsform ist V_ref+ die V_max des sinusförmigen Eingabesignals und V_ref– ist die V_min des sinusförmigen Eingabesignals. V_in wird mit den modifizierten Referenzspannungen gemäß den Koeffizientenwerten, welche den individuellen Widerständen R₁ bis R₈ der Widerstandsreihung 82 zugewiesen worden sind, mittels der Vergleicher 90a bis 90g verglichen. Die individuellen Ausgaben von Vergleichern 90a bis 90g werden mittels des ADCs/Decoders 100 verarbeitet und kombiniert, um eine digitale Ausgabe zu bilden.
Mit Bezug nun auf 6 ist ein hypothetisches monoton steigendes und lineares Eingabesignal 202 gezeigt, wobei skalierte Abschnitte (portions) des Eingabesignals als Eingaben an den ADC 100 unter Benutzung von Widerständen eines gleichen Wertes in der Widerstandsreihung 82 bereitgestellt werden. Wie in 6 gezeigt, führt das monoton und gleichmäßig ansteigende Signal 202 zu gleichmäßig beabstandeten (evenly spaced) digitalen Ausgabesignalen, welche mittels des ADCs 100 bereitgestellt sind, wobei digitale Bits 000, 001, 010, 011, 100, 101, 110 und 111 in der Zeit gleich getrennt voneinander sind, was wiederum zu interpolierten Ausgabepulsen einer gleichen Breite führt. Solch ein Resultat ist hoch erwünscht, aber unmöglich zu erreichen unter Benutzung eines nicht-linearen sinusförmigen Signals als eine Eingabe an den ADC, welche unter Benutzung von Widerständen eines gleichen Wertes in der Widerstandsreihung 82 skaliert worden ist.
7 zeigt ein sinusförmiges Eingabesignal 200, welches, wenn es unter Benutzung einer Widerstandsreihung skaliert ist, welche Widerstände von gleichen Werten hat, Interpolationspulse von ungleichen und verschiedenen Breiten erzeugt (siehe 8). In 8 wird gesehen werden, dass die mittels Widerständen mit gleichem Wert in einer Widerstandsreihe bereitgestellten verschiedenen Ausgaben zu digitalen Ausgaben von dem ADC 100 führen, welche nicht gleich in der Zeit beabstandet sind.
Andererseits, und nun mit Bezug auf 9 und 10, ist ein sinusförmiges Eingabesignal 210 gezeigt, nachdem es unter Benutzung einer Widerstandsreihung skaliert worden ist, welche Widerstände von Werten hat, welche gemäß einer Cosinusfunktion skaliert sind. Die Wellenform von 9 erzeugt Interpolationspulse einer gleichen Breite, wie durch Bezug auf 10 gezeigt ist. In 10 wird gesehen werden, dass die verschiedenen Ausgaben, welche mittels Cosinus-skalierter-Widerstände in einer Widerstandsreihung bereitgestellt sind, zu digitalen Ausgaben von dem ADC 100 führen, welche gleich beabstandet in einer Zeit sind.

Tabelle 1 unten illustriert einen Vergleich zwischen Pulszeitbreite-Resultaten (pulse time-width results), welche mittels konventionell zugewiesener Widerstandswerte in der Widerstandsreihung 82 (wo die Widerstände alle denselben Wert haben) bereitgestellt sind und welche mittels Cosinus-skalierter Widerstandswerte in der Widerstandsreihung 82 bereitgestellt sind. Wie in Tabelle 1 gezeigt, sind die interpolierten Pulsbreiten, welche mittels Widerständen von gleichem Wert bereitgestellt sind, ungleich und verändern sich deutlich von Puls zu Puls. Die nominale gewünschte Pulsbreite ist 6,25 Mikrosekunden. Wie ferner in Tabelle 1 gezeigt, sind interpolierte Pulsbreiten, welche mittels Widerständen von Cosinus-skalierten Werten bereitgestellt sind, gleich und verändern sich nicht deutlich von Puls zu Puls. Tabelle 1: Vergleich von interpolierten Pulsbreiten

Pulszahl	Pulsbreite für gleiche Widerstandswerte (Mikrosekunden)	Pulsbreiten für Cosinus-skalierte Koeffizientenwiderstandswerte (Mikrosekunden)
1	11,628	6,4149
2	5,1455	6,2049
3	4,3051	6,2314
4	3,9954	6,2453
5	4,0521	6,2545
6	4,3106	6,2617
7	5,1666	6,2924
8	11,3967	6,0950

Tabelle 2 unten illustriert Cosinus-skalierte Widerstandskoeffizientenwerte für individuelle Widerstände R₁ bis R₉ in 5 gemäß einer Ausführungsform. Tabelle 2: Cosinus-skalierte Koeffizientenwiderstandswerte für Fig. 5

Grad (degrees)	Cosinus (Grad)	Koeffizientenwiderstandswerte (für einen Gesamtwiderstandswert von 20 k)	Widerstand
0	1
22,5	0,923879532	(1 – 0,923879532)·10 k = 761,20468	R1
45	0,707106781	2167,727513	R2
67,5	0,382683432	3244,233488	R3
90	0	3826,83432	R4
67,5	0,382683432	3826,83432	R5
45	0,707106781	3244,233488	R6
22,5	0,923879532	2167,727513	R7
0	1	761,20468	R8

Mit Bezug nun auf 11 ist eine Ausführungsform der Schaltung 105 zum Linearisieren und nachfolgend digital Interpolieren von ersten und zweiten sinusförmigen Analogsignalen (Cosinus bzw. Sinus), welche mittels eines Bewegungsencoders erzeugt sind und welche 90° relativ zueinander phasenversetzt sind, gezeigt, wobei die ersten und zweiten sinusförmigen Analogsignale im Wesentlichen dieselbe erste Frequenz haben. Wie in 11 gezeigt, wird das erste Analogsignal (V_in oder Sinus +) an eine Mehrzahl von ersten Vergleichern 90a, 90b, 90c und 90d als eine Eingabe dazu bereitgestellt. Das zweite Analogsignal (V_ref+ oder Cosinus +) wird an ein erstes Ende einer ersten Widerstandsreihung 82 bereitgestellt, welche eine Mehrzahl von ersten linearisierenden und skalierenden Widerständen R₁ bis R₆ aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der ersten Widerstandsreihung in Übereinstimmung mit einer einer Tangensfunktion und einer Arcustangensfunktion verschieden skaliert ist.
Die mittels der ersten Widerstandsreihung 82 bereitgestellten resultierenden ersten skalierten und linearisierten Spannungen werden als erste skalierte und linearisierte Eingabesignale an entsprechende jene der Mehrzahl von ersten Vergleichern 90a bis 90d bereitgestellt. Jeder der ersten Vergleicher empfängt daher als Eingaben dazu das erste Analogsignal (V_in oder Sinus +) und ein entsprechendes erstes skaliertes und linearisiertes Eingabesignal. Ausgaben von den ersten Vergleichern werden an ADC 100 bereitgestellt, welcher wiederum linearisierte digitale Ausgaben an einen Prozessor (nicht in 11 gezeigt) bereitstellt, um zumindest ein digital interpoliertes erstes Ausgabesignal zu ergeben, wobei jedes des zumindest einen interpolierten ersten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist. Man bemerke, dass die mittels des ADCs 100 an den Prozessor bereitgestellten Ausgaben im Wesentlichen linearisiert sind.
Fortfahrend mit Bezug auf 11 bemerke man, dass das erste Analogsignal (V_in oder Sinus +) auch an eine zweite Widerstandsreihung 84 bereitgestellt ist, welche eine Mehrzahl von zweiten skalierenden und linearisierenden Widerständen R₇ bis R₉ aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der zweiten Widerstandsreihung auch in Übereinstimmung mit einer einer Tangensfunktion und einer Arcustangensfunktion verschieden skaliert ist. Die mittels der zweiten Widerstandsreihung 84 bereitgestellten resultierenden zweiten skalierten und linearisierten Spannungen werden als zweite skalierte und linearisierte Eingabesignale an entsprechende jene einer Mehrzahl von zweiten Vergleichern 90e bis 90h bereitgestellt. Jeder der zweiten Vergleicher 90e bis 90h empfängt als Eingaben dazu entsprechende zweite skalierte und linearisierte Eingabesignale und das zweite Analogsignal oder sein Komplement. Die Ausgaben von den zweiten Vergleichern werden dann an den ADC 100 bereitgestellt, dann an den Prozessor, um zumindest ein digital interpoliertes zweites Ausgabesignal zu ergeben, wobei jedes des zumindest einen interpolierten zweiten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist.
Man bemerke, dass abhängig von einer bestimmten Konfiguration der Schaltung 105, welche eingesetzt ist, Vergleicher 90a bis 90h Hysterese-Vergleicher oder Null-Hysterese-Vergleicher sein mögen und dass angrenzende Paare von Vergleichern, zum Beispiel Vergleicher 90a und 90b, und 90c und 90d, konfiguriert sein können, Ausgaben bereitzustellen, welche einem einzelnen digitalen Bit entsprechen. Die interpolierten ersten und zweiten Ausgabesignale weisen vorzugsweise digitale Pulse auf, welche logische Hochlevel getrennt durch logische Niedriglevel haben.

Noch mit Bezug auf 11 bemerke man, dass die Schaltung 105 konfiguriert ist, zwei Analogsignale (ein Cosinuseingabesignal und ein Sinuseingabesignal) zu verarbeiten, welche mittels eines Zwei-Kanal-optischen-Encoders bereitgestellt sind. Aus diesem Grund haben die Widerstandsreihungen 82 und 84 Widerstandskoeffizientenwerte, welche gemäß einer Tangensfunktion oder Arcustangensfunktion ausgewählt sind. Widerstandskoeffizientenwerte für Widerstände R₁ bis R₉ von 11 sind in Tabelle 3 unten ausgeführt. Tabelle 3: Tangens-skalierte Koeffizientenwiderstandswerte für Fig. 11

Grad	Tangens (Grad)	Koeffizientenwiderstandswerte (für einen Gesamtwiderstandswert von 20 k)	Widerstand
45	1
33,75	0,668178637	(1 – 0,668178637)·10 k = 3318,213621	R1
11,25	0,198912367	4692,6627	R2
0	0	1989,12367	R3
0	0	1989,12367	R4
11,25	0,198912367	4692,6627	R5
33,75	0,668178637	3318,213621	R6
33,75	0,668178637	3318,213621	R7
11,25	0,198912367	4692,6627	R8
0	0	1989,12367	R9

Mit Bezug nun auf 12 sind sinusförmige Ausgabesignale 220 und 230 gezeigt, nachdem sie unter Benutzung der Ausgaben von ADC 100 rekonstruiert worden sind, wobei die ersten und zweiten Analogeingabesignale unter Benutzung der Widerstandsreihungen 82 und 84 von 11 skaliert worden sind, welche Widerstandswerte gemäß einer Tangensfunktion skaliert haben. Die Wellenform von 12 erzeugt Interpolationspulse von im Wesentlichen gleichen Breiten und welche sich nicht bedeutend von Puls zu Puls verändern.
13 zeigt eine Ausführungsform einer Zwei-Kanal-Interpolationsschaltung 105, welche konfiguriert ist, Sinus- und Cosinus-Analog-Signale, welche mittels eines Zwei-Kanal-optischen-Encoders erzeugt sind, zu empfangen und interpolierte Ausgabesignale zu erzeugen, welche eine höhere Auflösung haben als die Eingabeanalogsignale, welche dazu bereitgestellt sind. Nachdem die zwei Analogeingabesignale in linearisierte und skalierte digitale Ausgaben konvertiert worden sind, können die mittels des ADCs 100 bereitgestellten digitalen Daten unter Benutzung einer Dividier-Schaltung, welche in Prozessor 110 inkorporiert ist, interpoliert werden. In einer Ausführungsform von Prozessor 110 werden die digitalen Daten in Übereinstimmung mit einem gewünschten Interpolationsfaktor unter Benutzung eines Dividierers dividiert. Wenn Analogsignale mittels des ADCs 100 digitalisiert worden sind, werden interpolierte Signale von höherer Frequenz als die Analogsignale mittels des Prozessors 110 basierend auf den digitalisierten Werten erzeugt, welche dazu bereitgestellt sind, und basierend auf Taktsignalen, welche an Prozessor 110 bereitgestellt sind oder welche mittels Prozessors 110 erzeugt sind. Man bemerke, dass die Geschwindigkeit, mit welcher Prozessor 110 (und von Interpolationsschaltung 105 im Allgemeinen) arbeitet, niedriger sein muss als die Taktgeschwindigkeit (clock speed), welche erforderlich ist, die interpolierten Ausgabesignale zu erzeugen. Es ist ein Vorteil einiger Ausführungsformen, dass aufgrund ihrer einzigartigen Architektur und Topologie die Interpolationsschaltung 105 konfiguriert sein kann, um bei im Wesentlichen höheren Geschwindigkeiten zu operieren als optische Encoder des Standes der Technik, und somit in der Lage ist, interpolierte Ausgabesignale mit hoher Auflösung bereitzustellen.
Mit Bezug nun auf 14 ist eine Ausführungsform eines Taktsignals (CLK) 115 gezeigt, welches Prozessor 110 entspricht oder an Prozessor 110 bereitgestellt ist, und interpolierte Ausgabesinussignale 120 und 125, welche mittels des Prozessors 110 erzeugt sind. Da das Kodierrad des optischen Encoders, welcher die ersten und zweiten Analogsignale erzeugt, typischerweise mit einer relativ konstanten Geschwindigkeit rotiert, ändern sich die digitalen Bits, welche mittels des ADCs 100 erzeugt sind, gemäß einer konstanten Rate bezüglich des Taktsignals 115. In dem Beispiel von 14 sind nur interpolierte Signale 120 und 125 basierend auf einem Analogeingabesignal, welches einem Sinuskanal entspricht, gezeigt, aber dasselbe Konzept kann natürlich auf einen Cosinuskanal, oder tatsächlich auf irgendeinen anderen Typ von Kanal angewendet werden.
15 zeigt eine Ausführungsform von interpolierten Ausgabesinussignalen 120 und 125 und digitale Ausgabepulszüge 130 und 135 von verschiedenen Frequenzen, welche davon mittels des Prozessors 110 erzeugt sind. In der Ausführungsform von 15 mag eine volle Periode des Eingabesinusanalogsignals mittels Zählens individueller Taktpulse in dem Taktsignal 120 berechnet werden, wie sie von dem digitalisierten Sinusbit 000 bis zu 111 und zurück nach 000 (repräsentierend eine Periode eines Sinuszyklus) rangieren. In solch einem Fall und unter der Annahme, dass die Geschwindigkeit des optischen Encoders konstant gehalten wird, 12 Taktzyklen × 14 (von 000 nach 111 und zurück nach 000) = 168 Taktzyklen. Wenn ein vierfach interpoliertes Ausgabesignal erforderlich ist, kann der Prozessor 110 konfiguriert sein, einen Puls alle 168 Taktzyklen auszugeben, was 42 Taktzyklen pro Puls gleicht. Mit den Analogeingabesignalen digitalisiert, mag Digitalverarbeitung auf den Sinussignalen und Cosinussignalen durchgeführt werden, um Fehler oder Rauschen zu entfernen, um Signalmorphologie zu korrigieren oder auf andere Weise solche Signale zu filtern.
Einige der hierin präsentierten verschiedenen Ausführungsformen haben gewisse Vorteile und Merkmale, umfassend die Möglichkeit, unter Benutzung von Standard-CMOS- oder BiCMOS-Herstellungsprozessen implementiert zu werden, die Möglichkeit, mit relativer Leichtigkeit und Designeinfachheit implementiert zu werden, die Möglichkeit, sowohl in inkrementellen Bewegungsencodern als auch in absoluten Bewegungsencodern implementiert zu werden und die Möglichkeit, hohe Interpolationsfaktoren ohne Zeitgenauigkeit zu opfern, bereitzustellen.
Umfasst innerhalb des Geltungsbereichs der vorliegenden Erfindung sind Verfahren zum Herstellen der verschiedenen Komponenten, Geräte und Systeme, welche hierin beschrieben sind, und Verfahren, die verschiedenen Komponenten, Geräte und Systeme, welche hierin beschrieben sind, hergestellt zu haben.
Verschiedene Ausführungsformen der Erfindung werden zusätzlich zu den hierin oben offenbarten betrachtet. Die oben beschriebenen Ausführungsformen sollten als Beispiele der vorliegenden Erfindung betrachtet werden, anstatt als den Geltungsbereich der Erfindung begrenzend. Zusätzlich zu den vorangehenden Ausführungsformen der Erfindung wird Durchsicht der detaillierten Beschreibung und der begleitenden Zeichnungen zeigen, dass es andere Ausführungsformen der Erfindung gibt. Demgemäß werden viele Kombinationen, Permutationen, Variationen und Modifikationen der vorangehenden Ausführungsformen der Erfindung, welche hierin nicht explizit ausgeführt sind, nichtsdestotrotz innerhalb des Geltungsbereichs der Erfindung fallen.

Claims

Verfahren zum Linearisieren und nachfolgend digital Interpolieren eines sinusförmigen Analogsignals, welches mittels eines Bewegungsencoders erzeugt ist, wobei das sinusförmige Analogsignal eine erste Frequenz hat, wobei das Verfahren aufweist: Bereitstellen des Analogsignals an jeden einer Mehrzahl von Vergleichern als Eingaben dazu; Bereitstellen von lediglich positiven und negativen Referenzspannungen an entgegengesetzten Enden einer Widerstandsreihung, welche eine Mehrzahl von skalierenden und linearisierenden Widerständen aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der Widerstandsreihung in Übereinstimmung mit einer Sinusfunktion, einer Cosinusfunktion, einer Arcussinusfunktion oder einer Arcuscosinusfunktion verschieden skaliert ist, wobei die mittels der Widerstandsreihung bereitgestellten resultierenden skalierten und linearisierten Spannungen als skalierte und linearisierte Eingabesignale an entsprechende jene einer Mehrzahl von Vergleichern bereitgestellt werden, wobei jeder der Vergleicher als Eingaben dazu das Analogsignal und ein entsprechendes skaliertes und linearisiertes Eingabesignal empfängt, und Bereitstellen von Vergleicherausgaben als Ausgaben davon, und Bereitstellen der Vergleicherausgaben an einen Analog-zu-Digital-Konverter und an einen Prozessor, um zumindest ein digital interpoliertes Ausgabesignal davon zu ergeben, wobei jedes des zumindest einen interpolierten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist, und wobei mittels des Analog-zu-Digital-Konverters bereitgestellte Ausgaben an den Prozessor im Wesentlichen linearisiert sind.
Verfahren nach Anspruch 1, wobei Paare von angrenzenden Vergleichern Ausgaben bereitstellen, welche einem digitalen Bit entsprechen.
Verfahren nach Anspruch 1 oder 2, wobei die Vergleicher Hysterese-Vergleicher sind und oder wobei die Vergleicher Null-Hysterese-Vergleicher sind.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das zumindest eine interpolierte Ausgabesignal digitale Pulse aufweist, welche logische Hochlevel getrennt durch logische Niedriglevel haben.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das Analogsignal ein Cosinussignal ist und wobei die Widerstandsreihung in Übereinstimmung mit einer Cosinusfunktion oder einer Arcuscosinusfunktion skaliert ist, wobei das Cosinussignal insbesondere eines von einem Cosinus-(+)-Signal und einem Cosinus-(–)-Signal ist.
Verfahren nach einem der Ansprüche 1 bis 5, wobei das Analogsignal ein Sinussignal ist und wobei die Widerstandsreihung in Übereinstimmung mit einer Sinusfunktion oder einer Arcussinusfunktion skaliert ist, wobei das Sinussignal insbesondere eines von einem Sinus-(+)-Signal und einem Sinus-(–)-Signal ist.
Verfahren nach einem der Ansprüche 1 bis 6, wobei die positiven und negativen Referenzspannungen ungefähr und jeweils einem positiven Maximum und einem negativen Minimum des Analogsignals entsprechen.
Verfahren nach einem der Ansprüche 1 bis 7, wobei der Prozessor eines von einem digitalen Verarbeitungsblock, einer arithmetischen logischen Einheit, einer Zentralverarbeitungseinheit, einem Mikroprozessor, einem Controller, einem anwendungsspezifischen integrierten Schaltkreis, und einem Computer ist.
Verfahren nach einem der Ansprüche 1 bis 8, wobei eine Interpolationsverarbeitungsschaltung die Vergleicher, die skalierenden Widerstände, den Analog-zu-Digital-Konverter und den Prozessor aufweisen, wobei der Interpolationsverarbeitungsschaltkreis insbesondere unter Benutzung eines CMOS-Prozesses hergestellt ist.
Verfahren nach einem der Ansprüche 1 bis 9, wobei der Prozessor eine Dividierschaltung zum Interpolieren der im Wesentlichen linearisierten Ausgaben, welche mittels des Analog-zu-Digital-Konverters bereitgestellt sind, aufweist, wobei die im Wesentlichen linearisierten Ausgaben insbesondere in Übereinstimmung mit Taktsignalen interpoliert werden, welche an den Prozessor bereitgestellt werden oder mittels des Prozessors erzeugt werden.
Verfahren zum Linearisieren und nachfolgend digital Interpolieren von ersten und zweiten sinusförmigen Analogsignalen, welche mittels eines Bewegungsencoders erzeugt sind und 90° relativ zueinander phasenversetzt sind, wobei die ersten und zweiten sinusförmigen Analogsignale im Wesentlichen dieselbe erste Frequenz haben, wobei das Verfahren aufweist: Bereitstellen des ersten Analogsignals an eine Mehrzahl von ersten Vergleichern als Eingaben dazu; Bereitstellen lediglich des zweiten Analogsignals an ein erstes Ende einer ersten Widerstandsreihung, welche eine Mehrzahl von ersten und linearisierenden Skalierungswiderständen aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der ersten Widerstandsreihung in Übereinstimmung mit einer einer Tangensfunktion und einer Arcustangensfunktion verschieden skaliert ist, wobei die resultierenden ersten skalierten und linearisierten Spannungen, welche mittels der ersten Widerstandsreihung bereitgestellt sind, als erste skalierte und linearisierte Eingabesignale an entsprechende jene der Mehrzahl von ersten Vergleichern bereitgestellt werden, wobei jeder der ersten Vergleicher das erste Analogsignal und ein entsprechendes erstes skaliertes und linearisiertes Eingabesignal als Eingaben dazu empfängt, und Bereitstellen von ersten Vergleicherausgaben als Ausgaben davon, und Bereitstellen der ersten Vergleicherausgaben an einen Analog-zu-Digital-Konverter und einen Prozessor, um zumindest ein digital interpoliertes erstes Ausgabesignal zu ergeben, wobei jedes des zumindest einen interpolierten ersten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist, und wobei mittels des Analog-zu-Digital-Konverters an den Prozessor bereitgestellte Ausgaben im Wesentlichen linearisiert sind.
Verfahren nach Anspruch 11, ferner aufweisend Bereitstellen des ersten Analogsignals an eine zweite Widerstandsreihung, welche eine Mehrzahl von zweiten skalierenden und linearisierenden Widerständen aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der zweiten Widerstandsreihung in Übereinstimmung mit einer einer Tangensfunktion und einer Arcustangensfunktion verschieden skaliert ist, wobei die mittels der zweiten Widerstandsreihung bereitgestellten resultierenden zweiten skalierten und linearisierten Spannungen als zweite skalierte und linearisierte Eingabesignale an entsprechende jene einer Mehrzahl von zweiten Vergleichern bereitgestellt werden, wobei jeder der zweiten Vergleicher entsprechende zweite skalierte und linearisierte Eingabesignale und das zweite Analogsignal oder sein Komplement als Eingaben dazu empfängt, und Bereitstellen von zweiten Vergleicherausgaben als Ausgaben davon.
Verfahren nach Anspruch 12, ferner aufweisend Bereitstellen der zweiten Vergleicherausgaben an den Analog-zu-Digital-Konverter und dann an den Prozessor, um zumindest ein digital interpoliertes zweites Ausgabesignal zu ergeben, wobei jedes des zumindest einen interpolierten zweiten Ausgabesignals eine entsprechende Frequenz hat, welche ein ganzzahliges Vielfaches der ersten Frequenz ist, und wobei mittels des Analog-zu-Digital-Konverters an den Prozessor bereitgestellte Ausgaben im Wesentlichen linearisiert sind.
Verfahren nach einem der Ansprüche 11 bis 13, wobei Paare von angrenzenden Vergleichern Ausgaben bereitstellen, welche einem digitalen Bit entsprechen.
Verfahren nach einem der Ansprüche 11 bis 14, wobei die ersten Vergleicher Hysterese-Vergleicher sind und/oder wobei die Vergleicher Null-Hysterese-Vergleicher sind.
Verfahren nach einem der Ansprüche 11 bis 15, wobei das zumindest eine interpolierte erste Ausgabesignal digitale Pulse aufweist, welche logische Hochlevel getrennt durch logische Niedriglevel haben.
Verfahren nach einem der Ansprüche 11 bis 16, wobei das erste Analogsignal ein Cosinussignal ist, wobei das Cosinussignal insbesondere eines von einem Cosinus-(+)-Signal und einem Cosinus-(–)-Signal ist.
Verfahren nach einem der Ansprüche 11 bis 17, wobei das erste Analogsignal ein Sinussignal ist, wobei das Sinussignal insbesondere eines von einem Sinus-(+)-Signal und einem Sinus-(–)-Signal ist.
Verfahren nach einem der Ansprüche 11 bis 18, wobei das zweite Analogsignal ein Cosinussignal ist, wobei das Cosinussignal insbesondere eines von eine Cosinus-(+)-Signal und einem Cosinus-(–)-Signal ist.
Verfahren nach einem der Ansprüche 11 bis 18, wobei das zweite Analogsignal ein Sinussignal ist, wobei das Sinussignal insbesondere eines von einem Sinus-(+)-Signal und einem Sinus-(–)-Signal ist.
Verfahren nach einem der Ansprüche 11 bis 20, wobei der Prozessor eines von einem digitalen Verarbeitungsblock, einer arithmetischen logischen Einheit, einer Zentralverarbeitungseinheit, einem Mikroprozessor, einem Controller, einem anwendungsspezifischen integrierten Schaltkreis und einem Computer ist.
Verfahren nach einem der Ansprüche 11 bis 21, wobei eine Interpolationsverarbeitungsschaltung die Vergleicher, die skalierenden Widerstände, den Analog-zu-Digital-Konverter und den Prozessor aufweist, wobei der Interpolationsverarbeitungsschaltkreis insbesondere unter Benutzung eines CMOS-Prozesses hergestellt ist.
Verfahren nach einem der Ansprüche 11 bis 22, wobei der Prozessor eine Dividierschaltung zum Interpolieren der mittels des Analog-zu-Digital-Konverters bereitgestellten im Wesentlichen linearisierten Ausgaben aufweist, wobei die im Wesentlichen linearisierten Ausgaben insbesondere in Übereinstimmung mit Taktsignalen interpoliert werden, welche an den Prozessor bereitgestellt sind oder mittels des Prozessors erzeugt sind.
Schaltung zum Linearisieren und nachfolgend digital Interpolieren eines sinusförmigen Analogsignals, welches mittels eines Bewegungsencoders erzeugt ist, wobei das sinusförmige Analogsignal eine erste Frequenz hat, wobei die Schaltung aufweist: eine Mehrzahl von Vergleichern, welche konfiguriert sind, das Analogsignal als Eingaben dazu zu empfangen; eine Widerstandsreihung, welche eine Mehrzahl von skalierenden und linearisierenden Widerständen aufweist, welche in Serie angeordnet sind, wobei jeder nachfolgende Widerstand in der Widerstandsreihung in Übereinstimmung mit einer einer Sinusfunktion, einer Cosinusfunktion, einer Arcussinusfunktion oder einer Arcuscosinusfunktion verschieden skaliert ist, wobei lediglich positive und negative Referenzspannungen an entgegengesetzte Enden der Widerstandsreihung bereitgestellt sind, wobei die mittels der Widerstandsreihung bereitgestellten resultierenden skalierten und linearisierten Spannungen als skalierte und linearisierte Eingabesignale an entsprechende jene der Mehrzahl von Vergleichern bereitgestellt sind, wobei jeder der Vergleicher als Eingaben dazu das Analogsignal und ein entsprechendes skaliertes und linearisiertes Eingabesignal empfängt und wobei Vergleicherausgaben als Ausgaben davon bereitgestellt sind; einen Analog-zu-Digital-Konverter, welcher konfiguriert ist, die Vergleicherausgaben zu empfangen und linearisierte Ausgaben, welche jeder der Vergleicherausgaben davon entsprechen, bereitzustellen, und einen Prozessor, welcher konfiguriert ist, die linearisierten Ausgaben von dem Analog-zu-Digital-Konverter zu empfangen und zumindest ein digital interpoliertes Ausgabesignal davon zu erzeugen, wobei jedes des zumindest einen interpolierten Ausgabesignals eine entsprechende Frequenz hat., welche ein ganzzahliges Vielfaches der ersten Frequenz ist.
Schaltung nach Anspruch 24, wobei Paare von angrenzenden Vergleichern Ausgaben bereitstellen, welche einem digitalen Bit entsprechen.
Schaltung nach Anspruch 24 oder 25, wobei die Vergleicher Hysterese-Vergleicher sind und/oder wobei die Vergleicher Null-Hysterese-Vergleicher sind.
Schaltung nach einem der Ansprüche 24 bis 26, wobei das zumindest eine interpolierte Ausgabesignal digitale Pulse aufweist, welche logische Hochlevel getrennt durch logische Niedriglevel haben.
Schaltung nach einem der Ansprüche 24 bis 27, wobei das Analogsignal ein Cosinussignal ist und wobei die Widerstandsreihung in Übereinstimmung mit einer Cosinusfunktion oder einer Arcuscosinusfunktion skaliert ist, wobei das Cosinussignal insbesondere eines von einem Cosinus-(+)-Signal und einem Cosinus-(–)-Signal ist.
Schaltung nach einem der Ansprüche 24 bis 27, wobei das Analogsignal ein Sinussignal ist und wobei die Widerstandsreihung in Übereinstimmung mit einer Sinusfunktion oder einer Arcussinusfunktion skaliert ist, wobei das Sinussignal insbesondere eines von einem Sinus-(+)-Signal und einem Sinus-(–)-Signal ist.
Schaltung nach einem der Ansprüche 24 bis 29, wobei die positiven und negativen Referenzspannungen ungefähr und jeweils einem positiven Maximum und einem negativen Minimum des Analogsignals entsprechen.
Schaltung nach einem der Ansprüche 24 bis 30, wobei der Prozessor eines von einem digitalen Verarbeitungsblock, einer arithmetischen logischen Einheit, einer Zentralverarbeitungseinheit, einem Mikroprozessor, einem Controller, einer anwendungsspezifischen integrierten Schaltung, und einem Computer ist.
Schaltung nach einem der Ansprüche 24 bis 31, wobei eine Interpolationsverarbeitungsschaltung die Vergleicher, die skalierenden Widerstände, den Analog-zu-Digital-Konverter und den Prozessor aufweist, wobei die Interpolationsverarbeitungsschaltung insbesondere unter Benutzung eines CMOS-Prozesses hergestellt ist.
Schaltung nach einem der Ansprüche 24 bis 32, wobei der Prozessor eine Dividierschaltung zum Interpolieren der mittels des Analog-zu-Digital-Konverters bereitgestellten im Wesentlichen linearisierten Ausgaben aufweist.