DE102005022306A1 - Feldeffekttransistoren (FET) und Verfahren zum Herstellen von Feldeffekttransistoren - Google Patents
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Abstract
Bei einem Aspekt wird ein Halbleitersubstrat mit einem Zellbereich und einem Peripherieschaltungsbereich bereitgestellt, und eine Maskenschicht wird über dem Zellbereich und dem Peripherieschaltungsbereich des Halbleitersubstrats gebildet. Ein FinFET-Gate wird durch Bilden einer ersten Öffnung in der Maskenschicht, um eine erste Gate-Region in dem Zellbereich des Halbleitersubstrats freizulegen, und dann Bilden einer FinFET-Gate-Elektrode in der ersten Öffnung unter Verwendung eines Damaszierungsverfahrens hergestellt. Ein MOSFET-Gate wird durch Bilden einer zweiten Öffnung in der Maskenschicht, um eine zweite Gate-Region in dem Peripherieschaltungsbereich des Halbleitersubtrats freizulegen, und dann Bilden einer MOSFET-Elektrode in der zweiten Öffnung unter Verwendung eines Damaszierungsverfahrens hergestellt.
Description
- HINTERGRUND DER ERFINDUNG
- Gebiet der Erfindung
- Die vorliegende Erfindung bezieht sich allgemein auf Halbleitervorrichtungen und Verfahren zum Herstellen von Halbleitervorrichtungen, und die vorliegende Erfindung bezieht sich insbesondere auf Feldeffekttransistoren (FET) und auf Verfahren zum Herstellen von FET.
- Als Reaktion auf die kontinuierliche Abnahme des Maßstabs von Halbleitervorrichtungen werden zuverlässige Alternativen zu herkömmlichen MOSFET gesucht. Eine solche Alternativ sind FinFET, von denen bekannt ist, dass dieselben einen reduzierten Leckstrom und einen hohen Treibstrom zeigen. Probleme bei der Fertigung haben es jedoch erschwert, FinFET in Speicherchips zu implementieren. Insbesondere ist das Dotieren der Dreifach-Gate-FinFET-Struktur besonders problematisch. Dies liegt zumindest teilweise daran, dass ein Vertikalwinkel-Implantationsdotieren zu einer Verarmung bzw. Entleerung eines Seitenabschnitts des Gates in der FinFET-Struktur führt. Diese und andere Herstellungsprobleme haben den Implementierungen von FinFETbasierten Speichervorrichtungen Grenzen auferlegt.
- ZUSAMMENFASSUNG DER ERFINDUNG
- Gemäß einem Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, das das Bereitstellen eines Halbleitersubstrats mit einem Zellbereich und einem Peripherieschaltungsbereich, das Bilden einer Maskenschicht über dem Zellbereich und dem Peripherieschaltungsbereich des Halbleitersubstrats, das Bilden eines FinFET-Gates durch Bilden einer ersten Öffnung in der Maskenschicht, um eine erste Gate-Region in dem Zellbereich des Halbleitersubstrats freizulegen, und durch Bilden einer FinFET-Gate-Elektrode in der ersten Öffnung unter Verwendung eines Damaszierungsverfahrens, das Bilden eines MOSFET-Gates durch Bilden einer zweiten Öffnung in der Maskenschicht, um eine zweite Gate-Region in dem Peripherieschaltungsbereich des Halbleitersubstrats freizulegen, und das Bilden einer MOSFET-Gate-Elektrode in der zweiten Öffnung unter Verwendung eines Damaszierungsverfahrens aufweist.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, das das Bilden einer FinFET-Gate-Elektrode aus einem ersten Material über einem Zellbereich eines Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens und das Bilden eines MOSFET-Gates aus einem zweiten Material über einem Peripherieschaltungsbereich des Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens aufweist.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine Halbleitervorrichtung geschaffen, die ein Halbleitersubstrat, einen ersten FET mit einer ersten Leitfähigkeit, der über dem Halbleitersubstrat positioniert ist und eine erste Gate-Elektrode aufweist, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer ersten aktiven Region erstreckt, eine Isolationsschicht, die über dem ersten FET gebildet ist, und einen zweiten FET mit einer zweiten Leitfähigkeit, der über der Isolationsschicht positioniert ist und eine zweite Gate-Elektrode aufweist, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer zweiten aktiven Region erstreckt, aufweist.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, die das Bilden eines ersten FET mit einer ersten Leitfähigkeit über einem Halbleitersubstrat, wobei der erste FET eine erste Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer ersten aktiven Region erstreckt, aufweist, das Bilden einer Isolationsschicht über dem ersten FET und das Bilden eines zweiten FET mit einer zweiten Leitfähigkeit über der Isolationsschicht und mit einer zweiten Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer zweiten aktiven Region erstreckt, aufweist.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, das das Bereitstellen eines Halbleitersubstrats mit einem Zellbereich und einem Peripherieschaltungsbereich, das Bilden einer Maskenschicht über dem Zellbereich und dem Peripherieschaltungsbereich des Halbleitersubstrats, das Bilden eines ersten FinFET-Gates durch Bilden einer ersten Öffnung in der Maskenschicht, um eine erste Gate-Region in dem Zellbereich des Halbleiterbereichs freizulegen, und durch Bilden einer FinFET-Gate-Elektrode in der ersten Öffnung unter Verwendung eines Damaszierungsverfahrens, das Bilden eines MOSFET-Gates durch Bilden einer zweiten Öffnung in der Maskenschicht, um eine zweite Gate-Region in dem Peripherieschaltungsbereich des Halbleitersubstrats freizulegen, und durch Bilden einer MOSFET-Gate-Elektrode in der zweiten Öffnung unter Verwendung eines Damaszierungsverfahrens, das Bilden von ersten Source- und Drain-Regionen benachbart zu dem ersten FinFET-Gate, um einen ersten FinFET zu definieren, das Bilden von zweiten Source- und Drain-Regionen benachbart zu dem MOSFET-Gate, um einen MOSFET zu definieren, das Bilden einer Isolationsschicht über dem ersten FinFET und dem MOSFET und das Bilden eines zweiten FinFET mit einem zweiten FinFET-Gate über der Isolationsschicht und über den ersten FinFET gestapelt aufweist.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaffen, das das Bilden einer ersten FinFET-Gate-Elektrode eines ersten Materials über einem Zellbereich eines Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens, das Bilden einer MOSFET-Gate-Elektrode aus einem zweiten Material über einem Peripherieschaltungsbereich des Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens und das Bilden einer zweiten FinFET-Gate-Elektrode aus einem dritten Material, die über die erste FinFET-Gate-Elektrode gestapelt ist, wobei eine Isolationsschicht dazwischen positioniert ist, aufweist.
- Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine Halbleitervorrichtung geschaffen, die ein Halbleitersubstrat mit einem Zellbereich und einem Peripherieschaltungsbereich, einen ersten FET mit einer ersten Leitfähigkeit, der in dem Zellbereich über dem Halbleitersubstrat positioniert ist und eine erste Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer ersten aktiven Region erstreckt, einen MOSFET, der über dem Peripherieschaltungsbereich positioniert ist und eine zweite Gate-Elektrode aufweist, eine Isolationsschicht, die über dem ersten FET und dem MOSFET gebildet ist, und einen zweiten FET mit einer zweiten Leitfähigkeit, der über der Isolationsschicht positioniert ist und über den ersten FET gestapelt ist, aufweist, wobei der zweite FET eine zweite Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer zweiten aktiven Region erstreckt, aufweist.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die vorhergehenden und andere Aspekte und Merkmale der vorliegenden Erfindung sind aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen ohne weiteres offensichtlich, in denen:
-
1 einen Draufsichtentwurf einer Halbleitervorrichtung gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt; -
2A bis10B Zellbereichs- und Peripherieschaltungsbereichs-Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung von1 sind, wobei2A ,3A ,4A ,5A ,6A ,7A ,8A ,9A und10A Querschnittsansichten entlang der Reihen- (X-) Richtung (Linie a-a') von1 sind, und2B ,3B ,4B ,5B ,6B ,7B ,8B ,9B und10B Querschnittsansichten entlang der Spalten- (Y-) Richtung (Linie b-b') von1 sind; -
11 bis19 Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung sind, wobei der linke Abschnitt von jeder der11 bis19 eine Querschnittsansicht entlang der Reihen- (Y-) Richtung (Linie a-a') des in1 gezeigten Zellbereichs ist, und wobei der rechte Abschnitt von jeder der11 bis19 eine Querschnittsansicht entlang der Spalten- (Y-) Richtung (Linie b-b') des Zellbereichs von1 ist; und -
20A bis32B Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung sind, wobei der linke Abschnitt von jeder der20A ,21A ,22A ,23A ,24A ,25A ,26A ,27A ,28A ,29A ,30A ,31A und32A eine Querschnittsansicht entlang der Reihen- (X-) Richtung (Linie a-a') des Zellbereichs von1 ist, wobei der rechte Abschnitt von jeder der20A ,21A ,22A ,23A ,24A ,25A ,26A ,27A ,28A ,29A ,30A ,31A und32A eine Querschnittsansicht entlang der Reihen- (X-) Richtung (Linie a-a') des Peripherieschaltungsbereichs von1 ist, wobei der linke Abschnitt von jeder der20B ,21B ,22B ,23B ,24B ,25B ,26B ,27B ,28B ,29B ,30B ,31B und32B eine Querschnittsansicht entlang der Spalten- (Y-) Richtung (Linie b-b') des Zellbereichs von1 ist, und wobei der rechte Abschnitt von jeder der20B ,21B ,22B ,23B ,24B ,25B ,26B ,27B ,28B ,29B ,30B ,31B und32B eine Querschnittsansicht entlang der Spalten- (Y-) Richtung (Linie b-b') des Peripherieschaltungsbereichs von1 ist. - DETAILLIERTE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSBEISPIELEN
- Die vorliegende Erfindung ist im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen vollständiger beschrieben, in denen exemplarische Ausführungsbeispiele der Erfindung gezeigt sind. Die Erfindung kann jedoch in vielen unterschiedlichen Formen ausgeführt sein und sollte nicht als auf die hierin dargelegten Ausführungsbeispiele begrenzt aufgefasst werden; diese Ausführungsbeispiele sind vielmehr vorgesehen, derart, dass diese Offenbarung gründlich und vollständig ist und Fachleuten vollständig die Konzepte der Erfindung vermittelt. In den Zeichnungen bezeichnen gleiche Bezugsziffern gleiche Elemente.
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1 stellt einen Draufsichtentwurf einer Halbleitervorrichtung gemäß Ausführungsbeispielen der vorliegenden Erfindung dar. Die Halbleitervorrichtung weist einen Zellbereich und einen Peripherieschaltungsbereich, wie gezeigt, auf. Ebenfalls zum Zweck der Erklärung erstreckt sich eine Reihen- (X-) Richtung von Seite zu Seite in der Figur, und eine Spalten- (Y-) Richtung erstreckt sich von oben nach unten in der Figur. - Die Halbleitervorrichtung dieses Beispiels weist einen FinFET in dem Zellbereich und einen MOSFET in dem Peripherieschaltungsbereich auf. D. h., dass sich unter Bezugnahme auf
1 eine aktive Region35 der Länge nach bzw. längs in der Reihen- (X-) Richtung in den Zell- und Peripherieschaltungsbereichen erstreckt und durch eine Isolationsschicht30 definiert ist. Eine FinFET-Gate-Elektrode65a erstreckt sich längs in der Spalten- (Y-) Richtung über die Isolationsschicht30 und die aktive Region35 in dem Zellbereich. FinFET-Source/Drain-Regionen (nicht gezeigt) sind in der aktiven Region35 an gegenüberliegenden Seiten der FinFET-Gate-Elektrode65a gebildet. Eine MOSFET-Gate-Elektrode85a erstreckt sich längs in der Spalten- (Y-) Richtung über die Isolationsschicht30 und die aktive Region35 in dem Peripherieschaltungsbereich. MOSFET-Source/Drain-Regionen (nicht gezeigt) sind in der aktiven Region35 benachbart zu gegenüberliegenden Seiten der MOSFET-Gate-Elektrode85a gebildet. -
2A bis10B sind Zellbereichs- und Peripherieschaltungsbereichs-Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen der Halbleitervorrichtung von1 .2A ,3A ,4A ,5A ,6A ,7A ,8A ,9A und10A sind Querschnittsansichten entlang der Reihen- (X-) Richtung (Line a-a') von1 , und2B ,3B ,4B ,5B ,6B ,7B ,8B ,9B und10B sind Querschnittsansichten entlang der Spalten- (Y-) Richtung (Linie b-b') von1 . - Bezug nehmend auf
2A und2B wird die Isolationsschicht30 in einem Halbleitersubstrat10 beispielsweise in einem Bulk-Siliziumsubstrat bzw. einem massiven Siliziumsubstrat gebildet. Die aktive Region35 ist durch einen Abschnitt des Oberflächenbereichs des Substrats10 definiert, der nicht die Isolationsschicht30 aufweist. - Der Isolationsbereich
30 kann beispielsweise als eine Graben-Isolationsschicht gebildet werden. In diesem Fall sind ein Abschnitt des Halbleitersubstrats10 geätzt, wodurch ein Graben15 gebildet wird. Eine Trockenätzung unter Verwendung eines Halogengases, wie z. B. HBr oder Cl2, und Sauerstoff kann verwendet werden, um das Halbleitersubstrat10 zu ätzen. Eine Isolationsschicht-Zwischenlage20 wird als Nächstes wahlweise an einer inneren Wand des Grabens15 gebildet. Die Zwischenlage20 kann beispielsweise durch eine thermische Oxidation einer Siliziumoxidschicht gebildet werden. Die Zwischenlage20 kann alternativ eine Siliziumnitridschicht oder ein Stapel aus Siliziumoxid und Siliziumnitridschichten sein. Die Zwischenlage20 dient dazu, jede Beschädigung, die während des Ätzens des Halbleitersubstrats10 , um den Graben15 zu bilden, aufgetreten sein kann, zu kompensieren und um Spannungen zwischen dem Graben15 und einer Oxidschicht, die verwendet wird, um den Graben15 zu füllen, zu minimieren. Als Nächstes wird eine Lückenfülloxidschicht25 beispielsweise durch eine Hochdichte-Plasma-Chemo-Dampfabscheidung (HDP-CVD; HDP-CVD = High Density Plasma-Chemical Vapor Deposition) abgeschieden, um den Graben15 zu füllen. Der Abschnitt der Lückenfülloxidschicht25 und die Isolationsschicht-Zwischenlage20 , die an einer obersten Oberfläche des Halbleitersubstrats10 gebildet sind, werden anschließend entfernt, um dadurch die Isolationsschicht30 in dem Halbleitersubstrat10 zu definieren. - Bezug nehmend auf
3A und3B wird eine Maskenschicht40 an dem Halbleitersubstrat10 gebildet. Bei diesem Beispiel wird die Maskenschicht50 aus einem Stapel einer Maskenoxidschicht40 und einer Maskennitridschicht45 gebildet. Die Maskenoxidschicht40 kann durch eine thermische Oxidation gebildet werden, und die Maskennitridschicht45 kann durch eine Niederdruck-CVD (LPCVD; LPCVD = Low-Pressure CVD) gebildet werden. Eine Dicke der Maskenschicht50 hängt von der gewünschten Höhe einer später gebildeten FinFET-Gate-Elektrode ab. - Die Maskenschicht
50 in dem Zellbereich wird als Nächstes geätzt, um eine FinFET-Gate-Bildungsregion55 zu definieren. Die Maskenschicht50 in dem Peripherieschaltungsbereich wird nicht geätzt. Der freigelegte Abschnitt der Isolationsschicht30 in der FinFET-Gate-Bildungsregion55 wird dann zu einer vorbestimmten Dicke geätzt, derart, dass die oberste Oberfläche der aktiven Region55 höher als die oberste Oberfläche der geätzten Isolationsschicht30' ist. Auf diese Art und Weise wird eine Rippe bzw. Finne (Fin)35' gebildet. Eine Trockenätzung oder eine Nassätzung kann verwendet werden, um die Isolationsschicht-Zwischenlage20 und die Lückenfüll-Oxidschicht25 der Isolationsschicht30 zu ätzen. - Bezug nehmend auf
4A und4B wird eine FinFET-Gate-Oxidschicht60 an einer Oberfläche des Halbleitersubstrats10 innerhalb der freigelegten FinFET-Gate-Bildungsregion55 (3A ) gebildet. D. h., die FinFET-Gate-Oxidschicht60 wird an der Oberfläche der Rippe35' (3B ) gebildet. Die FinFET-Gate-Oxidschicht60 kann beispielsweise durch eine thermische Oxidation gebildet werden, um eine Siliziumoxidschicht aufzuwachsen. Als Nächstes wird eine leitfähige FinFET-Gate-Schicht65 an einer Oberfläche der Maskenschicht50 gebildet, um dadurch die FinFET-Gate-Bildungsregion55 (3A ) zu füllen. Die leitfähige FinFET-Gate-Schicht65 kann beispielsweise durch Abscheiden einer undotierten Polysiliziumschicht und dann Dotieren der undotierten Polysiliziumschicht, um eine leitfähige Schicht zu erhalten, gebildet werden. Der Stufenunterschied, der durch die Rippe35' verursacht wird, kann es jedoch erschweren, gleichmäßige Dotierungscharakteristika zu erreichen. Dementsprechend ist es vorzuziehen, die leitfähige FinFET-Gate-Schicht65 aus einer in situ dotierten Polysiliziumschicht, wie z. B. einer in situ n+-dotierten Polysiliziumschicht zu bilden. Alternativ kann als ein weiteres Beispiel die leitfähige FinFET-Gate-Schicht65 aus SiGe gebildet werden. - Bezug nehmend auf
5A und5B wird die leitfähige FinFET-Gate-Schicht65 planarisiert, bis eine oberste Oberfläche der Maskenschicht50 freigelegt ist. Auf diese Art und Weise wird eine FinFET-Gate-Elektrode65a in einem Damaszierungsmuster bzw. einer Damaszierungsstruktur innerhalb der FinFET-Gate-Bildungsregion55 (3A ) gebildet. Als solches wird die FinFET-Gate-Elektrode65a mit einer flachen obersten Oberfläche an einer Oberfläche der FinFET-Gate-Oxidschicht60 gebildet, um die Rippe35' zu umgeben. Ein chemisch-mechanisches Polieren (CMP) kann verwendet werden, um die leitfähige FinFET-Gate-Schicht65 zu planarisieren. - Es sei hier bemerkt, dass herkömmliche Verfahren zum Bilden eines FinFET auf Probleme stoßen, die sich auf den Stufenunterschied in der leitfähigen Gate-Schicht, der aus der Anwesenheit der Rippe resultiert, beziehen. Die Freilegung und das Ätzen der leitfähigen Gate-Schicht, um die Gate-Elektrode zu bilden, ist besonders problematisch. Dies liegt daran, dass die Gate-Oxidschicht als eine Endätzstoppschicht verwendet wird, wenn die Gate-Elektrode durch Ätzen der leitfähigen Gate-Schicht gebildet wird. Aufgrund des Stufenunterschieds in der leitfähigen Gate-Schicht, der durch die Rippe verursacht wird, wird eine absolute Ätzmenge der leitfähigen Gate-Schicht vergrößert. Dies vergrößert seinerseits wesentlich die Wahrscheinlichkeit, dass ein Rest der leitfähigen Gate-Schicht um die Rippe unerwünscht einen Abstandshalter bzw. Spacer bilden. Wenn jedoch ein Damaszierungs-Gate-Verfahren, wie bei dem Ausführungsbeispiel der vorliegenden Erfindung, verwendet wird, können die Schwierigkeiten beim Ätzen der leitfähigen Gate-Schicht überwunden werden.
- Bezug nehmend nun auf
6A und6B wird eine Schutzschicht70 wahlweise an einer gesamten Oberfläche des Halbleitersubstrats10 gebildet, um die FinFET-Gate-Elektrode65a bei anschließenden Verfahren zu schützen. Die Schutzschicht kann beispielsweise eine Oxidschicht, die durch eine HDP-CVD abgeschieden wird, sein und kann beispielsweise aus einer PEOX-Schicht oder aus einer PE-TEOS- (Tetra-Ethyl-Ortho-Silicat-) Oxidschicht gebildet werden. Um eine PEOX-Schicht zu bilden, wird eine Reaktion zwischen SiH4 und O2 (oder N2O) verwendet, und um ein PE-TEOS zu bilden, wird eine Reaktion zwischen Si(OC2H5)4 und O2 verwendet. Eine Bildung der Schutzschicht70 ist jedoch nicht auf diese Beispiele begrenzt, und die Schutzschicht70 kann unter Verwendung einer CVD, einer LPCVD oder von Aufschleuder-Abscheidungs- (SOD-; SOD = Spin-on-Deposition) Verfahren gebildet werden. - Bezug nehmend auf
7A und7B werden die Schutzschicht70 und die Maskenschicht50 in dem Peripherieschaltungsbereich geätzt, um eine MOSFET-Gate-Bildungsregion75 zu definieren. Der Zellbereich verbleibt mit der Schutzschicht70 bedeckt. Eine MOSFET-Gate-Oxidschicht80 wird danach an der Oberfläche des Halbleitersubstrats10 innerhalb der MOSFET-Gate-Bildungsregion75 gebildet. Die MOSFET-Gate-Oxidschicht80 kann beispielsweise durch eine thermische Oxidation gebildet werden, um eine Siliziumoxidschicht aufzuwachsen. - Bezug nehmend auf
8A und8B wird eine leitfähige MOSFET-Gate-Schicht85 an einer Oberfläche der Schutzschicht70 gebildet, wodurch die MOSFET-Gate-Bildungsregion75 (7A ) gefüllt wird. Die leitfähige MOSFET-Gate-Schicht85 muss nicht auf die gleiche Art und Weise und aus einem gleichen Material wie die leitfähige FinFET-Gate-Schicht65 gebildet werden. Bei diesem Beispiel wird die leitfähige MOSFET-Gate-Schicht85 durch Abscheiden einer undotierten Polysiliziumschicht und dann Implantieren von Ionen, um eine Leitfähigkeit der Schicht zu erreichen, gebildet. Andere Verfahren können jedoch eingeführt werden, um die leitfähige MOSFET-Gate-Schicht85 zu bilden. - Bezug nehmend auf
9A und9B wird die leitfähige MOSFET-Gate-Schicht85 planarisiert, bis die oberste Oberfläche der Maskenschicht50 freigelegt ist. Auf diese Art und Weise wird die Schutzschicht70 entfernt, und eine MOSFET-Gate-Elektrode85 wird in ein Damaszierungsmuster innerhalb der MOSFET-Gate-Bildungsregion75 (7A ) gebildet. Ein chemisch-mechanisches Polieren (CMP) kann verwendet werden, um die leitfähige MOSFET-Gate-Schicht85 zu planarisieren. - Bezug nehmend auf
10A und10B wird die Maskenschicht50 entfernt. In-Phosphorsäure-Strippen bzw. -Abziehen kann beispielsweise verwendet werden, um die Nitridschicht45 der Maskenschicht50 zu entfernen, und eine Nassätzung mit einer verdünnten HF-Lösung oder einer BOE-Lösung kann verwendet werden, um die Oxidschicht40 der Maskenschicht50 zu entfernen. Die Oxidschicht40 der Maske50 kann wahlweise nicht entfernt werden, um die Oberfläche des Halbleitersubstrats10 zu schützen. - Nachdem die Maskenschicht
50 entfernt ist, wird ein Ionenimplantationsverfahren durchgeführt, um Source/Drain-Regionen zu bilden und um wahlweise ein Gate-Dotieren zu erreichen. D. h., wenn die FinFET-Gate-Elektrode65a aus einer in situ dotierten Polysiliziumschicht gebildet wird, werden FinFET-Source/Drain-Regionen90 an gegenüberliegenden Seiten der FinFET-Gate-Elektrode65a ohne ein Dotieren des FinFET-Gates gebildet. Wenn lediglich n-FinFET gebildet werden, wird die FinFET-Gate-Elektrode65a aus einer in situ n+-dotierten Polysiliziumschicht gebildet, und die n-FinFET-Source- und -Drain-Regionen werden gebildet. Wenn jedoch n- und p-FinFET gebildet werden, wird ein Dotieren unter Verwendung von geeigneten n- und p-Dotierstoffen und Ionenimplantationsmasken durchgeführt. P-, As- oder Sb-Ionen werden beispielsweise implantiert, um n-FinFET-Source/Drain-Regionen zu bilden. B-, In- oder Ga-Ionen werden ferner beispielsweise implantiert, um ein p-FinFET-Gate-Dotieren durchzuführen und um p-FinFET-Source/Drain-Regionen zu bilden. In diesem Fall kann, um eine Zunahme der Schwellenspannung des p-FinFET zu vermeiden, ein Gegendotieren bei dem Kanal des p-FinFET durchgeführt werden. - Das Gate-Dotieren wird in der Zwischenzeit hinsichtlich der leitfähigen MOSFET-Gate-Schicht
85 unter Verwendung einer geeigneten n- oder p-Ionenimplantationsmaske durchgeführt. Danach werden MOSFET-Source/Drain-Regionen95 an gegenüberliegenden Seiten der leitfähigen MOSFET-Gate-Schicht85 gebildet. - Obwohl nicht gezeigt, können die FinFET-Source/Drain-Regionen
90 und die MOSFET-Source/Drain-Regionen95 aus einer leicht dotierten Drain- (LDD-; LDD = Lightly Doped Drain) Typ-Struktur gebildet werden. In diesem Fall werden Abstandshalter an Seitenwänden der FinFET-Gate-Elektrode65a und der MOSFET-Gate-Elektrode85a zwischen einer Hochdichte-Ionenimplantation (etwa E15/cm2) und einer Niederdichte-Ionenimplantation (etwa E12/cm2-E13/cm2) gebildet. -
11 bis19 sind Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Die Halbleitervorrichtung dieses Ausführungsbeispiels ist zumindest teilweise durch eine Mehrzahl von vertikal gestapelten FET, beispielsweise FinFET, unterschiedlicher Leitfähigkeitstypen charakterisiert. Ein erster FinFET eines ersten Leitfähigkeitstyps mit einem in dem Zellbereich von1 gezeigten Entwurf ist an einer Oberfläche eines Halbleitersubstrats positioniert, und ein zweiter FinFET eines zweiten Leitfähigkeitstyps ist oberhalb des ersten FinFET positioniert. Bei dem folgenden Beispiel ist der erste Leitfähigkeitstyp ein n-Typ, und der zweite Leitfähigkeitstyp ist ein p-Typ. Die Erfindung ist jedoch nicht so begrenzt, und der erste und der zweite Leitfähigkeitstyp können umgekehrt sein. - Der linke Abschnitt von jeder der
11 bis19 ist eine Querschnittsansicht entlang der Reihen- (X-) Richtung (Linie a-a') des in1 gezeigten Zellbereichs. Der rechte Abschnitt von jeder der11 bis19 ist eine Querschnittsansicht entlang der Spalten- (Y-) Richtung (Linie b-b') des Zellbereichs von1 . Der Peripherieschaltungsbereich kann beispielsweise einen MOSFET, wie z. B. derselbe, der bei dem vorhergehenden Ausführungsbeispiel beschrieben ist, aufweisen. Eine solche Konfiguration ist im Folgenden in Verbindung mit einem anschließenden Ausführungsbeispiel beschrieben. Als ein weiteres Beispiel kann alternativ der Peripherieschaltungsbereich vertikal gestapelte FinFET ähnlich zu denselben, die der Zellbereich des vorliegenden Ausführungsbeispiels aufweist, aufweisen. - Das vorliegende Ausführungsbeispiel ist auf jeden Typ von Halbleitervorrichtung, der einen FinFET aufweist, anwendbar. Dieses Ausführungsbeispiel ist jedoch insbesondere für eine Implementation bei einer Technologie von statischen Direktzugriffsspeichern (SRAM; SRAM = Static Random Access Memory) geeignet. Bei einem SRAM bilden zwei NMOS-Vorrichtungen und zwei PMOS-Vorrichtungen eine Speicherzelle, und zwei zusätzliche NMOS-Vorrichtungen werden als ein Pass- bzw. ein Durchlass-Gate-Transistor zum Steuern der Verbindung zwischen der Speicherzelle und einer Bitleitung verwendet. Bei dem Beispiel des vorliegenden Ausführungsbeispiels können die NMOS- und PMOS-Vorrichtungen des SRAM durch n- bzw. p-FinFET ersetzt werden. Bei diesem Beispiel können ferner die n-FinFET, die für den Durchlass-Gate-Transistor und die Speicherzelle verwendet werden, in einer unteren Schicht gebildet werden, und dann können die p-FinFET, die für die Speicherzelle verwendet werden, oberhalb der n-FinFET gebildet werden. Es sei jedoch bemerkt, dass die p-FinFET stattdessen in der unteren Schicht gebildet werden können, und dass die n-FinFET oberhalb der p-FinFET gebildet werden können.
- Bezug nehmend nun auf
11 wird eine Isolationsschicht130 in einem Halbleitersubstrat110 , beispielsweise in einem massiven Siliziumsubstrat, gebildet. Eine erste aktive Region135 wird definiert, in der die Isolationsschicht130 nicht in dem Halbleitersubstrat110 gebildet wird. Die Isolationsschicht130 kann beispielsweise auf die gleiche Art und Weise, wie es im Vorhergehenden in Verbindung mit dem vorhergehenden Ausführungsbeispiel beschrieben ist, gebildet werden. In diesem Fall wird ein Abschnitt des Halbleitersubstrats110 geätzt, wodurch ein Graben115 gebildet wird. Als Nächstes wird eine Isolationsschicht-Zwischenlage120 an einer inneren Wand des Grabens115 gebildet, und danach wird eine Lückenfüll-Oxidschicht125 gebildet, um den Graben115 zu füllen. Die Lückenfüll-Oxidschicht125 und die Isolationsschicht-Zwischenlage120 werden anschließend planarisiert, wodurch die Isolationsschicht130 gebildet wird, die in der Oberfläche des Halbleitersubstrats110 vergraben ist. - Wie in
12 gezeigt ist, wird als Nächstes eine Maskenschicht150 dieses Beispiels an dem Halbleitersubstrat110 gebildet. Die Maskenschicht150 wird als ein Stapel einer Maskenoxidschicht140 und einer Maskennitridschicht145 gebildet. Die Maskenschicht150 wird als Nächstes geätzt, um eine erste Gate-Bildungsregion155 (für einen FinFET mit einem ersten Leitfähigkeitstyp) zu öffnen. Die Isolationsschicht-Zwischenlage120 und die Lückenfüll-Oxidschicht125 der Isolationsschicht130 werden dann durch die Maske geätzt, bis die erste aktive Region135 höher als die geätzte Isolationsschicht130' ist. Auf diese Art und Weise wird eine Rippe135' gebildet. - Bezug nehmend nun auf
13 wird eine erste Gate-Oxidschicht160 (für den FinFET mit dem ersten Leitfähigkeitstyp) an einer Oberfläche der Rippe135' (12 ) des Halbleitersubstrats110 innerhalb der freigelegten ersten Gate-Bildungsregion155 (12 ) gebildet. Die erste Gate-Oxidschicht160 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. Als Nächstes wird eine erste leitfähige Gate-Schicht165 (für den FinFET mit dem ersten Leitfähigkeitstyp) an einer Oberfläche der Maskenschicht150 gebildet, um die erste Gate-Bildungsregion155 (12 ) zu füllen. Die erste leitfähige Gate-Schicht165 kann beispielsweise aus einer in situ n+-dotierten Polysiliziumschicht gebildet werden. - Bezug nehmend auf
14 wird die erste leitfähige Gate-Schicht165 beispielsweise durch ein CMP planarisiert, bis eine oberste Oberfläche der Maskenschicht150 freigelegt ist. Auf diese Art und Weise wird eine erste Gate-Elektrode165a (für den FinFET mit dem ersten Leitfähigkeitstyp) innerhalb der ersten Gate-Bildungsregion155 (12 ) in ein Damaszierungsmuster vorteilhaft gebildet. - Das vorliegende Ausführungsbeispiel ist jedoch nicht auf die Bildung der ersten Gate-Elektrode
165a in ein Damaszierungsmuster begrenzt. Die erste Gate-Elektrode kann beispielsweise stattdessen gemäß einem herkömmlichen Verfahren zum Bilden einer Rippe, zum Bilden einer leitfähigen Gate-Schicht und dann Mustern der leitfähigen Gate-Schicht gebildet werden. - Bezug nehmend als Nächstes auf
15 wird die Maskenschicht150 entfernt, und eine Ionenimplantation wird durchgeführt, um wahlweise eine Gate-Dotieren zu erreichen und um Source/Drain-Regionen zu bilden. Wenn beispielsweise die erste Gate-Elektrode165a aus einer in situ n+-dotierten Polysiliziumschicht gebildet wird, werden die Source/Drain-Regionen170 in dem Zellbereich ohne ein FinFET-Gate-Dotieren gebildet. Die ersten Source/Drain-Regionen170 können ferner aus einer LDD-Struktur gebildet werden. In diesem Fall werden zusätzliche Verfahren zum Bilden von Abstandshaltern an den Seitenwänden der ersten Gate-Elektrode165a und zum Ausführen einer zusätzlichen Ionenimplantation benötigt. - Bezug nehmend auf
16 wird eine Zwischenschicht-Isolationsschicht175 , z. B. eine HDP-CVD-Oxidschicht, an einer gesamten Oberfläche des Halbleitersubstrats110 gebildet. Ein Durchgangsloch180 wird als Nächstes in der Zwischenschicht-Isolationsschicht175 gebildet, um eine der ersten Source/Drain-Regionen170 freizulegen. - Bezug nehmend als Nächstes auf
17 wird dann ein selektives epitaktisches Aufwachsen (SEG; SEG = Selective Epitaxial Growth) von Silizium von dem Oberflächenabschnitt der Source/Drain-Region170 , der durch das Durchgangsloch180 freigelegt ist, durchgeführt. Auf diese Art und Weise wird eine Siliziumschicht gebildet, die das Durchgangsloch180 füllt und sich über die Zwischenschicht-Isolationsschicht175 erstreckt. Die Siliziumschicht wird dann strukturiert bzw. gemustert, um eine zweite aktive Region185 mit einer rippenförmigen Konfiguration zu definieren. Die zweite aktive Region185 dient zum Bilden eines FinFET mit einem zweiten Leitfähigkeitstyp. - D. h., Bezug nehmend auf
18 , dass eine zweite Gate-Oxidschicht190 (für den FinFET mit dem zweiten Leitfähigkeitstyp) an der zweiten aktiven Region185 gebildet wird. Die zweite Oxidschicht190 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. Eine zweite leitfähige Gate-Schicht195 (für den FinFET mit dem zweiten Leitfähigkeitstyp) wird als Nächstes gebildet. Ein Material der zweiten leitfähigen Gate-Schicht195 kann sich von demselben der ersten leitfähigen Gate-Schicht165 unterscheiden. Die zweite leitfähige Gate-Schicht195 kann beispielsweise aus einem in situ p+-dotierten Silizium gebildet werden. Es ist jedoch vorzuziehen, die zweite leitfähige Gate-Schicht195 durch Bilden einer undotierten Polysiliziumschicht und dann Dotieren der undotierten Polysiliziumschicht bei einem anschließenden Verfahren zu bilden. - Bezug nehmend auf
19 wird die zweite leitfähige Gate-Schicht195 gemustert, um eine zweite Gate-Elektrode195a zu bilden. Ein Gate-Dotieren wird anschließend wahlweise durchgeführt, und zweite Source/Drain-Regionen200 (für den FinFET mit dem zweiten Leitfähigkeitstyp) werden an gegenüberliegenden Seiten der zweiten Gate-Elektrode195a implantiert. Wenn beispielsweise die zweite Gate-Elektrode195a aus einer in situ p+-dotierten Polysiliziumschicht gebildet wird, werden die zweiten Source/Drain-Regionen200 in der zweiten aktiven Region185 ohne ein Durchführen eines FinFET-Gate-Dotierens gebildet. Wenn ferner die zweite Gate-Elektrode195a aus einer undotierten Polysiliziumschicht gebildet wird, können die zweiten Source/Drain-Regionen200 aus einer LDD-Struktur gebildet werden. In diesem Fall werden zusätzliche Verfahren zum Bilden von Abstandshaltern an Seitenwänden der zweiten Gate-Elektrode195a und zum Ausführen einer zusätzlichen Ionenimplantation benötigt. - Bei den in Verbindung mit dem Ausführungsbeispiel von
11 bis19 dargestellten Beispiel wird das Gate des FinFET mit dem ersten Leitfähigkeitstyp unter Verwendung eines Damaszierungsverfahrens gebildet, und das Gate des FinFET mit dem zweiten Leitfähigkeitstyp wird unter Verwendung eines Musterungsverfahrens durchgeführt. Das Ausführungsbeispiel ist jedoch nicht durch die Art und Weise begrenzt, mit der die Gates hergestellt werden. Das Gate des FinFET mit dem ersten Leitfähigkeitstyp kann stattdessen beispielsweise durch Mustern gebildet werden, und das Gate des FinFET mit dem zweiten Leitfähigkeitstyp kann stattdessen unter Verwendung des Damaszierungsverfahrens gebildet werden. - Die Halbleitervorrichtung des Ausführungsbeispiels von
19 weist einen FinFET mit einem ersten Leitfähigkeitstyp und einen FinFET mit einem zweiten Leitfähigkeitstyp, der über den ersten FinFET gestapelt ist, auf. Die gestapelten FinFET sind in dem Zellbereich des Halbleitersubstrats110 gebildet. Der FinFET mit dem ersten Leitfähigkeitstyp weist die erste Gate-Oxidschicht160 , die erste Gate-Elektrode165a und die ersten Source/Drain-Regionen170 , die alle in der ersten aktiven Region135 gebildet sind, auf. Die Zwischenschicht-Isolationsschicht175 wird an dem FinFET mit dem ersten Leitfähigkeitstyp gebildet. Die zweite aktive Region185 dringt in die Zwischenschicht-Isolationsschicht175 ein und ist mit einer der ersten Source/Drain-Regionen170 verbunden und erstreckt sich über die Zwischenschicht-Isolationsschicht175 . Der FinFET mit dem zweiten Leitfähigkeitstyp weist die zweite Gate-Oxidschicht190 , die zweite Gate-Elektrode195a und die zweiten Source/Drain-Regionen200 , die alle bei der zweiten aktiven Region185 gebildet sind, auf. - Wie im Vorhergehenden erwähnt ist, wird bei dem Beispiel dieses Ausführungsbeispiels der FinFET mit dem ersten Leitfähigkeitstyp unter Verwendung eines Damaszierungsverfahrens gebildet. Als solches ist die Oberfläche der Isolationsschicht
130' niedriger als die freigelegte oberste Oberfläche des Halbleitersubstrats110 . Die erste aktive Region135 bildet somit die Rippe135' , die höher als die Oberfläche der Isolationsschicht130' ist. Die Gate-Oxidschicht160 des FinFET mit dem ersten Leitfähigkeitstyp wird entlang der Oberfläche der Rippe135' gebildet. Die Gate-Elektrode165a des FinFET mit dem ersten Leitfähigkeitstyp weist eine flache oberste Oberfläche auf und umgibt die Rippe135' . Die zweite aktive Region185 ist eine Siliziumschicht, die aus einer der ersten Source/Drain-Regionen170 selektiv und epitaktisch aufgewachsen wird. - Wenn eine Mehrzahl von FinFET mit unterschiedlichen Leitfähigkeitstypen in einem Zellbereich gebildet werden sollen, wird bevorzugt, dass alle FinFET, die in einer unteren Schicht gebildet sind, einen ersten Leitfähigkeitstyp aufweisen, während alle FinFET, die in einer oberen Schicht gebildet werden, einen zweiten Leitfähigkeitstyp aufweisen. Wenn beispielsweise eine SRAM-Zelle aus n-FinFET und p-FinFET, wie im Vorhergehenden erwähnt ist, aufgebaut ist, wird bevorzugt, dass die n-FinFET alle in einer Schicht gebildet werden und die p-FinFET alle in einer anderen Schicht gebildet werden.
- Das vertikale Stapeln der FinFET vergrößert die Integrationsdichte der Halbleitervorrichtung. Da die leitfähigen Gate-Schichten der FinFET mit unterschiedlichem Leitfähigkeitstyp ferner vorzugsweise nicht in der gleichen Schicht enthalten sind, ist es möglich, die Herstellung von jedem Typ einer leitfähigen Gate-Schicht auf eine Art und Weise zuzuschneiden, die für die Charakteristika des Leitfähigkeitstyps von jeder leitfähigen Gate-Schicht am besten geeignet ist.
-
20A bis32B sind Querschnittsansichten zum Erklären eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Die Halbleitervorrichtung dieses Ausführungsbeispiels ist mindestens teilweise durch den Zellbereich, der FinFET mit unterschiedlichen Leitfähigkeitstypen aufweist, und den Peripherieschaltungsbereich, der einen MOSFET aufweist, charakterisiert. Bei dem folgenden Beispiel wird ein p-FinFET über einem n-FinFET in dem Zellbereich gebildet. Die Erfindung ist natürlich nicht derart begrenzt. - Der linke Abschnitt von jeder der
20A ,21A ,22A ,23A ,24A ,25A ,26A ,27A ,28A ,29A ,30A ,31A und32A ist eine Querschnittsansicht entlang der Reihen- (X-) Richtung (Linie a-a') des Zellbereichs von1 . Der rechte Abschnitt von jeder der20A ,21A ,22A ,23A ,24A ,25A ,26A ,27A ,28A ,29A ,30A ,31A und32A ist eine Querschnittsansicht entlang der Reihen- (X-) Richtung (Linie a-a') des Peripherieschaltungsbereichs von1 . Der linke Abschnitt der20B ,21B ,22B ,23B ,24B ,25B ,26B ,27B ,28B ,29B ,30B ,31B und32B ist eine Querschnittsansicht entlang der Spalten- (Y-) Richtung (Linie b-b') des Zellbereichs von1 . Der rechte Abschnitt von20B ,21B ,22B ,23B ,24B ,25B ,26B ,27B ,28B ,29B ,30B ,31B und32B ist eine Querschnittsansicht entlang der Spalten- (Y-Richtung (Linie b-b') des Peripherieschaltungsbereichs von1 . - Bezug nehmend auf
20A und20B wird eine Isolationsschicht230 in einem Halbleitersubstrat210 , beispielsweise in einem massiven Siliziumsubstrat, gebildet. Eine erste aktive Region235 ist dort definiert, wo die Isolationsschicht230 nicht in der Oberfläche des Halbleitersubstrats210 gebildet ist. Die Isolationsschicht230 definiert ferner einen Zellbereich und einen Peripherieschaltungsbereich. - Die Isolationsschicht
230 kann beispielsweise auf die gleiche Art und Weise wie bei den vorhergehenden Ausführungsbeispielen gebildet werden. In diesem Fall wird ein Abschnitt des Halbleitersubstrats210 geätzt, um einen Graben215 zu bilden. Als Nächstes wird eine Isolationsschicht-Zwischenlage220 an einer inneren Wand des Grabens215 gebildet, und dann wird der Graben mit einer Lückenfüll-Oxidschicht225 gefüllt. Die Lückenfüll-Oxidschicht225 und die Isolationsschicht-Zwischenlage220 werden anschließend planarisiert, um die Isolationsschicht230 , die in der Oberfläche des Halbleitersubstrats210 vergraben ist, zu definieren. - Bezug nehmend auf
21A und21B wird eine Maskenschicht250 durch Stapeln einer Maskenoxidschicht240 und einer Maskennitridschicht245 auf dem Halbleitersubstrat210 gebildet. Die Maskenschicht250 wird dann geätzt, um eine erste Gate-Bildungsregion255 zu öffnen. Die Isolationsschicht-Zwischenlage220 und die Lückenfüll-Oxidschicht225 der Isolationsschicht230 werden als Nächstes durch die Maskenschicht250 derart geätzt, dass eine obere Oberfläche der ersten aktiven Region235 höher als die Oberfläche der geätzten Isolationsschicht230' ist. Auf diese Art und Weise wird eine Rippe235' gebildet. - Bezug nehmend auf
22A und22B wird dann eine erste Gate-Oxidschicht260 an der Oberfläche der Rippe235' (2B ) innerhalb der freigelegten ersten Gate-Bil dungsregion255 (21A ) gebildet. Die erste Gate-Oxidschicht260 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. Eine erste leitfähige Gate-Schicht265 wird als Nächstes an einer Oberfläche der Maskenschicht250 gebildet, um die erste Gate-Bildungsregion255 (21A ) zu füllen. Die erste leitfähige Gate-Schicht265 kann aus einer in situ n+-dotierten Polysiliziumschicht gebildet werden. - Als Nächstes Bezug nehmend auf
23A und23B wird die erste leitfähige Gate-Schicht265 beispielsweise durch ein CMP planarisiert, bis eine oberste Oberfläche der Maskenschicht250 freigelegt ist. Auf diese Art und Weise wird eine erste Gate-Elektrode265a innerhalb der ersten Gate-Bildungsregion255 (21A ) in ein Damaszierungsmuster vorteilhaft gebildet. - Bezug nehmend auf
24A und24B wird eine Schutzschicht270 , z. B. eine HDP-CVD-Oxidschicht, an einer gesamten Oberfläche des Halbleitersubstrats210 gebildet. Die Schutzschicht270 , die wahlweise ist und weggelassen werden kann, dient dazu, die erste Gate-Elektrode265a bei anschließenden Verfahren zu schützen. - Bezug nehmend auf
25A und25B werden die Schutzschicht270 und die Maskenschicht250 in dem Peripherieschaltungsbereich geätzt, um eine MOSFET-Gate-Bildungsregion275 zu erzeugen. Hier bleibt der Zellenbereich durch die Schutzschicht270 bedeckt. Eine MOSFET-Gate-Oxidschicht280 wird danach an der Oberfläche des Halbleitersubstrats210 innerhalb der MOSFET-Gate-Bildungsregion270 gebildet. Die MOSFET-Gate-Oxidschicht280 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. - Bezug nehmend auf
26A und26B wird eine leitfähige MOSFET-Gate-Schicht285 an einer Oberfläche der Schutzschicht270 gebildet, um die MOSFET-Gate-Bildungsregion275 (25A ) zu füllen. Die leitfähige MOSFET-Gate-Schicht285 kann aus einer undotierten Polysiliziumschicht gebildet werden. - Bezug nehmend auf
27A und27B wird die leitfähige MOSFET-Gate-Schicht285 planarisiert, bis die oberste Oberfläche der Maskenschicht250 freigelegt ist. Auf diese Art und Weise wird eine MOSFET-Gate-Elektrode285 innerhalb der MOSFET-Gate-Bildungsregion275 (25A ) in ein Damaszierungsmuster gebildet. Ein CMP kann beispielsweise verwendet werden, um die leitfähige MOSFET-Gate-Schicht285 zu planarisieren. - Als Nächstes Bezug nehmend auf
28A und28B wird die Maskenschicht250 entfernt, und eine Ionenimplantation wird durchgeführt, um ein Gate-Dotieren wahlweise zu erreichen und um Source/Drain-Regionen zu bilden. Wenn beispielsweise die erste Gate-Elektrode265a aus einer in situ n+-dotierten Polysiliziumschicht gebildet wird, werden die ersten Source/Drain-Regionen190 in dem Zellbereich ohne ein FinFET-Gate-Dotieren gebildet. - Ein Gate-Dotieren kann in der Zwischenzeit hinsichtlich der leitfähigen MOSFET-Gate-Schicht
285 unter Verwendung einer Ionenimplantationsmaske, die für die n- oder p-Leitfähigkeit geeignet ist, durchgeführt werden, und dann können MOSFET-Source/Drain-Regionen295 gebildet werden. Die ersten Source/Drain-Regionen290 und die MOSFET-Source/Drain-Regionen295 können ferner aus einer LDD-Struktur gebildet werden. In diesem Fall werden zusätzliche Verfahren zum Bilden von Abstandshaltern an Seitenwänden der ersten Gate-Elektrode265a und der MOSFET-Gate-Elektrode285a und zum Ausführen von zusätzlichen Ionenimplantationen benötigt. - Bezug nehmend auf
29A und29B wird eine Zwischenschicht-Isolationsschicht300 an der gesamten Oberfläche des Halbleitersubstrats210 gebildet, und danach wird ein Durchgangsloch305 gebildet, um eine der ersten Source/Drain-Regionen290 freizulegen. - Bezug nehmend auf die
30A und30B wird ein SEG von Silizium an dem Oberflächenabschnitt der ersten Source/Drain-Region290 , der durch das Loch305 frei gelegt ist, durchgeführt, um dadurch eine Siliziumschicht zu bilden, die das Durchgangsloch305 füllt und sich über die Zwischenschicht-Isolationsschicht300 erstreckt. Die Siliziumschicht wird dann gemustert, um eine zweite aktive Region310 mit einer Rippenformkonfiguration zu bilden. - Als Nächstes Bezug nehmend auf
31A und31B wird eine zweite Gate-Oxidschicht315 an der zweiten aktiven Region310 gebildet. Die zweite Gate-Oxidschicht315 kann beispielsweise eine Siliziumoxidschicht sein, die durch eine thermische Oxidation aufgewachsen wird. Eine zweite leitfähige Gate-Schicht320 wird als Nächstes gebildet. Die zweite leitfähige Gate-Schicht320 kann beispielsweise aus einer undotierten Polysiliziumschicht gebildet werden. - Bezug nehmend auf
32A und32B wird die zweite leitfähige Gate-Schicht320 gemustert, um eine zweite Gate-Elektrode320a zu bilden. Eine Ionenimplantation wird anschließend durchgeführt, um wahlweise ein Gate-Dotieren zu erreichen und um zweite Source/Drain-Regionen325 zu bilden. Die zweiten Source/Drain-Regionen325 können aus einer LDD-Struktur gebildet werden. In diesem Fall werden zusätzliche Verfahren zum Bilden von Abstandshaltern an den Seitenwänden der zweiten Gate-Elektrode320a und zum Ausführen einer zusätzlichen Ionenimplantation benötigt. - Wie in
32A und32B gezeigt ist, weist eine Halbleitervorrichtung gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung FinFET mit einem ersten und einem zweiten Leitfähigkeitstyp, die in einem Zellbereich gestapelt sind, und einen MOSFET, der in einem Peripherieschaltungsbereich gebildet ist, auf. Der FinFET mit dem ersten Leitfähigkeitstyp weist die erste Gate-Oxidschicht260 , die erste Gate-Elektrode265a und die ersten Source/Drain-Regionen290 , die alle an der ersten aktiven Region235 gebildet sind, auf. Die Zwischenschicht-Isolationsschicht300 ist an dem FinFET mit dem ersten Leitfähigkeitstyp gebildet, und die zweite aktive Region310 dringt in die Zwischenschicht-Isolationsschicht300 ein, um mit einer der ersten Source/Drain-Regionen290 verbunden zu sein, und erstreckt sich über die Zwischenschicht-Isolationsschicht300 . Der FinFET mit dem zweiten Leitfähigkeitstyp weist die zweite Gate-Oxidschicht315 , die zweite Gate-Elektrode320a und die zweiten Source/Drain-Regionen325 , die alle an der zweiten aktiven Region310 gebildet sind, auf. - Da der FinFET mit dem ersten Leitfähigkeitstyp bei diesem Beispiel unter Verwendung eines Damaszierungsverfahrens gebildet wird, ist die Oberfläche der Isolationsschicht
230' niedriger als die obere Oberfläche des Halbleitersubstrats210 , und die erste aktive Region235 bildet die Rippe235' , die sich über die Oberfläche der Isolationsschicht240' erstreckt. Die erste Gate-Oxidschicht260 ist entlang der Oberfläche der Rippe235' gebildet. Die erste Gate-Elektrode265a weist eine allgemein flache oberste Oberfläche auf und umgibt die Rippe235' . Die zweite aktive Region300 ist eine Siliziumschicht, die durch ein SEG aus der Oberfläche von einer der ersten Source/Drain-Regionen290 erhalten wird. - Der MOSFET weist die MOSFET-Gate-Oxidschicht
280 , die MOSFET-Gate-Elektrode285a und die MOSFET-Source/Drain-Regionen295 , die alle in dem Peripherieschaltungsbereich gebildet sind, auf. - Wenn eine Mehrzahl von FinFET von unterschiedlichen Leitfähigkeitstypen in dem Zellbereich gebildet werden soll, wird bevorzugt, dass alle FinFET, die in einer unteren Schicht gebildet sind, einen ersten Leitfähigkeitstyp aufweisen, während alle FinFET, die in einer oberen Schicht gebildet sind, einen zweiten Leitfähigkeitstyp aufweisen. Wenn beispielsweise eine SRAM-Zelle aus n-FinFET und p-FinFET, wie im Vorhergehenden erwähnt ist, aufgebaut ist, wird bevorzugt, dass die n-FinFET alle in einer Schicht gebildet sind und die p-FinFET alle in einer anderen Schicht gebildet sind.
- Ein vertikales Stapeln der FinFET vergrößert die Integrationsdichte der Halbleitervorrichtung. Da ferner die leitfähigen Gate-Schichten der FinFET mit unterschiedlichem Leitfähigkeitstyp nicht in der gleichen Schicht enthalten sind, und da der MOSFET in dem Peripherieschaltungskreis enthalten ist, ist es möglich, die Fertigung von jedem Typ einer leitfähigen Gate-Schicht auf eine Art und Weise zuzuschneiden, die für die Charakteristika des Leitfähigkeitstyps jeder leitfähigen Gate-Schicht am besten geeignet ist. Obwohl die vorliegende Erfindung unter Bezugnahme auf exemplarische Ausführungsbeispiele derselben besonders gezeigt und beschrieben ist, ist es für Fachleute offensichtlich, dass verschiedene Änderungen der Form und von Details an derselben durchgeführt werden können, ohne von dem Geist und dem Schutzbereich der vorliegenden Erfindung abzuweichen.
- Bei den im Vorhergehenden beschriebenen Ausführungsbeispielen sind beispielsweise FinFET mit zwei Leitfähigkeitstypen in zwei Schichten gebildet, d. h. einer unteren Schicht bzw. einer oberen Schicht. Zusätzliche FinFET, die in zusätzlichen Schichten enthalten sind, können jedoch ferner vorgesehen sein. Eine zweite Isolationsschicht ist über dem zweiten FinFET mit dem zweiten Leitfähigkeitstyp gebildet, und ein dritter FinFET mit dem ersten Leitfähigkeitstyp kann beispielsweise über der zweiten Isolationsschicht positioniert sein und eine dritte Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer dritten aktiven Region erstreckt, aufweisen, wobei die dritte aktive Region des dritten FinFET mit einer Source/Drain-Region des zweiten FinFET über eine Öffnung in der zweiten Isolationsschicht verbunden ist. Der Schutzbereich der vorliegenden Erfindung ist wiederum nicht durch die offenbarten Ausführungsbeispiele begrenzt und ist stattdessen durch die folgenden Ansprüche definiert.
Claims (61)
- Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten: Bereitstellen eines Halbleitersubstrats mit einem Zellbereich und einem Peripherieschaltungsbereich; Bilden einer Maskenschicht über dem Zellbereich und dem Peripherieschaltungsbereich des Halbleitersubstrats; Bilden eines FinFet-Gates durch Bilden einer ersten Öffnung in der Maskenschicht, um eine erste Gate-Region in dem Zellbereich des Halbleitersubstrats freizulegen, und Bilden einer FinFET-Gate-Elektrode in der ersten Öffnung unter Verwendung eines Damaszierungsverfahrens; und Bilden eines MOSFET-Gates durch Bilden einer zweiten Öffnung in der Maskenschicht, um eine zweite Gate-Region in dem Peripherieschaltungsbereich des Halbleitersubstrats freizulegen, und Bilden einer MOSFET-Gate-Elektrode in der zweiten Öffnung unter Verwendung eines Damaszierungsverfahrens.
- Verfahren nach Anspruch 1, bei dem das FinFET-Gate vor dem MOSFET-Gate gebildet wird.
- Verfahren nach Anspruch 1, bei dem das MOSFET-Gate vor dem FinFET-Gate gebildet wird.
- Verfahren nach Anspruch 1, bei dem sich ein Material der FinFET-Gate-Elektrode von einem Material der MOSFET-Gate-Elektrode unterscheidet.
- Verfahren nach Anspruch 4, bei dem die FinFET-Gate-Elektrode N+-dotiertes Polysilizium aufweist.
- Verfahren nach Anspruch 4, bei dem die FinFET-Gate-Elektrode SiGe, Si oder Poly-Si aufweist.
- Verfahren nach Anspruch 5, bei dem die MOSFET-Gate-Elektrode undotiertes Polysilizium aufweist.
- Verfahren nach Anspruch 6, bei dem die MOSFET-Gate-Elektrode undotiertes Polysilizium aufweist.
- Verfahren nach Anspruch 4, bei dem die FinFET-Gate-Elektrode ein erstes Metall und die MOSFET-Gate-Elektrode ein zweites Metall aufweist.
- Verfahren nach Anspruch 1, bei dem die FinFET-Gate-Elektrode und die MOSFET-Gate-Elektrode ein Metall aufweisen.
- Verfahren nach Anspruch 1, bei dem die FinFET-Gate-Elektrode derart gebildet ist, um drei Seiten einer aktiven Schicht des Zellbereichs mit einer dazwischen positionierten Gate-Oxidschicht gegenüberzuliegen.
- Verfahren zum Herstellen einer Halbleitervorrichtung, das das Bilden einer FinFET-Gate-Elektrode aus einem ersten Material über einem Zellbereich eines Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens und das Bilden einer MOSFET-Gate-Elektrode aus einem zweiten Material über einem Peripherieschaltungsbereich des Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens aufweist.
- Verfahren nach Anspruch 12, bei dem sich das erste Material von dem zweiten Material unterscheidet.
- Verfahren nach Anspruch 12, bei dem das FinFET-Gate vor dem MOSFET-Gate gebildet wird.
- Verfahren nach Anspruch 12, bei dem das MOSFET-Gate vor dem FinFET-Gate gebildet wird.
- Verfahren nach Anspruch 13, bei dem die FinFET-Gate-Elektrode N+-dotiertes Polysilizium aufweist.
- Verfahren nach Anspruch 13, bei dem die FinFET-Gate-Elektrode SiGe, Si oder Poly-Si aufweist.
- Verfahren nach Anspruch 16, bei dem die MOSFET-Gate-Elektrode undotiertes Polysilizium aufweist.
- Verfahren nach Anspruch 17, bei dem die MOSFET-Gate-Elektrode undotiertes Polysilizium aufweist.
- Verfahren nach Anspruch 13, bei dem die FinFET-Gate-Elektrode ein erstes Metall und die MOSFET-Gate-Elektrode ein zweites Metall aufweist.
- Verfahren nach Anspruch 12, bei dem die FinFET-Gate-Elektrode und die MOSFET-Gate-Elektrode ein Metall aufweisen.
- Verfahren nach Anspruch 12, bei dem die FinFET-Gate-Elektrode gebildet wird, um drei Seiten einer aktiven Schicht des Zellbereichs mit einer dazwischen positionierten Gate-Oxidschicht gegenüberzuliegen.
- Halbleitervorrichtung mit: einem Halbleitersubstrat; einem ersten FET mit einer ersten Leitfähigkeit, der über dem Halbleitersubstrat positioniert ist und eine erste Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer ersten aktiven Region erstreckt, aufweist; einer Isolationsschicht, die über dem ersten FET gebildet ist; und einem zweiten FET mit einer zweiten Leitfähigkeit, der über der Isolationsschicht positioniert ist und eine zweite Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer zweiten aktiven Region erstreckt, aufweist.
- Halbleitervorrichtung nach Anspruch 23, bei der der erste und der zweite FET FinFET sind.
- Halbleitervorrichtung nach Anspruch 24, bei der die zweite aktive Region des zweiten FET mit einer Source/Drain-Region des ersten FET über eine Öffnung in der Isolationsschicht verbunden ist.
- Halbleitervorrichtung nach Anspruch 24, bei der sich ein Material der ersten Gate-Elektrode von einem Material der zweiten Gate-Elektrode unterscheidet.
- Halbleitervorrichtung nach Anspruch 26, bei der die erste Gate-Elektrode N+-dotiertes Polysilizium aufweist.
- Halbleitervorrichtung nach Anspruch 26, bei der die erste Gate-Elektrode SiGe aufweist.
- Halbleitervorrichtung nach Anspruch 27, bei der die zweite Gate-Elektrode P+-dotiertes Polysilizium aufweist.
- Halbleitervorrichtung nach Anspruch 28, bei der die zweite Gate-Elektrode P+-dotiertes Polysilizium aufweist.
- Halbleitervorrichtung nach Anspruch 24, mit ferner: einer zweiten Isolationsschicht, die über dem zweiten FET gebildet ist; und einem dritten FinFET mit der ersten Leitfähigkeit, der über der zweiten Isolationsschicht positioniert ist und eine dritte Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer dritten aktiven Region erstreckt, aufweist, wobei die dritte aktive Region des dritten FinFET mit einer Source/Drain-Region des zweiten FET über eine Öffnung in der zweiten Isolationsschicht verbunden ist.
- Halbleitervorrichtung nach Anspruch 31, bei der sich ein Material einer ersten FinFET-Gate-Elektrode von einem Material von sowohl der zweiten als auch der dritten Gate-Elektrode unterscheidet.
- Halbleitervorrichtung nach Anspruch 32, bei der sich das Material der zweiten Gate-Elektrode von dem Material der dritten Gate-Elektrode unterscheidet.
- Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten: Bilden eines ersten FET mit einer ersten Leitfähigkeit über einem Halbleitersubstrat, wobei der erste FET eine erste Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer ersten aktiven Region erstreckt, aufweist; und Bilden einer Isolationsschicht über dem ersten FET; und Bilden eines zweiten FET mit einer zweiten Leitfähigkeit über der Isolationsschicht, der eine zweite Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer zweiten aktiven Region erstreckt, aufweist.
- Verfahren nach Anspruch 34, bei der der erste und der zweite FET FinFET sind.
- Verfahren nach Anspruch 35, das ferner das Verbinden der zweiten aktiven Region des zweiten FET mit einer Source/Drain-Region des ersten FET über eine Öffnung in der Isolationsschicht aufweist.
- Verfahren nach Anspruch 36, bei dem die zweite aktive Region durch ein selektives epitaktisches Aufwachsen (SEG) durch die Öffnung in der Isolationsschicht gebildet wird.
- Verfahren nach Anspruch 36, bei dem sich ein Material der ersten Gate-Elektrode von einem Material der zweiten Gate-Elektrode unterscheidet.
- Verfahren nach Anspruch 38, bei dem die erste Gate-Elektrode N+-dotiertes Polysilizium aufweist.
- Verfahren nach Anspruch 38, bei dem die erste Gate-Elektrode SiGe aufweist.
- Verfahren nach Anspruch 38, bei dem die zweite Gate-Elektrode P+-dotiertes Polysilizium aufweist.
- Verfahren nach Anspruch 39, bei dem die zweite Gate-Elektrode P+-dotiertes Polysilizium aufweist.
- Verfahren zum Herstellen einer Halbleitervorrichtung, mit folgenden Schritten: Bereitstellen eines Halbleitersubstrats mit einem Zellbereich und einem Peripherieschaltungsbereich; Bilden einer Maskenschicht über dem Zellbereich und dem Peripherieschaltungsbereich des Halbleitersubstrats; Bilden eines ersten FinFET-Gates durch Bilden einer ersten Öffnung in der Maskenschicht, um eine erste Gate-Region in dem Zellbereich des Halbleitersubstrats freizulegen, und Bilden einer FinFET-Gate-Elektrode in der ersten Öffnung unter Verwendung eines Damaszierungsverfahrens; Bilden eines MOSFET-Gates durch Bilden einer zweiten Öffnung in der Maskenschicht, um eine zweite Gate-Region in dem Peripherieschaltungsbereich des Halbleitersubstrats freizulegen, und Bilden einer MOSFET-Gate-Elektrode in der zweiten Öffnung unter Verwendung eines Damaszierungsverfahrens; Bilden von ersten Source- und Drain-Regionen benachbart zu dem ersten FinFET-Gate, um einen ersten FinFET zu definieren; Bilden von zweiten Source- und Drain-Regionen benachbart zu dem MOSFET-Gate, um einen MOSFET zu definieren; Bilden einer Isolationsschicht über dem ersten FinFET und dem MOSFET; und Bilden eines zweiten FinFET mit einem zweiten FinFET-Gate über der Isolationsschicht und gestapelt über den ersten FinFET.
- Verfahren nach Anspruch 43, das ferner das Bilden einer Öffnung in der Isolationsschicht aufweist, um entweder die Source- oder die Drain-Region des ersten FinFET freizulegen, wobei eine zweite aktive Region des zweiten FinFET mit entweder der Source- oder der Drain-Region des ersten FinFET über die Öffnung in der Isolationsschicht verbunden ist.
- Verfahren nach Anspruch 44, bei dem die zweite aktive Region durch selektives epitaktisches Aufwachsen (SEG) durch die Öffnung in der Isolationsschicht gebildet wird.
- Verfahren nach Anspruch 44, bei dem die erste FinFET-Gate-Elektrode gebildet wird, um drei Seiten der ersten aktiven Schicht mit einer dazwischen positionierten ersten Gate-Oxidschicht gegenüberzuliegen, und bei dem die zweite FinFET-Gate-Elektrode gebildet wird, um drei Seiten der zweiten aktiven Schicht mit einer dazwischen positionierten zweiten Gate-Oxidschicht gegenüberzuliegen.
- Verfahren nach Anspruch 43, bei dem das erste FinFET-Gate vor dem MOSFET-Gate gebildet wird.
- Verfahren nach Anspruch 43, bei dem das MOSFET-Gate vor dem ersten FinFET-Gate gebildet wird.
- Verfahren nach Anspruch 43, bei dem sich ein Material der ersten FinFET-Gate-Elektrode von einem Material der MOSFET-Gate-Elektrode unterscheidet.
- Verfahren nach Anspruch 43, bei dem sich ein Material der ersten FinFET-Gate-Elektrode von einem Material der zweiten FinFET-Gate-Elektrode unterscheidet.
- Verfahren nach Anspruch 50, bei dem sich ein Material der MOSFET-Gate-Elektrode von Materialien der ersten und der zweiten FinFET-Gate-Elektrode unterscheidet.
- Verfahren zum Herstellen einer Halbleitervorrichtung, das das Bilden einer ersten FinFET-Gate-Elektrode aus einem ersten Material über einem Zellbereich eines Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens, das Bilden einer MOSFET-Gate-Elektrode aus einem zweiten Material über einem Peripherieschaltungsbereich des Halbleitersubstrats unter Verwendung eines Damaszierungsverfahrens und das Bilden einer zweiten FinFET-Gate-Elektrode aus einem dritten Material gestapelt über die erste FinFET-Gate-Elektrode mit einer dazwischen positionierten Isolationsschicht aufweist.
- Verfahren nach Anspruch 52, bei dem sich das erste Material von dem zweiten Material unterscheidet.
- Verfahren nach Anspruch 52, bei dem sich das erste, das zweite und das dritte Material voneinander unterscheiden.
- Verfahren nach Anspruch 52, bei dem die erste FinFET-Gate-Elektrode vor der MOSFET-Gate-Elektrode gebildet wird.
- Verfahren nach Anspruch 52, bei dem die MOSFET-Gate-Elektrode vor der ersten FinFET-Gate-Elektrode gebildet wird.
- Halbleitervorrichtung mit: einem Halbleitersubstrat mit einem Zellbereich und einem Peripherieschaltungsbereich; einem ersten FET mit einer ersten Leitfähigkeit, der in dem Zellbereich über dem Halbleitersubstrat positioniert ist und eine erste Gate-Elektrode, die sich über einer obersten Oberfläche und gegenüberliegenden Seitenoberflächen einer ersten aktiven Region erstreckt, aufweist; einem MOSFET, der über dem Peripherieschaltungsbereich positioniert ist und eine zweite Gate-Elektrode aufweist; einer Isolationsschicht, die über dem ersten FET und dem MOSFET gebildet ist; und einem zweiten FET mit einer zweiten Leitfähigkeit, der über der Isolationsschicht positioniert ist und über den ersten FET gestapelt ist, wobei der zweite FET eine zweite Gate-Elektrode, die sich über eine oberste Oberfläche und gegenüberliegende Seitenoberflächen einer zweiten aktiven Region erstreckt, aufweist.
- Halbleitervorrichtung nach Anspruch 57, bei dem der erste und der zweite FET FinFET sind.
- Halbleitervorrichtung nach Anspruch 58, bei der die zweite aktive Region des zweiten FinFET mit einer Source/Drain-Region des ersten FinFET über eine Öffnung in der Isolationsschicht verbunden ist.
- Halbleitervorrichtung nach Anspruch 58, bei dem sich ein Material der ersten Gate-Elektrode von einem Material der zweiten Gate-Elektrode unterscheidet.
- Halbleitervorrichtung nach Anspruch 58, bei der sich die jeweiligen Materialien der ersten, zweiten und dritten Gate-Elektrode voneinander unterscheiden.
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