DE102004060644A1

DE102004060644A1 - Direktzugriffsspeicher unter Verwendung von Vorladezeitgebern in einem Testmodus

Info

Publication number: DE102004060644A1
Application number: DE102004060644A
Authority: DE
Inventors: Joonho Kim
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-12-16
Filing date: 2004-12-16
Publication date: 2005-07-21
Anticipated expiration: 2024-12-17
Also published as: DE102004060644B4; US6965534B2; US20050128837A1

Abstract

Ausführungsbeispiele der vorliegenden Erfindung sind in einem Direktzugriffsspeicher dargestellt. Bei einem Ausführungsbeispiel weist der Direktzugriffsspeicher Speicherbänke und Vorladezeitgeber auf, die konfiguriert sind, um Vorladesignale an die Speicherbänke zu liefern. Jeder der Vorladezeitgeber entspricht einer der Speicherbänke und jeder der Vorladezeitgeber ist konfiguriert, um in dem Normalmodus und in dem Testmodus eines der Vorladesignale an die entsprechende der Speicherbänke zu liefern.

Description

Ein Typ eines in der Technik bekannten Speichers ist ein dynamischer Direktzugriffsspeicher (DRAM). Ein DRAM umfasst üblicherweise eine Mehrzahl von Speicherbänken. Jede Speicherbank umfasst eines oder mehrere Arrays von Speicherzellen. Die Speicherzellen in jedem Array von Speicherzellen sind in Zeilen und Spalten angeordnet, wobei sich die Zeilen entlang einer x-Richtung erstrecken und die Spalten entlang einer y-Richtung. Leitfähige Wortleitungen erstrecken sich entlang der x-Richtung über ein Array von Speicherzellen und leitfähige Bitleitungen erstrecken sich entlang der y-Richtung über ein Array von Speicherzellen. Eine Speicherzelle befindet sich an jedem Kreuzungspunkt einer Wortleitung und einer Bitleitung. Auf Speicherzellen wird unter Verwendung einer Zeilenadresse und einer Spaltenadresse zugegriffen.

Jede der Speicherzellen in einem Array von Speicherzellen umfasst einen Kondensator und einen Transistor. Der Kondensator ist elektrisch durch den Transistor mit einer der Bitleitungen gekoppelt. Der Steuereingang des Transistors ist elektrisch mit einer der Wortleitungen gekoppelt. Der Transistor wird eingeschaltet (leitend), um auf den Kondensator zuzugreifen, und ausgeschaltet (nichtleitend), um einen Spannungspegel auf dem Kondensator zu erfassen. Der Kondensator wird auf einen Hochspannungspegel geladen, der eine logische Eins darstellen kann, oder auf einen Niederspannungspegel entladen, der eine logische Null darstellen kann.

Jede Bitleitung ist elektrisch mit einem Leseverstärker gekoppelt und durch eine Vorladespannungsquelle auf einen Vorladespannungspegel vorgeladen. Vor einer Lese- oder Schreiboperation wird die Vorladespannungsquelle von der Bitleitung entfernt und die Bitleitung floatet bzw. schwebt auf dem Vorladespannungspegel. Der Leseverstärker kann ein Differenzverstärker sein, wobei ein Eingang desselben elektrisch mit einer Bitleitung gekoppelt ist und der andere Eingang elektrisch mit einem Referenzspannungspegel, wie z. B. dem Vorladespannungspegel, gekoppelt ist.

Während einer Leseoperation wird die Wortleitung aktiviert, um den Transistor einzuschalten. Der auf dem Kondensator gespeicherte Spannungspegel wird an die floatende bzw. schwebende Bitleitung weitergeleitet, um den Spannungspegel auf der Bitleitung in entweder einen höheren oder niedrigeren Spannungspegel als den Vorladespannungspegel zu verändern. Der Leseverstärker vergleicht den Spannungspegel auf der Bitleitung mit dem Referenzspannungspegel und liefert eine entsprechende Hoch- oder Niederspannungspegel-Antwort. Zusätzlich liefert der Leseverstärker die Antwort durch die Bitleitung zurück an die Speicherzelle, um den Kondensator zu laden oder zu entladen und den gerade zurückgelesenen Spannungspegel auf dem Kondensator zu speichern. Die Wortleitung wird deaktiviert, um den Transistor auszuschalten, und die Bitleitung wird auf den Vorladespannungspegel vorgeladen, um sich auf die nächste Operation vorzubereiten.

Während einer Schreiboperation ist die Wortleitung aktiviert, um den Transistor einzuschalten, um durch die Bitleitung auf den Kondensator zuzugreifen. Üblicherweise übersteuert eine Schreibtreiberschaltung den Leseverstärker, um den Kondensator durch die Bitleitung und den Transistor zu laden oder zu entladen. Die Wortleitung wird deaktiviert, um den Transistor auszuschalten und den erfassten Wert auf dem Kondensator zu speichern. Die Bitleitung wird auf den Vorladespannungspegel vorgeladen, um sich für die nächste Operation vorzubereiten.

Während eines Normalbetriebs, als Normalmodus bezeichnet, wird auf jede Speicherbank unabhängig von den anderen Speicherbänken zugegriffen. Ein Lese- oder Schreibbefehl wird ausgegeben und eine Speicherbank wird adressiert, um Speicherzellen in der ausgewählten Speicherbank zu lesen oder zu schreiben. Die anderen Speicherbänke werden vorgeladen, wenn auf die ausgewählte Speicherbank zugegriffen wird. Nachdem Daten von der ausgewählten Speicherbank gelesen oder in dieselbe geschrieben wurden, werden die Bitleitungen der ausgewählten Speicherbank auf den Vorladespannungspegel vorgeladen, um die Lese- oder Schreiboperation abzuschließen. Ein weiterer Befehl wird ausgegeben, um Speicherzellen in der gleichen oder einer anderen Speicherbank zu lesen oder zu schreiben. Das Ausgeben eines Befehls zum Zugreifen auf und Vorladen einer Speicherbank zu einem Zeitpunkt ist zeitraubend und kann, wenn dies zum Testen aller Speicherbänke verwendet wird, zu Testkosten führen, die für den Markt erträgliche Kosten übersteigen.

Während eines Testens des Speichers kann der Speicher in einen Spezialmodus, als Testmodus bezeichnet, gegeben werden. In dem Testmodus wird ein Lese- oder Schreibbefehl ausgegeben, um gleichzeitig auf eine Mehrzahl von Speicherbänken zuzugreifen. Der Speicher überträgt ansprechend auf einen Lese- oder Schreibbefehl automatisch Daten zu oder von jeder der Speicherbänke, auf die gleichzeitig zugegriffen wird. Mehrere Befehle werden zum Zugriff auf mehrere Speicherbänke nicht benötigt. Daten werden während der Lese- oder Schreiboperation zu oder von jeder der Speicherbänke, auf die gleichzeitig zugegriffen wird, in Datenblöcken bzw. Datenbündeln (data bursts), die zeitlich multiplexiert oder verschachtelt sind, übertragen. Während einer Testmodus-Leseoperation bei einem DRAM mit zwei Speicherbänken z. B. wird ein erstes Datenbit von der ersten Speicherbank auf einer Datenleitung, gefolgt durch ein erstes Datenbit von der zweiten Speicherbank, bereitgestellt. Als nächstes wird ein zweites Datenbit von der ersten Speicherbank auf der Datenleitung, gefolgt durch ein zweites Datenbit von der zweiten Speicherbank bereitgestellt. Das Datenbündel von der ersten Speicherbank ist nicht vollständig, bevor das Datenbündel von der zweiten Speicherbank beginnt. Eine Testmodusoperation senkt eine Testzeit verglichen mit einer Normalmodusoperation. Ein Vorladen der Speicherbänke zu der geeigneten Zeit und in der ordnungsgemäßen Reihenfolge kann jedoch eine schwierige Aufgabe sein.

Es ist die Aufgabe der vorliegenden Erfindung, einen Direktzugriffsspeicher, eine Speichersteuerschaltung oder ein Verfahren zum automatischen Vorladen mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch einen Direktzugriffsspeicher gemäß Anspruch 1 oder 23, eine Speichersteuerschaltung gemäß Anspruch 17 oder ein Verfahren gemäß Anspruch 27 gelöst.

Ausführungsbeispiele der vorliegenden Erfindung sind in einem Direktzugriffsspeicher dargestellt. Bei einem Ausführungsbeispiel weist der Direktzugriffsspeicher Speicherbänke und Vorladezeitgeber auf, die konfiguriert sind, um Vorladesignale an die Speicherbänke zu liefern. Jeder der Vorladezeitgeber entspricht einer der Speicherbänke und jeder der Vorladezeitgeber ist konfiguriert, um in einem Normalmodus und in einem Testmodus eines der Vorladesignale an die entsprechende der Speicherbänke zu liefern.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein Blockdiagramm, das einen dynamischen Direktzugriffsspeicher darstellt;

2 ein Diagramm, das ein Ausführungsbeispiel einer Speicherzelle in dem Array von Speicherzellen in dem dynamischen Direktzugriffsspeicher darstellt;

3 ein Diagramm, das eine Vorladesteuerschaltung in dem dynamischen Direktzugriffsspeicher darstellt;

4 ein Zeitdiagramm, das eine Normalmodusfunktionsweise der Vorladesteuerschaltung darstellt; und

5 ein Zeitdiagramm, das eine Testmodusfunktionsweise der Vorladesteuerschaltung darstellt.

In der folgenden detaillierten Beschreibung wird Bezug auf die beigefügten Zeichnungen genommen, die einen Teil hiervon bilden und in denen zur Darstellung spezifische Ausführungsbeispiele gezeigt sind, bei denen die Erfindung praktiziert werden kann. Diesbezüglich wird eine Richtungsterminologie, wie z. B. „oben", „unten", „vorne", „hinten", „vorderer", „hinterer" usw., unter Bezugnahme auf die Ausrichtung der gerade beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl unterschiedlicher Ausrichtungen positioniert werden können, wird die Richtungsterminologie zu Darstellungszwecken verwendet und ist in keiner Weise einschränkend. Es wird darauf verwiesen, dass andere Ausführungsbeispiele verwendet werden können und Struktur- oder Logikveränderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung derselben soll deshalb in keinem einschränkenden Sinn aufgefasst werden und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
1 ist ein Blockdiagramm, das einen dynamischen Direktzugriffsspeicher (DRAM) 20 darstellt. Der DRAM 20 umfasst eine Speichersteuerschaltung 22, ein Adressregister 24, eine Daten-Eingangs/Ausgangs- (-I/O-) Schaltung 26 und zwei Speicherbänke, BANK0 und BANK1, angezeigt bei 28a und 28b. Bei einem Ausführungsbeispiel ist der DRAM 20 ein synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate (DDR SDRAM).
Die Speichersteuerschaltung 22 umfasst eine Vorladesteuerschaltung 30, die automatisch eines oder mehrere Hochspannungspegel-Speicherbank-Vorladesignale ansprechend auf einen Automatik-Vorlade-Lese- oder -Schreibbefehl liefert. Die Vorladesteuerschaltung 30 liefert ein Speicherbank-Null-Vorladesignal zum Vorladen der Speicherbank 28a und ein Speicherbank-Eins-Vorladesignal zum Vorladen der Speicherbank 28b. Die Leseverstärker 38 umfassen Vorladevorspannungsschaltungen 40, die durch das Hochspannungspegel-Speicherbank-Null-Vorladesignal aktiviert werden, um die Speicherbank 28a vorzuladen. Leseverstärker in der Speicherbank 28b umfassen Vorladevorspannungsschaltungen, die durch das Hochspannungspegel-Speicherbank-Eins-Vorladesignal aktiviert werden, um die Speicherbank 28b vorzuladen.
Bei einer Normaloperation oder einem Normalmodus liefert die Vorladesteuerschaltung 30 ein Speicherbank-Vorladesignal, um automatisch die adressierte Speicherbank 28a oder 28b an dem Ende einer Lese- oder Schreiboperation vorzuladen. In dem Testmodus liefert die Vorladesteuerschaltung 30 ein Speicherbank-Null- und ein Speicherbank-Eins-Vorladesignal, um nacheinander die Vorladevorspannungsschaltungen, wie z. B. Vorladevorspannungsschaltungen 40, in den Speicherbänken 28a und 28b ansprechend auf einen Automatik-Vorlade-Lese- oder – Schreibbefehl zu aktivieren. In einem Testmodus wird jede der Speicherbänke 28a und 28b ansprechend auf einen Automatik-Vorlade-Lese- oder -Schreibbefehl vorgeladen.
Die Speicherbank 28a umfasst ein Array von Speicherzellen 32, ein Zeilenadresslatch- bzw. -zwischenspeicher- und Decodierelement 34, ein Spaltenadresslatch- bzw. -zwischenspeicher- und Decodierelement 36 und Leseverstärker 38. Die Leseverstärker 38 umfassen die Vorladevorspannungsschaltungen 40, die durch die Vorladesteuerschaltung 30 aktiviert werden, um die Speicherbank 28a vorzuladen. Leitfähige Wortleitungen 42, als Zeilenauswahlleitungen bezeichnet, erstrecken sich in der x-Richtung über das Array von Speicherzellen 32. Leitfähige Bitleitungen 44, Spaltenauswahlleitungen genannt, erstrecken sich in der y-Richtung über das Array von Speicherzellen 32. Eine Speicherzelle 46 befindet sich an jedem Kreuzungspunkt einer Wortleitung 42 und einer Bitleitung 44.
Jede Wortleitung 42 ist elektrisch mit dem Zeilenadresslatch- und Decodierelement 34 gekoppelt und jede Bitleitung 44 ist elektrisch mit einem der Leseverstärker 38 gekoppelt. Die Leseverstärker 38 sind elektrisch mit dem Spaltenadresslatch- und Decodierelement 36 durch leitfähige Spaltendecodierleitungen 48 gekoppelt. Zusätzlich sind die Leseverstärker 38 elektrisch mit der Daten-I/O-Schaltung 26 durch Daten-I/O-Leitungen 50 gekoppelt. Die Daten-I/O-Schaltung 26 ist elektrisch mit Daten-I/O-Anschlussflächen oder -Stiften, DQs bezeichnet, bei 52 gekoppelt.
Die Speichersteuerschaltung 22 ist elektrisch mit dem Zeilenadresslatch- und Decodierelement 34 und dem Spaltenadresslatch- und Decodierelement 36 durch leitfähige Latchsteuerleitungen 54 gekoppelt. Zusätzlich ist die Speichersteuerschaltung 22 elektrisch durch einen leitfähigen Signalpfad bei 56 mit dem Adressregister 24 gekoppelt. Das Adressregister 24 ist elektrisch mit dem Zeilenadresslatch- und Decodierelement 34 und dem Spaltenadresslatch- und Decodierelement 36 durch Zeilen- und Spaltenadressleitungen, bei 58 angezeigt, gekoppelt. Das Adressregister 24 empfängt Zeilen- und Spaltenadresssignale durch leitfähige Adressleitungen bei 60. Die Speichersteuerschaltung 22 empfängt Steuersignale, einschließlich Testmodus-, Zeilenadress-Strobe- bzw. – Freigabe- (-RAS-) und Spaltenadress-Strobe- bzw. -Freigabe- (-CAS-) Signale und Lese- und Schreibbefehle, einschließlich Automatik-Vorlade-Lese- und -Schreib-Befehlen, durch Steuerleitungen bei 62.
Die Speichersteuerschaltung 22, die die Vorladesteuerschaltung 30 umfasst, ist elektrisch mit den Leseverstärkern 38, die die Vorladevorspannungsschaltungen 40 umfassen, durch Vorladesteuerleitungen bei 64 gekoppelt. Die Vorladevorspannungsschaltungen 40 sind mit Bitleitungen 44 gekoppelt, derart, dass eine Aktivierung der Vorladevorspannungsschaltungen 40 die Bitleitungen 44 auf einen Vorladespannungspegel vorlädt. Die Speichersteuerschaltung 22, die die Vorladesteuerschaltung 30 umfasst, aktiviert die Vorladevorspannungsschaltungen 40 mit dem Speicherbank-Null-Vorladesignal, um die Speicherbank 28a vorzuladen, d. h. um die Bitleitungen 44 vorzuladen.
Die Speicherbank 28b umfasst den gesamten Schaltungsaufbau der Speicherbank 28a. Zusätzlich ist die Speicherbank 28b elektrisch mit der Speichersteuerschaltung 22, dem Adressregister 24 und der Daten-I/O-Schaltung 26 gekoppelt, ähnlich wie die Speicherbank 28a elektrisch mit der Speichersteuerschaltung 22, dem Adressregister 24 und der Daten-I/O-Schaltung 26 gekoppelt ist. Bei einem Ausführungsbeispiel ist das Spaltenadresslatch- und Decodierelement 36 in ein Spaltenadresslatch für alle Speicherbänke 28a und 28b und einen Spaltendecodierer in jeder der Speicherbänke 28a und 28b unterteilt.
Die Speichersteuerschaltung 22 empfängt ein Testmodussignal und einen Automatik-Vorlade-Lese- oder -Schreib-Befehl durch Steuerleitungen 62. Das Testmodussignal setzt den DRAM 20 zur Arbeit in einem Normalmodus, einem Niederspannungspegel, oder einem Testmodus, einem Hochspannungspegel. Bei dem Normalmodus wirkt der Automatik-Vorlade-Lese- oder -Schreib-Befehl auf eine adressierte Speicherbank 28a oder 28b und die Vorladesteuerschaltung 30 lädt automatisch die adressierte Speicherbank 28a oder 28b an dem Ende der Lese- oder Schreiboperation vor. In dem Testmodus wirkt der Automatik-Vorlade-Lese- oder -Schreib-Befehl, um alle Speicherbänke 28a und 28b zu testen, und die Vorladesteuerschaltung 30 lädt automatisch alle Speicherbänke 28a und 28b vor. Die Speichersteuerschaltung 22 empfängt außerdem das RAS- und das CAS-Steuersignal zur Zwischenspeicherung in der Zeilenadresse bzw. der Spaltenadresse.
Das Adressregister 24 empfängt eine Speicherbankadresse für die Speicherbank 28a oder die Speicherbank 28b in dem Normalmodus und liefert die Speicherbankadresse an die Speichersteuerschaltung 22, um die adressierte Speicherbank 28a oder 28b zu lesen oder zu beschreiben. Das Adressregister 24 empfängt außerdem eine Zeilenadresse und liefert die Zeilenadresse an das Zeilenadresslatch- und Decodierelement 34. Die Speichersteuerschaltung 22 liefert das RAS-Signal an das Zeilenadresslatch- und Decodierelement 34, um die zugeführte Zeilenadresse in das Zeilenadresslatch- und Decodierelement 34 zwischenzuspeichern. Zusätzlich empfängt das Adressregister 24 eine Spaltenadresse und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36. Die Speichersteuerschaltung 22 liefert das CAS-Signal an das Spaltenadresslatch- und Decodierelement 36, um die zugeführte Spaltenadresse in das Spaltenadresslatch- und Decodierelement 36 zwischenzuspeichern.
Die Daten-I/O-Schaltungen 26 umfassen eine Mehrzahl von Dateneingangspuffern und Latchen bzw. Zwischenspeichern, die Daten von einer externen Vorrichtung empfangen und zu den Leseverstärkern 38 senden. Die Daten und ein Eingangsdaten-Strobe- bzw. -Freigabe- (-DQS-) Signal werden durch eine externe Vorrichtung an die Daten-I/O-Schaltungen 26 geliefert. Das Eingangs-DQS-Signal führt eine Zwischenspeicherung der Daten in die Daten-I/O-Schaltung 26 bei jedem Übergang des Eingangs-DQS-Signals durch. Die zwischengespeicherten Daten werden an Leseverstärker 38 geliefert, die die Daten in ausgewählten Speicherzellen 46 in den Speicherbänken 28a und 28b speichern.
Zusätzlich umfassen die Daten-I/O-Schaltungen 26 eine Mehrzahl von Ausgangslatchen, die von ausgewählten Speicherzellen 46 in den Speicherbänken 28a und 28b gelesene Daten empfan gen. Die Ausgangsdaten und ein Ausgangsdaten-Strobe- bzw. – Freigabe- (-DQS-) Signal werden an die DQs zum Lesen durch eine externe Vorrichtung geliefert. Von den ausgewählten Speicherzellen 46 gelesene Daten erscheinen an den DQs, sobald ein Zugriff abgeschlossen ist und die Ausgabe freigegeben. Zu anderen Zeiten befinden sich die DQs in einem hochohmigen Zustand.
Während einer Leseoperation der Speicherbank 28a bei einem Normalmodus empfängt die Speichersteuerschaltung 22 einen Automatik-Vorlade-Lesebefehl und das Adressregister 24 empfängt die Speicherbankadresse für die Speicherbank 28a und die Zeilenadresse einer oder mehrerer ausgewählter Speicherzellen 46, die von der Speicherbank 28a gelesen werden sollen. Das Adressregister 24 leitet die Speicherbankadresse für die Speicherbank 28a an die Speichersteuerschaltung 22 weiter und die Zeilenadresse an die Zeilenadresslatch- und Decodierschaltung 34. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-RAS-Signal und liefert das RAS-Signal an die Zeilenadresslatch- und Decodierschaltung 34 zur Zwischenspeicherung in der zugeführten Zeilenadresse. Wenn das RAS-Signal von einem Hoch- in einen Niederspannungspegel übergeht, deaktiviert die Speichersteuerschaltung 22 die Vorladevorspannungsschaltungen 40, um ein Vorladen der Bitleitungen 44 in der Speicherbank 28a zu stoppen und es den Bitleitungen 44 zu ermöglichen, auf dem Vorladespannungspegel zu floaten.
Das Zeilenadresslatch- und Decodierelement 34 decodiert die zwischengespeicherte Zeilenadresse und aktiviert die ausgewählte Wortleitung 42. Wenn die ausgewählte Wortleitung 42 aktiviert ist, wird der Spannungswert, der in jeder Speicherzelle 46 gespeichert ist, die mit der ausgewählten Wortleitung 42 gekoppelt ist, zu der jeweiligen Bitleitung 44 weitergeleitet. Jeder weitergeleitete Spannungswert verändert den Spannungspegel auf der Bitleitung 44 in entweder einen höheren oder niedrigeren Spannungspegel als den Vorladespan nungspegel. Der höhere oder niedrigere Spannungspegel auf einer Bitleitung 44 wird durch einen der Leseverstärker 38 erfasst. Das Adressregister 24 empfängt die Spaltenadresse der ausgewählten Speicherzelle oder der -zellen 46 und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-CAS-Signal und liefert das CAS-Signal an das Spaltenadresslatch- und Decodierelement 36 zur Zwischenspeicherung in der zugeführten Spaltenadresse. Das Spaltenadresslatch- und Decodierelement 36 decodiert die zwischengespeicherte Spaltenadresse zur Auswahl von Leseverstärkern 38, die Daten an die Daten-I/O-Schaltung 26 zur Wiedergewinnung durch eine externe Schaltung weiterleiten.
Zum Lesen zusätzlicher Speicherzellen 46 von der adressierten Speicherbank 28a und einer Zeile in einem Datenbündel wird die Spaltenadresse verändert und an das Spaltenadresslatch- und Decodierelement 36 geliefert. Das Spaltenadresslatch- und Decodierelement 36 decodiert die Spaltenadresse und wählt Leseverstärker 38 aus. Die ausgewählten Leseverstärker 38 leiten Daten an die Daten-I/O-Schaltungen 26 zur Wiedergewinnung durch die externe Schaltung weiter.
Die Vorladesteuerschaltung 30 empfängt ein Speicherbank-Null-Vorladezeitgeber-Freigabesignal, das anzeigt, dass die Speicherbank 28a adressiert wird, zu Beginn des Automatik-Vorladelesebefehls. Zusätzlich empfängt die Vorladesteuerschaltung 30 ein Datenbündel-Ende-Signal, das anzeigt, dass das Datenbank-Null-Datenbündel vollständig oder nahezu vollständig ist. Ansprechend auf das Datenbündel-Ende-Signal liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal, das durch die Speichersteuerschaltung 22 weitergeleitet wird, um die Vorladevorspannungsschaltungen 40 zu aktivieren und automatisch die Bitleitungen 44 der Speicherbank 28a vorzuladen.
Während einer Schreiboperation der Speicherbank 28a bei dem Normalmodus empfängt die Speichersteuerschaltung 22 eine Automatik-Vorladeschreibbefehl und das Adressregister 24 empfängt die Speicherbankadresse für die Speicherbank 28a und die Zeilenadresse einer oder mehrerer ausgewählter Speicherzellen 46, die in die Speicherbank 28a geschrieben werden sollen. Das Adressregister 24 leitet die Speicherbankadresse der Speicherbank 28a an die Speichersteuerschaltung 22 weiter und die Zeilenadresse an das Zeilenadresslatch- und Decodierelement 34. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-RAS-Signal und liefert das RAS-Signal an das Zeilenadresslatch- und Decodierelement 34 zur Zwischenspeicherung in der zugeführten Zeilenadresse. Wenn das RAS-Signal von einem Hoch- in einen Niederspannungspegel übergeht, deaktiviert die Speichersteuerschaltung 22 die Vorladevorspannungsschaltung 40, um ein Vorladen von Bitleitungen 44 in der Adressspeicherbank 28a zu stoppen und es den Bitleitungen 44 zu ermöglichen, bei dem Vorladespannungspegel zu floaten.
In der adressierten Speicherbank 28a zu speichernde Daten werden von einer externen Quelle an die DQs und die Daten-I/O-Schaltungen 26 geliefert. Die externe Quelle kann außerdem das Eingangs-DQS-Signal liefern, das die empfangenen Daten in die Daten-I/O-Schaltung 26 zwischenspeichert.
Das Zeilenadresslatch- und Decodierelement 34 decodiert die zwischengespeicherte Zeilenadresse und aktiviert die ausgewählte Wortleitung 42. Das Adressregister 24 empfängt die Spaltenadresse der ausgewählten Speicherzelle oder der -zellen 46 und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-CAS-Signal und liefert das CAS-Signal an das Spaltenadresslatch- und Decodierelement 36 zur Zwischenspeicherung in der zugeführten Spaltenadresse. Das Spaltenadresslatch- und Decodierelement 36 decodiert die Spaltenadresse zur Auswahl von Leseverstärkern, denen die zwischengespeicherten Eingangsdaten von den Daten-I/O-Schaltungen 26 weitergeleitet werden. Die Leseverstärker 38 schreiben die Daten durch die Bitleitungen 44 in die ausgewählte Speicherzelle oder die -zellen 46.
Zum Beschreiben zusätzlicher Speicherzellen 46 in der adressierten Speicherbank 28a und der ausgewählten Zeile in einem Datenbündel wird die Spaltenadresse verändert und an das Spaltenadresslatch- und Decodierelement 36 geliefert. Das Spaltenadresslatch- und Decodierelement 36 decodiert die Spaltenadresse und wählt unterschiedliche Leseverstärker 38 aus. Den ausgewählten Leseverstärkern 38 werden Daten von der Daten-I/O-Schaltung 26 zum Schreiben der Daten in die eine oder die mehreren neu ausgewählten Speicherzellen 46 weitergeleitet. Ein Verändern der Spaltenadresse wird fortgesetzt, bis das Datenbündel vollständig ist.
Die Vorladesteuerschaltung 30 empfängt ein Speicherbank-Null-Vorladezeitgeber-Freigabesignal, das anzeigt, dass die Speicherbank 28a adressiert wird, zu Beginn des Automatik-Vorladeschreibbefehls. Zusätzlich empfängt die Vorladesteuerschaltung 30 ein Datenbündel-Ende-Signal, das anzeigt, dass das Datenbündel vollständig oder nahezu vollständig ist. Ansprechend darauf liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal, das durch die Speichersteuerschaltung 22 weitergeleitet wird, um Vorladevorspannungsschaltungen 40 zu aktivieren und automatisch die Bitleitungen 44 der adressierten Speicherbank 28a vorzuladen.
Während einer Leseoperation in dem Testmodus empfängt die Speichersteuerschaltung 22 ein Hochspannungspegel-Testmodussignal und einen Automatik-Vorladelesebefehl. Das Adressregister 24 empfängt die Zeilenadresse der ausgewählten Speicherzelle oder der -zellen 46. Eine Speicherbankadresse wird in dem Testmodus nicht verwendet, da der DRAM 20 in dem Testmodus jede Speicherbank 28a und 28b ansprechend auf einen Automatik-Vorlade-Lese- oder -Schreib-Befehl testet. Das Adressregister 24 liefert die Zeilenadresse an das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-RAS-Signal und leitet das RAS-Signal an das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b zur Zwischenspeicherung der zugeführten Zeilenadresse in das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b weiter. Wenn das RAS-Signal von einem Hoch- zu einem Niederspannungspegel übergeht, deaktiviert die Speichersteuerschaltung 22 die Vorladevorspannungsschaltungen 40 in jeder Speicherbank 28a und 28b, um ein Vorladen der Bitleitungen 44 in jeder Speicherbank 28a und 28b zu stoppen und es den Bitleitungen 44 in jeder Speicherbank 28a und 28b zu ermöglichen, auf dem Vorladespannungspegel zu floaten.
Das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b decodiert die zwischengespeicherte Zeilenadresse und aktiviert eine ausgewählte Wortleitung 42 in jeder Speicherbank 28a und 28b. Wenn die ausgewählte Wortleitung 42 in jeder Speicherbank 28a und 28b aktiviert ist, wird der Spannungswert, der in jeder Speicherzelle 46 gespeichert ist, die mit den aktivierten Wortleitungen 42 gekoppelt ist, zu der jeweiligen Bitleitung 44 weitergeleitet. Der weitergeleitete Spannungspegel verändert den floatenden Spannungspegel auf der Bitleitung 44 in entweder einen höheren oder niedrigeren Spannungspegel als den Vorladespannungspegel. Der höhere oder niedrigere Spannungspegel wird durch Leseverstärker 38 erfasst.
Das Adressregister 24 empfängt eine Spaltenadresse und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b. Die Speichersteuerschaltung 22 liefert ein Hoch-zu-Niederspannungspegel-CAS-Signal an jede Speicherbank 28a und 28b, um die zugeführte Spaltenadresse in das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b zwischenzuspeichern. Das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b decodiert die Spaltenadresse, um Leseverstärker 38 in jeder Speicherbank 28a und 28b auszuwählen, die Daten an die Daten-I/O-Schaltung 26 weiterleiten. Die Speicherbänke 28a und 28b werden abwechselnd zur Lieferung von Daten an die Daten-I/O-Schaltung 26 ausgewählt. Bei einem Ausführungsbeispiel wird die Speicherbank 28a zuerst ausgewählt, gefolgt durch die Speicherbank 28b.
Zum Lesen einer oder mehrerer zusätzlicher Speicherzellen 46 von der aktiveren Zeile in jeder Speicherbank 28a und 28b in Datenbündeln von jeder Speicherbank 28a und 28b wird die Spaltenadresse verändert und an das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b geliefert. Das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b decodiert die neue Spaltenadresse, um neue Leseverstärker 38 auszuwählen, die Daten an die Daten-I/O-Schaltung 26 weiterleiten. Die Speicherbänke 28a und 28b werden abwechselnd zur Lieferung verschachtelter Daten an die Daten-I/O-Schaltung 26 ausgewählt. Der Vorgang des Veränderns der Spaltenadresse und des Lesens neuer Daten wird fortgesetzt, bis die Datenbündel vollständig sind. Bei einem Ausführungsbeispiel wird die Speicherbank 28a zuerst ausgewählt, gefolgt durch die Speicherbank 28b, gefolgt durch die Speicherbank 28a, der wiederum die Speicherbank 28b folgt.
In dem Testmodus empfängt die Vorladesteuerschaltung 30 ein Speicherbank-Null-Zeitgeber-Freigabesignal, das anzeigt, dass der Automatik-Vorladelesebefehl beginnend mit der Speicherbank 28a begonnen hat. Zusätzlich empfängt die Vorladesteuerschaltung 30 ein Datenbündel-Ende-Signal, das anzeigt, dass das Datenbündel von der Speicherbank 28a vollständig oder nahezu vollständig ist. Ansprechend darauf liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank- Null- und ein -Speicherbank-Eins-Vorladesignal nacheinander an die Speicherbänke 28a und 28b. Das Hochspannungspegel-Speicherbank-Null- und das Speicherbank-Eins-Vorladesignal aktivieren die Vorladevorspannungsschaltungen 40 in jeder Speicherbank 28a und 28b, um die Bitleitungen 44 der Speicherbänke 28a und 28b vorzuladen. Bei einem Ausführungsbeispiel liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal an die Speicherbank 28a, gefolgt durch ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal an die Speicherbank 28b.
Während einer Schreiboperation in dem Testmodus empfängt die Speichersteuerschaltung 22 ein Hochspannungspegel-Testmodussignal und einen Automatik-Vorladeschreibbefehl. Das Adressregister 24 empfängt die Zeilenadresse einer oder mehrerer ausgewählter Speicherzellen 46. Eine Speicherbankadresse wird in dem Testmodus nicht benötigt, da der DRAM 20 jede Speicherbank 28a und 28b ansprechend auf einen Automatik-Vorlade-Lese- oder -Schreib-Befehl testet. Das Adressregister 24 liefert die Zeilenadresse an das Zeilenlatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b. Die Speichersteuerschaltung 22 empfängt ein Hoch-zu-Niederspannungspegel-RAS-Signal und leitet das RAS-Signal an das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b weiter, um die zugeführte Zeilenadresse in das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b zwischenzuspeichern. Wenn das RAS-Signal von einem Hoch- in einen Niederspannungspegel übergeht, deaktiviert die Speichersteuerschaltung 22 Vorladevorspannungsschaltungen 40 in jeder Speicherbank 28a und 28b, um ein Vorladen der Bitleitungen 44 in jeder Speicherbank 28a und 28b zu stoppen und es den Bitleitungen 44 zu ermöglichen, bei dem Vorladespannungspegel zu floaten. Das Zeilenadresslatch- und Decodierelement 34 in jeder Speicherbank 28a und 28b decodiert die zwischengespeicherte Zeilenadresse und aktiviert eine ausgewählte Wortleitung 42 in jeder Speicherbank 28a und 28b.
In den Speicherbänken 28a und 28b zu speichernde Daten werden von einer externen Quelle an die DQs und die Daten-I/O-Schaltung 26 geliefert. Die externe Quelle kann auch das Eingangs-DQS-Signal liefern, das die empfangenen Daten in die Daten-I/O-Schaltungen 26 zwischenspeichert.
Das Adressregister 24 empfängt die Spaltenadresse einer oder mehrerer ausgewählter Speicherzellen 46 und liefert die Spaltenadresse an das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b. Die Speichersteuerschaltung 22 liefert ein Hoch-zu-Niederspannungspegel-CAS-Signal an jede Speicherbank 28a und 28b, um die zugeführte Spaltenadresse in das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b zwischenzuspeichern. Das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b decodiert die Spaltenadresse, um Leseverstärker 38 in jeder Speicherbank 28a und 28b auszuwählen, die durch die Daten-I/O-Schaltung 26 weitergeleitete Daten empfangen. Die ausgewählten Leseverstärker schreiben empfangene Daten in die ausgewählten Speicherzellen 46. Die Speicherbänke 28a und 28b werden abwechselnd ausgewählt, um von Daten-I/O-Schaltungen 26 bereitgestellte Daten zu empfangen. Bei einem Ausführungsbeispiel wird die Speicherbank 28a zuerst ausgewählt, gefolgt durch die Speicherbank 28b.
Um eine oder mehrere zusätzliche Speicherzellen 46 in der adressierten Zeile jeder Speicherbank 28a und 28b in Datenbündeln für jede Speicherbank 28a und 28b zu schreiben, wird die Spaltenadresse verändert und an das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b geliefert. Das Spaltenadresslatch- und Decodierelement 36 in jeder Speicherbank 28a und 28b decodiert die veränderte Spaltenadresse, um Leseverstärker 38 auszuwählen, die Daten von der Daten-I/O-Schaltung 26 empfangen und die empfangenen Daten in die Speicherbänke 28a und 28b schreiben. Die Speicherbänke 28a und 28b werden abwechselnd ausgewählt, um Daten von der Daten-I/O-Schaltung 26 zu empfangen. Bei einem Ausführungsbeispiel sind Daten derart verschachtelt, dass Daten, bei zwei Speicherbänken 28a und 28b und einem Datenbündel von zwei für jede Speicherbank 28a und 28b, zuerst in die Speicherbank 28a geliefert und geschrieben werden, gefolgt durch die Speicherbank 28b, gefolgt durch ein Verändern der Spaltenadresse und wieder ein Schreiben zugeführter Daten in die Speicherbank 28a, gefolgt durch die Datenbank 28b.
Die Vorladesteuerschaltung 30 empfängt ein Speicherbank-Null-Vorladezeitgeber-Freigabesignal, das anzeigt, dass der Automatik-Vorladeschreibbefehl beginnend mit der Speicherbank 28a begonnen hat. Zusätzlich empfängt die Vorladesteuerschaltung 30 ein Datenbündel-Ende-Signal, das anzeigt, dass das Datenbündel zu der Speicherbank 28a vollständig oder nahezu vollständig ist. Ansprechend darauf liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null- und ein -Speicherbank-Eins-Vorladesignal nacheinander an die Speicherbänke 28a und 28b. Die Hochspannungspegel-Speicherbank-Vorladesignale aktiveren Vorladevorspannungsschaltungen 40 in jeder Speicherbank 28a und 28b, um die Bitleitungen 44 der jeweiligen Speicherbänke 28a und 28b vorzuladen. Bei einem Ausführungsbeispiel liefert die Vorladesteuerschaltung 30 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal an die Speicherbank 28a, gefolgt durch ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal an die Speicherbank 28b.
2 ist ein Diagramm, das ein Ausführungsbeispiel einer Speicherzelle 46 in dem Array von Speicherzellen 32 darstellt. Die Speicherzelle 46 umfasst einen Transistor 70 und einen Kondensator 72. Das Gate des Transistors 70 ist elektrisch mit einer Wortleitung 42 gekoppelt. Eine Seite des Drain-Source-Pfades des Transistors 70 ist elektrisch mit einer Bitleitung 44 gekoppelt und die andere Seite des Drain-Source-Pfades ist elektrisch mit einer Seite des Kondensators 72 gekoppelt. Die andere Seite des Kondensators 72 ist elektrisch mit einer Referenzspannung, wie z. B. der Hälfte der Versorgungsspannung, gekoppelt. Der Kondensator 72 kann auf einen Hochspannungspegel, wie z. B. den Versorgungsspannungspegel, geladen werden, um eine logische Eins darzustellen, und der Kondensator 72 kann auf einen Niederspannungspegel, wie z. B. Masse oder null Volt, entladen werden, um eine logische Null darzustellen.
Die Vorladevorspannungsschaltung 40 lädt die Bitleitung 44 auf einen Vorladespannungspegel, wie z. B. die Hälfte des Versorgungsspannungspegels, vor. Vor einem Aktivieren der Wortleitung 42 in einer Lese- oder Schreiboperation wird die Vorladevorspannungsschaltung 40 deaktiviert und die Bitleitung 44 floatet bzw. schwebt bei dem Vorladespannungspegel.
Jeder der Leseverstärker 38 ist eine Komparatorschaltung, bei der ein Eingang an eine Bitleitung, wie z. B. die Bitleitung 44, gebunden ist und der andere Eingang an eine Referenzspannung, wie z. B. die Hälfte der Versorgungsspannung, gebunden ist. Bei einem Ausführungsbeispiel floatet die Bitleitung 44 auf dem Vorladespannungspegel mit der Hälfte der Versorgungsspannung und die Komparatorreferenzspannungseingabe wird bei der Hälfte der Versorgungsspannung gehalten.
Während einer Leseoperation wird, wenn die Wortleitung 42 aktiviert ist, um den Transistor 70 einzuschalten, der Hochspannungspegel oder der Niederspannungspegel, der auf dem Kondensator 72 gespeichert ist, an die floatende Bitleitung 44 weitergeleitet. Dies verändert die Spannung auf der Bitleitung 44 durch ein Verändern der Bitleitung 44 auf einen höheren Spannungspegel oder durch ein Entladen der Bitleitung 44 auf einen niedrigeren Spannungspegel. Bei einem Ausführungsbeispiel wird die Bitleitung 44 auf einen höheren Spannungspegel als eine Hälfte der Versorgungsspannung geladen oder auf einen niedrigeren Spannungspegel als eine Hälfte der Versorgungsspannung entladen. Einer der Leseverstärker 38 erfasst den höheren oder niedrigeren Spannungspegel auf der Bitleitung 44 und liefert einen Hochspannungspegel, wie z. B. den Versorgungsspannungspegel, oder einen Niederspannungspegel, wie z. B. null Volt, an die Daten-I/O-Schaltung 26. Zusätzlich liefern die Leseverstärker 38 den Hochspannungspegel oder den Niederspannungspegel an den Kondensator 72, der gerade gelesen wurde, um den Spannungspegel auf dem Kondensator 72 wiederherzustellen. Die Wortleitung 42 wird deaktiviert und die Vorladevorspannungsschaltung 40 wird aktiviert, um die Bitleitung 44 auf den Vorladespannungspegel vorzuladen.
Während einer Schreiboperation wird die Wortleitung 42 aktiviert, um den Transistor 70 einzuschalten und auf den Kondensator 72 zuzugreifen. Eine Schreibschaltung übersteuert den jeweiligen Leseverstärker 38 mit einem Hochspannungspegel oder einem Niederspannungspegel und der Leseverstärker 38 speichert den bereitgestellten Spannungspegel auf dem Kondensator 72. Die Wortleitung 42 wird deaktiviert und die Vorladevorspannungsschaltung 40 wird aktiviert, um die Bitleitung 44 auf den Vorladespannungspegel vorzuladen.
Die Leseoperation auf der Speicherzelle 46 ist eine destruktive Leseoperation. Nach jeder Leseoperation wird der Kondensator 72 auf den Nieder- oder den Hochspannungspegel, der gerade gelesen wurde, geladen oder entladen. Zusätzlich verändert sich selbst ohne eine Leseoperation die Spannung auf dem Kondensator 72 mit der Zeit. Um einen gespeicherten Wert beizubehalten, wird die Speicherzelle 46 periodisch durch ein Lesen oder Schreiben der Speicherzelle 46 aufgefrischt. Alle Speicherzellen 46 in dem Array von Speicherzellen 32 werden periodisch zur Beibehaltung ihrer Werte aufgefrischt.
In einem DDR SDRAM werden die Lese- und Schreiboperationen zu einem Systemtakt synchronisiert. Der Systemtakt wird durch ein Hostsystem geliefert, das den DDR SDRAM umfasst. Ein DDR SDRAM arbeitet mit einem Differentialtakt, CK und bCK. Das Kreuzen von CK, in einen Hochzustand gehend, und von bCK, in einen Niedrigzustand gehend, wird als die positive Flanke von CK bezeichnet. Befehle, wie z. B. Lese- und Schreiboperationen, die Adress- und Steuersignale umfassen, werden an der positiven Flanke von CK registriert. Operationen werden bei sowohl der ansteigenden als auch der abfallenden Flanke des Systemtaktes gebildet.
Der DDR SDRAM verwendet eine Doppeldatenratearchitektur zur Erzielung einer Hochgeschwindigkeitsoperation. Die Doppeldatenratenarchitektur ist im Wesentlichen eine 2n-Vorabholarchitektur mit einer Schnittstelle, die zur Übertragung von zwei Datenwörtern pro Taktzyklus bei den DQs entworfen ist. Ein einzelner Lese- oder Schreibzugriff für den DDR SDRAM besteht effektiv aus einer einzelnen 2n Bit breiten Eintaktzyklus-Datenübertragung bei dem internen Speicherarray und zwei entsprechenden n Bit breiten ½-Taktzyklus-Datenübertragungen bei den DQs.
Ein Eingangs-DQS-Signal wird durch eine externe Vorrichtung gemeinsam mit Eingangsdaten während Schreiboperationen übertragen. Das Eingangs-DQS-Signal ist mittig mit den Eingangsdaten ausgerichtet, die in dem DDR SDRAM an beiden Flanken des Eingangs-DQS-Signals registriert sein. Ein Ausgangs-DQS-Signal wird durch den DDR SDRAM während Leseoperationen übertragen. Das Ausgangs-DQS-Signal ist mit Ausgangsdaten Flanken-ausgerichtet, die durch eine externe Vorrichtung an beiden Flanken des Ausgangs-DQS-Signals registriert werden.
Lese- und Schreibzugriffe auf einen DDR SDRAM sind bündelausgerichtet. Zugriffe beginnen an einem ausgewählten Ort und werden für eine programmierte Anzahl von Orten fortgesetzt. Zugriffe beginnen mit der Registrierung eines Automatik-Vorlade-Lese- oder -Schreibbefehls. Die Adressbits, die als mit dem Automatik-Vorlade-Lese- oder -Schreib-Befehl zusammenfallend registriert werden, werden verwendet, um die Speicherbank 28a und 28b und die Spalte, auf die zugegriffen werden soll, auszuwählen. Die nachfolgend registrierten Adressbits wählen die Spaltenorte für den Bündelzugriff aus.
Der DDR SDRAM in der vorangegangenen Beschreibung wird als ein DDR-I SDRAM bezeichnet, da er die erste Generation von DDR SDRAM ist. Die nächste Generation von DDR SDRAM, DDR-II SDRAM, weist die gleichen Merkmale auf wie ein DDR-I SDRAM, mit der Ausnahme, dass die Datenrate verdoppelt ist. Die DDR-II SDRAM-Architektur ist im Wesentlichen eine 4n-Vorabholarchitektur mit einer Schnittstelle, die entworfen ist, um vier Datenwörter pro Taktzyklus bei den DQs zu übertragen. Ein einzelner Lese- oder Schreibzugriff für den DDR-II SDRAM besteht effektiv aus einer einzelnen 4n Bit breiten Eintaktzyklus-Datenübertragung an dem internen Speicherarray und vier entsprechenden n Bit breiten ¼-Taktzyklus-Datenübertragungen bei den DQS. Bei einem Ausführungsbeispiel ist der DRAM 20 ein DDR-I SDRRM und bei einem Ausführungsbeispiel ist der DRAM 20 ein DDR-II SDRAM.
3 ist ein Diagramm, das die Vorladesteuerschaltung 30 darstellt. Die Vorladesteuerschaltung 30 umfasst eine Bündelsteuerschaltung 100, eine Vorladezeitgeber-Freigabeschaltung 102, ein Schieberegister 104, einen Multiplexer 106, einen Speicherbank-Null-Vorladezeitgeber 108 und einen Speicherbank-Eins-Vorladezeitgeber 110. Der Speicherbank-Null-Vorladezeitgeber 108 liefert ein Speicherbank-Null-Vorladesignal PCG_BK0 auf einem Vorladesignalpfad 112, das die Vorladevorspannungsschaltungen 40 in der Speicherbank 28a aktiviert. Der Speicherbank-Eins-Vorladezeitgeber 110 liefert ein Speicherbank-Eins-Vorladesignal PCG_BK1 auf einem Vorladesignalpfad 114, das die Vorladevorspannungsschaltungen in der Speicherbank 28b aktiviert. Bei anderen Ausführungsbeispielen umfasst der DRAM 20 mehr als zwei Speicherbänke 28a und 28b und die Vorladesteuerschaltung 30 umfasst einen zusätzlichen Schaltungsaufbau und zusätzliche Vorladezeitgeber, die Speicherbank-Vorladesignale zu den zusätzlichen Speicherbänken liefern.
Die Bündelsteuerschaltung 100 ist elektrisch durch einen Bündel-Ende-Signalpfad 116 mit einem ersten Eingang an dem Schieberegister 104, einem ersten Eingang an dem Multiplexer 106 und einem ersten Eingang auf dem Speicherbank-Null-Vorladezeitgeber 108 gekoppelt. Die Vorladezeitgeber-Freigabeschaltung 102 ist elektrisch durch einen Speicherbank-Null-Vorladezeitgeber-Freigabesignalpfad 118 mit einem zweiten Eingang an dem Schieberegister 104 und einem zweiten Eingang an dem Speicherbank-Null-Vorladezeitgeber 108 gekoppelt. Die Vorladezeitgeber-Freigabeschaltung 102 ist ebenso elektrisch durch einen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignalpfad 120 mit einem zweiten Eingang des Multiplexers 106 gekoppelt. Zusätzlich ist die Vorladezeitgeber-Freigabeschaltung 102 elektrisch mit einem Testmodus-Signalpfad 122 gekoppelt. Der Testmodus-Signalpfad 102 ist elektrisch mit einem Eingang der Vorladezeitgeber-Freigabeschaltung 102, einem Eingang der Bündel-Steuerschaltung 100, einem dritten Eingang des Schieberegisters 104 und einem dritten Eingang des Multiplexers 106 gekoppelt.
Das Schieberegister 104 ist elektrisch durch einen Testmodus-Speicherbank-Eins-Bündel-Ende-Signalpfad 124 mit einem vierten Eingang des Multiplexers 106 und durch einen Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignalpfad 126 mit einem fünften Eingang des Multiplexers 106 gekoppelt. Der Multiplexer 106 ist elektrisch durch einen Speicherbank-Eins-Bündel-Ende-Signalpfad 128 mit einem ersten Eingang des Speicherbank-Eins-Vorladezeitgebers 110 und durch einen Speicherbank-Eins-Vorladezeitgeber-Freigabesignalpfad 130 mit einem zweiten Eingang des Speicherbank-Eins-Vorladezeitgebers 110 gekoppelt.
Die Bündelsteuerschaltung 100 spricht auf einen Automatik-Vorladebefehl durch ein Liefern eines Bündel-Ende-Pulses in dem Bündel-Ende-Signal BSTEND auf dem Signalpfad 116 an. Die Bündelsteuerschaltung 100 liefert den Bündel-Ende-Puls ansprechend auf entweder einen Automatik-Vorlade-Lesebefehl oder einen Automatik-Vorlade-Schreibbefehl. Bei dem Normalmodus wird einem Automatik-Vorladebefehl eine Speicherbankadresse geliefert. Die Bündelsteuerschaltung 100 spricht mit einem Bündel-Ende-Puls an, der das Ende des Datenbündels von der adressierten Speicherbank 28a oder 28b anzeigt. Bei dem Testmodus kann ein Automatik-Vorladebefehl ohne eine Speicherbankadresse geliefert werden, da die Speicherbankadresse in dem Testmodus nicht verwendet wird. Die Bündelsteuerschaltung 100 spricht mit einem Bündel-Ende-Puls an, der das Ende des Datenbündels von der Speicherbank 28a anzeigt.
Die Vorladezeitgeber-Freigabeschaltung 102 spricht auf einen Automatik-Vorladebefehl durch ein Liefern eines Speicherbank-Vorladezeitgeber-Freigabepulses an. Die Vorladezeitgeber-Freigabeschaltung 102 liefert den Speicherbank-Vorladezeitgeber-Freigabepuls ansprechend auf entweder einen Automatik-Vorlade-Lese- oder -Schreibbefehl. Bei dem Normalmodus wird einem Automatik-Vorladebefehl eine Speicherbankadresse geliefert. Die Vorladezeitgeber-Freigabeschaltung 102 spricht mit einem Vorladezeitgeber-Freigabepuls als Teil des Vorladezeitgeber-Freigabesignals für die adressierte Speicherbank 28a oder 28b an. Die Vorladezeitgeber-Freigabeschaltung 102 liefert einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls in dem Speicherbank-Null-Vorladezeitgeber-Freigabesignal PTEN_BK0 auf dem Signalpfad 118 für die Speicherbank 28a und einen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls in dem Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_NM auf dem Signalpfad 120 für die Speicherbank 28b. In dem Testmodus liefert die Vorladezeitgeber-Freigabeschaltung 102 den Speicherbank-Null-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 118 ansprechend auf einen Automatik-Vorladebefehl. Die Vorladezeitgeber-Freigabeschaltung 102 liefert während des Testmodus keinen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls.
Das Schieberegister 104 empfängt die Bündel-Ende-Pulse auf dem Signalpfad 116 und die Speicherbank-Null-Vorladezeit geber-Freigabepulse auf dem Signalpfad 118. Bei dem Normalmodus liefert das Schieberegister 104 konstante Niederspannungspegel auf den Signalpfaden 124 und 126. Bei dem Testmodus verschiebt das Schieberegister 104 einen empfangenen Bündel-Ende-Puls um einen Taktzyklus und liefert das Ergebnis als einen Testmodus-Speicherbank-Eins-Bündel-Ende-Puls in dem Testmodus-Speicherbank-Eins-Bündel-Ende-Signal BSTEND_BK1_TM auf dem Signalpfad 124. Zusätzlich verschiebt das Schieberegister 104 einen empfangenen Speicherbank-Null-Vorlade-Freigabepuls um einen Taktzyklus und liefert das Ergebnis als einen Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls in dem Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_TM auf dem Signalpfad 126.
Der Multiplexer 106 empfängt die Bündel-Ende-Pulse, die Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepulse, die Testmodus-Speicherbank-Eins-Bündel-Ende-Pulse und die Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepulse. Bei dem Normalmodus überträgt der Multiplexer 106 empfangene Bündel-Ende-Pulse als Speicherbank-Eins-Bündel-Ende-Pulse in dem Speicherbank-Eins-Bündel-Ende-Signal BSTEND_PK1 auf dem Signalpfad 128. Zusätzlich überträgt der Multiplexer 106 empfangene Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepulse als Speicherbank-Eins-Vorladezeitgeber-Freigabepulse in dem Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1 auf dem Signalpfad 130. Bei dem Testmodus überträgt der Multiplexer 106 empfangene Testmodus-Speicherbank-Eins-Bündel-Ende-Pulse als Speicherbank-Eins-Bündel-Ende-Pulse auf dem Signalpfad 128. Zusätzlich überträgt der Multiplexer 106 empfangene Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepulse als Speicherbank-Eins-Vorladezeitgeber-Freigabepulse auf dem Signalpfad 130.
Der Modus der Bündelsteuerschaltung 100, der Vorladezeitgeber-Freigabeschaltung 102, des Schieberegisters 104 und des Multiplexers 106 wird durch ein Testmodussignal TEST MODE, das auf dem Signalpfad 122 geliefert wird, gesetzt. Ein Niederspannungspegel zeigt einen Normalmodus an und ein Hochspannungspegel zeigt einen Testmodus an.
Der Speicherbank-Null-Vorladezeitgeber 108 liefert das Speicherbank-Null-Vorladesignal PCG_BK0, um die Vorladevorspannungsschaltungen 40 in der Speicherbank 28a zu aktivieren und Bitleitungen 44 vorzuladen. Der Speicherbank-Null-Vorladezeitgeber 108 wird freigegeben, wenn er einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls empfängt. Wenn der Speicherbank-Null-Vorladezeitgeber 108 freigebeben ist und einen Bündel-Ende-Puls empfängt, liefert der Speicherbank-Null-Vorladezeitgeber 108 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 zum Vorladen der Speicherbank 28a. Bei einem Ausführungsbeispiel unter Verwendung eines synchronen Automatik-Vorladeschemas wird das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 einen Taktzyklus nach dem empfangenen Bündel-Ende-Puls geliefert. Bei einem Ausführungsbeispiel unter Verwendung eines asynchronen Automatik-Vorladeschemas wird das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 nach einem asynchronen Zeitraum, wie z. B. weniger als einem Taktzyklus, geliefert.
Der Speicherbank-Eins-Vorladezeitgeber 110 liefert ein Speicherbank-Eins-Vorladesignal PCG_BK1 zur Aktivierung der Vorladevorspannungsschaltung in der Speicherbank 28b und zum Vorladen von Bitleitungen. Der Speicherbank-Eins-Vorladezeitgeber 110 wird freigegeben, wenn er einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls empfängt. Wenn der Speicherbank-Eins-Vorladezeitgeber 110 freigegeben ist und einen Speicherbank-Eins-Bündel-Ende-Puls empfängt, liefert der Speicherbank-Eins-Vorladezeitgeber 110 ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 zum Vorladen der Speicherbank 28b. Bei einem Ausführungsbeispiel unter Verwendung eines synchronen Automatik-Vorladeschemas wird das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 einen Taktzyklus nach dem Speicherbank-Eins-Bündel-Ende-Puls geliefert. Bei einem Ausführungsbeispiel unter Verwendung eines asynchronen Automatik-Vorladeschemas wird das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 nach einem asynchronen Zeitraum, wie z. B. weniger als einem Taktzyklus, geliefert.
Bei einer Normalmodusoperation empfängt die Speichersteuerschaltung 22 einen Automatik-Vorlade-Lese- oder -Schreibbefehl und das Adressregister 24 empfängt eine Speicherbankadresse, wie z. B. die Adresse für die Speicherbank 28a. Wenn die Speicherbank 28a adressiert ist, liefert die Vorladezeitgeber-Freigabeschaltung 102 einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls an den Speicherbank-Null-Vorladezeitgeber 108 und das Schieberegister 104 auf dem Signalpfad 118. Der Speicherbank-Null-Vorladezeitgeber-Freigabepuls gibt den Speicherbank-Null-Vorladezeitgeber 108 frei. Das Schieberegister 104 liefert ein Niederspannungspegelsignal auf dem Signalpfad 126. An dem Ende des Speicherbank-Null-Datenbündels liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls auf dem Signalpfad 116 an den Speicherbank-Null-Vorladezeitgeber 108, das Schieberegister 104 und den Multiplexer 106. Das Schieberegister 104 liefert ein Niederspannungspegelsignal auf dem Signalpfad 124 und der Multiplexer 106 leitet den Bündel-Ende-Puls an den Speicherbank-Eins-Vorladezeitgeber 110 auf dem Signalpfad 128 weiter. Ebenso behält der Multiplexer 106, wenn der Multiplexer 106 keinen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 120 empfangen hat, einen Niederspannungspegel auf dem Signalpfad 130 bei.
Ansprechend auf den Bündel-Ende-Puls liefert der freigegebene Speicherbank-Null-Vorladezeitgeber 108 ein Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 an die Vorladespannungsschaltungen 40 in der Speicherbank 28a zum Vorladen der Bitleitungen 44 in der Speicherbank 28a. Da der Speicherbank-Eins-Vorladezeitgeber 110 nicht durch den Signalpfad 130 freigegeben wurde, spricht der Speicherbank-Eins-Vorladezeitgeber 110 nicht auf den Speicherbank-Eins-Bündel-Ende-Puls an, der auf dem Signalpfad 128 empfangen wurde. Stattdessen behält der Speicherbank-Eins-Vorladezeitgeber 110 den Signalpfad 114 auf einem Niederspannungspegel bei. Bei einem Ausführungsbeispiel, das in einem synchronen Automatik-Vorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 einen Taktzyklus nach einem Empfangen des Bündel-Ende-Pulses. Bei einem Ausführungsbeispiel, das in einem asynchronen Automatik-Vorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 asynchron, wie z. B. in weniger als einem Taktzyklus, nach dem Bündel-Ende-Puls.
Bei einer anderen Normalmodusoperation empfängt die Speichersteuerschaltung 22 einen Automatik-Vorlade-Lese- oder – Schreibbefehl und das Adressregister 24 empfängt eine Adresse für die Speicherbank 28b. Wenn die Speicherbank 28b adressiert ist, liefert die Vorladezeitgeber-Freigabeschaltung 102 einen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls an den Multiplexer 106 auf dem Signalpfad 120. Der Multiplexer 106 leitet den Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls als einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 130 an den Speicherbank-Eins-Vorladezeitgeber 110 weiter. Der Speicherbank-Eins-Vorladezeitgeber-Freigabepuls gibt den Speicherbank-Eins-Vorladezeitgeber 110 frei. Am Ende des Speicherbank-Eins-Datenbündels liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls auf dem Signalpfad 116 an den Speicherbank-Null-Vorladezeitgeber 108, das Schieberegister 104 und den Multiplexer 106. Da der Speicherbank-Null-Vorladezeitgeber 108 nicht freigegeben wurde, spricht der Speicherbank-Null-Vorladezeitgeber 108 nicht auf den Bündel-Ende-Puls an. Ebenso behält das Schieberegister 104 in dem Normalmodus die Signalpfade 124 und 126 bei dem Niederspannungspegel bei. Der Multiplexer 106 leitet den Bündel-Ende-Puls als einen Speicherbank-Eins-Bündel-Ende-Puls auf dem Signalpfad 128 an den Speicherbank-Eins-Vorladezeitgeber 110. Ansprechend auf den Speicherbank-Eins-Bündel-Ende-Puls liefert der freigegebene Speicherbank-Eins-Vorladezeitgeber 110 ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 an Vorladevorspannungsschaltungen in der Speicherbank 28b, um die Bitleitungen in der Speicherbank 28b vorzuladen. Bei einem Ausführungsbeispiel, das in einem synchronen Automatik-Vorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 einen Taktzyklus nach einem Empfangen des Speicherbank-Eins-Bündel-Ende-Pulses. Bei einem Ausführungsbeispiel, das in einem asynchronen Automatik-Vorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 asynchron, wie z. B. innerhalb eines Taktzyklus, nach dem Speicherbank-Eins-Bündel-Ende-Puls.
Bei einer Testmodusoperation wird ein Hochspannungspegel-Testmodussignal TEST MODE auf dem Signalpfad 122 geliefert und die Speichersteuerschaltung 22 empfängt einen Automatik-Vorlade-Lese- oder Schreibbefehl. Ansprechend auf den Automatik-Vorladebefehl in dem Testmodus liefert die Vorladezeitgeber-Freigabeschaltung 102 einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 118 an den Speicherbank-Null-Vorladezeitgeber 108 und das Schieberegister 104. Der Speicherbank-Null-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 118 gibt den Speicherbank-Null-Vorladezeitgeber 108 frei. Das Schieberegister 104 empfängt: den Speicherbank-Null-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 118 und einen Taktzyklus später liefert es einen Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 126. Der Multiplexer 106 empfängt den Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls auf dem Signalpfad 126 und liefert einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls an den Speicherbank-Eins-Vorladezeitgeber 110 auf dem Signalpfad 130. Der Speicherbank-Eins- Vorladezeitgeber-Freigabepuls auf dem Signalpfad 130 gibt den Speicherbank-Eins-Vorladezeitgeber 110 frei.
Bei dem Testmodus ist das Speicherbank-Null-Datenbündel mit dem Speicherbank-Eins-Datenbündel verschachtelt. Einem ersten Bit in dem Speicherbank-Null-Datenbündel folgt ein erstes Bit in dem Speicherbank-Eins-Datenbündel, dem ein zweites Bit in dem Speicherbank-Null-Datenbündel folgt, gefolgt durch ein zweites Bit in dem Speicherbank-Eins-Datenbündel. An dem Ende des Speicherbank-Null-Datenbündels liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls auf dem Signalpfad 116 an den Speicherbank-Null-Vorladezeitgeber 108, das Schieberegister 104 und den Multiplexer 106. Der freigegebene Speicherbank-Null-Vorladezeitgeber 108 empfängt den Bündel-Ende-Puls und liefert ein Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 an Vorladevorspannungsschaltungen 40 in der Speicherbank 28a, um die Bitleitungen 44 in der Speicherbank 28a vorzuladen. Bei einem Ausführungsbeispiel, das in einem synchronen Vorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 einen Taktzyklus nach dem Bündel-Ende-Puls. Bei einem Ausführungsbeispiel, das in einem asynchronen Vorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 asynchron, wie z. B. innerhalb eines Taktzyklus, zu dem Bündel-Ende-Puls.
Das Schieberegister 104 empfängt den Bündel-Ende-Puls auf dem Signalpfad 116 und liefert ansprechend darauf einen Testmodus-Speicherbank-Eins-Bündel-Ende-Puls auf dem Signalpfad 124 einen Taktzyklus nach einem Empfangen des Bündel-Ende-Pulses auf dem Signalpfad 116. Der Multiplexer 106 empfängt den Testmodus-Speicherbank-Eins-Bündel-Ende-Puls auf dem Signalpfad 124 und liefert ansprechend darauf einen Speicherbank-Eins-Bündel-Ende-Puls auf dem Signalpfad 128 an den Speicherbank-Eins-Vorladezeitgeber 110. Der freigegebene Speicherbank-Eins-Vorladezeitgeber 110 empfängt den Speicherbank- Eins-Bündel-Ende-Puls und liefert ein Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 an die Vorladevorspannungsschaltungen in der Speicherbank 28b, um die Bitleitungen in der Speicherbank 28b vorzuladen. Bei einem Ausführungsbeispiel, das in einem synchronen Vorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 einen Taktzyklus nach dem Speicherbank-Eins-Bündel-Ende-Puls. Bei einem Ausführungsbeispiel, das in einem asynchronen Vorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 asynchron, wie z. B. innerhalb eines Taktzyklus, zu dem Speicherbank-Eins-Bündel-Ende-Puls.
4 ist ein Zeitdiagramm, das eine Normalmodusfunktionsweise der Vorladesteuerschaltung 30 darstellt. Jede der Speicherbänke 28a und 28b liefert ein Datenbündel, das zwei Datenbits lang ist. Ein Automatikvorlade-(AP-) Lese- oder – Schreib-COMMAND (-BEFEHL) 200 wird bei einer ersten ansteigenden Flanke 202 des Systemtaktsignals CLOCK (TAKT) 204 an die Speichersteuerschaltung 22 geliefert. Zusätzlich liefern Speicherbankadresssignale BANK_ADD bei 206 eine Speicherbank-Null-Adresse bei 208 für die Speicherbank 28a bei der ersten ansteigenden Flanke 202 des Taktsignals CLOCK 204. Das Testmodussignal TEST MODE bei 220 wird auf einem Niederspannungspegel gehalten, um den DRAM 20 in einem Normalmodus zu halten.
Die Vorladezeitgeber-Freigabeschaltung 102 liefert ein Speicherbank-Null-Vorladezeitgeber-Freigabesignal PTEN_BK0 bei 210. Ansprechend auf den AP COMMAND 200 und die Speicherbank-Null-Adresse 208 liefert die Vorladezeitgeber-Freigabeschaltung 102 einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls bei 212. Das Speicherbank-Null-Spaltenauswahlsignal CSL_BK0 bei 214 pulst bei 216, um ein erstes Bit in dem Speicherbank-Null-Zweitbit-Datenbündel zu übertragen, und pulst bei 218 nach der zweiten ansteigenden Flanke 219 des Taktsignals CLOCK 204, um ein zweites Bit in dem Speicherbank-Null-Zweitbit-Datenbündel zu übertragen.
Die Bündelsteuerschaltung 100 liefert ein Bündel-Ende-Signal BSTEND bei 222. Da das Speicherbank-Null-Spaltenauswahlsignal CSL_BK0 214 bei 218 pulst, liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls bei 224 an den Speicherbank-Null-Vorladezeitgeber 108 und den Multiplexer 106. Der Speicherbank-Null-Vorladezeitgeber 108 liefert das Speicherbank-Null-Vorladesignal PCG_BK0 230. Da der Speicherbank-Null-Vorladezeitgeber 108 freigegeben wurde, setzt der Speicherbank-Null-Vorladezeitgeber 108 das Speicherbank-Null-Vorladesignal PCG_BK0 230 auf einen Hochspannungspegel bei 232. Bei einem Ausführungsbeispiel, das in einem synchronen Automatikvorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 bei 232 nach der dritten ansteigenden Flanke 234 des Taktsignals 204 und einen Taktzyklus nach der ansteigenden Flanke des Bündel-Ende-Pulses 224. Bei einem Ausführungsbeispiel, das in einem asynchronen Automatikvorladeschema konfiguriert ist, liefert der Speicherbank-Null-Vorladezeitgeber 108 das Hochspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 asynchron, wie z. B. vor der dritten ansteigenden Flanke 234 des Taktsignals CLOCK 204.
Der Multiplexer 106 liefert das Speicherbank-Eins-Bündel-Ende-Signal BSTEND_BK1 bei 226 und ansprechend auf den Bündel-Ende-Puls bei 224 liefert der Multiplexer 106 den Speicherbank-Eins-Bündel-Ende-Puls bei 227 an den Speicherbank-Eins-Vorladezeitgeber 110. Der Speicherbank-Eins-Vorladezeitgeber 110 liefert das Speicherbank-Eins-Vorladesignal PCG_BK1 228. Da jedoch der Speicherbank-Eins-Vorladezeitgeber 110 nicht freigegeben wurde, behält der Speicherbank-Eins-Vorladezeitgeber 110 das Speicherbank-Eins-Vorladesignal PCG_BK1 228 auf einem Niederspannungspegel bei.
Ein zweiter AP-Lese- oder -Schreib-COMMAND 236 wird bei einer vierten ansteigenden Flanke 238 des Taktsignals CLOCK 204 an die Speichersteuerschaltung 22 geliefert. Zusätzlich wird eine Speicherbank-Eins-Adresse bei 240 für die Speicherbank 28b bei der vierten ansteigenden Flanke 238 des Taktsignals CLOCK 204 geliefert. Die Vorladezeitgeber-Freigabeschaltung 102 liefert das Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_NM bei 242 und ansprechend auf den AP COMMAND 236 und die Speicherbank-Eins-Adresse 240 liefert einen Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls bei 244 an den Multiplexer 106. Der Multiplexer 106 liefert das Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1 246. Ansprechend auf den Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls 244 liefert der Multiplexer 106 einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls bei 248, der den Speicherbank-Eins-Vorladezeitgeber 110 freigibt.
Das Speicherbank-Eins-Spaltenauswahlsignal CSL_BK1 bei 250 pulst bei 252, um ein erstes Bit in dem Speicherbank-Eins-Zweitbit-Datenbündel zu übertragen, und pulst bei 254 nach der fünften ansteigenden Flanke 256 des Taktsignals CLOCK 204, um eine zweites Bit in dem Speicherbank-Eins-Zweibit-Datenbündel zu übertragen. Da das Speicherbank-Eins-Spaltenauswahlsignal CSL_BK1 250 bei 254 pulst, liefert die Bündelsteuerschaltung 100 einen Bündel-Ende-Puls bei 258 an den Speicherbank-Null-Vorladezeitgeber 108 und den Multiplexer 106. Der Speicherbank-Null-Vorladezeitgeber 108 wurde durch den AP COMMAND 236 und die Speicherbank-Eins-Adresse 240 nicht rückgesetzt oder freigegeben und der Speicherbank-Null-Vorladezeitgeber 108 behält das Speicherbank-Null-Vorladesignal PCG_BK0 230 auf einem Hochspannungspegel bei.
Der Multiplexer 106 liefert den Speicherbank-Eins-Bündel-Ende-Puls bei 260 ansprechend auf den Bündel-Ende-Puls 258 an den Speicherbank-Eins-Vorladezeitgeber 110. Der freigegebene Speicherbank-Eins-Vorladezeitgeber 110 liefert ein Hochspan nungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 bei 262 ansprechend auf den Speicherbank-Eins-Bündel-Ende-Puls bei 260. Bei einem Ausführungsbeispiel, das in einem synchronen Automatikvorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 bei 262 nach der sechsten ansteigenden Flanke 264 des Taktsignals CLOCK 204 und einen Taktzyklus nach der ansteigenden Flanke des Speicherbank-Eins-Bündel-Ende-Pulses 260. Bei einem Ausführungsbeispiel, das in einem asynchronen Automatikvorladeschema konfiguriert ist, liefert der Speicherbank-Eins-Vorladezeitgeber 110 das Hochspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 asynchron, wie z. B. vor der sechsten ansteigenden Flanke 264 des Taktsignals CLOCK 204.
Das Schieberegister 104 liefert ein Testmodus-Speicherbank-Eins-Bündel-Ende-Signal BSTEND_BK1_TM 266 und ein Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_TM 268. In dem Normalmodus liefert das Schieberegister 104 einen Niederspannungspegel für jedes der Signale BSTEND_BK1_TM 266 und PTEN_BK1_TM 268. Ebenso wird der Speicherbank-Null-Vorladezeitgeber 108 rückgesetzt, um ein Niederspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 230 zu liefern,, bevor der nächste AP COMMAND ausgeführt wird, der die Speicherbank 28a adressiert, und der Speicherbank-Eins-Vorladezeitgeber 110 wird rückgesetzt, um ein Niederspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 228 zu liefern, bevor der nächste AP COMMAND, der die Speicherbank 28b adressiert, ausgeführt wird.
5 ist ein Zeitdiagramm, das eine Testmodusfunktionsweise der Vorladesteuerschaltung 30 darstellt. Das Testmodussignal TEST MODE 220 wird auf einem Hochspannungspegel gehalten, um den DRAM 20 in dem Testmodus zu halten. In dem Testmodus liefert jede der Speicherbänke 28a und 28b ein Zweibit-Datenbündel. Das Datenbündel von der Speicherbank 28a ist mit dem Datenbündel von der Speicherbank 28b verschachtelt.
Ein AP-Lese- oder -Schreib-COMMAND 300 wird bei einer ersten ansteigenden Flanke 302 des Taktsignals CLOCK 204 geliefert. Eine Speicherbankadresse muss nicht durch Speicherbank-Adresssignale BANK_ADD 206 geliefert werden, da eine Speicherbankadresse in dem Testmodus nicht verwendet wird. Das Speicherbank-Null-Spaltenauswahlsignal CSL_BK0 214 pulst bei 304, um ein erstes Bit in dem Speicherbank-Null-Zweibit-Datenbündel zu übertragen.
Die Vorladezeitgeber-Freigabeschaltung 102 liefert einen Speicherbank-Null-Vorladezeitgeber-Freigabepuls bei 306 ansprechend auf den AP COMMAND 300. Der Speicherbank-Null-Vorladezeitgeber-Freigabepuls 306 wird an den Speicherbank-Null-Vorladezeitgeber 108 und das Schieberegister 104 geliefert. Der Speicherbank-Null-Vorladezeitgeber-Freigabepuls 306 gibt den Speicherbank-Null-Vorladezeitgeber 108 frei. Das Schieberegister 104 empfängt den Speicherbank-Null-Vorladezeitgeber-Freigabepuls 306 und liefert einen Taktzyklus später einen Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls bei 308. Der Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls 308 wird nach der zweiten ansteigenden Flanke 310 des Taktsignals CLOCK 204 an den Multiplexer 106 geliefert. Der Multiplexer 106 empfängt den Testmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabepuls 308 und liefert einen Speicherbank-Eins-Vorladezeitgeber-Freigabepuls 312 zur Freigabe des Speicherbank-Eins-Vorladezeitgebers 110. Die Vorladezeitgeber-Freigabeschaltung 102 behält das Normalmodus-Speicherbank-Eins-Vorladezeitgeber-Freigabesignal PTEN_BK1_NM 242 bei den Testmodus in einem Niederspannungspegel bei. Das Speicherbank-Eins-Spaltenauswahlsignal CSL_BK1 bei 250 pulst bei 314, um ein erstes Bit in dem Speicherbank-Eins-Zweitbit-Datenbündel zu übertragen.
Nach der dritten ansteigenden Flanke 316 des Taktsignals CLOCK 204 pulst das Speicherbank-Null-Spaltenauswahlsignal CSL_BK0 214 bei 318, um das zweite und das letzte Datenbit des Speicherbank-Null-Datenbündels zu übertragen. Ansprechend auf das Ende des Speicherbank-Null-Datenbündels liefert die Bündelsteuerung 100 einen Bündel-Ende-Puls bei 320 an den Speicherbank-Null-Vorladezeitgeber 108 und das Schieberegister 104. Der Speicherbank-Null-Vorladegeber 108 empfängt den Bündel-Ende-Puls 320 und liefert einen Hochspannungspegel bei 322 als das Speicherbank-Null-Vorladesignal PCG_BK0 230. Der Hochspannungspegel bei 322 aktiviert die Vorladevorspannungsschaltungen 40 zur Vorladung der Bitleitungen 44 in der Speicherbank 28a. Bei einem Ausführungsbeispiel eines synchronen Vorladeschemas wird das Speicherbank-Null-Vorladesignal PCG_BK0 230 nach der vierten ansteigenden Flanke 324 des Taktsignals CLOCK 204 und einen Taktzyklus nach der ansteigenden Flanke des Bündel-Ende-Pulses 320 auf einen Hochspannungspegel bei 322 gesetzt. Bei einem Ausführungsbeispiel eines asynchronen Vorladeschemas wird das Speicherbank-Null-Vorladesignal PCG_BK0 230 asynchron, z. B. innerhalb eines Taktzyklus der ansteigenden Flanke des Bündel-Ende-Pulses 320, auf einen Hochspannungspegel bei 322 gesetzt.
Das Schieberegister 104 empfängt den Bündel-Ende-Puls 320 und liefert einen Taktzyklus später den Testmodus-Speicherbank-Eins-Bündel-Ende-Puls 326. Der Multiplexer 106 empfängt den Testmodus-Speicherbank-Eins-Bündel-Ende-Puls 326 und liefert den Speicherbank-Eins-Bündel-Ende-Puls 328 an den Speicherbank-Eins-Vorladezeitgeber 110. Zusätzlich pulst das Speicherbank-Eins-Spaltenauswahlsignal CSL_BK1 250 bei 330, um das zweite und letzte Datenbit des Speicherbank-Eins-Datenbündels zu übertragen. Der Speicherbank-Eins-Vorladezeitgeber 110 empfängt den Speicherbank-Eins-Bündel-Ende-Puls 328 und liefert einen Hochspannungspegel bei 332 als das Speicherbank-Eins-Vorladesignal PCG_BK1 228 nach der fünften ansteigenden Flanke 334 des Taktsignals CLOCK 204. Der Hochspannungspegel bei 332 aktiviert die Vorladevorspannungsschaltungen, um die Bitleitungen in der Speicherbank 28b vorzuladen. Bei einem Ausführungsbeispiel eines synchronen Vorladeschemas wird das Speicherbank-Eins-Vorladesignal PCG_BK1 228 nach der fünften ansteigenden Flanke 334 des Taktsignals 204 und einen Taktzyklus nach der ansteigenden Flanke des Speicherbank-Eins-Bündel-Ende-Pulses 328 auf einen Hochspannungspegel bei 332 gesetzt. Bei einem Ausführungsbeispiel eines asynchronen Vorladeschemas wird das Speicherbank-Eins-Vorladesignal PCG_BK1 228 asynchron, z. B. innerhalb eines Taktzyklus der ansteigenden Flanke des Speicherbank-Eins-Bündel-Ende-Signals 328, auf einen Hochspannungspegel bei 332 gesetzt.
Der Speicherbank-Null-Vorladezeitgeber 108 wird rückgesetzt, um ein Niederspannungspegel-Speicherbank-Null-Vorladesignal PCG_BK0 230 zu liefern, bevor der nächste AP COMMAND ausgeführt wird, der die Speicherbank 28a adressiert, und der Speicherbank-Eins-Vorladezeitgeber 110 wird rückgesetzt, um ein Niederspannungspegel-Speicherbank-Eins-Vorladesignal PCG_BK1 228 zu liefern, bevor der nächste AP COMMAND, der die Speicherbank 28b adressiert, ausgeführt wird.
Obwohl hierin spezifische Ausführungsbeispiele dargestellt und beschrieben sind, ist es für Fachleute auf diesem Gebiet zu erkennen, dass eine Vielzahl anderer und/oder äquivalenter Implementierungen anstelle der spezifischen gezeigten und beschriebenen Ausführungsbeispiele eingesetzt werden kann, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Variationen der hierin erläuterten spezifischen Ausführungsbeispiele abdecken. Deshalb ist es beabsichtigt, dass diese Erfindung nur durch die Ansprüche und die Äquivalente derselben eingeschränkt sein soll.

Claims

Direktzugriffsspeicher mit folgenden Merkmalen: Speicherbänken (28a, 28b); und Vorladezeitgebern, die konfiguriert sind, um Vorladesignale an die Speicherbänke zu liefern, wobei jeder der Vorladezeitgeber einer der Speicherbänke entspricht und jeder der Vorladezeitgeber konfiguriert ist, um in einem Normalmodus und in einem Testmodus eines der Vorladesignale an die entsprechende der Speicherbänke zu liefern.
Direktzugriffsspeicher gemäß Anspruch 1, der eine Bündelsteuerschaltung (100) aufweist, die konfiguriert ist, um ein Bündel-Ende-Signal zu liefern, das das Ende eines ersten Bündels von einer ersten der Speicherbänke anzeigt.
Direktzugriffsspeicher gemäß Anspruch 2, der eine Verzögerungsschaltung aufweist, die konfiguriert ist, um das Bündel-Ende-Signal zu empfangen und in dem Testmodus ein verzögertes Bündel-Ende-Signal an dem Ende eines zweiten Bündels von einer zweiten der Speicherbänke zu liefern.
Direktzugriffsspeicher gemäß Anspruch 3, der eine Vorladezeitgeber-Freigabeschaltung (102) aufweist, die konfiguriert ist, um ein Vorladezeitgeber-Freigabesignal zu liefern, das den Anfang des ersten Bündels von der ersten der Speicherbänke anzeigt.
Direktzugriffsspeicher gemäß Anspruch 4, bei dem die Verzögerungsschaltung konfiguriert ist, um das Vorladezeitgeber-Freigabesignal zu empfangen und in dem Testmodus ein verzögertes Vorladezeitgeber-Freigabesignal zu liefern, das den Anfang des zweiten Bündels von der zweiten der Speicherbänke anzeigt.
Direktzugriffsspeicher gemäß Anspruch 5, bei dem ein erster der Vorladezeitgeber (108) konfiguriert ist, um ein erstes der Vorladesignale ansprechend auf das Bündel-Ende-Signal nach einem Empfangen des Vorladezeitgeber-Freigabesignals bereitzustellen, und ein zweiter der Vorladezeitgeber (110) konfiguriert ist, um ein zweites der Vorladesignale ansprechend auf das verzögerte Bündel-Ende-Signal nach einem Empfangen des verzögerten Vorladezeitgeber-Freigabesignals bereitzustellen.
Direktzugriffsspeicher gemäß einem der Ansprüche 3 bis 6, bei dem die Verzögerungsschaltung ein Schieberegister (104) aufweist.
Direktzugriffsspeicher gemäß Anspruch 1, der eine Vorladezeitgeber-Freigabeschaltung (102) aufweist, die konfiguriert ist, um ein Vorladezeitgeber-Freigabesignal bereitzustellen, um den Anfang eines ersten Bündels von einer ersten der Speicherbänke anzuzeigen.
Direktzugriffsspeicher gemäß Anspruch 8, der eine Verzögerungsschaltung aufweist, die konfiguriert ist, um das Vorladezeitgeber-Freigabesignal zu empfangen und um in dem Testmodus ein verzögertes Vorladezeitgeber-Freigabesignal bereitzustellen, das den Anfang eines zweiten Bündels von einer zweiten der Speicherbänke anzeigt.
Direktzugriffsspeicher gemäß Anspruch 1, der eine Bündelsteuerschaltung (100) aufweist, die konfiguriert ist, um in dem Normalmodus ein Bündel-Ende-Signal bereitzustellen, das das Ende jedes Bündels von jeder der Speicherbänke anzeigt.
Direktzugriffsspeicher gemäß Anspruch 10, bei dem jeder Vorladezeitgeber konfiguriert ist, um das eine der Vorladesignale ansprechend auf ein Empfangen eines Vorladezeitgeber-Freigabesignals für die entsprechende der Speicherbänke und das Bündel-Ende-Signal an die entsprechende der Speicherbänke zu liefern.
Direktzugriffsspeicher gemäß Anspruch 1, der eine Vorladezeitgeber-Freigabeschaltung (102) aufweist, die konfiguriert ist, um in dem Normalmodus Vorladezeitgeber-Freigabesignale bereitzustellen, um den Anfang jedes Bündels von jeder der Speicherbänke anzuzeigen.
Direktzugriffsspeicher gemäß Anspruch 12, bei dem jeder Vorladezeitgeber konfiguriert ist, um das eine der Vorladesignale ansprechend auf ein Empfangen eines der Vorladezeitgeber-Freigabesignale für die entsprechende der Speicherbänke und ein Bündel-Ende-Signal an die entsprechende der Speicherbänke zu liefern.
Direktzugriffsspeicher gemäß einem der Ansprüche 1 bis 13, der einen Multiplexer (106) aufweist, der konfiguriert ist, um in dem Normalmodus ein Bündel-Ende-Signal und ein Vorladezeitgeber-Freigabesignal an einen der Vorladezeitgeber und in dem Testmodus ein verzögertes Bündel-Ende-Signal und ein verzögertes Vorladezeitgeber-Freigabesignal an den einen der Vorladezeitgeber zu liefern.
Direktzugriffsspeicher gemäß einem der Ansprüche 1 bis 14, bei dem jeder der Vorladezeitgeber konfiguriert ist, um das eine der Vorladesignale, das an die entsprechende der Speicherbänke geliefert wird, zu verzögern und mit einem Taktsignal zu synchronisieren.
Direktzugriffsspeicher gemäß einem der Ansprüche 1 bis 14, bei dem jeder der Vorladezeitgeber konfiguriert ist, um das eine der Vorladesignale asynchron an die entsprechende der Speicherbänke (28a, 28b) zu liefern.
Speichersteuerschaltung mit folgenden Merkmalen: einer Freigabeschaltung, die konfiguriert ist, um ein erstes Freigabesignal bereitzustellen, das den Anfang eines ersten Bündels von einer ersten Speicherbank anzeigt; einer Bündelsteuerschaltung (100), die konfiguriert ist, um ein erstes Bündel-Ende-Signal bereitzustellen, das das Ende des ersten Bündels von der ersten Speicherbank anzeigt; einer Verzögerungsschaltung, die konfiguriert ist, um in dem Testmodus das erste Freigabesignal und das erste Bündel-Ende-Signal zu verzögern; und einem Vorladezeitgeber, der konfiguriert ist, um ein erstes Vorladesignal ansprechend auf ein Empfangen des verzögerten ersten Bündel-Ende-Signals und des verzögerten ersten Freigabesignals an eine zweite Speicherbank zu liefern.
Speichersteuerschaltung gemäß Anspruch 17, bei der: die Freigabeschaltung konfiguriert ist, um in dem Normalmodus ein zweites Freigabesignal, das den Anfang eines zweiten Bündels von der zweiten Speicherbank anzeigt, bereitzustellen; die Bündelsteuerschaltung (100) konfiguriert ist, um in dem Normalmodus ein zweites Bündel-Ende-Signal, das das Ende des zweiten Bündels von der zweiten Speicherbank anzeigt, bereitzustellen; und der Vorladezeitgeber konfiguriert ist, um in dem Normalmodus ein zweites Vorladesignal ansprechend auf ein Empfangen des zweiten Bündel-Ende-Signals und des zweiten Freigabesignals an die zweite Speicherbank zu liefern.
Speichersteuerschaltung gemäß Anspruch 17 oder 18, bei der der Vorladezeitgeber konfiguriert ist, um das erste Vorladesignal einen Taktzyklus nach einem Empfangen des verzögerten ersten Bündel-Ende-Signals bereitzustellen.
Speichersteuerschaltung gemäß einem der Ansprüche 17 bis 19, bei der der Vorladezeitgeber konfiguriert ist, um das erste Vorladesignal asynchron nach einem Empfangen des verzögerten ersten Bündel-Ende-Signals bereitzustellen.
Speichersteuerschaltung gemäß einem der Ansprüche 17 bis 20, bei der die Verzögerungsschaltung ein Schieberegister (104) aufweist.
Speichersteuerschaltung gemäß einem der Ansprüche 17 bis 21, die einen Multiplexer (106) aufweist, der konfiguriert ist, um in dem Testmodus das verzögerte erste Bündel-Ende-Signal und das verzögerte erste Freigabesignal zu empfangen und das verzögerte erste Bündel-Ende-Signal und das verzögerte erste Freigabesignal an den Vorladezeitgeber zu liefern.
Direktzugriffsspeicher mit folgenden Merkmalen: einer Einrichtung zum Liefern eines Signals, das das Ende eines Datenbündels anzeigt; einer Einrichtung zum Verzögern des Signals; einer Einrichtung zum Synchronisieren des verzögerten Signals mit einem Taktsignal; einer Einrichtung zum Liefern eines ersten Vorladesignals ansprechend auf das Signal an eine erste Speicherbank; und einer Einrichtung zum Liefern eines zweiten Vorladesignals ansprechend auf das verzögerte und synchronisierte Signal an eine zweite Speicherbank.
Direktzugriffsspeicher gemäß Anspruch 23, bei dem die Einrichtung zum Verzögern des Signals und die Einrichtung zum Synchronisieren des verzögerten Signals ein Schieberegister aufweisen.
Direktzugriffsspeicher gemäß Anspruch 23 oder 24, der folgendes Merkmal aufweist: eine Einrichtung zum Auswählen des verzögerten und synchronisierten Signals in dem Testmodus.
Direktzugriffsspeicher gemäß einem der Ansprüche 23 bis 25, bei dem die Einrichtung zum Auswählen des verzögerten und synchronisierten Signals in dem Testmodus einen Multiplexer aufweist.
Verfahren zum automatischen Vorladen in einem Direktzugriffsspeicher, mit folgenden Schritten: Liefern eines ersten Signals, das das Ende eines ersten Datenbündels anzeigt; Liefern eines zweiten Signals in einem Normalmodus, das das Ende eines zweiten Datenbündels anzeigt; Verzögern des ersten Signals in einem Testmodus; Auswählen des zweiten Signals in dem Normalmodus und des verzögerten ersten Signals in dem Testmodus; und Liefern eines Vorladesignals von einem Vorladezeitgeber ansprechend auf das ausgewählte Signal.
Verfahren gemäß Anspruch 27, das folgende Schritte aufweist: Liefern eines ersten Freigabesignals; Verzögern des ersten Freigabesignals in dem Testmodus; und Liefern des verzögerten ersten Freigabesignal in dem Testmodus an den Vorladezeitgeber.
Verfahren gemäß Anspruch 28, das folgende Schritte aufweist: Liefern eines zweiten Freigabesignals in dem Normalmodus; und Liefern des zweiten Freigabesignals in dem Normalmodus an den Vorladezeitgeber.
Verfahren gemäß einem der Ansprüche 27 bis 29, bei dem das Liefern des Vorladesignals folgende Schritte aufweist: Verzögern des Vorladesignals; und Synchronisieren des Vorladesignals mit einem Taktsignal.
Verfahren gemäß einem der Ansprüche 27 bis 30, bei dem das Liefern des Vorladesignals folgenden Schritt aufweist: Liefern des Vorladesignals asynchron ansprechend auf das ausgewählte Signal.
Verfahren gemäß einem der Ansprüche 27 bis 31, das folgende Schritte aufweist: Liefern des ersten Datenbündels und des zweiten Datenbündels in dem Normalmodus in einer aufeinanderfolgenden Reihenfolge; und Verschachteln des ersten Datenbündels und des zweiten Datenbündels in dem Testmodus.