DE102004040750A1 - Speicherzellenanordnung mit Speicherzellen vom CBRAM-Typ und Verfahren zum Programmieren von Speicherzellen vom CBRAM-Typ - Google Patents

Speicherzellenanordnung mit Speicherzellen vom CBRAM-Typ und Verfahren zum Programmieren von Speicherzellen vom CBRAM-Typ Download PDF

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Abstract

Die erfindungsgemäße Speicherzellenanordnung weist eine Mehrheit von Speicherzellen (MC) vom CBRAM-Typ und eine Programmiervorrichtung (P) auf, wobei die Speicherzellen (MC) entlang von Bitleitungen (BL) angeordnet sind und wobei jede Bitleitung (BL) eine Programmiervorrichtung (P) aufweist. Erfindungsgemäß ist vorgesehen, dass die Programmiervorrichtung (P) eine (Chg) und eine schaltbare Ladevorrichtung (S; T¶L¶, T¶C¶) umfasst. Das erfindungsgemäße Verfahren zum Programmieren von Speicherzellen (MC) vom CBRAM-Typ wird so durchgeführt, dass in einem ersten Schritt eine gegebene Menge einer elektrischen Ladung (Q) in einer Ladungsspeichereinrichtung (Chg) gespeichert wird und dass die gespeicherte Menge elektrischer Ladung (Q) in einem zweiten Schritt auf die zu programmierende Speicherzelle (MC) übertragen wird.

Description

  • Die vorliegende Erfindung betrifft eine Speicherzellenanordnung mit Speicherzellen vom CBRAM-Typ nach dem Oberbegriff von Patentanspruch 1 sowie ein Verfahren zum Programmieren von Speicherzellen vom CBRAM-Typ.
  • Eine gattungsgemäße Speicheranordnung ist aus dem Artikel „Electrical Characterization of Solid State Ionic Memory Elements" von Symanczyk, Balakrishnan, Gopalan, Happ, Kozicki, Kund, Mikolajick, Mitkova, Park, Pinnow, Robertson und Ufert, veröffentlicht 2003 in ,Proceedings NVMTS 2003', auf den Seiten 16ff, bekannt. Darin ist auch ein Verfahren zum Programmieren von Speicherzellen vom CBRAM-Typ offenbart. Als Erläuterung ist hier anzuführen, dass der vorliegend verwendete Begriff „CBRAM" („Conductive Bridging" RAM) in diesem Artikel allgemein mit dem Ausdruck „Ionic Memory Element" bezeichnet wird und auch mit dem Ausdruck „Programmable Metallization Cell", abgekürzt „PMC". Da die Grundzüge, wie Speicherzellen vom CBRAM-Typ aufgebaut sind, auf welchen chemisch-physikalischen Vorgängen ihre Funktion basiert und wie sie zu betreiben sind, um Informationen in ihnen speichern zu können (= um sie programmieren zu können), in diesem Artikel bereits vorveröffentlicht sind, werden diese Informationen nachfolgend als der Fachwelt allgemein bekannt vorausgesetzt und nicht noch einmal im Einzelnen erläutert.
  • Ebenfalls aus diesem Artikel ist es bereits bekannt, dass das Definieren und dann das Einhalten der elektrischen Parameter solcher Speicherzellen beim Programmieren dieser Speicherzellen sehr problematisch ist. Insbesondere das Anlegen einer Spannung oder von Spannungsimpulsen, die ein „Umschalten" (= Programmieren) einer Speicherzelle von einem hohen ohmschen Widerstandswert (typische Werte hierfür liegen in der Größenordnung von 1010 bis 1012 Ohm) auf einen niedrigen ohmschen Widerstandswert (typische Werte hierfür liegen in der Größenordnung von 104 bis 106 Ohm) bewirken, machen es notwendig, den dabei auftretenden Stromfluss sehr genau zu beobachten und ihn auf einen Wert zu begrenzen, bei dem eine jeweilige Speicherzelle keinen Schaden erleidet, auch nicht in Form von (üblicherweise erst sehr viel später bemerkbaren) Degradationsschäden. Im vorstehend genannten Artikel geschieht das Programmieren anscheinend mittels Strombegrenzung. Nachteilig dabei wiederum ist, dass Strombegrenzungsschaltungen in der Regel nur relativ ungenau wirken, so dass ein präzises Einhalten von Programmierparametern nicht gewährleistet ist. Infolge dieser Ungenauigkeiten lassen sich die spezifischen Eigenschaften von Speicherzellen vom CBRAM-Typ nur sehr ungenau vorherberechnen und im praktischen Betrieb einhalten.
  • Weiterhin werden Speicherelemente vom CBRAM-Typ auch in dem Artikel „Can Solid State Electrochemistry Eliminate the Memory Scaling Quandary?" von Kozicky, Mitkova, Zhu, Park und Gopalan, veröffentlicht 2002 in ,Proceedings of IEEE-NANO 2002', näher vorgestellt, auch hinsichtlich ihrer Funktion.
    •
  • Aufgabe der vorliegenden Erfindung ist es deshalb, eine Speicherzellenanordnung zu schaffen, die so ausgestaltet ist, dass sich Programmiervorgänge sehr präzise und genau wiederholbar durchführen lassen, so dass die vorgenannten Nachteile weitgehend vermieden werden. Aufgabe der vorliegenden Erfindung ist es auch, ein für ein solches Programmieren geeignetes Verfahren anzugeben.
  • Diese Aufgabe wird bei einer gattungsgemäßen Speicherzellenanordnung mit den Mitteln des kennzeichnenden Teils von Patentanspruch 1 gelöst sowie bei einem erfindungsgemässen Ver fahren mit den in Patentanspruch 11 angegebenen Merkmalen. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen gekennzeichnet.
  • Nachstehend wird die Erfindung anhand einer Zeichnung näher erläutert. Dabei zeigen:
  • die 1 und 2 die der vorliegenden Erfindung zugrunde liegende Idee als Prinzipschaltung in verschiedenen Schaltungszuständen,
  • die 3 eine konkrete schaltungstechnische Realisierung der erfindungsgemäßen Speicherzellenanordnung, und
  • die 4 und 5 Zeitdiagramme, nach denen die erfindungsgemäße Speicherzellenanordnung programmierbar ist.
  • Die 1 und 2 zeigen die der vorliegenden Erfindung zugrunde liegende Idee als Prinzipschaltung. 1 zeigt diese in einem ersten Schaltungszustand und 2 in einem zweiten Schaltungszustand.
  • Bei dieser Prinzipschaltung ist eine Programmiervorrichtung P aus einer Ladungsspeichereinrichtung Chg, hier bestehend aus einer Ladekapazität C, und einer schaltbaren Ladevorrichtung TL, TC, hier dargestellt als Umschalter S, gebildet. Der eine geschaltete Kontakt A ist mit einem Anschluss der Programmiervorrichtung P für ein Programmierpotential VProg verbunden, während der andere geschaltete Kontakt B mit der Anode eines Speicherelements CBJ vom CB-Typ verbunden ist. Die Ladekapazität C ist einerseits mit einem weiteren, umzuschaltenden Anschluss des Umschalters S und andererseits, gemeinsam mit der Kathode des Speicherelements CBJ, mit einem gegebenen Potential VPL verbunden. Dieses gegebene Potential VPL kann beispielsweise ein so genanntes Plattenpotential sein, wie es von DRAM-Speicherzellen her bekannt ist.
  • Bei dem in 1 dargestellten ersten Schaltungszustand wird eine gegebene Ladungsmenge Q vom Anschluss für das Programmierpotential VProg aus auf die Ladungsspeichereinrichtung Chg übertragen, so dass die Ladungsspeichereinrichtung Chg nach einer gewissen Zeit die gegebene Ladungsmenge Q aufweist. Dieser Aufladevorgang ist in 1 durch einen Pfeil dargestellt, welcher vom Anschluss für das Programmierpotential VProg zur Ladungsspeichereinrichtung Chg gerichtet ist.
  • Dann wird in einem zweiten Schritt, dargestellt in 2, der Umschalter S umgeschaltet, so dass die Ladungsspeichereinrichtung Chg nun nicht mehr mit dem Anschluss für das Programmierpotential VProg verbunden ist, sondern vielmehr über den anderen geschalteten Kontakt B des Umschalters S mit der Anode des Speicherelements CBJ. Infolge dessen fließt jetzt die in der Ladungsspeichereinrichtung Chg gespeicherte gegebene Ladungsmenge Q von der Ladungsspeichereinrichtung Chg ab und auf die Anode des Speicherelements CBJ (ebenfalls, analog zur 1, mittels eines Pfeils dargestellt). Wenn nun das Programmierpotential VProg deutlich positiver war als das gegebene Potential VPL, so werden (und dieser Vorgang als solcher ist den für Speicherelemente vom CB-Typ zuständigen Fachleuten allgemein bekannt; vergleiche dazu auch den eingangs genannten Fachartikel) in der Anode des Speicherelements CBJ Ionen, z. B. Silberionen, freigesetzt, was letztendlich zu einer deutlichen Verringerung des ohmschen Widerstands des Speicherelements CBJ führt. Das Speicherelement CBJ nimmt also, informationstechnisch betrachtet, einen ersten (Speicher-)Zustand an.
  • Wenn allerdings das Programmierpotential VProg deutlich negativer war als das gegebene Potential VPL, so werden (und dieser Vorgang als solcher ist den für Speicherelemente vom CB-Typ zuständigen Fachleuten ebenfalls allgemein bekannt; vergleiche dazu wiederum den eingangs genannten Fachartikel) in der Anode des Speicherelements CBJ die zuvor freigesetzten Silberionen wieder gebunden, was dann zu einer deutlichen Vergrößerung des ohmschen Widerstands des Speicherelements CBJ führt. Das Speicherelement CBJ nimmt also, wiederum informationstechnisch betrachtet, einen zweiten (Speicher-)-Zustand an.
  • Wie eingangs bereits beschrieben, besteht beim Programmieren von Speicherelementen vom CB-Typ die große Gefahr, dass bei einem Übergang von einem hohen ohmschen Widerstandswert auf einen niedrigen Widerstandswert der dabei fließende Strom sprunghaft ansteigt und zu einem Zerstören des Speicherelements führen würde, wenn nicht Strombegrenzungsmittel vorgesehen wären zur Begrenzung des Stroms. Solche weisen aber in der Praxis stets nur ungenau wirkende Begrenzungswerte auf. Neuere Untersuchungen haben nun gezeigt, dass nicht der Stromfluss als solcher entscheidend ist für die Größe des ohmschen Widerstands der Speicherelemente vom CB-Typ, sondern die Ladungsmenge, die dabei auf das Speicherelement CBJ übertragen wird bzw. die von diesem abgezogen wird (QProg = C·UProg mit QProg = Ladungsmenge, C = Speicherkapazität z. B. eines Kondensators, VProg = Programmierpotential). Dieser Effekt wird bei der vorliegenden Erfindung dahingehend ausgenützt, dass die zu übertragende Ladungsmenge mengenmäßig durch ein genaues Dimensionieren der Ladungsspeichereinrichtung Chg und des Programmierpotentials VProg exakt einstellbar ist. Dadurch kann kein unzulässig hoher Strom auftreten.
  • Eine vorteilhafte Ausführungsform dieser erfindungsgemässen Speicherzellenanordnung ist in 3 dargestellt. 3 zeigt die aus den 1 und 2 bereits bekannte Schaltung, allerdings mit einer speziellen Realisierung des Umschalters S: dieser ist nun zum Einen realisiert mittels eines Ladetransistors TL und, je Speicherzelle MC (in 3 ist nur eine einzige Speicherzelle MC dargestellt), mittels eines Auswahltransistors TC. Der Auswahltransistor TC hat bezüglich der Speicherzelle MC dieselbe Funktion wie ein Auswahltransistor einer bekannten dynamischen 1T-1C-Speicherzelle. Darüber hinaus nimmt er noch einen Teil der Umschaltefunktion des aus den 1 und 2 bekannten Umschalters S wahr. Eine Speicherzelle MC besteht also aus einem Speicherelement CBJ vom CB-Typ und einem Auswahltransistor TC. Der Auswahltransistor TC wird mittels einer Wortleitung WL der Speicherzellenanordnung angesteuert. Er ist weiterhin auch, wie bereits von dynamischen Halbleiterspeicherzellen her bekannt, mit einer Bitleitung BL der Speicherzellenanordnung verbunden.
  • Der Ladetransistor TL ist mittels eines Ladesignals Φ ansteuerbar. Er ist zwischen der Bitleitung BL und dem Anschluß für das Programmierpotential VProg angeordnet. Die jeder Bitleitung BL immanent innewohnende Bitleitungskapazität CBL ist in 3 ebenfalls dargestellt, da sie in vorteilhafter Weiterbildung der Erfindung als Teil der Ladungsspeichereinrichtung Chg mit verwendbar ist.
  • Eine erste vorteilhafte Ausführungsform eines erfindungsgemäßen Verfahrens zum Programmieren einer Speicherzelle MC vom CBRAM-Typ, nämlich zum Einschreiben von Information in diese, wird nachstehend anhand des Zeitdiagramms von 4 und in Bezug auf die in 3 dargestellte Speicherzellenanordnung beschrieben. Während des gesamten Vorgangs liegt an der Kathode des Speicherelements CBJ ein gegebenes Potential VPL, welches von dynamischen Halbleiterspeicherzellen her bereits bekannt ist und welches dort als Plattenpotential oder auch, je nach absolutem Wert, als Mittenpotential bezeichnet wird. Dieses gegebene Potential VPL weist auch die Bitleitung BL auf. Die eine, dem Ladetransistor TL abgewandte Elektrode der Ladekapazität C ist mit einem wertemässig nicht veränderbaren Bezugspotential VRef verbunden, dessen Wert hier der Wert des gegebenen Potentials VPL ist.
  • Die Wortleitung WL ist noch deaktiviert, ebenso wie das Ladesignal Φ. In einem ersten Schritt wird nun eine gegebene Menge elektrischer Ladung Q (die Menge ist definiert durch die Kapazität der Ladungsspeichereinrichtung Chg und dem Wert des Programmierpotentials VProg, bezogen auf das Bezugspotential VRef) in der Ladungsspeichereinrichtung Chg gespeichert. Die Ladungsspeichereinrichtung Chg ist bei der Schaltungsanordnung nach 3 aus der Ladekapazität C und der inhärent bei jeder Bitleitung BL vorhandenen Bitleitungskapazität CBL gebildet. Um diese elektrische Ladung Q zu speichern, wird der Ladetransistor TL zu einem ersten Zeitpunkt t1 durch Aktivieren des Ladesignals Φ elektrisch leitend geschaltet. Dadurch kann die benötigte Ladung Q vom Anschluss für das Programmierpotential VProg aus auf die Ladungsspeichereinrichtung Chg fliessen. Zu einem Zeitpunkt t2, zu dem dann sichergestellt ist, dass sich die gesamte benötigte elektrische Ladung Q auf der Ladungsspeichereinrichtung Chg befindet, wird der Ladetransistor TL durch Deaktivieren des Ladesignals Φ wieder elektrisch gesperrt. Die Bitleitung BL hat zu diesem Zeitpunkt den Potentialwert des Programmierpotentials VProg angenommen.
  • In einem zweiten Schritt wird dann die gespeicherte elektrische Ladung Q auf die Speicherzelle, d. h. vorliegend, auf das Speicherelement CBJ, übertragen. Dies erfolgt bei dem Verfahren nach dem in 4 gezeigten Zeitdiagramm so, dass zu einem dritten Zeitpunkt t3 die der zu programmierenden Speicherzelle MC zugehörige Wortleitung WL aktiviert wird. Dadurch entsteht vermittels des Auswahltransistors TC eine elektrisch leitende Verbindung zwischen der Bitleitung BL (und somit der Ladungsspeichereinrichtung Chg) und dem Speicherelement CBJ, so dass die in der Ladungsspeichereinrich tung Chg gespeicherte Ladung Q auf das Speicherelement CBJ übertragen wird.
  • Ist das sich durch die übertragene Ladung Q an der Anode des Speicherelements CBJ einstellende Potential genügend größer als das an der Kathode des Speicherelements CBJ anliegende gegebene Potential VPL, tritt nun der bereits in dem eingangs genannten Artikel beschriebene Vorgang auf, dass sich auf der Anode Ionen, z. B. Silberionen, bilden, sich von dieser ablösen und in Richtung auf die Kathode abdriften. Dadurch verringert sich dann der ohmsche Widerstand zwischen der Anode und der Kathode um Größenordnungen. Diese Verringerung des ohmschen Widerstands erfolgt zunächst relativ langsam (in 4: bis zum Zeitpunkt t4) und dann sehr schnell (in 4: zwischen den Zeitpunkten t4 und t5), so dass das auf der Bitleitung BL anliegende Potential letztendlich den Wert des Bezugspotentials VRef annimmt. Nunmehr weist das Speicherelement CBJ einen geringen ohmschen Widerstand auf, den man auch als „log. 1" bezeichnen kann. Zum Zeitpunkt t5 wird die Wortleitung WL wieder deaktiviert; die Programmierung der Speicherzelle MC ist abgeschlossen.
  • Wenn hingegen beim Programmieren das sich durch die übertragene Ladung Q an der Anode des Speicherelements CBJ einstellende Potential genügend geringer ist als das an der Kathode des Speicherelements CBJ anliegende gegebene Potential VPL, tritt nun der ebenfalls bereits in dem eingangs genannten Artikel beschriebene Vorgang auf, dass sich ein wesentlicher Teil der im Bereich zwischen Anode und Kathode des Speicherelements CBJ befindlichen Ionen, z. B. Silberionen, in Richtung auf die Anode zurück driften, sich auf dieser wieder mit dem Anodenmaterial verbinden und sich dort ablagern. Dadurch vergrössert sich dann der ohmsche Widerstand zwischen der Anode und der Kathode um die bereits bekannten Größenordnungen. Infolge dessen weist das Speicherelement CBJ anschlie ßend wieder einen sehr großen ohmschen Widerstand auf, den man dann auch als „log. 0" bezeichnen kann.
  • Bei der vorstehend beschriebenen ersten Ausführungsform des erfindungsgemäßen Verfahrens wurde angenommen, dass der vom Ladetransistor TL abgewandte Anschluss der Ladekapazität C mit einem Bezugspotential VRef konstanten Werts verbunden ist. Es ist jedoch bei einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens auch möglich, den Wert dieses Bezugspotentials VRef zeitlich zu verändern. Dabei ist noch zusätzlich unterstellt, dass das Bezugspotential VRef zunächst geringer sei als das gegebene Potential VPL. Dies wird nachstehend anhand des Zeitdiagramms von 5 näher erläutert.
  • Der erste Schritt des Verfahrens nach dieser zweiten Ausführungsform verläuft zunächst wie bei dem Verfahren nach der ersten Ausführungsform: Zum Zeitpunkt t1 wird der Ladetransistor TL durch Aktivieren des Ladesignals Φ elektrisch leitend geschaltet, so dass die Bitleitung BL und die Ladekapazität C mit dem Programmierpotential VProg verbunden sind. Die Ladungsspeichereinrichtung Chg wird so aufgeladen. Dann wird zu einem Zeitpunkt t2a, noch innerhalb des ersten Schritts, aber nach Deaktivieren des Ladesignals Φ, d. h., nach dem zweiten Zeitpunkt t2, das an der einen Elektrode der Ladekapazität C anliegende Bezugspotential VRef wertemässig verändert, z. B. erhöht. Dadurch findet auf der Bitleitung BL und auf der Ladekapazität C ein als solcher allgemein bekannter Boostvorgang statt, d. h., das hier anliegende Potential wird wertemässig verändert, insbesondere, wie in 5 dargestellt, erhöht. Dies hat den besonderen Vorteil, dass der gesamte Programmiervorgang als solcher bei überhöhten Potentialpegeln schneller durchführbar ist.
  • An diesen Boostvorgang schliesst sich dann der zweite Schritt an, der bzgl. der bereits beschriebenen Zeitpunkte t3, t4 und t5 zunächst ebenso durchgeführt wird wie bei der ersten Ausführungsform des erfindungsgemässen Verfahrens. Kurz vor Ende des zweiten Schritts, nach dem fünften Zeitpunkt t5, wird dann zu einem Zeitpunkt t6 das Bezugspotential VRef wieder auf seinen ursprünglichen Wert zurückgeführt. Damit ist dann auch der zweite Schritt beendet.
  • Bezugszeichenliste
    Figure 00110001
    •

Claims (14)

  1. Speicherzellenanordnung mit einer Mehrheit von Speicherzellen vom CBRAM-Typ und mit einer Programmiervorrichtung, wobei die Speicherzellen (MC) entlang von Bitleitungen (BL) angeordnet sind und wobei jede Bitleitung (BL) eine Programmiervorrichtung (P) aufweist, dadurch gekennzeichnet, dass die Programmiervorrichtung (P) eine Ladungsspeichereinrichtung (Chg) und eine schaltbare Ladevorrichtung (S; TL, TC) aufweist.
  2. Speicherzellenanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Programmiervorrichtung (P) einen Anschluss für ein Programmierpotential (VProg) aufweist.
  3. Speicherzellenanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die schaltbare Ladevorrichtung (S; TL, TC) einen Ladetransistor (TL) und eine Mehrzahl von Auswahltransistoren (TC) aufweist.
  4. Speicherzellenanordnung nach Anspruch 3, dadurch gekennzeichnet, dass der Ladetransistor (TL) mittels eines Ladesignals (Φ) schaltbar ist.
  5. Speicherzellenanordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass ein jeweiliger der Auswahltransistoren (TC) Teil einer jeweiligen Speicherzelle (MC) ist.
  6. Speicherzellenanordnung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass ein, jeweiliger der Auswahltransistoren (TC) über eine Wortleitung (WL) auswählbar ist.
  7. Speicherzellenanordnung nach einem der vorhergehenden Ansprüche, bei der die Bitleitungen (BL) inhärent jeweils eine Bitleitungskapazität (CBL) aufweisen, dadurch gekennzeichnet, dass die Ladungsspeichereinrichtung (Chg) einer Bitleitung (BL) aus der Bitleitungskapazität (CBL) und einer Ladekapazität (C) gebildet ist.
  8. Speicherzellenanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Ladekapazität (C) an ihrem einen Anschluss mit einem Bezugspotential (VRef) verbunden ist.
  9. Speicherzellenanordnung nach Anspruch 8, dadurch gekennzeichnet, dass das Bezugspotential (VRef) ein wertemässig festes Potential ist.
  10. Speicherzellenanordnung nach Anspruch 8, dadurch gekennzeichnet, dass das Bezugspotential (VRef) ein wertemässig veränderbares Potential ist.
  11. Verfahren zum Programmieren von Speicherzellen (MC) vom CBRAM-Typ, dadurch gekennzeichnet, dass in einem ersten Schritt eine gegebene Menge einer elektrischen Ladung (Q) in einer Ladungsspeichereinrichtung (Chg) gespeichert wird und dass die gespeicherte Menge elektrischer Ladung (Q) in einem zweiten Schritt auf die zu programmierende Speicherzelle (MC) übertragen wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass beim ersten Schritt zu einem ersten Zeitpunkt (t1) ein Ladetransistor (TL) mittels eines Ladesignals (Φ) elektrisch leitend geschaltet wird, so dass die Ladungsspeichereinrichtung (Chg) zu ihrem Aufladen mit einem Programmierpotential (VProg) elektrisch verbunden wird, und dass dann zu einem zweiten Zeitpunkt (t2), wenn die Ladungsspeichereinrichtung (Chg) die gegebene Menge elektrischer Ladung (Q) aufweist, der Ladetransistor (TL) wieder elektrisch sperrend geschaltet wird.
  13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass beim zweiten Schritt die in der Ladungsspeichereinrichtung (Chg) gespeicherte Menge elektrischer Ladung (Q) ab einem dritten Zeitpunkt (t3) auf die Speicherzelle (MC) übertragen wird.
  14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass innerhalb des ersten Schritts, nach dem zweiten Zeitpunkt (t2), das Potential, auf dem sich die Bitleitung (BL) aktuell gerade befindet, durch Ladungsverschiebung angehoben wird.
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