DE10109218A1 - Verfahren zur Herstellung eines Speicherkondensators - Google Patents

Verfahren zur Herstellung eines Speicherkondensators

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Abstract

Die vorliegende Erfindung betrifft ein neuartiges Verfahren zur Herstellung eines Speicherkondensators, welcher insbesondere in einer DRAM-Speicherzelle verwendet wird. Das erfindungsgemäße Verfahren umfaßt die Schritte zum Bilden einer unteren metallischen Kondensatorelektrode (13), eines Speicherdielektrikums (14) und einer oberen Kondensatorelektrode (15), wobei die untere metallische Kondensatorelektrode (13) in der Weise selbstjustiert auf einem Silizium-Grundmaterial (1) gebildet wird, daß zunächst freiliegende Silizium-Bereiche an den Stellen, an denen die untere Kondensatorelektrode zu bilden ist, erzeugt werden und sodann auf den freiliegenden Silizium-Bereichen Metallsilizid (13) selektiv gebildet wird.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstel­ lung eines Speicherkondensators zur Verwendung in einer DRAM- Speicherzelle, bei dem die untere Kondensatorelektrode als metallische Elektrode ausgeführt wird.
In Speicherzellenanordnungen mit dynamischem, wahlfreien Zu­ griff werden fast ausschließlich sogenannte Eintransistor- Speicherzellen eingesetzt. Eine Eintransistor-Speicherzelle umfaßt einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bit­ leitung ausgelesen werden. Zur sicheren Speicherung der La­ dung und gleichzeitigen Unterscheidbarkeit der ausgelesenen Information muß der Speicherkondensator eine Mindestkapazität aufweisen. Die untere Grenze für die Kapazität des Speicher­ kondensators wird derzeit bei 25 fF gesehen.
Da von Speichergeneration zu Speichergeneration die Speicher­ dichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensa­ tors erhalten bleiben.
Bis zur 1 Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente rea­ lisiert. Ab der 4 Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensio­ nale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Speicherkonden­ sator in einem Graben zu realisieren (siehe z. B. K. Yamada et al., Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusi­ onsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Da­ durch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Durch Reduk­ tion des Querschnitts des Grabens läßt sich die Packungsdich­ te weiter erhöhen. Der Vergrößerung der Tiefe des Grabens sind dabei aus technologischen Gründen jedoch Grenzen ge­ setzt.
Bei einem alternativen Kondensatorkonzept wird der Speicher­ kondensator als Stapel auf dem Auswahltransistor gebildet.
Aus der US-A-5,760,434 ist ein Verfahren zur Herstellung ei­ ner DRAM-Speicherzelle mit einem Stapelkondensator bekannt, bei dem nach Bildung des Auswahltransistors und Erzeugen ei­ ner Polysilizium-Verbindungsstruktur zu den aktiven Bereichen des Transistors die sich ergebende Oberfläche mit beispiels­ weise BPSG planarisiert wird und sodann Kontaktlöcher bis zu den Verbindungsstrukturen geätzt werden. Anschließend wird auf der gesamten Oberfläche, also auch außerhalb der Kontakt­ löcher, Polysilizium und nachfolgend beispielsweise Wolfram abgeschieden. Durch einen darauf folgenden Temperaturbehand­ lungsschritt wird die Silizidbildung verursacht. Anschließend wird das nicht umgesetzte Metall durch einen selektiven Ätz­ prozeß entfernt. Das außerhalb der Kontaktlöcher gebildete Wolframsilizid wird später durch chemisch-mechanisches Polie­ ren entfernt.
Aus der US-A-5,905,279 ist eine Speicherzelle mit einem in einem Graben angeordneten Speicherkondensator und einem Aus­ wahltransistor bekannt, bei dem der Speicherkondensator eine an eine Wand des Grabens angrenzende untere Kondensatorelek­ trode, ein Kondensatordielektrikum und eine obere Kondensato­ relektrode aufweist und die obere Kondensatorelektrode eine leitende Schicht, insbesondere aus WSi, TiSi, W, Ti oder TiN, umfaßt.
In der noch unveröffentlichten Deutschen Patentanmeldung DE 199 41 096.8 wird überdies vorgeschlagen, bei einer Speicher­ zelle mit Auswahltransistor und Grabenkondensator die untere Kondensatorelektrode als metallische Elektrode auszubilden. Die metallische Elektrode wird gebildet, indem in dem Graben, der im oberen Bereich mit einer Siliziumnitrid-Spacerschicht ausgekleidet ist, durch ein CVD-Verfahren ganzflächig Wolf­ ramsilizid abgeschieden wird. Darauf folgend wird durch Ab­ scheidung von Photolack in dem Graben der untere Teil des Grabens mit einer Lackfüllung versehen, welche in einem dar­ auf folgenden Schritt zum Ätzen des Wolframsilizids als Ätz­ maske dient. Anschließend wird die Photolackfüllung entfernt und der Kondensator und darauf folgend die Speicherzelle in bekannter Weise fertiggestellt.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung eines Speicherkonden­ sator bereitzustellen.
Gemäß der vorliegenden Erfindung wird die Aufgabe durch ein Verfahren zur Herstellung eines Speicherkondensators zur Ver­ wendung in einer DRAM-Speicherzelle mit den Schritten zum Bilden einer unteren metallischen Kondensatorelektrode, eines Speicherdielektrikums und einer oberen Kondensatorelektrode gelöst, wobei die untere metallische Kondensatorelektrode in der Weise selbstjustiert auf einem Silizium-Grundmaterial ge­ bildet wird, daß zunächst freiliegende Silizium-Bereiche an den Stellen, an denen die untere Kondensatorelektrode zu bil­ den ist, erzeugt werden und sodann auf den freiliegenden Si­ lizium-Bereichen Metallsilizid selektiv gebildet wird.
Insbesondere wird die Aufgabe durch ein Verfahren zur Her­ stellung einer Speicherzelle mit einem Speicherkondensator, der als Grabenkondensator ausgeführt ist, und einem Auswahl­ transistor, mit den Schritten zum Ätzen eines Grabens in eine Hauptfläche eines Halbleitersubstrats, zum Durchführen des vorstehend beschriebenen Verfahrens, wobei der Speicherkon­ densator zumindest teilweise in dem Graben angeordnet wird und die untere metallische Kondensatorelektrode an eine Wand des Grabens angrenzt, und zum Bilden des Auswahltransistors mit Source-Elektrode, Drain-Elektrode, leitendem Kanal und Gate-Elektrode, wobei die obere Kondensatorelektrode mit der Source- oder Drain-Elektrode des Auswahltransistors elek­ trisch leitend verbunden wird, gelöst.
Ferner wird die Aufgabe durch ein Verfahren zur Herstellung einer Speicherzelle mit einem Speicherkondensator, der als Stapelkondensator ausgeführt ist, und einem Auswahltransi­ stor, mit dem Schritt zum Bilden eines Auswahltransistors mit Source-Elektrode, Drain-Elektrode, leitendem Kanal und Gate- Elektrode auf einer Hauptfläche eines Halbleitersubstrats, den Schritten des vorstehend beschriebenen Verfahrens, so daß die untere Kondensatorelektrode auf einer elektrisch leiten­ den Verbindungsstruktur aus Polysilizium, die die untere Kon­ densatorelektrode mit der Source- oder Drain-Elektrode des Auswahltransistors verbindet, auf der sich ergebenden Ober­ fläche gebildet wird, gelöst.
Das erfindungsgemäße Verfahren zur Herstellung eines Spei­ cherkondensators beruht somit im wesentlichen darauf, daß die untere Kondensatorelektrode des Speicherkondensators selbst­ justiert gebildet wird. Genauer gesagt, wird bei dem erfin­ dungsgemäßen Verfahren die untere Kondensatorelektrode aus einem Metallsilizid selektiv auf freiliegenden Silizium- Bereichen gebildet. Der Ausdruck "freiliegende Silizium- Bereiche" umfaßt dabei alle Arten von Silizium, insbesondere einkristallines Silizium und polykristallines Silizium (Poly­ silizium) aber auch beispielsweise amorphes Silizium.
Freiliegende Silizium-Bereiche können gemäß der vorliegenden Erfindung insbesondere dadurch erzeugt werden, daß auf einem Silizium-Grundmaterial die Bereiche, auf denen die untere Kondensatorelektrode nicht gebildet werden soll, mit einem Abdeckmaterial, beispielsweise Si3N4 oder SiO2 oder einer Kom­ bination dieser Material abgedeckt werden. Selbstverständlich sind aber auch andere Abdeckmaterialien denkbar.
Alternativ kann auf einem Nicht-Silizium-Grundmaterial eine strukturierte Polysiliziumschicht aufgebracht werden, bei­ spielsweise, indem Polysilizium zunächst ganzflächig aufge­ bracht wird und anschließend an den Stellen, an denen die un­ tere Kondensatorelektrode nicht gebildet werden soll, bei­ spielsweise durch Ätzen oder chemisch-mechanisches Polieren wieder entfernt wird.
Durch das erfindungsgemäße Verfahren werden folgende Vorteile erzielt:
  • - Die untere Elektrode des Speicherkondensators wird als eine Metallelektrode realisiert. Da Metall eine höhere Aus­ trittsarbeit als dotiertes Silizium, welches bisher als unte­ re Kondensatorelektrode verwendet wurde, aufweist, werden in­ folge der erhöhten Tunnelbarriere die Leckströme verringert. Als Folge kann bei vorgegebenem maximalem Leckstrom unter Verwendung einer metallischen Elektrode die Schichtdicke des Dielektrikums reduziert werden, wodurch die Kapazität des Kondensators erhöht wird.
  • - Ein weiterer Vorteil der Metallelektrode gegenüber einer Kondensatorelektrode aus dotiertem Silizium ist die erhöhte Kapazität der Metallelektrode, da an ihr keine Verarmungszone gebildet wird.
  • - Die selbstjustierte Bildung der Metallsilizidschicht auf freiliegenden Silizium-Bereichen ist weniger kompliziert als das vorstehend beschriebene Verfahren, bei dem die Metallsi­ lizidschicht ganzflächig aufgebracht und anschließend selek­ tiv geätzt wird. Insbesondere, wenn das Abdeckmaterial zum Abdecken der Siliziumbereiche, auf denen keine Metallsilizid­ schicht erzeugt werden soll, später als Isolationskragen des Speicherkondensators oder als Diffusionsbarriere wirkt, er­ fordert die selbstjustierte Bildung der Metallsilizidschicht keine zusätzlichen Prozeßschritte zur Strukturierung.
  • - Bei dem herkömmlichen Verfahren ist es schwierig sicherzu­ stellen, daß die Metallsilizidschicht im Bereich des Silizi­ umnitrid-Spacers selektiv entfernt wird, während sie im unte­ ren Bereich des Grabens vollständig verbleibt, so daß kein freiliegendes Silizium in Kontakt mit dem Kondensatordielek­ trikum steht. Im Gegensatz dazu wird bei einer selbstjustier­ ten Bildung von Metallsilizid gewährleistet, daß sämtliche freiliegende Siliziumbereiche von einer Metallsilizidschicht bedeckt sind. Dies ist sehr wichtig, um Leckströme zu mini­ mieren, da diese über freiliegende Siliziumbereiche, die in Kontakt mit dem Kondensatordielektrikum stehen, fließen wür­ den. Wenn Leckströme minimiert werden, kann umgekehrt wieder die Schichtdicke des Kondensatordielektrikums reduziert wer­ den, wodurch die Kapazität des Kondensators erhöht wird.
  • - Da bei dem herkömmlichen Verfahren Photolack den unteren Bereich der Gräben auffüllt und anschließend wieder entfernt wird, ergeben sich Probleme bei einer weiteren Strukturver­ kleinerung. Das erfindungsgemäße Verfahren hingegen ist pro­ blemlos auf kleinere Größen skalierbar.
  • - Das erfindungsgemäße Verfahren ist mit oberflächenvergrö­ ßernden Maßnahmen wie beispielsweise dem HSG-Verfahren (Auf­ rauhung der Siliziumoberfläche, "hemispherical graining") oder Mesoporen-Ätzung kombinierbar.
  • - Die durch das erfindungsgemäße Verfahren herstellbare Elek­ trodenanordnung ist temperaturstabil und hält alle nachfol­ genden Schritte des derzeit eingesetzten DRAM-Prozesses aus.
Gemäß einer Ausführungsform der vorliegenden Erfindung, bei der der Kondensator als Grabenkondensator ausgeführt wird, werden zur Bildung der unteren metallischen Kondensatorelek­ trode zunächst ausgewählte Bereiche des Grabens, an denen die untere Kondensatorelektrode nicht gebildet werden soll, mit einem Abdeckmaterial, beispielsweise Siliziumnitrid, Silizi­ umdioxid oder einer Kombination dieser Materialien, bedeckt.
Zweckmäßigerweise wird ein Abdeckmaterial mit einer derarti­ gen Zusammensetzung und in einer derartigen Dicke aufge­ bracht, daß es später als Isolationskragen des fertigen Spei­ cherkondensators oder als Diffusionsbarriere wirken wird. In diesem Fall wird das Herstellungsverfahren insbesondere ver­ einfacht, weil keine zusätzlichen Schritte zur Strukturierung des Silizium-Grundmaterials notwendig sind.
Gemäß einer anderen Ausführungsform der vorliegenden Erfin­ dung, bei der der Kondensator als Stapelkondensator ausge­ führt wird, wird Polysilizium selektiv nur an den Stellen der Oberfläche aufgebracht, an denen später auch die untere Kon­ densatorelektrode hergestellt werden soll. Auch in diesem Fall wird das Herstellungsverfahren dadurch vereinfacht, daß keine zusätzlichen Schritte zur Strukturierung des Silizium- Grundmaterials notwendig sind.
Sodann wird auf den freiliegenden Siliziumbereichen Metallsi­ lizid selektiv gebildet.
Dies kann beispielsweise durch ein Verfahren erfolgen, das auch als sogenanntes salicide-verfahren ("self-aligned sili­ cide") bekannt ist. Dazu wird eine Metallschicht, beispiels­ weise Wolfram, Titan, Tantal, Molybdän, Kobalt, Nickel, Niob- Platin, Palladium oder ein Seltenerdmetall abgeschieden. Nachfolgend wird ein Temperaturbehandlungsschritt, beispiels­ weise je nach verwendetem Metall in einer Stickstoffatmosphä­ re bei einer Temperatur von 600 bis 1000°C durchgeführt. Bei diesem Temperaturbehandlungsschritt reagiert das abgeschiede­ ne Metall mit darunterliegendem Silizium zu Metallsilizid, das auf dem Abdeckmaterial abgeschiedene Metall reagiert nicht. In einem darauf folgenden selektiven Ätzschritt wird das nicht umgesetzte Metall weggeätzt und das Metallsilizid verbleibt auf den Siliziumbereichen.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Er­ findung kann der Schritt zur Temperaturbehandlung so durchge­ führt werden, daß nicht die vollständige Metallschicht durch­ silizidiert wird. Dadurch wird der zusätzliche Vorteil er­ reicht, daß eine Inhomogenität bei der Metallabscheidung aus­ geglichen werden kann, da an den Stellen, an denen das Metall mit einer größeren Schichtdicke abgeschieden wurde, das nicht umgewandelte Metall im nachfolgenden Schritt wieder entfernt wird. Durch diese Maßnahme können vorteilhafterweise sehr dünne Metallelektroden mit minimalen Kapazitätsverlusten rea­ lisiert werden.
Die selektive Bildung von Metallsilizid kann aber auch durch eine selektive Metallsilizid-Abscheidung erfolgen. Beispiels­ weise ist es bei einer genauen Parametereinstellung möglich, unter Verwendung eines Gasphasenverfahrens mit einem metall­ haltigen Gas, beispielsweise WF6, eine selektive Reaktion des metallhaltigen Gases mit dem freiliegenden Silizium her­ beizuführen. In diesem Fall wird das freiliegende Silizium an der Oberfläche etwas weggeätzt und geht während des Abschei­ deverfahrens eine Reaktion mit dem metallhaltigen Gas ein, wobei sich unter anderem eine Metallsilizidschicht bildet.
Alternativ ist es aber auch möglich, daß die Metallsilizid­ schicht durch ein CVD-Verfahren unter Verwendung eines sili­ ziumhaltigen Gases, beispielsweise SiH4 oder SiH2Cl2, und ei­ nes metallhaltigen Gases, beispielsweise WF6, TaCl5 oder TiCl4, unter geeigneten Bedingungen selektiv auf den freilie­ genden Siliziumbereichen gebildet wird.
Die Verfahren zur selektiven Abscheidung eines Metallsilizids sind dahingehend vorteilhaft, daß kein nachfolgender Schritt zur Temperaturbehandlung notwendig ist. Allerdings müssen die Abscheidebedingungen, insbesondere Druck und Temperatur, sehr genau eingestellt werden, wodurch das Prozeßfenster verklei­ nert wird und sich die Frage stellt, inwieweit diese Verfah­ ren in der industriellen Chipfertigung einsetzbar sind.
Gemäß der vorliegenden Erfindung kann das Substrat, in dem die Speicherzelle gebildet wird, ein gewöhnliches Silizium­ substrat oder aber auch ein SOI-Substrat (Silicon on Insula­ tor oder Silizium auf Isolatorsubstrat) sein. Die Verwendung eines SOI-Substrats ist dahingehend vorteilhaft, daß der Ver­ fahrensablauf weiter vereinfacht werden kann, da die vergra­ bene Siliziumdioxidschicht als Ätzstoppschicht wirkt. Insbe­ sondere muß bei Verwendung eines SOI-Substrats kein ausrei­ chend dicker (ca. 20 nm) Isolationskragen im oberen Grabenbe­ reich abgeschieden werden, wodurch bei Verwendung eines Sili­ ziumsubstrats die Grabenöffnung stark verengt und entspre­ chend der Verfahrensablauf erschwert wird.
Gemäß der vorliegenden Erfindung kann die effektive Kondensa­ torfläche und damit die Kapazität des Speicherkondensators dadurch erhöht werden, daß nach dem Schritt zur Erzeugung freiliegender Silizium-Bereiche an diesen Bereichen oberflä­ chenvergrößernde Maßnahmen durchgeführt werden. Beispielswei­ se können Mesoporen geätzt werden, oder es kann ein Verfahren zur Kristallisation einer zuvor aufgebrachten amorphen Sili­ ziumschicht durch Aufbringen von Kristallisationskeimen und eine nachfolgende Temperaturbehandlung durchgeführt werden. Selbstverständlich kann auch jedes andere Verfahren zur Ober­ flächenvergrößerung vor Aufbringen der Metallschicht bzw. Me­ tallsilizidschicht durchgeführt werden.
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert:
Fig. 1 bis Fig. 7 zeigt die Schritte zur Herstellung der unteren Elektrode einer Speicherzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 8 bis Fig. 14 zeigt die Schritte zur Herstellung der unteren Elektrode einer Speicherzelle gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 15 bis Fig. 18 zeigt die Schritte zur Herstellung der unteren Elektrode einer Speicherzelle gemäß einer dritten Ausführungsform der vorliegenden Erfindung; und
Fig. 19 zeigt das Layout in einer 8F2-Zellarchitektur.
In Fig. 1 bezeichnet Bezugszeichen 1 ein Siliziumsubstrat mit einer Hauptfläche 2. Auf der Hauptfläche 2 werden eine 5 nm dicke SiO2-Schicht 3 und eine 200 nm dicke Si3N4-Schicht 4 aufgebracht. Darauf wird eine 1000 nm dicke BSG-Schicht (nicht dargestellt) als Hartmaskenmaterial aufgebracht.
Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden die BSG-Schicht, die Si3N4-Schicht 4 und die SiO2-Schicht 3 in einem Plasma-Ätzprozeß mit CF4/CHF3 strukturiert, so daß eine Hartmaske gebildet wird. Nach Entfernung der photolithographisch erzeugten Maske wer­ den unter Verwendung der Hartmaske als Ätzmaske in einem wei­ teren Plasma-Ätzprozeß mit HBr/NF3 Gräben 5 in die Hauptflä­ che 1 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H2SO4/HF die BSG-Schicht entfernt.
Die Gräben 5 weisen beispielsweise eine Tiefe von 5 µm, eine Weite von 100 × 250 nm und einen gegenseitigen Abstand von 100 nm auf.
Nachfolgend wird eine 10 nm dicke SiO2-Schicht 6, die auch, beispielsweise durch in-situ-Dotierung, dotiert sein kann, abgeschieden. Die abgeschiedene SiO2-Schicht 6 bedeckt minde­ stens die Wände der Gräben 5. Durch Abscheidung einer 200 nm dicken Polysiliziumschicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si3N4-Schicht 4 und Zurückätzen der Polysiliziumschicht mit SF6 wird in den Gräben 5 jeweils eine Polysiliziumfüllung 7 erzeugt, deren Oberfläche 1000 nm un­ terhalb der Hauptfläche 2 angeordnet ist (siehe Fig. 1). Das chemisch-mechanische Polieren kann dabei gegebenenfalls ent­ fallen. Die Polysiliziumfüllung 7 dient als Opferschicht für die nachfolgende Si3N4-Spacerabscheidung. Darauf folgend wird die SiO2-Schicht 6 auf den Wänden der Gräben 5 isotrop ge­ ätzt.
Anschließend wird in einem CVD-Verfahren eine 20 nm dicke Spacerschicht 9, die Siliziumnitrid- und/oder Siliziumdioxid umfaßt, abgeschieden und in einem anisotropen Plasma- Ätzprozeß mit CHF3 geätzt. Die soeben abgeschiedene Spacer­ schicht 9 dient als Abdeckmaterial bei dem Schritt zur selek­ tiven Bildung des Metallsilizids auf freiliegenden Silizium­ bereichen. In der fertigen Speicherzelle dient sie zum Ab­ schalten des parasitären Transistors, der sich sonst an die­ ser Stelle bilden würde, und übernimmt somit die Rolle des Isolationskragens.
Mit SF6 wird nachfolgend Polysilizium selektiv zu Si3N4 und SiO2 geätzt. Dabei wird die Polysiliziumfüllung 7 jeweils vollständig aus dem Graben 5 entfernt. Durch eine Ätzung mit NH4F/HF wird der nunmehr freiliegende Teil der SiO2-Schicht 6 entfernt (siehe Fig. 2).
Gegebenenfalls wird nun zur Aufweitung der Gräben 5 in ihrem unteren Bereich, d. h. in dem der Hauptfläche 2 abgewandten Bereich, Silizium selektiv zu der Spacerschicht geätzt. Dies erfolgt beispielsweise durch einen isotropen Ätzschritt mit Ammoniak, bei dem Silizium selektiv zu Si3N4 geätzt wird. Die Ätzdauer wird so bemessen, daß 20 nm Silizium geätzt werden. Dadurch wird der Querschnitt im unteren Bereich der Gräben 5 um 40 nm aufgeweitet. Dadurch kann die Kondensatorfläche und damit die Kapazität des Kondensators weiter vergrößert wer­ den.
In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweite­ ten Gräben veranschaulicht.
Anschließend erfolgt, falls dies nicht schon durch das do­ tierte Oxid geschehen ist, eine Dotierung des Silizium- Substrats. Dies kann beispielsweise durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO2-Schicht in einer Dicke von 20 nm und einen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Ar­ sen-dotierten Silikatglasschicht in dem Siliziumsubstrat 1 ein n+-dotiertes Gebiet 11 gebildet wird, geschehen. Alterna­ tiv kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 900°C, 399 Pa Tributy­ larsin (TBA) [33 Prozent], 12 min.
Durch das n+-dotierte Gebiet wird die Verarmungszone verklei­ nert, wodurch die Kapazität des Kondensators weiter erhöht wird. Bei Verwendung einer metallischen Bottom-Elektrode dient diese dotierte Schicht zur Herstellung eines ohmschen Kontaktes zwischen Substrat und Metall.
Darauf folgend wird eine 10 nm dicke Wolframschicht 12 bei­ spielsweise durch ein CVD-Verfahren ganzflächig abgeschieden (siehe Fig. 3).
In einem nachfolgenden Temperaturbehandlungsschritt bei 600 bis 800°C in einer Stickstoffatmosphäre (N2-RTP, "Rapid Ther­ mal Annealing") wird das selbstjustierte Wolframsilizid ge­ bildet. Genauer gesagt, bildet sich nur an den Stellen, an denen das Wolfram direkt auf dem Silizium abgeschieden wurde, Wolframsilizid 13, während das Metall, das direkt auf dem Ni­ trid abgeschieden wurde, nicht mit dem Substrat reagiert. Dies ist in Fig. 4 veranschaulicht. Eine geringfügige Auf­ weitung der Kondensatorgräben ergibt sich bei diesem Schritt dadurch, daß für die Wolframsilizidbildung Silizium an den Wänden der Gräben verbraucht wird.
Gemäß einer bevorzugten Ausführungsform kann dieser Tempera­ turbehandlungsschritt so eingestellt werden, daß nicht das komplette Wolfram durchsilizidiert wird. Dadurch können, wie vorstehend beschrieben, besonders dünne Metallelektroden rea­ lisiert werden. Zusätzlich können Inhomogenitäten in der Schichtdicke des Metalls ausgeglichen werden.
Schließlich wird das Wolfram selektiv zum Wolframsilizid ge­ ätzt. Dies kann beispielsweise durch Naßätzen in H2O/NH4OH/H2O2 erfolgen (siehe Fig. 5).
Durch diesen Schritt wird der Teil der Wolframschicht, der auf dem freiliegenden Silizium abgeschieden war und mit die­ sem während des Temperaturbehandlungsschritts zu Wolframsili­ zid reagiert hat, nicht angegriffen, während der Teil der Wolframschicht, der auf dem Siliziumnitrid oder Siliziumdi­ oxid abgeschieden war, sowie gegebenenfalls der nicht umge­ setzte Teil der auf dem Silizium abgeschiedenen Wolfram­ schicht wieder entfernt wird. Entsprechend liegt nach diesem selektiven Ätzschritt eine selbstjustierte Wolframsilizid­ schicht vor, die die zuvor freiliegenden Siliziumbereiche be­ deckt. Somit ist sichergestellt, daß nach der nachfolgenden Abscheidung des Dielektrikums keine freiliegenden Siliziumbe­ reiche in direktem Kontakt mit dem Dielektrikum stehen, wo­ durch die Leckströme minimiert werden.
Als alternative Verfahren zur selbstjustierten Bildung von Metallsilizid können selbstverständlich die vorstehend näher beschriebenen Verfahren verwendet werden.
Gegebenenfalls kann darauf folgend ein zweiter Temperaturbe­ handlungsschritt bei 960°C in einer Stickstoffatmosphäre durchgeführt werden (N2-RTP, "Rapid Thermal Annealing"). Durch diesen Schritt werden das gebildete WS ix restrukturiert und freie Wolfram- und Silizium-Bindungen durch Stickstoff abgesättigt.
Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 14 abgeschieden, die SiO2 und Si3N4 so­ wie gegebenenfalls Siliziumoxynitrid enthält. Diese Schicht­ abfolge kann durch Schritte zur Nitridabscheidung und zur thermischen Oxidation, bei der Defekte in der darunterliegen­ den Schicht ausgeheilt werden, realisiert werden. Alternativ enthält die dielektrische Schicht 14 Al2O3 (Aluminiumoxid), TiO2 (Titandioxid), Ta2O5 (Tantaloxid). Anschließend wird eine 200 nm dicke in-situ dotierte Polysiliziumschicht 15 abge­ schieden, wie in Fig. 6 gezeigt ist. Durch chemisch- mechanisches Polieren wird die Polysiliziumschicht 15 bis auf die Oberfläche der Si3N4-Schicht 4 entfernt.
Darauf folgend wird der standardmäßige DRAM-Prozeß durchge­ führt, durch den die obere Kondensatorelektrode geeignet strukturiert und an das Source-/Drain-Gebiet eines Auswahl­ transistors angeschlossen wird.
Dies kann beispielsweise durch Ätzen der Polysiliziumfüllung 15 auf etwa 100 nm unterhalb der Hauptfläche 2 geschehen. Es folgt eine Si3N4-Ätzung mit HF/Ethylenglycol, bei der 10 nm Si3N4 geätzt werden und eine Ätzung mit NH4F/HF, mit der SiO2 und dielektrisches Material geätzt werden. Nach einer Sacri­ fical oxidation zur Bildung eines Streuoxids (nicht darge­ stellt) wird eine Implantation durchgeführt, bei der ein n+- dotiertes Gebiet 16 in der Seitenwand jedes Grabens 5 im Be­ reich der Hauptfläche 2 gebildet wird. Wie in Fig. 7 gezeigt ist, wird oberhalb der Polysiliziumfüllung 15 verbliebener Freiraum in dem jeweiligen Graben 5 durch Abscheidung von in­ situ-dotiertem Polysilizium und Rückätzen des Polysiliziums mit SF6 mit einer Polysiliziumfüllung 10 aufgefüllt. Die Po­ lysiliziumfüllung 15 wirkt im fertigen Speicherkondensator als obere Kondensatorelektrode. Die Polysiliziumfüllung 10 wirkt als Anschlußstruktur zwischen dem n+-dotierten Gebiet 16 und der als obere Kondensatorelektrode wirkenden Polysili­ ziumfüllung 15.
Nachfolgend werden Isolationsstrukturen 8 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dar­ gestellt). Durch nicht-selektvies Plasma-Ätzen von Silizium, Siliziumnitrid, SiO2 und Polysilizium mit Hilfe von CHF3/N2/NF3, wobei die Ätzdauer so eingestellt wird, daß 200 nm Polysilizium geätzt werden, durch Entfernen der dabei ver­ wendeten Lackmaske mit O2/N2, durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si3N4-Schicht und durch Abscheidung einer 250 nm dicken SiO2-Schicht in einem TEOS-Verfahren und an­ schließendes chemisch-mechanisches Polieren werden die Isola­ tionsstrukturen 8 fertiggestellt. Durch Ätzen in heißer H3PO4 wird nachfolgend die Si3N4-Schicht 4 und durch Ätzen in ver­ dünnter Flußsäure die SiO2-Schicht 3 entfernt.
Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n- dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Sub­ stratbereichs, welcher von der Hauptfläche 2 abgewandt ist, durchgeführt. Dadurch wird ein n+-dotiertes Gebiet, das be­ nachbarte untere Kondensatorelektroden 13 miteinander verbin­ det, gebildet (sogenannter "buried-well implant").
Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid so­ wie die Gate-Elektroden 18, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 17 definiert werden.
Danach wird die Speicherzelle in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertiggestellt.
Die Speicherzellenanordnung, deren Layout für eine 8-F2- Zellarchitektur beispielhaft in Fig. 19 dargestellt ist, weist je Speicherzelle einen in einem der Gräben 5 angeordne­ ten Speicherkondensator und einen planaren Auswahltransistor auf. Pro Speicherzelle ist ein Platzbedarf von 8F2 erforder­ lich, wobei F die kleinste herstellbare Strukturgröße in der jeweiligen Technologie ist. Die Bitleitungen BL verlaufen streifenförmig und parallel zueinander, wobei die Breite der Bitleitung BL jeweils F und ihr gegenseitige Abstand eben­ falls F beträgt. Senkrecht dazu verlaufen die Wortleitungen WL, die ebenfalls eine Breite von F und einen gegenseitigen Abstand von F aufweisen. Unterhalb der Bitleitungen BL sind aktive Gebiete A angeordnet, wobei oberhalb jedes aktiven Ge­ bietes zwei Wortleitungen WL kreuzen. Die aktiven Gebiete A sind unterhalb benachbarter Bitleitungen BL jeweils versetzt gegeneinander angeordnet. In der Mitte der aktiven Gebiete A ist ein Bitleitungskontakt BLK angeordnet, der eine elektri­ sche Verbindung zwischen der jeweiligen Bitleitung BL und dem aktiven Gebiet A ermöglicht. Die Gräben 5 sind unterhalb der Wortleitung WL angeordnet. Innerhalb der aktiven Gebiete ist am Kreuzungspunkt zwischen einer der Bitleitungen BL und ei­ ner der Wortleitungen WL jeweils die Gateelektrode 26 des zu­ gehörigen Auswahltransistor angeordnet.
Die aktiven Gebiete A erstrecken sich jeweils zwischen zwei Gräben 5. Sie umfassen zwei Auswahltransistoren, die über ei­ nen gemeinsamen Bitleitungskontakt BLK mit der zugehörigen Bitleitung BL verbunden sind. Je nach dem, welche der Wort­ leitungen WL angesteuert wird, wird die Information aus dem Speicherkondensator, der in einem oder dem anderen der Gräben 5 angeordnet ist, ausgelesen.
Gemäß einem weiteren Ausführungsbeispiel wird, wie in Fig. 8 dargestellt, ein SOI-Substrat 41, das heißt, ein Siliziumsub­ strat mit einer vergrabenen SiO2-Schicht 46 verwendet. Auf einer Hauptfläche 42 des SOI-Substrats 41 wird eine SiO2- Schicht 43 in einer Dicke von 5 nm und eine Si3N4-Schicht 44 in einer Dicke von 200 nm aufgebracht. Darauf wird eine BSG- Schicht (nicht dargestellt) in einer Dicke von 1000 nm, Si3N4 (nicht dargestellt) in einer Dicke von 200 nm und Polysilizi­ um (nicht dargestellt) in einer Dicke von 350 nm jeweils als Hartmaskenmaterial abgeschieden. Mit Hilfe einer photolitho­ graphisch strukturierten Maske (nicht dargestellt), die die Anordnung der Speicherkondensatoren definiert, wird durch Plasma-Ätzen mit CHF3/O2 die Polysiliziumschicht, die Silizi­ umnitridschicht, die BSG-Schicht und die Nitridschicht ge­ ätzt. Sodann werden die aktive Si-Schicht 47 durch Plasma- Ätzen mit HBr/NF3 und die vergrabene Oxidschicht 46 durch Plasma-Ätzen mit CHF3/O2 geätzt. Die Parameter dieses Ätz­ schritts sind derart bemessen, daß die Gräben nur bis zum un­ teren Ende der vergrabenen Oxidschicht 46 geätzt werden.
Nach Entfernung der BSG-Maske wird eine 5 nm dicke Si3N4- Schicht 49 als Spacermaterial abgeschieden. Da bei dieser Ausführungsform der parasitäre Transistor durch die vergrabe­ ne SiO2-Schicht vermieden wird, hat die Si3N4-Schicht in die­ sem Fall nicht die Funktion, diesen parasitären Transistor abzuschalten. Ihre Aufgabe ist vielmehr, die Diffusion von Dotierstoffen während eines nachfolgenden Schritts zur Dotie­ rung des Substrats durch Dotierung aus der Gasphase oder aus der dotierten SiO2-Schicht im oberen Kondensatorbereich (ak­ tives Gebiet 47) zu verhindern. Für diese Aufgabe ist eine Dicke von 5 nm ausreichend. Sodann werden die Kondensatorgrä­ ben 45 bis zu einer Tiefe von 5 µm durch Plasma-Ätzen mit HBr/NF3 geätzt, wie in Fig. 9 veranschaulicht ist.
Die Ätzung der Kondensatorgräben kann dabei derart erfolgen, daß die Gräben 45 in ihrem unteren Bereich, d. h. in dem der Hauptfläche 42 abgewandten Bereich, aufgeweitet werden. Bei­ spielsweise kann der Querschnitt im unteren Bereich der Grä­ ben 45 um 40 nm aufgeweitet werden. Dadurch kann die Konden­ satorfläche und damit die Kapazität des Kondensators weiter vergrößert werden.
In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweite­ ten Gräben veranschaulicht.
Anschließend erfolgt eine Dotierung des Silizium-Substrats. Dies kann beispielsweise durch Abscheidung einer Arsen­ dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO2-Schicht in einer Dicke von 20 nm und ei­ nen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsen- dotierten Silikatglasschicht in dem Siliziumsubstrat 41 ein n+-dotiertes Gebiet 58 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 900°C, 399 Pa Tributylar­ sin (TBA) [33 Prozent], 12 min.
Durch das n+-dotierte Gebiet 58 wird die Verarmungszone ver­ kleinert, wodurch die Kapazität des Kondensators weiter er­ höht wird. Bei Verwendung einer metallischen Bottom-Elektrode dient diese dotierte Schicht zur Herstellung eines ohmschen Kontaktes zwischen Substrat und Metall.
Darauf folgend wird eine 10 nm dicke Wolframschicht 50 bei­ spielsweise durch ein CVD-Verfahren ganzflächig abgeschieden (siehe Fig. 10).
In einem nachfolgenden Temperaturbehandlungsschritt bei 600 bis 800°C in einer Stickstoffatmosphäre (N2-RTP, "Rapid Ther­ mal Annealing") wird das selbstjustierte Wolframsilizid ge­ bildet. Genauer gesagt, bildet sich nur an den Stellen, an denen das Wolfram direkt auf dem Silizium abgeschieden wurde, Wolframsilizid 48, während das Metall, das direkt auf dem Ni­ trid abgeschieden wurde, nicht mit dem Substrat reagiert. Dies ist in Fig. 11 veranschaulicht. Eine geringfügige Auf­ weitung der Kondensatorgräben ergibt sich bei diesem Schritt dadurch, daß für die Wolframsilizidbildung Silizium an den Wänden der Gräben verbraucht wird.
Gemäß einer bevorzugten Ausführungsform kann dieser Tempera­ turbehandlungsschritt so eingestellt werden, daß nicht das komplette Wolfram durchsilizidiert wird. Dadurch können, wie vorstehend beschrieben, besonders dünne Metallelektroden rea­ lisiert werden. Zusätzlich können Inhomogenitäten in der Schichtdicke des Metalls ausgeglichen werden.
Schließlich wird das Wolfram selektiv zum Wolframsilizid 48 geätzt. Dies kann beispielsweise durch Naßätzen in H2O/NH4OH/H2O2 erfolgen (siehe Fig. 12).
Durch diesen Schritt wird der Teil der Wolframschicht, der auf dem freiliegenden Silizium abgeschieden war und mit die­ sem während des Temperaturbehandlungsschritts zu Wolframsili­ zid reagiert hat, nicht angegriffen, während der Teil der Wolframschicht, der auf dem Siliziumnitrid oder Siliziumdi­ oxid abgeschieden war, sowie gegebenenfalls der nicht umge­ setzte Teil der auf dem Silizium abgeschiedenen Wolfram­ schicht wieder entfernt wird. Entsprechend liegt nach diesem selektiven Ätzschritt eine selbstjustierte Wolframsilizid­ schicht vor, die die zuvor freiliegenden Siliziumbereiche be­ deckt.
Gegebenenfalls kann darauf folgend ein zweiter Temperaturbe­ handlungsschritt bei 960°C in einer Stickstoffatmosphäre durchgeführt werden (N2-RTP, "Rapid Thermal Annealing"). Durch diesen Schritt werden das gebildete WSiX restrukturiert und freie Wolfram- und Silizium-Bindungen durch Stickstoff abgesättigt.
Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 51 abgeschieden, die SiO2 und Si3N4 so­ wie gegebenenfalls Siliziumoxynitrid enthält. Alternativ ent­ hält die dielektrische Schicht 51 Al2O3 (Aluminiumoxid), TiO2 (Titandioxid), Ta2O5 (Tantaloxid). Anschließend wird eine 200 nm dicke in-situ dotierte Polysiliziumschicht 52 abgeschie­ den, wie in Fig. 13 gezeigt ist. Durch chemisch-mechanisches Polieren wird die Polysiliziumschicht 52 bis auf die Oberflä­ che der Si3N4-Schicht 44 entfernt.
Darauf folgend wird der standardmäßige DRAM-Prozeß durchge­ führt, durch den die obere Kondensatorelektrode geeignet strukturiert und an die Source- oder Drain-Elektrode 56 eines Auswahltransistors angeschlossen wird.
Dies kann beispielsweise durch Ätzen der Polysiliziumfüllung 52 auf etwa 100 nm unterhalb der Hauptfläche 42 geschehen. Es folgt eine Si3N4-Ätzung mit HF/Ethylenglycol, bei der 10 nm Si3N4 geätzt werden und eine Ätzung mit NH4F/HF, mit der SiO2 und dielektrisches Material geätzt werden. Nach einer Sacri­ fical oxidation zur Bildung eines Streuoxids (nicht darge­ stellt) wird eine Implantation durchgeführt, bei der ein n+- dotiertes Gebiet 53 in der Seitenwand jedes Grabens 45 im Be­ reich der Hauptfläche 42 gebildet wird. Wie in Fig. 14 ge­ zeigt ist, wird oberhalb der Polysiliziumfüllung 52 verblie­ bener Freiraum in dem jeweiligen Graben 45 durch Abscheidung von insitu-dotiertem Polysilizium und Rückätzen des Polysili­ ziums mit SF6 mit einer Polysiliziumfüllung 54 aufgefüllt.
Die Polysiliziumfüllung 52 wirkt im fertigen Speicherkonden­ sator als obere Kondensatorelektrode. Die Polysiliziumfüllung 54 wirkt als Anschlußstruktur zwischen dem n+-dotierten Ge­ biet 53 und der als obere Kondensatorelektrode wirkenden Po­ lysiliziumfüllung 52.
Nachfolgend werden Isolationsstrukturen 55 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dar­ gestellt). Durch nicht-selektvies Plasma-Ätzen von Silizium, Siliziumnitrid, SiO2 und Polysilizium mit Hilfe von CHF3/N2/NF3, wobei die Ätzdauer so eingestellt wird, daß 200 nm Polysilizium geätzt werden, durch Entfernen der dabei ver­ wendeten Lackmaske mit O2/N2, durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si3N4-Schicht und durch Abscheidung einer 250 nm dicken SiO2-Schicht in einem TEOS-Verfahren und an­ schließendes chemisch-mechanisches Polieren werden die Isola­ tionsstrukturen 55 fertiggestellt. Durch Ätzen in heißer H3PO4 wird nachfolgend die Si3N4-Schicht 44 und durch Ätzen in verdünnter Flußsäure die SiO2-Schicht 43 entfernt.
Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n­ dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Sub­ stratbereichs, welcher von der Hauptfläche 42 abgewandt ist, durchgeführt. Dadurch wird ein n+-dotiertes Gebiet, das be­ nachbarte untere Kondensatorelektroden 48 miteinander verbin­ det, gebildet.
Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid so­ wie die Gate-Elektroden 57, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 56 definiert werden.
Danach wird die Speicherzelle in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertiggestellt.
Gemäß der vorliegenden Erfindung kann das Verfahren zur Her­ stellung der unteren Kondensatorelektrode auch auf einen Sta­ pelkondensator einer DRAM-Speicherzelle angewendet werden. Im Gegensatz zu den vorstehend beschriebenen Herstellungsverfah­ ren wird dabei die untere Kondensatorelektrode nicht in einem in einem Silizium-Material gebildeten Graben gebildet sondern auf der Oberfläche einer Polysilizium-Kontaktstruktur, die den Source/Drain-Bereich des Auswahltransistors mit der unte­ ren Kondensatorelektrode verbindet.
Gemäß der dritten Ausführungsform der vorliegenden Erfindung werden auf einem Siliziumsubstrat Strukturen gemäß dem Stan­ dard-DRAM-Prozeß für Stapelkondensatoren erzeugt. Genauer ge­ sagt, werden wie in Fig. 15 gezeigt, in einer Hauptfläche 62 eines Siliziumsubstrats 61 durch allgemein bekannte Verfahren zunächst die aktiven Bereiche definiert, indem Isolations­ strukturen 63 durch Ätzen von Isolationsgräben und Auffüllen der Isolationsgräben mit einer dünnen Si3N4-Schicht sowie SiO2 gebildet werden. Sodann wird zur Herstellung der Wortleitun­ gen erst eine dünne SiO2-Schicht als Gateoxid durch thermi­ sche Oxidation erzeugt, darauf werden zur Herstellung der Ga­ te-Elektroden 65 eine Polysiliziumschicht, eine Wolframsili­ zidschicht sowie 200 bis 300 nm Si3N4 ganzflächig abgeschie­ den und geeignet strukturiert. Anschließend werden durch thermische Oxidation eine SiO2-Schicht und außerdem durch ein Nitridabscheideverfahren eine Si3N4-Schicht als Spacer- Schicht aufgebracht und anschließend strukturiert, so daß die seitlichen Flanken der Gate-Elektroden 65 mit diesen Schich­ ten bedeckt sind.
Nach sogenannter folded-Bitline-Architektur dient die in Fig. 15 dargestellte mittlere Wortleitung als sogenannte "pas­ sing wordline", das heißt als Wortleitung für die Gate- Elektrode der vor oder hinter der Zeichenebene befindlichen Speicherzelle.
Darauf folgend werden die Source- und Drain-Elektroden 64 selbstjustiert unter Verwendung der Gate-Elektroden 65 als Implantations-Masken durch Ionenimplantation gebildet.
Anschließend werden die Zwischenräume zwischen den Wortlei­ tungen durch Abscheiden von BSG bzw. BPSG und eine anschlie­ ßende Temperaturbehandlung, bei der das BSG bzw. BPSG 72 ver­ fließt, aufgefüllt. Auf der sich ergebenden Oberfläche wird durch ein TEOS-Verfahren SiO2 (nicht gezeigt) aufgebracht. An den Stellen, an denen die Kontaktstrukturen 66 zwischen unte­ rer Kondensatorelektrode 67 und Source- bzw. Drain-Elektrode 64 des Auswahltransistors gebildet werden sollen, werden Kon­ taktlöcher durch das SiO2 und das BSG 72 selektiv zu Si3N4 bis auf den Source-/Drain-Bereich geätzt.
Anschließend wird eine in-situ dotierte Polysiliziumschicht 66 mit einer derartig bemessenen Dicke aufgebracht, daß der untere Teil der Kontaktlöcher, welcher sich zwischen benach­ barten Wortleitungen erstreckt, vollständig mit Polysilizium aufgefüllt wird, während der obere Teil der Kontaktlöcher, der sich durch die SiO2-Schicht erstreckt, mit einer dünnen Poly-Silizium-Schicht ausgekleidet wird, d. h. es bilden sich an dieser Stelle Hohlzylinder oder Becher. Das auf der SiO2- Oberfläche abgeschiedene Polysilizium wird durch chemisch- mechanisches Polieren entfernt, anschließend wird das SiO2 an der Oberfläche weggeätzt. Es ergibt sich der in Fig. 15 ge­ zeigte Aufbau.
Nun wird beispielsweise durch ein CVD-Verfahren eine dünne Wolframschicht ganzflächig abgeschieden.
In einem nachfolgenden Temperaturbehandlungsschritt bei 600 bis 800°C in einer Stickstoffatmosphäre (N2-RTP, "Rapid Ther­ mal Annealing") wird das selbstjustierte Wolframsilizid 67 gebildet. Genauer gesagt, bildet sich nur an den Stellen, an denen das Wolfram direkt auf dem Silizium abgeschieden wurde, Wolframsilizid, während das Metall, das direkt auf dem Nitrid oder den mit BSG gefüllten Zwischenräumen abgeschieden wurde, nicht mit dem Substrat reagiert.
Gemäß einer bevorzugten Ausführungsform kann dieser Tempera­ turbehandlungsschritt so eingestellt werden, daß nicht das komplette Wolfram durchsilizidiert wird. Dadurch können, wie vorstehend beschrieben, besonders dünne Metallelektroden rea­ lisiert werden.
Schließlich wird das Wolfram selektiv zum Wolframsilizid ge­ ätzt. Dies kann beispielsweise durch Naßätzen in H2O/NH4OH/H2O2 erfolgen (siehe Fig. 16).
Durch diesen Schritt wird der Teil der Wolframschicht, der auf dem freiliegenden Silizium abgeschieden war und mit die­ sem während des Temperaturbehandlungsschritts zu Wolframsili­ zid reagiert hat, nicht angegriffen, während der Teil der Wolframschicht, der auf dem Siliziumnitrid oder BSG abge­ schieden war, sowie gegebenenfalls der nicht umgesetzte Teil der auf dem Silizium abgeschiedenen Wolframschicht wieder entfernt wird. Entsprechend liegt nach diesem selektiven Ätz­ schritt eine selbstjustierte Wolframsilizidschicht 67 vor, die die zuvor selektiv aufgebrachten Siliziumbereiche be­ deckt.
Gegebenenfalls kann darauf folgend ein zweiter Temperaturbe­ handlungsschritt bei ungefähr 800°C in einer Stickstoffatmo­ sphäre durchgeführt werden (N2-RTP, "Rapid Thermal Annea­ ling"). Durch diesen Schritt werden das gebildete WS ix re­ strukturiert und freie Wolfram- und Silizium-Bindungen durch Stickstoff abgesättigt.
Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 68 abgeschieden, die SiO2 und Si3N4 so­ wie gegebenenfalls Siliziumoxynitrid enthält. Alternativ ent­ hält die dielektrische Schicht 68 Al2O3 (Aluminiumoxid), TiO2 (Titandioxid), Ta2O5 (Tantaloxid). Anschließend wird eine Wolframsilizidschicht als obere Kondensatorelektrode 69 abge­ schieden, wie in Fig. 17 gezeigt ist. Die Dicke der Wolfram­ silizidschicht kann dabei derartig bemessen sein, daß der mit unterer Kondensatorelektrode und Dielektrikum ausgekleidete Becher vollständig aufgefüllt wird, das heißt, die Dicke der abgeschiedenen Schicht beträgt ungefähr 50 bis 100 nm.
Nach Strukturierung der dielektrischen Schicht und der oberen Kondensatorelektrode durch bekannte Verfahren werden weitere Isolationsschichten erzeugt, Bitleitungskontakte 70 herge­ stellt und anschließend die Bitleitungen 71 definiert.
Das beschriebene Verfahren gemäß der dritten Ausführungsform ist dahingehend vorteilhaft gegenüber dem herkömmlichen Ver­ fahren zur Bildung von Stapelkondensatoren, daß die Verbin­ dungsstruktur aus Polysilizium vor der Abscheidung des Me­ talls geeignet strukturiert wird, so daß nur an den Stellen, an denen die untere Kondensatorelektrode gebildet werden soll, freiliegende Siliziumbereiche vorhanden sind. Entspre­ chend wird nur an diesen Stellen Metallsilizid gebildet bzw. abgeschieden, so daß in den darauffolgenden Schritten kein Metallsilizid mehr entfernt werden muß. Dadurch kann das Ver­ fahren zur Herstellung der unteren Kondensatorelektrode er­ heblich vereinfacht werden.
Bezugszeichenliste
1
Silizium-Substrat
2
Hauptfläche
3
SiO2
-Sohicht
4
Si3
N4
-Schicht
5
Graben
6
SiO2
-Schicht
7
Polysilizium
8
Isolationsstruktur
9
Si3
N4
-Spacer
10
Polysiliziumfüllung
11
n+
-dotierter Bereich
12
Wolfram
13
Wolframsilizid
14
Kondensatordielektrikum
15
obere Kondensatorelektrode
16
n+
-dotiertes Gebiet
17
Source- bzw. Drain-Elektrode
18
Gate-Elektrode
41
SOI-Substrat
42
Hauptfläche
43
SiO2
-Schicht
44
Si3
N4
-Schicht
45
Graben
46
vergrabene SiO2
-Schicht
47
aktives Gebiet
48
Wolframsilizid
49
Si3
N4
-Spacer
50
Wolfram
51
Kondensatordielektrikum
52
obere Kondensatorelektrode
53
n+
-dotiertes Gebiet
54
Polysilizium
55
Isolationsstruktur
56
Source- bzw. Drain-Elektrode
57
Gate-Elektrode
58
n+
-dotiertes Gebiet
61
Si-Substrat
62
Hauptfläche
63
Isolationsstruktur
64
Source-/Drain-Elektrode
65
Gate-Elektrode
66
Kontaktstruktur
67
Wolframsilizid
68
Kondensatordielektrikum
69
obere Kondensatorelektrode
70
Bitleitungskontakt
71
Bitleitung
72
BSG

Claims (13)

1. Verfahren zur Herstellung eines Speicherkondensators, ins­ besondere zur Verwendung in einer DRAM-Speicherzelle, bei dem eine untere metallische Kondensatorelektrode (13, 48, 67), ein Speicherdielektrikum (14, 51, 68) und eine obere Konden­ satorelektrode (15, 52, 69) gebildet werden, dadurch gekennzeichnet, daß die untere metallische Kondensatorelektrode (13, 48, 67) in der Weise selbstjustiert auf einem Silizium-Grundmaterial (1, 41, 66) gebildet wird, daß zunächst freiliegende Silizium- Bereiche an den Stellen, an denen die untere Kondensatorelek­ trode zu bilden ist, erzeugt werden und sodann auf den frei­ liegenden Silizium-Bereichen Metallsilizid selektiv gebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Metall aus Wolfram, Titan, Molybdän, Tantal, Kobalt, Nic­ kel, Niob, Platin, Palladium und den Seltenerdmetallen ausge­ wählt ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt der selektiven Bildung von Metallsilizid auf den freiliegenden Siliziumbereichen die Schritte
  • - Abscheiden eines Metalls (12, 50), welches geeignet ist, in einem nachfolgenden Temperaturbehandlungsschritt mit dem freiliegenden Silizium eine Metall-Silizium-Verbindung einzu­ gehen,
  • - Temperaturbehandlung bei einer vorgegebenen Temperatur in einer vorgegebenen Atmosphäre, und
  • - selektive Entfernung des nicht zu Silizid umgesetzten Me­ talls umfaßt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Temperaturbehandlungsschritt bei einer Temperatur von 600 bis 1000°C in einer Stickstoffatmosphäre durchgeführt wird.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Schritt der Temperaturbehandlung derart durchgeführt wird, daß nur ein den Silizium-Bereichen zugewandter Teil der Metallschicht eine Metall-Silizium-Verbindung eingeht.
6. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schritt der selektiven Bildung von Metallsilizid (13, 48, 67) auf den freiliegenden Siliziumbereichen den Schritt einer selektiven Abscheidung des Metall auf den freiliegenden Sili­ ziumbereichen (1, 41, 66) aus der Gasphase umfaßt.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Schritt der Bildung freiliegender Silizium-Bereiche (1, 41) das Aufbringen eines Abdeckmaterials (9, 49) auf einem Silizium-Grundmaterial umfaßt.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Abdeckmaterial (9, 49) aus Siliziumnitrid oder Silizium­ dioxid oder einer Kombination dieser Materialien ausgewählt ist.
9. Verfahren zur Herstellung einer Speicherzelle mit einem Speicherkondensator, der als Grabenkondensator ausgeführt ist, und einem Auswahltransistor, mit den Schritten:
  • - Ätzen eines Grabens (5, 45) in eine Hauptfläche (2, 42) ei­ nes Halbleitersubstrats (1, 41);
  • - Durchführen des Verfahrens nach Anspruch 7 oder 8, wobei der Speicherkondensator zumindest teilweise in dem Graben (5, 45) angeordnet wird und die untere metallische Kondensatore­ lektrode (13, 48) an eine Wand des Grabens angrenzt; und
  • - Bilden des Auswahltransistors mit Source-Elektrode, Drain- Elektrode (17, 56), leitendem Kanal und Gate-Elektrode (18, 57), wobei die obere Kondensatorelektrode (13, 48) mit der Source- oder Drain-Elektrode (17, 56) des Auswahltransistors elektrisch leitend verbunden wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Substrat (1, 41) ein Siliziumsubstrat oder ein auf einem Isolator angeordnetes Siliziumubstrat ist.
11. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Schritt der Bildung freiliegender Silizium-Bereiche das strukturierte Aufbringen einer Silizium- oder Polysilizium­ schicht (66) auf einem nicht-Siliziummaterial umfaßt.
12. Verfahren zur Herstellung einer Speicherzelle mit einem Speicherkondensator, der als Stapelkondensator ausgeführt ist, und einem Auswahltransistor, mit
  • - dem Schritt des Bildens eines Auswahltransistors mit Sour­ ce-Elektrode, Drain-Elektrode (64), leitendem Kanal und Gate- Elektrode (65) auf einer Hauptfläche (62) eines Halbleiter­ substrats (61),
  • - den Schritten des Verfahrens nach Anspruch 11, so daß die untere Kondensatorelektrode (67) auf einer elektrisch leiten­ den Verbindungsstruktur (66) aus Polysilizium, die die untere Kondensatorelektrode (67) mit der Source- oder Drain- Elektrode (64) des Auswahltransistors verbindet, auf der sich ergebenden Oberfläche gebildet wird.
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß nach dem Schritt der Erzeugung freiliegender Silizium- Bereiche an diesen Bereichen oberflächenvergrößernde Maßnah­ men durchgeführt werden.
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