DE10015278A1

DE10015278A1 - Halbleiterspeicher mit einem Speicherzellenfeld

Info

Publication number: DE10015278A1
Application number: DE10015278A
Authority: DE
Inventors: Franz Hofmann
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2001-10-04
Anticipated expiration: 2020-03-29
Also published as: DE10015278B4; KR20010093742A; JP2001308298A; TW499678B; EP1139425A2; EP1139425A3; US6469335B2; KR100382673B1; US20010032991A1; JP3905713B2

Abstract

Ein Halbleiterspeicher wie beispielsweise ein DRAM (Dynamic Random Access Memory) umfaßt ein Speicherzellenfeld (13) und eine Ansteuerungsperipherie, wobei in dem Speicherzellenfeld (13) eine erste Speicherzelle (14) mit einem ersten Auswahltransistor (16) und einem ersten Speicherkondensator (18) und eine zweite Speicherzelle (15) mit einem zweiten Auswahltransistor (17) und einem zweiten Speicherkondensator (19) angeordnet sind. Der erste Auswahltransistor (16) ist als n-Kanaltransistor und der zweite Auswahltransistor (17) als p-Kanaltransistor ausgebildet. Dadurch kann ein Folded-Bitline-Konzept für Speicherzellen realisiert werden, die kleiner als 8F·2· sind.

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher, der Speicherzellen mit Kondensatoren und Transistoren auf weist.

Speicher werden zur Informationsspeicherung in Datenverarbei tungsanlagen verwendet. Dabei werden zum Beispiel DRAM (Dyna mic Random Access Memory) Speicher verwendet, die üblicher weise aus einem Speicherzellenfeld und einer Ansteuerungspe ripherie mit Logikschaltelementen bestehen. In dem Speicher zellenfeld sind Speicherzellen angeordnet, die einen Spei cherkondensator und einen Auswahltransistor umfassen. Dabei ist das Gate des Auswahltransistors an einer Wortleitung, das Source-Dotiergebiet an den Speicherkondensator und das Drain- Dotiergebiet an einer Bitleitung angeschlossen. Durch Anlegen geeigneter Steuerspannungen an das Gate wird der Auswahltran sistor so gesteuert, daß ein Stromfluß zwischen dem Source- und dem Drain-Gebiet durch den Kanal des Auswahltransistors ein- und ausgeschaltet wird.

Neben der Bitleitung sind üblicherweise weitere Bitleitungen angeordnet. Das Schaltungskonzept "Folded Bit Line" verwendet zwei benachbarte Bitleitungen, die mit zwei Eingängen eines Leseverstärkers verbunden sind. Bei dem Leseverstärker han delt es sich dabei meist um zwei verschaltete Inverter, die die beiden benachbarten Bitleitungen miteinander vergleichen und bewerten. Die Wortleitung verläuft quer zu den beiden Bitleitungen und ein Auswahltransistor öffnet sich beim Anle gen einer geeigneten Steuerspannung an die Wortleitung wo durch die in dem Speicherkondensator gespeicherte Ladung auf die erste Bitleitung fließt. An dem Kreuzungspunkt der Wort leitung mit der zweiten Bitleitung ist kein Auswahltransistor angeordnet und die Wortleitung wird hier als Passing Word Li ne bezeichnet. Die zweite Bitleitung dient lediglich als Referenz für die erste Bitleitung, auf die die Ladung des Spei cherkondensators fließt. Für eine benachbarte Wortleitung tauschen die beiden Bitleitungen ihre Rolle, wobei in diesem Fall die erste Bitleitung als Bewertungsreferenz für die Speicherzelle dient, die an der zweiten Bitleitung ange schlossen ist. Dieses Bewertungsprinzip ist sehr verbreitet, wird wegen seiner Robustheit verwendet und ist in den Patent schriften US 4,443,868 und US 4,807,195 beschrieben. Eine DRAM-Speicherzelle ist beispielsweise in US 5,867,420 angege ben.

Aufgrund der geometrischen Anordnung von Wortleitung und Bit leitung, die beide mit dem kleinsten Strukturmaß F dimensio niert sind, ist die Größe einer Speicherzelle immer größer oder gleich 8F².

Es ist die Aufgabe der Erfindung einen Speicher mit einem Speicherzellenfeld und Speicherzellen anzugeben, der eine Speicherzellengröße von weniger als 8F² ermöglicht.

Erfindungsgemäß wird die Aufgabe durch einen Speicher mit ei nem Speicherzellenfeld gelöst, in dem eine erste Speicherzel le mit einem ersten Auswahltransistor und einem ersten Spei cherkondensator und eine zweite Speicherzelle mit einem zwei ten Auswahltransistor und einem zweiten Speicherkondensator angeordnet sind, wobei der erste Auswahltransistor ein n- Kanaltransistor und der zweite Auswahltransistor ein p- Kanaltransistor ist.

Die angegebene Anordnung verwendet sowohl n- als auch p- Kanaltransistoren in dem Speicherzellenfeld. Dabei ist z. B. vorgesehen, daß eine Bitleitung mit n-Kanaltransistoren und die benachbarte Bitleitung mit p-Kanaltransistoren verbunden wird. Die n-Kanaltransistoren haben die Eigenschaft, für niedrige Spannungen am Gate zu sperren und für hohe Spannun gen leitend zu werden. Dies bedeutet, daß die Bitleitung mit den n-Kanaltransistoren aktiv ist, wenn eine hohe Spannung an die Wortleitung angelegt ist. Im Gegensatz dazu zeigt die Bitleitung mit den p-Kanaltransistoren ein entgegengesetztes Verhalten. Hier sperren die p-Kanaltransistoren für eine hohe Gate-Spannung und leiten für eine niedrige Gate-Spannung. Wird ein Leseverstärker an die Bitleitung mit den n- Kanaltransistoren und an die Bitleitung mit den p- Kanaltransistoren angeschlossen und eine hohe Wortleitungs spannung angelegt, so öffnet der n-Kanaltransistor, und der p-Kanaltransistor sperrt, so daß die auszulesende Speicher zelle mit dem n-Kanaltransistor ausgelesen und die Bitleitung mit den p-Kanaltransistoren als Referenz verwendet werden kann.

Eine Ausgestaltung der Erfindung sieht vor, daß mindestens einer der Speicherkondensatoren ein Grabenkondensator ist. Die Ausbildung eines Speicherkondensators als Grabenkondensa tor hat den Vorteil, daß der Speicherkondensator platzsparend mit einer großen Kapazität ausgebildet werden kann. Weiterhin sind die üblicherweise zur Ausbildung von Grabenkondensatoren bekannten Verfahren verwendbar.

Eine weitere Ausgestaltung der Erfindung sieht vor, daß min destens einer der Speicherkondensatoren ein Stapelkondensator ist. Stapelkondensatoren, auch stacked Kondensatoren genannt, stellen eine weitere Möglichkeit dar, den Speicherkondensator mit einer großen Kapazität in einer platzsparenden Anordnung herzustellen.

Es ist weiterhin vorgesehen, daß eine erste Bitleitung mit der ersten Speicherzelle und eine zweite Bitleitung mit der zweiten Speicherzelle verbunden ist und die erste Bitleitung und die zweite Bitleitung mit einem Leseverstärker verbunden sind. Das Anschließen eines Leseverstärkers an die erste Bit leitung, die an n-Kanaltransistoren angeschlossen ist, und an die zweite Bitleitung, die an p-Kanaltransistoren angeschlos sen ist, ermöglicht in vorteilhafter Weise das Konzept "Fol ded Bit Line" für Speicherzellengrößen unter 8F².

Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, daß für eine erste Wortleitungsspannung der erste Auswahltransi stor und der zweite Auswahltransistor sperren. Der Vorteil liegt dabei darin, daß sowohl der erste Speicherkondensator als auch der zweite Speicherkondensator die in ihren gespei cherte Ladung beibehalten, da beide Transistoren sperren.

Weiterhin ist vorgesehen, daß sich der erste Auswahltransi stor für eine zweite Wortleitungsspannung öffnet, die größer als die erste Wortleitungsspannung ist. Durch dieses Vorgehen ist es möglich, den ersten Auswahltransistor zu öffnen, um die in der ersten Speicherzelle gespeicherte Information aus zulesen.

Weiterhin ist vorgesehen, daß sich der zweite Auswahltransi stor für eine dritte Wortleitungsspannung öffnet, die kleiner als die erste Wortleitungsspannung ist. Durch die dritte Wortleitungsspannung ist es möglich, die in der zweiten Spei cherzelle gespeicherte Information auszulesen.

Weiterhin hat sich als vorteilhaft erwiesen, daß als Gate- Material für den ersten Auswahltransistor und/oder für den zweiten Auswahltransistor ein mit Dotierstoff dotiertes Poly silizium verwendet wird. Durch die Dotierung des Polysilizi ums läßt sich die Einsatzspannung des ersten Auswahltransi stors und des zweiten Auswahltransistors einstellen. Dadurch kann z. B. erreicht werden, daß sowohl der erste Auswahltran sistor als auch der zweite Auswahltransistor für die erste Wortleitungsspannung sperren.

Weiterhin ist vorgesehen, daß als Dotierstoff Germanium ver wendet wird. Mit der Verwendung von Germanium als Dotierstoff lassen sich die Einsatzspannungen von p- und n- Kanaltransistoren symmetrisch zu null einstellen. Dies ist z. B. vorteilhaft, wenn eine symmetrische Betriebsspannung verwendet werden soll.

In einer weiteren Ausgestaltung der Erfindung ist vorgesehen, daß das Gate-Material für den ersten Auswahltransistor und/oder den zweiten Auswahltransistor Titannitrid, Wolfram und/oder Tantal enthält. Diese Materialien erlauben ebenfalls die Einstellung der Einsatzspannungen von p- und n- Kanaltransistoren symmetrisch zu null.

Eine Weiterbildung der Erfindung sieht vor, daß zur Verbin dung des ersten Speicherkondensators mit einem ersten Source- Dotiergebiet des ersten Auswahltransistors und/oder zur Ver bindung des zweiten Speicherkondensators mit einem zweiten Source-Dotiergebiet des zweiten Auswahltransistors ein Sili zid verwendet wird. Da das eine Source-Dotiergebiet p-dotiert und das andere Source-Dotiergebiet n-dotiert ist, kann ein Silizid zum Anschließen beider Dotiergebiete verwendet wer den, ohne einen pn-Übergang zu bilden, der für eine Span nungskonstellation eine Sperrwirkung aufweisen würde.

In einer weiteren Anordnung ist vorgesehen, die erste Spei cherzelle auf einem SOI-Substrat zu bilden. Ein SOI-Substrat ermöglicht in vorteilhafter Weise die Anordnung von p- Kanaltransistoren und n-Kanaltransistoren in unmittelbare Nä he. Ohne SOI-Substrat werden die p-Kanaltransistoren und n- Kanaltransistoren üblicher Weise durch in Sperrrichtung vor gespannte pn-Übergänge voneinander isoliert. Da dies sehr platzaufwendig ist, bedeutet die Verwendung eines SOI- Substrats, bei dem eine isolierende Siliziumoxidschicht zur Isolation von n-Kanaltransistoren und p-Kanaltransistoren verwendet werden kann eine enorme Platzersparnis.

Weiterhin ist vorgesehen, daß die erste Speicherzelle und die zweite Speicherzelle mit einer Grabenisolation voneinander isoliert sind. Die Verwendung einer Grabenisolation, auch STI (Shallow Trench Isolation) genannt, ermöglicht eine weitere Platzersparnis, da benachbarte Transistoren und Dotiergebiete voneinander isoliert werden können.

In einer weiteren Ausgestaltung der Erfindung ist zwischen der Grabenisolation und einer Isolationsschicht des SOI- Substrats eine leitfähige Schicht angeordnet. Üblicher Weise ist das Kanalgebiet von Transistoren, die auf einem SOI- Substrat gebildet sind, nicht angeschlossen, da der Bulk- Kontakt durch die Isolationsschicht des SOI-Substrats verhin dert wird. Durch das Vorsehen einer leitfähigen Schicht zwi schen der Isolationsschicht des SOI-Substrats und einer Gra benisolation ist es z. B. möglich, das Kanalgebiet über die leitfähige Schicht zu kontaktieren, so daß die von SOI- Transistoren bekannten Nachteile, wie Ladungsakkumulation im Kanalgebiet, vermieden wird.

Weitere Ausgestaltungen der Erfindung sind in den Unteran sprüchen angegeben.

Die Erfindung wird nachfolgend anhand von Ausführungsbeispie len unter Zuhilfenahme von Figuren weiter erläutert.

In den Figuren zeigen:

Fig. 1 die Draufsicht auf eine Anordnung von Speicherzel len bestehend aus Auswahltransistoren und Speicher kondensatoren, wobei p- und n-Kanaltransistoren ausgebildet sind;

Fig. 2 ein Schnittbild entlang der Schnittlinie BBn aus Fig. 1 für Stacked-Kondensatoren;

Fig. 3 ein Schnittbild entlang der Schnittlinie BBp aus Fig. 1 für Stacked-Kondensatoren;

Fig. 4 ein Schnittbild entlang der Schnittlinie BBn aus Fig. 1, wobei das STI (Shallow Trench Isolation) nicht bis zu der Isolationsschicht des SOI- Substrats (Silicon on Insulator) gebildet wurde;

Fig. 5 ein Schnittbild entlang der Schnittlinie BBp aus Fig. 1, ebenfalls mit angehobenem STI;

Fig. 6 ein Schnittbild entlang der Schnittebene AA aus Fig. 1;

Fig. 7 ein Schnittbild entlang der Schnittlinie BBn aus Fig. 1 mit Grabenkondensatoren;

Fig. 8 ein Schnittbild entlang der Schnittlinie BBp aus Fig. 1 mit Grabenkondensatoren;

Fig. 9 ein Schnittbild entlang der Schnittlinie BBn aus Fig. 1 mit Grabenkondensatoren und angehobenem STI;

Fig. 10 ein Schnittbild entlang der Schnittlinie BBp aus Fig. 1 mit Grabenkondensatoren und angehobenem STI;

Fig. 11 ein Schnittbild entlang der Schnittlinie AA aus Fig. 1 mit Grabenkondensatoren;

Fig. 12 die Draufsicht auf eine Anordnung von Speicherzel len bestehend aus Auswahltransistoren und Speicher kondensatoren, wobei die Auswahltransistoren als n- Kanaltransistoren und p-Kanaltransistoren ausgebil det sind;

Fig. 13 die Draufsicht auf einen aus Fig. 12 herausvergrö ßerten Bereich, bei dem der Verlauf der Wortleitun gen herausvergrößert ist;

Fig. 14 ein Schnittbild entlang der Schnittlinie DDn aus Fig. 12 mit Grabenkondensatoren;

Fig. 15 ein Schnittbild entlang der Schnittlinie DDp aus Fig. 12 mit Grabenkondensatoren;

Fig. 16 Ein Schnittbild entlang der Schnittlinie CC aus Fig. 12.

In Fig. 1 ist die Draufsicht auf ein Speicherzellenfeld 13 dargestellt. Das Speicherzellenfeld 13 ist auf einem Substrat 1 gebildet. Dabei handelt es sich beispielsweise um ein SOI- Substrat (Silicon an Insulator), das eine vergrabene Isolati onsschicht 12 aufweist. In dem Substrat 1 ist ein aktives n- Kanalgebiet 3 und ein aktives p-Kanalgebiet 4 gebildet. Das aktive n-Kanalgebiet 3 ist z. B. schwach p-dotiert, das aktive p-Kanalgebiet ist schwach n-dotiert. Über das aktive n- Kanalgebiet 3 und das aktive p-Kanalgebiet 4 verlaufen eine erste Wortleitung 9 und eine zweite Wortleitung 10. Das akti ve n-Kanalgebiet 3 und das aktive p-Kanalgebiet 4 sind durch eine Grabenisolation 26 voneinander isoliert. In dem aktiven n-Kanalgebiet ist eine erste Speicherzelle 14 bestehend aus einem ersten Auswahltransistor 16 und einem ersten Speicher kondensator 18 gebildet. Weiterhin ist ein erster Bitlei tungskontakt 7 und ein n-Kanal-Kondensatoranschluß 5 in dem aktiven n-Kanalgebiet 3 dargestellt. In dem aktiven p- Kanalgebiet 4 ist eine zweite Speicherzelle 15 mit einem zweiten Auswahltransistor 17 und einem zweiten Speicherkon densator 19 angeordnet. Ebenfalls ist ein zweiter Bitlei tungsanschluß 8 und ein p-Kanal-Kondensatoranschluß 6 darge stellt. Die Bitleitungen 22, 23 verlaufen quer zu den Wort leitungen 9, 10, 11 und die erste Bitleitung 22 verläuft über benachbarte aktive n-Kanalgebiete 3 und die zweite Bitleitung 23 verläuft über benachbarte aktive p-Kanalgebiete 4. Weiter hin ist eine Schnittlinie BBn durch die aktiven n- Kanalgebiete 3, eine Schnittlinie BBp durch die aktiven p- Kanalgebiete 4 und eine Schnittlinie AA in Verlaufsrichtung der Wortleitungen 9, 10, 11 abwechselnd durch aktive n- Kanalgebiete und aktive p-Kanalgebiete, dargestellt.

Wird das Speicherzellenfeld 13 mit Stapelkondensatoren gebil det, so dient der n-Kanal-Kondensatoranschluß 5 und der p- Kanal-Kondensatoranschluß 6 dazu, einen Stapelkondensator an zuschließen. Für den Fall, daß das Speicherzellenfeld 13 mit Grabenkondensatoren 20 gebildet wird, so können die Graben kondensatoren 20 unterhalb des n-Kanal-Kondensatoranschlusses 5 und unterhalb des p-Kanal-Kondensatoranschlusses 6 angeord net werden. Das Speicherzellenfeld 13 aus Fig. 1 ermöglicht eine Zellengröße der Speicherzellen von 6F². Ein Leseverstär ker wird beispielsweise mit der ersten Bitleitung 22 und der zweiten Bitleitung 23 verbunden. Wird an die erste Wortlei tung 9 eine erste Wortleitungsspannung 29 angelegt, so ist vorgesehen, daß der erste Auswahltransistor 16 und der zweite Auswahltransistor 17 beide sperren, so daß die erste Spei cherzelle 14 und die zweite Speicherzelle 15 die in ihnen ge speicherte Information beibehalten. Wird nun eine zweite Wortleitungsspannung 30 an die erste Wortleitung 9 angelegt, so ist vorgesehen, daß sich der erste Auswahltransistor 16 öffnet und die in der ersten Speicherzelle 14 gespeicherte Ladung auf die erste Bitleitung 22 fließt. Der Leseverstärker vergleicht nun die Spannung an der ersten Bitleitung 22 und der zweiten Bitleitung 23, wobei für diesen Lesevorgang die zweite Bitleitung 23 als Referenzbitleitung dient.

Wird allerdings eine dritte Wortleitungsspannung 31 an die erste Wortleitung 9 angelegt, so ist vorgesehen daß sich der zweite Auswahltransistor 17 öffnet und die in dem zweiten Speicherkondensator 19 gespeicherte Ladung auf die zweite Bitleitung 23 fließt, wobei in diesem Fall der Leseverstärker die erste Bitleitung 22 als Referenzbitleitung nutzt, um das Ladungssignal auf der zweiten Bitleitung 23 zu bewerten.

In den Fig. 2 bis 6 ist ausgehend von Fig. 1 eine Varian te mit Stapelkondensatoren 21 dargestellt. In Fig. 2 ist ein Schnittbild entlang der Schnittlinie BBn aus Fig. 1 darge stellt. In dem Substrat 1, bei dem es sich um ein SOI- Substrat 2 handelt, das eine Isolationsschicht 12 aufweist, ist ein erster Auswahltransistor 16 angeordnet. Der erste Auswahltransistor 16 weist ein erstes Source-Dotiergebiet 24 und eine erste Wortleitung 9 auf. Die erste Wortleitung 9 ist mit einer isolierenden Wortleitungshülle 34 umgeben. Weiter hin ist der erste Auswahltransistor 16 mit einem n-Kanal- Kondensatoranschluß 5 und einem ersten Bitleitungsanschluß 7 verbunden. Neben der ersten Wortleitung 9 ist eine zweite Wortleitung 10 und eine dritte Wortleitung 11 angeordnet. Die erste Wortleitung 9 und die zweite Wortleitung 10 verlaufen oberhalb eines aktiven n-Kanalgebiets 3, die dritte Wortlei tung 11 verläuft oberhalb einer Grabenisolation 26. Das akti ve n-Kanalgebiet 3 ist in diesem Ausführungsbeispiel von der Grabenisolation 26 eingeschlossen. In dieser Ausführungsform ist vorgesehen, daß die Grabenisolation 26 aus Siliziumoxid, das aktive n-Kanalgebiet 3 aus p-dotiertem Silizium, das er ste Source-Dotiergebiet 24 aus hoch n-dotiertem Silizium und eine Isolationsschicht 33 aus BPSG (Bor Phosphor Silicate Glass) besteht.

In Fig. 3 ist ein Schnittbild entlang der Schnittlinie BBp aus Fig. 1 dargestellt. Die Struktur der in Fig. 3 darge stellten Anordnung ist äquivalent zu der in Fig. 2 darge stellten Struktur, allerdings sind einige Dotierungen ver tauscht, da hier ein aktives p-Kanalgebiet 4 für die p- Kanaltransistoren verwendet wird. Bei dem Substrat 1 handelt es sich wieder um ein SOI-Substrat, wobei ein zweiter Aus wahltransistor 17 in einem aktiven p-Kanalgebiet 4 gebildet ist. Der zweite Auswahltransistor 17 ist ebenfalls an die er ste Wortleitung 9 angeschlossen, und weist darüber hinaus ein zweites, hoch n-dotiertes Source-Dotiergebiet 25 auf. Das zweite Source-Dotiergebiet 25 ist an einen p-Kanal- Kondensatoranschluß 6 angeschlossen. Darüber hinaus ist der zweite Auswahltransistor 17 über einen zweiten Bitleitungsan schluß 8 an die zweite Bitleitung 23 angeschlossen. Das SOI- Substrat 2 weist eine Isolationsschicht 12 auf. Das aktive p- Kanalgebiet 4 wird mittels der Grabenisolation 26 isoliert. Oberhalb des aktiven p-Kanalgebiets 4 verlaufen in diesem Ausführungsbeispiel die erste Wortleitung 9 und die zweite Wortleitung 10. Die dritte Wortleitung 11 verläuft oberhalb der Grabenisolation 26.

In Fig. 4 ist ein weiteres Schnittbild entlang der Schnitt linie BBn aus Fig. 1 dargestellt. Fig. 4 unterscheidet sich von Fig. 2 dahingehend, daß die Grabenisolation 26 nicht bis auf die isolierende Schicht 12 hinab reicht, da eine leitende Schicht 27 zwischen der Grabenisolation 26 und der Isolati onsschicht 12 angeordnet ist. Die leitende Schicht 27 hat die Aufgabe, die für SOI-Transistoren typischen Effekte wie Sub strataufladung zu verhindern. Um dies zu verhindern wird das aktive n-Kanalgebiet 3 über die leitende Schicht 27 elek trisch kontaktiert, so daß Ladungsträger, die in dem Substrat akkumuliert werden würden, durch die leitende Schicht 27 ab fließen können.

In Fig. 5 ist ein weiteres Schnittbild entlang der Schnitt linie BBp aus Fig. 1 dargestellt. Der Unterschied zu Fig. 3 besteht darin, daß ebenfalls für die in dem aktiven p- Kanalgebiet 4 gebildeten p-Kanaltransistoren SOI-Effekte ver mieden werden. Dies geschieht auch hier dadurch, daß der Iso lationsgraben 26 nicht bis auf die Isolationsschicht 12 hinab reicht, sondern eine leitende Schicht 27 zwischen dem Isola tionsgraben 26 und der leitenden Schicht 12 angeordnet ist.

In Fig. 6 ist ein Schnittbild entlang der Schnittlinie AA aus Fig. 1 dargestellt. In dem Substrat 1, daß als SOI- Substrat 2 ausgebildet ist, ist die Isolationsschicht 12 an geordnet. Oberhalb der Isolationsschicht 12 sind abwechselnd aktive n-Kanalgebiete 3 und aktive p-Kanalgebiete 4 angeord net, die durch eine Grabenisolation 26 voneinander isoliert werden. In dem aktiven n-Kanalgebiet 3 ist z. B. das erste Source-Dotiergebiet 24 angeordnet, das über den n-Kanal- Kondensatoranschluß 5 mit dem ersten Kondensator 18, der als Stapelkondensator ausgebildet ist, angeschlossen ist. Neben dem aktiven n-Kanalgebiet 3 ist zunächst die Grabenisolation 26 angeordnet, neben der das aktive p-Kanalgebiet 4 angeord net ist. In dem aktiven p-Kanalgebiet 4 ist das zweite Sour ce-Dotiergebiet 25 im oberen Bereich angeordnet, das über den p-Kanal-Kondensatoranschluß 6 mit dem zweiten Speicherkonden sator 19, der ebenfalls als Stapelkondensator ausgebildet ist, verbunden ist.

In den Fig. 7 bis 11 ist eine Variante mit Grabenkondensa toren zu dem in Fig. 1 dargestellten Speicherzellenfeld 13 beschrieben. In Fig. 7 ist ebenfalls das Substrat 1, das als SOI-Substrat 2 gebildet ist, mit der Isolationsschicht 12 versehen. Die Grabenkondensatoren 20 ragen durch die Isolati onsschicht 12 hindurch. Beispielsweise ist in dem aktiven n- Kanalgebiet 3 ein erster Auswahltransistor 16 angeordnet, der ein erstes Source-Dotiergebiet 24 aufweist. Das erste Source- Dotiergebiet 24 ist beispielsweise an den ersten Speicherkon densator 18, der als Grabenkondensator 20 ausgebildet ist, angeschlossen. Weiterhin ist der erste Auswahltransistor 16 über den ersten Bitleitungsanschluß 7 an die erste Bitleitung 22 angeschlossen. Neben der ersten Wortleitung 9 die den er sten Auswahltransistor 16 steuert, verlaufen eine zweite Wortleitung 10 und eine dritte Wortleitung 11. Die zweite Wortleitung 10 verläuft ebenfalls oberhalb des aktiven n- Kanalgebiets 3, die dritte Wortleitung 11 verläuft oberhalb einer Grabenisolation 26. Zur Planarisierung der Oberfläche dient eine Isolationsschicht 33, die beispielsweise aus einem BPSG gebildet ist.

In Fig. 8 ist ein Schnittbild entlang der Schnittlinie BBp aus Fig. 1 dargestellt. Die Anordnung ist in dem Substrat 1 gebildet, bei dem es sich um ein SOI-Substrat 2 handelt. Die Grabenkondensatoren erstrecken sich auch hier durch die Iso lationsschicht 12. Oberhalb der Isolationsschicht 12 ist ein aktives p-Kanalgebiet 4, in dem ein zweiter Auswahltransistor 17 gebildet ist. Der zweite Auswahltransistor 17 weist ein zweites Source-Dotiergebiet 25 auf, das an einen zweiten Speicherkondensator 19 angeschlossen ist, der als Grabenkondensator 20 ausgebildet ist. Der zweite Auswahltransistor 17 wird mittels der ersten Wortleitung 9 gesteuert. Weiterhin ist der zweite Auswahltransistor 17 über den zweiten Bitlei tungsanschluß 8 mit der zweiten Bitleitung 23 verbunden. Zwi schen der Bitleitung 23 und den Auswahltransistoren 16, 17 ist eine Isolationsschicht 33 aus BPSG angeordnet. Benachbar te Speicherzellen sind in diesem Ausführungsbeispiel mittels der Grabenisolation 26 voneinander isoliert.

In Fig. 9 ist ein weiteres Schnittbild entlang der Schnitt linie BBn aus Fig. 1 dargestellt. Fig. 9 unterscheidet sich von Fig. 7 dahingehend, daß die Grabenisolation 26 nicht bis zu der Isolationsschicht 12 heranreicht, sondern eine leiten de Schicht 27 zwischen der Grabenisolation 26 und der Isola tionsschicht 12 angeordnet ist. Dies hat den Vorteil, daß SOI-Effekte der Auswahltransistoren vermieden werden, da die Ladung abtransportiert werden kann, die sich üblicherweise im Substrat ansammeln würde.

In Fig. 10 ist ein weiteres Schnittbild entlang der Schnitt linie BBp aus Fig. 1 dargestellt. Fig. 10 unterscheidet sich von Fig. 8 dahingehend, daß die Grabenisolation 26 nicht bis zu der Isolationsschicht 12 heranreicht, sondern eine leitende Schicht 27 zwischen der Grabenisolation 26 und der Isolationsschicht 12 angeordnet ist. Dies hat den Vor teil, daß SOI-Effekte der Auswahltransistoren vermieden wer den, da die Ladung abtransportiert werden kann, die sich üb licherweise im Substrat ansammeln würde.

In Fig. 11 ist ein Schnittbild entlang der Schnittlinie AA aus Fig. 1 dargestellt. Bei dem Substrat 1 handelt es sich wiederum um ein SOI-Substrat, daß eine Isolationsschicht 12 aufweist. Der erste Speicherkondensator 18 und der zweite Speicherkondensator 19 sind als Grabenkondensatoren 20 ausge bildet und erstrecken sich durch die Isolationsschicht 12. Oberhalb der Isolationsschicht 12 sind die einzelnen Graben kondensatoren und die sie umgebenden aktiven Kanalgebiete 3, 4 mittels einer Grabenisolation 26 voneinander isoliert. Da bei ist um den ersten Speicherkondensator 18 das aktive n- Kanalgebiet 3 und um den zweiten Speicherkondensator 19 das aktive p-Kanalgebiet 4 ausgebildet. Oberhalb der Grabenkon densatoren 20 und des Isolationsgrabens 26 ist ein Isolati onsschicht 33 aus BPSG angeordnet.

In Fig. 12 ist ein weiteres Speicherzellenfeld 13 darge stellt. Dieses Speicherzellenfeld ermöglicht eine Speicher zellengröße von 4F². bei dem Substrat 1 handelt es sich bei spielsweise um ein SOI-Substrat 2. In dem SOI-Substrat 2 ist ein aktives n-Kanalgebiet 3 und ein aktives p-Kanalgebiet 4 angeordnet. Das aktive n-Kanalgebiet 3 und das aktive p- Kanalgebiet 4 sind von einer Spacer-Wortleitung (seitlicher Randsteg) umgeben. In Zusammenhang mit dem aktiven n- Kanalgebiet 3 ist eine erste Speicherzelle 14 mit einem er sten Auswahltransistor 16 und einem ersten Speicherkondensa tor 18 gebildet. Im Zusammenhang mit dem aktiven p- Kanalgebiet 4 ist eine zweite Speicherzelle 15 bestehend aus einem zweiten Auswahltransistor 17 und einem zweiten Spei cherkondensator 19 gebildet. Die erste Speicherzelle 14 ist an eine erste Bitleitung 22, die zweite Speicherzelle 15 an eine zweite Bitleitung 23 angeschlossen. Weiterhin sind an die erste Bitleitung 22 benachbarte Speicherzellen mit akti vem n-Kanalgebiet angeschlossen. An die zweite Bitleitung 23 sind weitere Speicherzellen mit aktivem p-Kanalgebiet ange schlossen. Neben der ersten Wortleitung 9 ist eine zweite Wortleitung 10 angeordnet. Schnittbilder sind entlang der Schnittlinie DDn, DDp und CC in den Fig. 14 bis 16 darge stellt.

In Fig. 13 ist eine herausvergrößerte Draufsicht des in Fig. 12 dargestellten Speicherzellenfeldes 13 abgebildet. In dem Substrat 1, das als SOI-Substrat 2 gebildet ist, ist ein aktives n-Kanalgebiet 3 und ein aktives p-Kanalgebiet 4 ange ordnet. In diesem Ausführungsbeispiel sind die aktiven n- Kanal- und p-Kanalgebiete zu beiden Seiten mit der Periode des kleinsten Strukturmasses F angeordnet. Die erste Wortlei tung 9 ist als Spacer-Wortleitung um das aktive n-Kanalgebiet 3 und das aktive p-Kanalgebiet 4 gebildet. Die zweite Wort leitung 10 ist benachbart zu der ersten Wortleitung 9 ange ordnet. Quer zum Verlauf der ersten Wortleitung 9 sind seit liche Isolationsrandstege 35 an den aktiven Kanalgebieten 3, 4 gebildet.

In Fig. 14 ist ein Schnittbild entlang der Schnittlinie DDn aus Fig. 12 dargestellt. In dem Substrat 1 ist eine Isolati onsschicht 12 angeordnet, da das Substrat als SOI-Substrat 2 ausgebildet ist. Oberhalb der Isolationsschicht 12 ist ein aktives n-Kanalgebiet 3, in dem der erste Auswahltransistor 16 als vertikaler Transistor gebildet ist. Dabei weist der erste Auswahltransistor 16 ein erstes Source-Dotiergebiet 24 und ein erstes Drain-Dotiergebiet 36 auf. Das erste Drain- Dotiergebiet 36 ist mit dem ersten Speicherkondensator 18 verbunden, der als Grabenkondensator 20 ausgebildet ist. Die erste Wortleitung 9 verläuft neben dem aktiven n-Kanalgebiet 3 und wird durch ein Gate-Oxid isoliert. Benachbart zu dem aktiven n-Kanalgebiet 3 ist ein weiteres aktives n- Kanalgebiet, das von der zweiten Wortleitung 10 umgeben ist. Das erste Source-Dotiergebiet 24 ist mit der ersten Bitlei tung 22 verbunden. Benachbarte Wortleitungen sind mit der Isolation 41 voneinander isoliert. Die erste Bitleitung 22 ist mit einer Bitleitungsisolationshülle 38 isoliert. Ober halb der Bitleitungsisolationshülle 38 ist eine Isolations schicht 33 angeordnet. Oberhalb der Isolationsschicht 33 ver laufen eine erste Metallwortleitung 39 und eine zweite Me tallwortleitung 40, die mit der ersten Wortleitung 9 und der zweiten Wortleitung 10 verbunden sind, um die als Spacer aus gebildeten Wortleitungen 9, 10 niederohmiger zu gestalten.

In Fig. 15 ist ein Schnittbild entlang der Schnittlinie DDp aus Fig. 12 dargestellt. Fig. 15 entspricht der in Fig. 14 dargestellten Struktur bis auf die Dotierung, die für die Ausbildung von p-Kanaltransistoren invertiert wurde. In dem Substrat 1 ist die Isolationsschicht 12 angeordnet, so daß das Substrat 1 als SOI-Substrat 2 ausgebildet ist. Oberhalb der Isolationsschicht 12 ist das aktive p-Kanalgebiet 4 ange ordnet, in dem der zweite Auswahltransistor 17 gebildet ist. Der zweite Auswahltransistor 17 weist ein zweites Source- Dotiergebiet 25 und ein zweites Drain-Dotiergebiet 37, das an den zweiten Speicherkondensator 19 angeschlossen ist, der ebenfalls als Grabenkondensator 20 ausgebildet ist. Das zwei te Source-Dotiergebiet 25 ist an eine zweite Bitleitung 23 angeschlossen. Das aktive p-Kanalgebiet 4 wird von der ersten Wortleitung 9, die auch den zweiten Auswahltransistor 17 steuert, durch ein Gate-Oxid isoliert. Benachbart zu der er sten Wortleitung 9 verläuft die zweite Wortleitung 10, die hier ebenfalls ein aktives p-Kanalgebiet umgibt. Oberhalb der zweiten Bitleitung 23 ist eine Bitleitungsisolationshülle 38 angeordnet, auf der die Isolationsschicht 33 verläuft. Ober halb der Isolationsschicht 33 sind die erste Metallwortlei tung 39 und die zweite Metallwortleitung 40 angeordnet, die mit der ersten Wortleitung 9 und der zweiten Wortleitung 10 verbunden sind, um diese niederohmiger auszubilden.

In Fig. 16 ist ein Schnittbild entlang der Schnittlinie CC aus Fig. 12 dargestellt. Das SOI-Substrat 2 weist eine Iso lationsschicht 12 auf, auf der abwechselnd aktives n- Kanalgebiet 3 und aktives p-Kanalgebiet 4 angeordnet sind. Das aktive n-Kanalgebiet 3 und das aktive p-Kanalgebiet 4 sind von seitlichen Isolationsrandstegen 35 (spacer) iso liert. Weiterhin verläuft die erste Wortleitung 9 neben dem aktiven n-Kanalgebiet 3 und dem aktiven p-Kanalgebiet 4. Das erste Source-Dotiergebiet 24 ist an die erste Bitleitung 22 und das zweite Source-Dotiergebiet 25 ist an die zweite Bit leitung 23 angeschlossen. Die erste Bitleitung 22 und die zweite Bitleitung 23 sind von einer Bitleitungsisolationshül le 38 umgeben. Zur Planarisierung ist eine Isolationsschicht 33 aus BPSG oberhalb der Bitleitungen angeordnet. Durch die Isolationsschicht 33 hindurch ist ein metallischer Wortlei tungskontakt 42 vorgesehen, mit dem die erste Metallwortleitung 39 die oberhalb der Isolationsschicht 33 verläuft, mit der ersten Wortleitung 9 verbunden wird.

Üblicherweise ist das Substrat aus Silizium gebildet. Auch das in diesem Fall verwendete SOI-Substrat besteht aus Sili zium, weist allerdings eine vergrabene Isolationsschicht 12 in dem Substrat 1 auf. Bei dem aktiven n-Kanalgebiet handelt es sich beispielsweise um ein schwach p-dotiertes Silizium, das aktive p-Kanalgebiet ist ein schwach n-dotiertes Silizi um.

Claims

1. Halbleiterspeicher mit einem Speicherzellenfeld (13), in dem

- eine erste Speicherzelle (14) mit einem ersten Auswahl transistor (16) und einem ersten Speicherkondensator (18) und
- eine zweite Speicherzelle (15) mit einem zweiten Auswahl transistor (17) und einem zweiten Speicherkondensator (19) angeordnet sind,

dadurch gekennzeichnet, daß
der erste Auswahltransistor (16) ein n-Kanaltransistor und
der zweite Auswahltransistor (17) ein p-Kanaltransistor ist.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß mindestens einer der Speicherkondensatoren (18, 19) ein Gra benkondensator (20) ist.

3. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß mindestens einer der Speicherkondensatoren (18, 19) ein Sta pelkondensator (21) ist.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine erste Bitleitung (22) mit der ersten Speicherzelle (14) und eine zweite Bitleitung (23) mit der zweiten Speicherzelle (15) verbunden und die erste Bitleitung (22) und die zweite Bitleitung (23) mit einem Leseverstärker verbunden sind.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß für eine erste Wortleitungsspannung (29) der erste Auswahl transistor (16) und der zweite Auswahltransistor (17) sper ren.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß sich der erste Auswahltransistor (16) für eine zweite Wort leitungsspannung (30) öffnet, die größer als die erste Wort leitungsspannung (29) ist.

7. Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß sich der zweite Auswahltransistor (17) für eine dritte Wort leitungsspannung (31) öffnet, die kleiner als die erste Wort leitungsspannung (29) ist.

8. Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß als ein Gate-Material für den ersten Auswahltransistor (16) und/oder für den zweiten Auswahltransistor (17) ein mit Do tierstoff dotiertes Polysilizium verwendet wird.

9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß als Dotierstoff Germanium verwendet wird.

10. Halbleiterspeicher nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß ein Gate-Material für den ersten Auswahltransistor (16) und/oder für den zweiten Auswahltransistor (17) Titannitrid, Wolfram oder Tantal enthält.

11. Halbleiterspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß zur Verbindung des ersten Speicherkondensators (18) mit einem Source-Dotiergebiet (24) des ersten Auswahltransistors (16) und/oder zur Verbindung des zweiten Speicherkondensators (19) mit einem zweiten Source-Dotiergebiet (25) des zweiten Aus wahltransistors (17) ein Silizid verwendet wird.

12. Halbleiterspeicher nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die erste Speicherzelle (14) auf einem SOI-Substrat (2) ge bildet ist.

13. Halbleiterspeicher nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die erste Speicherzelle (14) und die zweite Speicherzelle (15) mit einer Grabenisolation (26) voneinander isoliert sind.

14. Halbleiterspeicher nach Anspruch 13, dadurch gekennzeichnet, daß zwischen der Grabenisolation (26) und einer Isolationsschicht (12) des SOI-Substrats (2) eine leitfähige Schicht (27) ange ordnet ist.