CN1943027B - Cmos硅化物金属栅集成 - Google Patents

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Abstract

本发明提供了一种互补金属氧化物半导体集成工艺，用于在栅电介质之上制造多个硅化金属栅。使用本发明的集成方案形成的每个硅化金属栅具有相同的硅化物金属相以及基本相同的高度，而不管硅化物金属栅的尺寸如何。本发明还提供了形成具有硅化触点的CMOS结构的多种方法，其中多晶硅栅高度在半导体衬底的整个表面上基本相同。

Description

CMOS硅化物金属栅集成
技术领域
本发明涉及在半导体衬底上的电路器件的制造，更具体地说，涉及用于形成基本具有相同高度的硅化物金属栅的互补金属氧化物半导体(CMOS)晶体管制造方法。本发明还涉及在不影响多晶硅栅导体的高度的情况下形成硅化源漏区的方法。
背景技术
在整个现有技术中，金属栅集成已被证明在CMOS晶体管的常规工艺流程中很难实现。在源漏(S/D)结激活退火所需的高温处理过程中，大多数金属栅材料与栅电介质交互作用。为了使金属栅叠层不经受高温退火，已开发出了“栅最后(gate last)”和“替换栅(replacement gate)”的工艺，其中栅叠层被最后制造并且在后面的处理期间保持低于500℃。虽然现有技术的替换栅工艺增加了金属栅的材料选择的数量，但是工艺复杂度和成本提高了。
2002年11月20日递交的、共同转让的美国申请No.10/300,165描述了一种用于在不使用“替换栅”工艺的常规CMOS晶体管处理流程中形成金属栅硅化物的方法。在这种替换方法中，增加的处理步骤的数量已被最小化，因而使复杂度变为最低，并使成本下降。
免除“替换栅”工艺是一个很大的优点。在’165申请中描述的方法的第二个优点是能够利用标准物理气相沉积来沉积硅化物金属。由于在’165申请中金属不直接沉积在栅电介质上，所以不需要化学气相沉积(CVD)或原子层沉积(ALD)，这通过取消等离子体的使用而将栅电介质损害减到最小。另一个优点是在硅化物金属栅形成后栅电介质易于钝化。氢很容易扩散穿过硅化物，从而实现常规的炉退火工艺中的钝化。
增加几个步骤就可以完成在常规的CMOS工艺流程中形成金属栅硅化物的操作。下面是对这样的工艺流程的说明：在源漏区的硅化(silicidation)过程中，在栅多晶硅(即polySi)的上面一般需要氮化物或氧化物盖层。氧化物或氮化物盖层在源漏硅化期间防止栅多晶硅区的硅化。除了包含多晶硅盖层以外，在源漏区上形成硅化物触点的过程中的所有其他处理步骤都是已有的。
在硅化物源漏触点形成后，一般在CMOS结构上沉积氮化物/氧化物双层并将其平坦化，以便覆盖源漏硅化物和沟槽隔离区。平坦化操作一般使用化学机械抛光(CMP)工艺来完成。执行CMP，使得多晶硅栅叠层上的盖层被去除，并且多晶硅与平坦化的表面接触。
此时，常规的自对准硅化物(即salicide，自对准多晶硅化物)工艺可被用来形成硅化物金属栅。此后，遵照常规的CMOS集成流程来形成多个后端互连层级。
上述硅化物金属栅工艺的不利之处在于：在CMP之后，多晶硅栅高度(厚度)根据栅极的长度而变。发生这种变化的起因在于：(1)在栅极CMP期间在芯片(die)内、在晶片(wafer)内、晶片与晶片间以及批次与批次间的不一致性，和(2)在浅沟槽隔离(STI)CMP和后面的清洁期间产生的STI和硅表面(有源区)之间的引入形态(incoming topography)。
虽然已对STI CMP进行优化以使STI到Si的梯级高度最小化，但是这样的梯级高度仍然存在并且依赖器件的图案密度而变。这种梯级高度的任何变化随后会在栅极CMP期间被转换成栅极高度变化。栅极CMP本身向具有不同图案密度的结构特征中加入了更多的不均一性以及栅极高度的变化。两者加在一起可能在给定的晶片内产生高达400
Figure S05802708X20060726D000021
的栅极高度变化。由于这样的变化，当硅化物金属沉积时，可能形成硅化物的不同相，这是因为在不同的栅极中，存在不同量的可在硅化物形成过程中耗用的多晶硅。这些不同的相可能导致不同的功函数(从而不同的晶体管导通电压)以及电阻变化(器件性能)。
考虑到以上缺点，需要提供一种新的、改进的CMOS硅化物金属栅集成方案，该方案不管栅极尺寸如何，允许在基本具有相同高度的多晶硅区上形成硅化物金属栅。
发明内容
在本发明的第一实施方案中，提供了一种CMOS硅化物金属栅集成方法，它不存在多晶硅栅叠层高度变化的缺点，而这种多晶硅栅叠层高度变化导致硅化物金属栅相的变化。本发明的集成方法将处理复杂度保持为最小，从而不增加CMOS晶体管的生产成本。
在本发明的第一实施方案中，通过在多晶硅栅之上使用厚的电介质盖层(厚度大约为20nm或20nm以上，更加优选地是50nm或50nm以上)来实现以上目的。在层间电介质沉积并平坦化之后，利用反应离子蚀刻(RIE)，对于层间电介质和多晶硅栅有选择地去除电介质盖层。由于多晶硅栅未被蚀刻，所以无论栅极尺寸(长度)如何，它都会在整个晶片上具有基本相同的厚度(即，作为沉积厚度)。在消耗多晶硅形成金属栅硅化物后，由于本发明的集成方案所提供的初始均一的多晶硅的缘故，在整个晶片上的硅化物高度和硅化物相将基本相同。横截面成像可被用来确定由本发明的第一实施方案的集成方案形成的金属栅硅化物的高度。
本发明的集成方案相对于现有技术的集成方案的一个主要优点就是：无论栅极尺寸如何，发生用于硅化物形成的金属多晶硅反应都将耗用相同量的多晶硅，这防止不均一或不完整相的形成。举个例子，利用现有技术的集成方案，由于尺寸的不同，某些栅极具有的多晶硅可能是其他栅极的两倍之多。在这种情况下，如果CoSi2应被形成在具有较多多晶硅的较厚的栅极上，但是CoSi2将形成在具有较少多晶硅的较薄的栅极上，那么CoSi相将形成。CoSi相与CoSi2相比具有高5到6倍的电阻率。
广义地说，本发明的第一实施方案包括以下步骤：
提供多个覆在半导体衬底上的多晶硅栅，每个多晶硅栅包括设在其上表面上的电介质盖层；
在半导体衬底中形成硅化源漏区；
在半导体衬底上形成平坦化的电介质叠层；
执行蚀刻工艺，以露出每个多晶硅栅的上表面；以及
执行自对准硅化物工艺，该工艺将每个多晶硅栅转换成金属硅化物栅，其中每个金属硅化物栅具有基本相同的高度，由相同的硅化物相组成，并且对于相同的多晶硅离子注入条件具有基本相同的功函数。
本发明的另一个方面涉及使用上述本发明的集成方案生产的CMOS结构。广义地说，本发明的CMOS结构包括：
设在栅电介质的表面顶上的多个硅化金属栅，每个硅化金属栅由相同的硅化物相组成，具有基本相同的高度，并且对于相同的多晶硅离子注入条件具有基本相同的功函数，而不管硅化金属栅的尺寸如何。
本发明的第二实施方案涉及形成具有硅化源漏区(即，触点)的CMOS结构，从而在半导体结构的整个表面上多晶硅栅的高度基本相同的方法。本发明的第二实施方案包括以下步骤：
提供一种结构，该结构包括覆在半导体衬底上的多个多晶硅栅；
在包括多晶硅栅和半导体衬底的所述结构的顶上沉积金属，该金属将用可选的盖层来硅化；
通过在每个多晶硅栅之间进行软熔(reflow，回流)，形成凹进的(recessed)材料；
从每个多晶硅栅的顶部去除硅化物金属和可选的盖层；
去除通过软熔形成的凹进的材料；以及
对所述结构进行退火处理，以便在每个多晶硅栅之间形成硅化物触点(源漏)区。
本发明的第三实施方案涉及一种形成具有硅化源漏区的CMOS结构，从而在半导体结构的整个表面上多晶硅栅的高度也基本相同的方法。
提供一种结构，该结构包括覆在半导体衬底上的多个多晶硅栅；
在包括多晶硅栅和半导体衬底的所述结构的顶上形成双膜层，该双膜层包括含金属层和盖层；
在半导体衬底上形成平坦化电介质；
在每个多晶硅栅的顶上露出含金属层；
从每个多晶硅栅的顶部去除含金属层；以及
对所述结构进行退火处理，以便在每个多晶硅栅之间形成硅化物触点区。
在上述第二或第三实施方案中，可以形成在相同的多晶硅预掺杂条件下具有基本相同的高度、相和功函数的金属硅化物栅。
本发明的第二和第三实施方案提供了本发明的另一种CMOS结构，其包括：
设在栅电介质的表面顶上的多个多晶硅栅，不管这些多晶硅栅的尺寸如何，每个多晶硅栅都具有基本相同的高度；和设在每个多晶硅栅之间的硅化物触点。
在本发明中，硅化物触点(或硅化物源漏区)自对准到位于每个多晶硅或硅化物金属栅的垂直侧壁上的隔离层的边缘。
附图说明
图1是示出在本发明的第一实施方案中使用的初始的覆有盖层的多晶硅栅结构的图形表示(横截面图)。
图2是示出在图1中图解的每个覆有盖层的多晶硅栅的侧壁上已经形成双隔离层后的结构的图形表示(横截面图)。
图3是示出在图2中图解的结构上已完成源漏硅化的结构的图形表示(横截面图)。
图4是示出在图3中图解的结构上沉积了氮化物/氧化物电介质叠层后的结构的图形表示(横截面图)。
图5是示出在对图4中图解的结构进行平坦化处理后的结构的图形表示(横截面图)。
图6是示出在深蚀刻氧化物和氮化物(包括盖层材料)，露出每个多晶硅栅的上表面后的结构的图形表示(横截面图)。
图7是示出在硅化物金属沉积后的结构的图形表示(横截面图)。
图8是示出在第一次自对准硅化物退火后的结构的图形表示(横截面图)。
图9是示出在完成硅化物选择性蚀刻后的结构的图形表示(横截面图)。
图10是示出在完成可选的第二次自对准硅化物退火后的结构的图形表示(横截面图)。
图11A-11E是图解说明本发明的第二实施方案的基本工艺流程的图形表示(横截面图)。
图12A-12F是图解说明本发明的第三实施方案的基本工艺流程的图形表示(横截面图)。
具体实施方式
本发明在一个实施方案中提供了一种CMOS硅化物金属栅集成工艺，它能够形成由相同的硅化物相组成，并且不管每个栅尺寸如何都具有基本相同的功函数和高度的硅化物金属栅，下面将参考本申请的附图来更详细地描述本发明。在并非按比例绘制的附图中，用相近的标号来表示相同和/或相应的元件。
参考图1-10，它们是在本发明的第一实施方案的各个阶段中的CMOS结构的横截面图。虽然附图中示出存在两个多晶硅栅(即，具有pFET和nFET晶体管的CMOS晶体管结构)，但是本发明不限于这一数量的多晶硅栅。相反，本集成工艺适用于任何数量的多晶硅栅。因此，在单个半导体结构上可以存在多个多晶硅栅。
图1示出了在本发明的第一实施方案中采用的初始结构。具体地说，图1中示出的初始结构包括其中形成有隔离区12的半导体衬底10。该初始结构还包括设在半导体衬底10以及隔离区12的顶上的栅电介质14。这是沉积电介质的情况(对高k材料而言)，而不是生长出电介质的情况(SiO2或SiOxNy一般是生长的)。在本发明中，每个多晶硅栅16都具有电介质盖层18，并且两者都位于栅电介质14的选定部分之上。每个多晶硅栅16及其对应的电介质盖层18在这里都被称为栅叠层20。
图1中所示的初始结构的半导体衬底10由任意半导体材料构成，包括但不限于：Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP以及所有其他的III/V族化合物半导体。半导体衬底10还可以由层叠的半导体构成，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe(SGOI)。在本发明的一些实施方案中，优选的是半导体衬底10由含硅半导体材料组成。半导体衬底10可以被掺杂，不被掺杂，或者包含掺杂和非掺杂区。
在图1中，标号11a代表第一掺杂(n或p)区，标号11b代表第二掺杂(n或p)区。第一掺杂区和第二掺杂区可以是相同的，或者它们可以具有不同的导电性。这些掺杂区被称为“井(well)”。
隔离区12被形成在半导体衬底10中。隔离区12可以是如图所示的沟槽隔离区，或者是场氧化物隔离区。沟槽隔离区是利用本领域技术人员公知的常规沟槽隔离工艺形成的。例如，在形成沟槽隔离区时，可以使用光刻、蚀刻，并利用沟槽电介质填充沟槽。可选地，在沟槽填充之前可以在沟槽中形成衬层，在沟槽填充后可以执行致密化(densification)步骤，并且在沟槽填充后还可以进行平坦化工艺。场氧化物区可以利用所谓的局部硅氧化工艺来形成。
在半导体衬底10内形成隔离区12后，如果栅电介质14是沉积的电介质，则在包括半导体衬底10的结构的整个表面上以及在隔离区12的顶上形成栅电介质14。可以通过热生长工艺，例如氧化、氮化或氮氧化来形成栅电介质14。或者，可以利用沉积工艺，例如化学气相沉积(CVD)、等离子体辅助CVD、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积以及其他类似的沉积工艺，来形成栅电介质14。还可以采用以上工艺的组合来形成栅电介质14。
栅电介质14由绝缘材料构成，包括但不限于：氧化物、氮化物、氮氧化物和/或硅酸盐。在一个实施方案中，优选的是栅电介质14由氧化物构成，例如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及它们的混合物。
栅电介质14的物理厚度可以改变，但典型地，栅电介质14的厚度约为0.5到10nm，其中从0.5到3nm的厚度更加典型。
在形成栅电介质14后，采用已知的沉积工艺，例如物理气相沉积、CVD或蒸发，在栅电介质14上形成多晶硅(即polySi)的平铺层。该多晶硅平铺层可以被掺杂或不被掺杂。如果被掺杂，现场掺杂沉积工艺可被用于形成该平铺层。可替换地，可以通过沉积、离子注入和退火来形成掺杂多晶硅层。对多晶硅层的掺杂将使所形成的硅化物栅的功函数移动。掺杂剂离子的例子包括As、P、B、Sb、Bi、In、Al、Ga、Tl或它们的混合物。在本发明的此刻沉积的多晶硅层的厚度(即高度)可能根据所采用的沉积工艺而变。一般地，多晶硅层的垂直厚度约为20到180nm，其中从大约40到150nm的厚度更加典型。
在沉积了多晶硅平铺层后，采用沉积工艺，例如物理气相沉积或化学气相沉积，在多晶硅的平铺层上形成电介质盖层。电介质盖层可以是氧化物、氮化物、氮氧化物或者它们的组合。在一个实施方案中，氮化物例如Si3N4被用作电介质盖层。电介质盖层的厚度，也就是高度，大约从20nm到180nm，大约从30到140nm的厚度更加典型。
在一个实施方案中，多晶硅平铺层和电介质盖层的总高度在70到180nm之间。在另外的实施方案中，多晶硅平铺层和电介质盖层的高度大约是120nm：典型的是70nm的多晶硅和50nm的电介质盖层。
然后通过光刻和蚀刻来使多晶硅平铺层和电介质盖层图案化，以便提供图案化的栅叠层20。图案化的栅叠层20可以具有相同的尺寸，即相同的长度，或者它们可以具有可变的尺寸以改进器件性能。如图1所示，每个图案化的栅叠层20都包括多晶硅栅16和电介质盖层18。光刻步骤包括向电介质盖层的上表面涂敷光致抗蚀剂，将光致抗蚀剂在具有所需图案的辐射下曝光，并且利用常规的抗蚀剂显影剂来显影曝光后的光致抗蚀剂。然后，利用一个或多个干蚀刻步骤将光致抗蚀剂中的图案转移到电介质盖层和多晶硅平铺层。在一些实施方案中，在图案已被转移到电介质盖层中后，可以去除图案化的光致抗蚀剂。在其他实施方案中，在已完成蚀刻后去除图案化的光致抗蚀剂。
在本发明中可用于形成图案化栅叠层20的适当的干蚀刻工艺包括但不限于：反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀。所采用的干蚀刻工艺一般对于下层的栅电介质14是有选择性的，因此该蚀刻步骤一般不会除去栅电介质。但是在一些实施方案中，该蚀刻步骤可被用来除去栅电介质14中不被栅叠层20保护的部分。
接着，在每个图案化栅叠层20的暴露的侧壁上形成至少一个隔离层。该至少一个隔离层由绝缘体构成，例如氧化物、氮化物、氮氧化物和/或它们的任意组合。该至少一个隔离层通过沉积和蚀刻来形成。图2示出了在栅叠层20的每个暴露的侧壁上形成两个隔离层的本发明的实施方案。具体地说，图2示出了包括具有第一宽度的第一隔离层22和具有第二宽度的第二隔离层24的结构，其中第一宽度比第二宽度窄。在另一个实施方案中，用单隔离层来替换双隔离层的方案，其中，单隔离层是一个宽的隔离层，它的宽度基本上等于图2中所示的第一和第二宽度之和。
当使用第一和第二隔离层时，第一和第二隔离层由不同的绝缘体组成。例如，第一隔离层22可以由SiO2构成，第二隔离层24可以由Si3N4构成。
隔离层的宽度必须足够宽，足以使得源漏硅化物触点(将在后面形成)不会侵入到栅叠层的边缘之下。一般，当隔离层的宽度在下部测量时大约有20到80nm时，源漏硅化物不会侵入到栅叠层的边缘之下。
在隔离层形成后，源漏扩散区(未具体示出)被形成到衬底中。利用离子注入和退火步骤来形成源漏扩散区。退火步骤用于激活通过前面的注入步骤注入的掺杂剂。离子注入和退火的条件对于本领域的技术人员而言是公知的。
接着，如果前面没有被去除，那么采用有选择地去除栅电介质14的化学蚀刻工艺来去除栅电介质14的暴露部分。该蚀刻步骤止于半导体衬底10的上表面以及隔离区12的上表面。虽然所有的化学蚀刻剂都可以用于除去栅电介质14的暴露部分，但是在一个实施方案中使用的是稀氢氟酸(DHF)。
然后使用自对准硅化物工艺来形成源漏硅化物触点26，所述自对准硅化物工艺包括以下步骤：在包括源漏扩散区的衬底10的暴露表面上沉积金属，执行第一退火步骤以形成硅化物，选择性地蚀刻任何未反应的金属，如果使用了盖层的话也包括该层，并且视需要执行第二退火步骤。例如在图3中示出了包括源漏硅化物触点26的所得到的结构。
当半导体衬底不包括硅时，可以在半导体衬底10的暴露表面之上生长一层硅(未图示)，并且这层硅可被用于形成源漏硅化物触点。
在形成源漏硅化物触点时使用的金属包括能够与硅发生反应而形成金属硅化物的任何金属。这样的金属的例子包括但不限于：Ti、Ta、W、Co、Ni、Pt、Pd及它们的合金。在一个实施方案中，Co是优选的金属。在这样的实施方案中，第二退火步骤是必需的。在另一个实施方案中，Ni或Pt是优选的。在该实施方案中，一般不执行第二退火步骤。
可以使用常规的沉积工艺，例如包括溅射、化学气相沉积、蒸发、化学溶液沉积、电镀等来使金属沉积。
第一退火一般在比第二退火步骤低的温度下进行。典型地，使用连续加热方式或者各种不同的升温保温(ramp and soak)加热循环，在从大约300℃到大约600℃的温度上进行第一退火步骤，该步骤可能形成也可能不形成高阻硅化物相材料。更优选地，在从大约350℃到大约550℃的温度上执行第一退火步骤。第二退火步骤使用连续加热方式或者各种不同的升温保温加热循环，在从大约600℃到大约800℃的温度上进行。更优选地，在从大约650℃到大约750℃的温度上执行第二退火步骤。第二退火一般将高阻硅化物转换为较低阻的硅化物相。
自对准硅化物退火是在气体氛围(例如He、Ar、N2或合成气体)中进行的。源漏硅化物触点退火步骤可以使用不同的气氛，或者这些退火步骤可以在相同的气氛下完成。例如，He可以被用在两个退火步骤中，或者He可以被用在第一退火步骤中，而在第二退火步骤中使用合成气体。
在形成了图3所示的结构后，形成了包括第一电介质层30和第二电介质层32的电介质叠层28，这就是图4所示的结构。第一电介质层30用作蚀刻停止层，而第二电介质层32用作层间电介质。电介质叠层28的第一和第二电介质层是由不同的绝缘材料，例如包括氧化物、氮化物和氮氧化物构成的。
根据本发明，第一电介质层30由和电介质盖层18相同的电介质构成。在本发明的一个实施方案中，电介质叠层28的第一电介质层30是由Si3N4构成的，而第二电介质层是由SiO2构成的。如图所示，电介质叠层28覆盖了隔离区12、源漏硅化物触点26以及栅叠层20。
第一电介质层30和第二电介质层32是使用相同或不同的沉积工艺来形成的。可被用于形成电介质叠层28的层30和32的合适的沉积工艺的例子包括但不限于：化学气相沉积、原子层沉积、物理气相沉积、化学溶液沉积、蒸发和其他类似的沉积工艺。电介质叠层28的厚度可以变化，但是它的厚度必须大于栅叠层20的高度。
在电介质叠层28形成后，第二电介质层32被平坦化处理，以产生包括平坦化的电介质叠层28′的结构。这样的结构例如被显示在图5中。可以使用常规的平坦化工艺，例如包括化学机械抛光和/或研磨(grinding)来形成平坦化的电介质叠层28′。
接下来，如图6所示，执行反应离子深蚀刻工艺，使得第一电介质层30和电介质盖层18相对于第二电介质层32被有选择地去除。例如，当第一电介质层和电介质盖层由Si3N4构成，而第二电介质层由SiO2构成时，氮化物相对于氧化物被有选择地去除。这种反应离子深蚀刻步骤使每个栅叠层20的多晶硅栅16暴露出来。反应离子深蚀刻步骤后的结构例如被显示在图6中。注意，反应离子深蚀刻步骤不蚀刻多晶硅栅16。由于多晶硅栅16未被蚀刻，所以无论尺寸(即长度)如何，它们的厚度(即高度)都将基本相同。
然后进行第二自对准硅化物工艺，以耗用多晶硅栅16，形成金属硅化物栅。后面的附图图解说明了需要两个退火步骤的实施方案。在一些实施方案中，自对准硅化物工艺在选择性蚀刻步骤后结束。这样，由于第一退火形成了低阻相金属硅化物栅，所以在这样的实施方案中就不需要第二退火了。
第二自对准硅化物工艺的第一步骤包括在图6中所示的结构之上沉积平铺硅化物金属34。例如在图7中示出了所得到的包括平铺硅化物金属34的结构。在形成用于源漏硅化物触点形成的金属时，可以使用上述沉积工艺之一来沉积硅化物金属34。
硅化物金属34可以由Ti、Ta、W、Co、Ni、Pt、Pd及它们的合金构成。在一个实施方案中，硅化物金属34是Co；使用两步退火工艺来形成CoSi2。在本发明的另一个实施方案中，硅化物金属34是Ni或Pt；使用单个退火步骤来形成NiSi和PtSi。对硅化物金属厚度进行选择，以便对于特定的CMOS器件，形成具有适当功函数的硅化物相。例如，NiSi具有4.65eV的功函数，如果初始多晶硅高度是50nm，那么所需要的Ni的量大约为27nm。CoSi2具有4.45eV的功函数，如果初始多晶硅高度是50nm，那么所需要的Co的量大约为14nm。虽然给出的硅化物金属厚度是刚好用完多晶硅所需的量，但优选的是让厚度大约超出10％，以确保全部消耗完。
在一些实施方案(未示出)中，在硅化物金属的顶上形成氧扩散壁垒，例如TiN或W。
在沉积了硅化物金属34后，利用第一退火在结构中形成第一硅化物相36；第一硅化物相可以代表也可以不代表金属硅化物的最低电阻率相。参见图8。在形成源漏硅化物触点26时，利用上述环境和温度来执行第一退火。接着，如图9所示，利用选择性湿蚀刻步骤从结构中去除未反应的硅化物金属。
对于某些金属硅化物而言，由于多晶硅被用尽，并且第一硅化物相36的电阻率接近该相的最小值，所以此时可以停止自对准硅化物工艺。对于Ni和Pt就是如此。该实施方案未被示出。在其他情况下，例如当Co或Ti被用作硅化物金属时，为了用尽剩余的多晶硅，并形成第二硅化物相材料38，就需要第二更高温度的退火(如上所述)，参见图10。在该实施方案中，第一硅化物相是高电阻率相硅化物金属，而第二硅化物相材料38是较低电阻率相硅化物材料。
在上述本发明的金属硅化物栅处理结束之后，可以用常规的方法来建立晶体管到晶体管以及晶体管到外部触点的多层互连结构。
如上所述，本发明的第一实施方案的处理步骤能够制造出每个金属硅化物栅无论尺寸如何都具有基本相同的高度并具有相同相的CMOS结构。使用上述集成处理方案形成的CMOS结构的另一项显著特征是具有相同的多晶硅离子注入条件的每个金属硅化物栅都将具有基本相同的功函数。
下面参考图11A-11E，它们是在本发明的第二实施方案的不同阶段内的CMOS结构的横截面图。虽然这些附图示出存在两个多晶硅栅(即，具有pFET和nFET晶体管的CMOS晶体管结构)，但是本发明不限于这一数量的多晶硅栅。相反，本集成工艺适用于任意数量的多晶硅栅。因此，在单个半导体结构上可以存在多个多晶硅栅。
图11A示出了可以在本发明的第二实施方案中使用的初始结构。如图所示，初始结构包括半导体衬底10、位于半导体衬底10的表面上的图案化栅电介质14、位于图案化栅电介质14的表面部分之上的图案化多晶硅栅16以及形成在每个图案化多晶硅栅16的暴露的垂直侧壁上的间隔层23。图11A中示出的结构包括与第一实施方案中相同的材料，并且在形成该结构时使用了与形成图2所示结构时类似的工艺流程。在该实施方案中未示出掺杂区和隔离区，但它们可被包含在半导体衬底10内。注意，在该实施方案中，在图案化多晶硅栅16的每个暴露的垂直侧壁上示出了单个间隔层23。虽然只示出了单个间隔层，但是第二实施方案也适用于有双间隔层22和24(见图2)的情况。单个间隔层23可以由氧化物、氮化物、氮氧化物或它们的组合构成。
在形成图11A中所示的初始结构后，在该初始结构的所有暴露的(垂直的和水平的)表面之上形成硅化物金属50，从而产生图11B中举例示出的结构。在本发明的第二实施方案中使用的硅化物金属50包括Ti、Ta、W、Co、Ni、Pt、Pd及它们的合金。硅化物金属50是用保形沉积工艺，例如物理气相沉积(溅射)、化学气相沉积、原子层沉积或电镀形成的。硅化物金属50根据沉积的金属的类型以及形成过程中使用的技术，可以具有可变的厚度。然而，一般情况下，硅化物金属50在沉积后的厚度大约为0.5到25nm。
在半导体衬底10不是由含硅材料构成的实施方案中，可以在形成硅化物金属50之前，在不含硅衬底的暴露表面之上形成含硅材料。
然后，在图11B所示的结构之上利用常规的沉积技术形成能够回流(软熔)的材料(此后称为软熔材料)。软熔材料包括抗反射涂层(ARC)或者旋涂(spin-on)电介质材料。已沉积的软熔材料的厚度可以不同，但是一般情况下，沉积的软熔材料的厚度小于多晶硅栅16的高度。具体地说，已沉积的软熔材料的厚度大约从20到180nm。
在沉积后，软熔材料是凹进的，产生了在图11C中举例示出的结构。在图11C中，标号52代表凹进的软熔材料。蚀刻步骤可被用来使软熔材料进一步凹进。如图所示，凹进的软熔材料52的上表面低于多晶硅栅16的高度。结果，在本发明的第二实施方案的该时刻上，凹进的软熔材料52仅位于多晶硅栅16之间。
在形成凹进的软熔材料52后，去除每个多晶硅栅16顶上的硅化物金属50，从而暴露出每个多晶硅栅16的上表面。例如在图11D中示出了在从多晶硅栅16的顶上去除硅化物金属50后所得到的结构。利用相对于电介质或多晶硅有选择地去除金属的蚀刻工艺来完成从多晶硅栅16的顶上去除硅化物金属50的操作。具体地说，在本发明的该步骤中可以采用湿蚀刻工艺，该工艺使用硫酸/过氧化氢溶液。
在本发明的第二实施方案的此刻，利用有选择地去除ARC或旋涂材料的剥离工艺，从结构中去除凹进的软熔材料52，此后进行退火工艺。
退火工艺可以包括第一退火和可选的第二退火。未反应的金属可以在第一退火之后或者在可选的第二退火之后被去除。第一退火一般在比第二退火步骤低的温度下进行。典型地，使用连续加热方式或者各种不同的升温保温加热循环，在从大约300℃到大约600℃的温度上进行第一退火步骤，该步骤可能形成也可能不形成高阻硅化物相材料。更优选地，在从大约350℃到大约550℃的温度上进行第一退火步骤。第二退火步骤使用连续加热方式或者各种不同的升温保温加热循环，在从大约600℃到大约800℃的温度上进行。更优选地，在从大约650℃到大约750℃的温度上执行第二退火步骤。第二退火一般将高阻硅化物转换为较低阻的硅化物相。
硅化物退火是在气体氛围(例如He、Ar、N2或合成气体)下完成的。源漏硅化物触点退火步骤可以使用不同的气氛，或者这些退火步骤可以在相同的气氛下完成。例如，He可以被用在两个退火步骤中，或者He可以被用在第一退火步骤中，而在第二退火步骤中使用合成气体。利用有选择地去除金属的蚀刻工艺来去除未反应的金属。例子包括使用硫酸/过氧化氢溶液的湿蚀刻。
图11E示出了在退火并形成硅化物触点54后所得到的结构。注意，本发明的方法提供了一种无论多晶硅栅16的尺寸如何，每个多晶硅栅16都具有相同高度的结构。
在本发明的第二实施方案的此刻，多晶硅栅16可被转换为在相同的多晶硅预掺杂条件下具有基本相同的功函数、高度和相的硅化物金属栅。硅化物金属栅可以采用在本发明的第一实施方案中提到的自对准硅化物工艺来形成。具体地说，可以通过首先在结构上提供电介质盖层(例如Si3N4、SiO2、Si3N4上SiO2等)，使得只有多晶硅栅16和电介质盖层与随后沉积的硅化物金属接触，藉此来形成硅化物金属栅。本发明的该步骤利用电介质层为源漏区加上盖层，使得在栅形成中使用的硅化物金属不与源漏区接触。用于盖层的一种可能的方法是沉积平铺Si3N4层，接着沉积高密度等离子(HDP)SiO2层(厚度大于栅高度)。化学机械抛光可被用来对HDP SiO2进行平坦化处理，止于Si3N4层上或者略微进入Si3N4层中。如果剩下了一些SiO2，那么可以使用湿蚀刻工艺来去除SiO2。选择性RIE工艺被用于去除栅极上的Si3N4，然后硅化物金属被沉积并进行上述自对准硅化物工艺。
现在参考图12A-12F，它们是在本发明的第三实施方案的不同阶段的CMOS结构的横截面图。虽然这些附图示出了存在两个多晶硅栅(即，具有pFET和nFET晶体管的CMOS晶体管结构)，但是本发明不限于这一数量的多晶硅栅。相反，本集成工艺适用于任何数量的多晶硅栅。因此，在单个半导体结构上可以存在多个多晶硅栅。
图12A示出了可以在本发明的第二实施方案中使用的初始CMOS结构。如图所示，初始结构包括其中形成有第一掺杂区11a、第二掺杂区11b和隔离区12的半导体衬底10、位于半导体衬底10的表面上的图案化栅电介质14、位于图案化栅电介质14的表面部分之上的图案化多晶硅栅16以及在每个图案化多晶硅栅16的暴露的垂直侧壁上形成的隔离层22和24。在本发明的第三实施方案中采用的初始结构的以上组成部分类似于图2中所示的部分，只是在多晶硅栅16之上不存在电介质盖层18。
图12A的结构还包括双层叠层70，它包括含金属层72和盖层74。如图所示，首先形成含金属层70，此后形成盖层74。
双层叠层70的含金属层72由能够与硅发生反应而形成金属硅化物的任何金属构成。这样的金属的例子包括但不限于：Ti、Ta、W、Co、Ni、Pt、Pd及它们的合金。这些金属的叠层也可以被用作含金属层70。在这些不同的金属中，优选的是采用Co或Ni。双层叠层70的含金属层72的厚度一般从约0.5到约25nm，该层的厚度大约从0.5到15nm是更加典型的。
双层叠层70的含金属层72是用任意一种常规的沉积工艺形成的，例如包括物理气相沉积(溅射或蒸发)、化学气相沉积、原子层沉积、化学溶液沉积、电镀等。
双层叠层70的盖层74被形成在含金属层72之上，它包括可以阻止氧与用于形成硅化物的下层金属结合的任何材料。这样的盖层的示意性例子包括TiN、W或Ti。盖层72的厚度一般约从5nm到约50nm，厚度从约10nm到约25nm是更加典型的。盖层72是用常规的沉积工艺形成的，例如物理气相沉积或化学气相沉积。
接着，在图12A所示的结构之上形成平坦化电介质75，产生图12B所示的结构。平坦化电介质75可以包括光致抗蚀剂、低温氧化物(LTO)或者能够用作平坦化层的其他类似电介质。平坦化电介质75在平坦化处理前的初始厚度可以不同，但是它的厚度必须大于多晶硅栅16的高度。
然后，用常规的平坦化工艺对平坦化电介质75进行平坦化处理，例如包括化学机械抛光和/或研磨，以产生例如在图12C中所示的结构。在平坦化过程中，位于每个多晶硅栅16上的平坦化电介质75被除去，以露出下面的双层叠层70的盖层74。在本发明的该实施方案中，在多晶硅栅16顶上的盖层74用作CMP蚀刻停止层。
接着，除去露出的盖层74，以露出下面的含金属层72。利用选择性湿蚀刻工艺去除露出的盖层74。
然后去除在每个多晶硅栅16之上露出的含金属层72，以便露出多晶硅栅16的上表面，参见图12D。利用有选择地去除金属的蚀刻工艺来去除露出的含金属层72。例子包括使用硫酸/过氧化氢溶液的湿蚀刻。
在从每个多晶硅栅16的顶上有选择地去除露出的含金属层72后，利用有选择地去除光致抗蚀剂或低温氧化物的蚀刻工艺来去除邻接的平坦化材料75。例如在图12E中示出了在以上工艺步骤后所得到的结构。
接下来进行退火工艺，以便形成硅化物触点54，参见图12F。退火工艺可以包括第一退火和可选的第二退火。未反应的和作为盖层的金属可以在第一退火之后或者在可选的第二退火之后被去除。第一退火一般在比第二退火步骤低的温度下进行。典型地，使用连续加热方式或者各种不同的升温保温加热循环，在从大约300℃到大约600℃的温度上进行第一退火步骤，该步骤可能形成也可能不形成高阻硅化物相材料。更优选地，在从大约350℃到大约550℃的温度上进行第一退火步骤。第二退火步骤使用连续加热方式或者各种不同的升温保温加热循环，在从大约600℃到大约800℃的温度上进行。更优选地，在从大约650℃到大约750℃的温度上执行第二退火步骤。第二退火一般将高阻硅化物转换为较低阻的硅化物相。
硅化物退火是在气体氛围(例如He、Ar、N2或合成气体)下完成的。源漏硅化物触点退火步骤可以使用不同的气氛，或者这些退火步骤可以在相同的气氛下完成。例如，He可以被用在两个退火步骤中，或者He可以被用在第一退火步骤中，而在第二退火步骤中使用合成气体。在对电介质盖层74进行退火处理后，利用有选择地去除这些材料的蚀刻工艺来去除未反应的金属(即，含金属层72)。
图12F示出了在退火并形成硅化物触点54后所得到的结构。注意，本发明的方法提供了一种无论多晶硅栅16的尺寸如何，每个多晶硅栅16都具有相同高度的结构。
在第三实施方案中，可以象在本发明的第二实施方案中一样来形成硅化物金属栅。
在本发明的上述不同实施方案中，形成硅化物时所用的金属可以包括可以促进金属硅化物的形成的合金添加剂。可以在本发明中使用的合金添加剂的例子包括：C、Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Zr、Nb、Mo、Ru、Rh、Pd、Ag、In、Sn、Hf、Ta、W、Re、Ir、Pt或它们的混合物，但合金添加剂不能与形成硅化物时使用的金属相同。在被使用时，合金添加剂的量大约从0.1到50原子百分比。
虽然已参考本发明的优选实施方案具体示出并描述了本发明，但是本领域的技术人员将会理解：可以在形式和细节上作出以上和其他改变，而不会偏离本发明的精神和范围。因此本发明不想被限制为被描述并图解说明，但仍落入所附权利要求范围内的具体形式和细节。

Claims (28)

1.一种用于制造互补金属氧化物半导体CMOS结构的方法，包括：
提供多个覆在半导体衬底上的多晶硅栅，每个多晶硅栅包括位于其上表面上的电介质盖层，所述电介质盖层包括第一电介质材料；
在所述半导体衬底中形成硅化源漏区；
在所述半导体衬底上形成电介质叠层，其中所述电介质叠层包括第一下部电介质层和第二上部电介质层，其中第一下部电介质层包括所述第一电介质材料，所述第二上部电介质层包括与第一电介质材料不同的第二电介质材料；
对所述电介质叠层进行平坦化以去除所述第二上部电介质层的上部；
执行蚀刻工艺，以相对于第二上部电介质层，选择性地去除所述第一下部电介质层和所述电介质盖层，从而仅露出每个多晶硅栅的上表面，其中每个多晶硅栅的暴露的上表面在所述第二上部电介质层的上表面之下；以及
执行将每个多晶硅栅转换为金属硅化物栅的自对准硅化物工艺，其中每个金属硅化物栅具有基本相同的高度，由相同的硅化物相组成，并且对于相同的多晶硅离子注入条件具有基本相同的功函数。
2.如权利要求1所述的方法，其中，所述多个多晶硅栅被形成在栅电介质之上。
3.如权利要求1所述的方法，其中，所述多个多晶硅栅是通过沉积、光刻和蚀刻形成的。
4.如权利要求1所述的方法，其中，所述电介质盖层由氮化物构成。
5.如权利要求1所述的方法，其中，提供多个多晶硅栅的步骤包括在所述多晶硅栅的每个露出的侧壁上形成至少一个间隔层。
6.如权利要求5所述的方法，其中，所述至少一个间隔层包括第一间隔层和第二间隔层，其中，所述第一间隔层的厚度比第二间隔层窄。
7.如权利要求1所述的方法，其中，在源漏区上形成硅化触点的步骤包括在所述半导体衬底上沉积金属，并执行自对准硅化物工艺。
8.如权利要求7所述的方法，其中，所述金属包括Ti、Ta、W、Co、Ni、Pt、Pd或它们的合金。
9.如权利要求8述的方法，其中，所述金属是Co、Ni或Pt。
10.如权利要求7所述的方法，其中，所述自对准硅化物工艺包括第一退火、选择性蚀刻步骤和可选的第二退火。
11.如权利要求7所述的方法，还包括在金属沉积之前，在所述半导体衬底之上形成一层硅。
12.如权利要求1所述的方法，其中，所述蚀刻工艺包括反应离子蚀刻步骤。
13.如权利要求1所述的方法，其中，所述自对准硅化物工艺包括：在每个多晶硅栅的至少露出的上表面之上沉积平铺硅化物金属层，进行第一退火以全部或部分耗用所述多晶硅栅，选择性地蚀刻未反应的硅化物金属，以及可选地执行第二退火。
14.如权利要求13所述的方法，其中，所述硅化物金属包括Ti、Ta、W、Co、Ni、Pt、Pd或它们的合金。
15.如权利要求14所述的方法，其中，所述硅化物金属是Co、Ni或Pt。
16.如权利要求13所述的方法，所述第一退火是在从350℃到550℃范围内的温度下进行的。
17.如权利要求13所述的方法，其中，所述可选的第二退火是在从600℃到800℃范围内的温度下进行的。
18.如权利要求1所述的方法，其中所述第一电介质材料是氮化物，所述第二电介质材料是氧化物。
19.如权利要求1所述的方法，其中对所述电介质叠层进行平坦化的步骤包括化学机械抛光。
20.一种CMOS结构，包括：
半导体衬底中形成的硅化源漏区；
所述半导体衬底上的栅电介质；
位于所述栅电介质的表面之上的多个硅化金属栅，所述硅化金属栅中的每一个都由相同的硅化物相组成，具有基本相同的高度，并且对于相同的多晶硅离子注入条件具有基本相同的功函数，而不管所述硅化金属栅的尺寸如何；
所述硅化金属栅的侧壁上形成的至少一个间隔层；
所述半导体衬底上所述至少一个间隔层外侧的电介质叠层，其中所述电介质叠层包括第一下部电介质层和第二上部电介质层，其中第一下部电介质层包括所述第一电介质材料，所述第二上部电介质层包括与第一电介质材料不同的第二电介质材料，
其中，所述第二上部电介质层的上部通过平坦化而被去除，
其中，所述第一下部电介质层被通过执行蚀刻工艺而相对于第二上部电介质层选择性地去除，从而仅露出每个硅化金属栅的上表面，其中每个硅化金属栅的暴露的上表面在所述第二上部电介质层的上表面之下。
21.如权利要求20所述的CMOS结构，其中，所述硅化金属栅包括从由Ti、Ta、W、Co、Ni、Pt、Pd和它们的合金组成的组中选出的金属。
22.如权利要求21所述的CMOS结构，其中，所述金属是Co、Ni或Pt。
23.如权利要求20所述的CMOS结构，还包括位于每个硅化金属栅和半导体衬底之间的栅电介质。
24.如权利要求23所述的CMOS结构，其中，所述栅电介质包括SiO2、SiOxNy、HfO2、ZrO2、Al2O3、TiO2、La2O3、Y2O3、SrTiO3、LaAlO3、硅酸盐或者它们的组合。
25.如权利要求20所述的CMOS结构，其中，所述硅化源漏区分别与各个硅化金属栅邻接。
26.如权利要求20所述的CMOS结构，其中，每个硅化金属栅包括CoSi2、PtSi或NiSi。
27.如权利要求20所述的CMOS结构，其中，所述至少一个间隔层包括第一较窄间隔层和第二较宽间隔层。
28.如权利要求20所述的CMOS结构，其中硅化金属栅包括从由As、P、B、Sb、Bi、In、Al、Ga、Tl和它们的混合物组成的组中选出的掺杂剂，该掺杂剂改变所述硅化金属栅的功函数。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
JP2006294800A (ja) * 2005-04-08 2006-10-26 Toshiba Corp 半導体装置の製造方法
US20080296644A1 (en) * 2005-05-02 2008-12-04 Samsung Electronics Co., Ltd. Cmos image sensors and methods of fabricating same
KR100672812B1 (ko) * 2005-05-02 2007-01-22 삼성전자주식회사 이미지 센서와 그 제조 방법
US20060258074A1 (en) * 2005-05-12 2006-11-16 Texas Instruments Incorporated Methods that mitigate excessive source/drain silicidation in full gate silicidation metal gate flows
US7151023B1 (en) * 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion
EP1772898A1 (en) * 2005-10-06 2007-04-11 Interuniversitair Microelektronica Centrum ( Imec) Method for forming a silicide gate
EP1801856A1 (en) * 2005-12-23 2007-06-27 Interuniversitair Microelektronica Centrum ( Imec) Method for gate electrode height control
US20080009134A1 (en) * 2006-07-06 2008-01-10 Tsung-Yu Hung Method for fabricating metal silicide
US20080277726A1 (en) * 2007-05-08 2008-11-13 Doris Bruce B Devices with Metal Gate, High-k Dielectric, and Butted Electrodes
US7880243B2 (en) * 2007-08-07 2011-02-01 International Business Machines Corporation Simple low power circuit structure with metal gate and high-k dielectric
KR100948294B1 (ko) * 2007-10-12 2010-03-17 주식회사 동부하이텍 반도체 소자의 제조방법
KR100935770B1 (ko) * 2007-11-26 2010-01-06 주식회사 동부하이텍 반도체 소자 및 이의 제조방법
CN101447421B (zh) * 2007-11-28 2010-09-22 中国科学院微电子研究所 一种制备金属栅电极的方法
US7790541B2 (en) * 2007-12-04 2010-09-07 International Business Machines Corporation Method and structure for forming multiple self-aligned gate stacks for logic devices
US8097500B2 (en) * 2008-01-14 2012-01-17 International Business Machines Corporation Method and apparatus for fabricating a high-performance band-edge complementary metal-oxide-semiconductor device
US7723192B2 (en) * 2008-03-14 2010-05-25 Advanced Micro Devices, Inc. Integrated circuit long and short channel metal gate devices and method of manufacture
US7749898B2 (en) * 2008-06-24 2010-07-06 Globalfoundries Inc. Silicide interconnect structure
US9236448B2 (en) * 2008-09-02 2016-01-12 Cypress Semiconductor Corporation Method for achieving very small feature size in semiconductor device by undertaking silicide sidewall growth and etching
US8008145B2 (en) * 2008-09-10 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. High-K metal gate structure fabrication method including hard mask
US7981801B2 (en) * 2008-09-12 2011-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polishing (CMP) method for gate last process
US7977181B2 (en) * 2008-10-06 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for gate height control in a gate last process
US8629506B2 (en) * 2009-03-19 2014-01-14 International Business Machines Corporation Replacement gate CMOS
DE102009055395B4 (de) * 2009-12-30 2011-12-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Vordotiertes Halbleitermaterial für eine Metallgateelektrodenstruktur mit großem ε von p-und n-Kanaltransistoren
US8222100B2 (en) * 2010-01-15 2012-07-17 International Business Machines Corporation CMOS circuit with low-k spacer and stress liner
US8039388B1 (en) 2010-03-24 2011-10-18 Taiwam Semiconductor Manufacturing Company, Ltd. Main spacer trim-back method for replacement gate process
CN102208341A (zh) * 2010-03-31 2011-10-05 上海华虹Nec电子有限公司 降低多晶硅栅极电阻的方法
US8497210B2 (en) * 2010-10-04 2013-07-30 International Business Machines Corporation Shallow trench isolation chemical mechanical planarization
US8420473B2 (en) 2010-12-06 2013-04-16 International Business Machines Corporation Replacement gate devices with barrier metal for simultaneous processing
US8536656B2 (en) * 2011-01-10 2013-09-17 International Business Machines Corporation Self-aligned contacts for high k/metal gate process flow
US8377790B2 (en) 2011-01-27 2013-02-19 International Business Machines Corporation Method of fabricating an embedded polysilicon resistor and an embedded eFuse isolated from a substrate
US9269634B2 (en) 2011-05-16 2016-02-23 Globalfoundries Inc. Self-aligned metal gate CMOS with metal base layer and dummy gate structure
CN102420144A (zh) * 2011-06-15 2012-04-18 上海华力微电子有限公司 一种改善先栅极工艺高k栅电介质nmos hci方法
US8765586B2 (en) 2011-12-20 2014-07-01 Globalfoundries Inc. Methods of forming metal silicide regions on semiconductor devices
US9041076B2 (en) 2013-02-03 2015-05-26 International Business Machines Corporation Partial sacrificial dummy gate with CMOS device with high-k metal gate
CN103855007A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 P型mosfet的制造方法
CN103855006A (zh) 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件的制造方法
US9419126B2 (en) * 2013-03-15 2016-08-16 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with active area protection
CN103943482B (zh) * 2014-04-22 2017-08-08 上海华力微电子有限公司 降低多晶硅栅极与活化区镍硅化物厚度比的方法
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10354880B2 (en) * 2017-04-05 2019-07-16 International Business Machines Corporation Sidewall spacer with controlled geometry
CN110233106B (zh) * 2018-03-05 2022-10-25 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
JP7101090B2 (ja) * 2018-09-12 2022-07-14 株式会社東芝 半導体装置

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2582445B1 (fr) 1985-05-21 1988-04-08 Efcis Procede de fabrication de transistors mos a electrodes de siliciure metallique
JPS62154784A (ja) * 1985-12-27 1987-07-09 Hitachi Ltd 半導体装置
JPH0521458A (ja) * 1991-07-11 1993-01-29 Nec Corp 半導体装置およびその製造方法
US5733812A (en) 1993-11-15 1998-03-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a field-effect transistor having a lower resistance impurity diffusion layer, and method of manufacturing the same
JP3596062B2 (ja) * 1995-01-20 2004-12-02 ソニー株式会社 コンタクト構造の形成方法
US6060387A (en) * 1995-11-20 2000-05-09 Compaq Computer Corporation Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions
US6482626B2 (en) 1996-02-05 2002-11-19 Genentech, Inc. Human DNase
JPH1187705A (ja) * 1997-09-11 1999-03-30 Sharp Corp 静電的破壊保護素子及びその製造方法
JP2970620B2 (ja) * 1997-10-20 1999-11-02 日本電気株式会社 半導体装置の製造方法
JPH11191594A (ja) * 1997-10-21 1999-07-13 Sony Corp 半導体装置の製造方法
US6022769A (en) * 1997-12-23 2000-02-08 Texas Instruments -- Acer Incorporated Method of making self-aligned silicided MOS transistor with ESD protection improvement
JP4326606B2 (ja) * 1998-03-26 2009-09-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6140216A (en) 1998-04-14 2000-10-31 Advanced Micro Devices, Inc. Post etch silicide formation using dielectric etchback after global planarization
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
JP2000077535A (ja) * 1998-09-02 2000-03-14 Hitachi Ltd 半導体装置及びその製造方法
US6100145A (en) * 1998-11-05 2000-08-08 Advanced Micro Devices, Inc. Silicidation with silicon buffer layer and silicon spacers
US6153485A (en) * 1998-11-09 2000-11-28 Chartered Semiconductor Manufacturing Ltd. Salicide formation on narrow poly lines by pulling back of spacer
JP2000252462A (ja) * 1999-03-01 2000-09-14 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
US6238982B1 (en) * 1999-04-13 2001-05-29 Advanced Micro Devices Multiple threshold voltage semiconductor device fabrication technology
US6190961B1 (en) 1999-09-22 2001-02-20 International Business Machines Corporation Fabricating a square spacer
FR2804793B1 (fr) 2000-02-07 2003-07-04 St Microelectronics Sa Procede d'ajustement de la valeur de resistance de grille d'un transistor d'un circuit integre et circuit integre correspondant
US6458702B1 (en) 2000-03-09 2002-10-01 Tower Semiconductor Ltd. Methods for making semiconductor chip having both self aligned silicide regions and non-self aligned silicide regions
FR2810157B1 (fr) * 2000-06-09 2002-08-16 Commissariat Energie Atomique Procede de realisation d'un composant electronique a source, drain et grille auto-allignes, en architecture damascene
JP3961211B2 (ja) * 2000-10-31 2007-08-22 株式会社東芝 半導体装置の製造方法
JP2002217411A (ja) 2001-01-17 2002-08-02 Hitachi Ltd 半導体装置の製造方法
US20020123222A1 (en) 2001-03-01 2002-09-05 Bing-Chang Wu Method of fabricating a salicide layer
US6596576B2 (en) * 2001-04-10 2003-07-22 Applied Materials, Inc. Limiting hydrogen ion diffusion using multiple layers of SiO2 and Si3N4
JP3485103B2 (ja) * 2001-04-19 2004-01-13 セイコーエプソン株式会社 Ｍｏｓ型トランジスタ及びその製造方法
KR20020083795A (ko) * 2001-04-30 2002-11-04 삼성전자 주식회사 자기정렬 실리사이드 기술을 사용하는 모스 트랜지스터의제조방법
JP2003142597A (ja) * 2001-11-01 2003-05-16 Hitachi Ltd 半導体装置の製造方法
US20030141565A1 (en) 2002-01-28 2003-07-31 Fumihiko Hirose Diode
US6599831B1 (en) * 2002-04-30 2003-07-29 Advanced Micro Devices, Inc. Metal gate electrode using silicidation and method of formation thereof
US6656764B1 (en) 2002-05-15 2003-12-02 Taiwan Semiconductor Manufacturing Company Process for integration of a high dielectric constant gate insulator layer in a CMOS device
KR100438788B1 (ko) 2002-06-12 2004-07-05 삼성전자주식회사 반도체 장치 및 그의 제조방법
US6657244B1 (en) * 2002-06-28 2003-12-02 International Business Machines Corporation Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation
US6787464B1 (en) * 2002-07-02 2004-09-07 Advanced Micro Devices, Inc. Method of forming silicide layers over a plurality of semiconductor devices
US6974729B2 (en) * 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US6924184B2 (en) * 2003-03-21 2005-08-02 Freescale Semiconductor, Inc. Semiconductor device and method for forming a semiconductor device using post gate stack planarization
US6867130B1 (en) * 2003-05-28 2005-03-15 Advanced Micro Devices, Inc. Enhanced silicidation of polysilicon gate electrodes
US6905922B2 (en) * 2003-10-03 2005-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Dual fully-silicided gate MOSFETs

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US7655557B2 (en) 2010-02-02
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JP4917012B2 (ja) 2012-04-18
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JP2012054555A (ja) 2012-03-15
JP2007524252A (ja) 2007-08-23

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