CN103943482B - 降低多晶硅栅极与活化区镍硅化物厚度比的方法 - Google Patents
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Abstract
本发明提供了一种降低多晶硅栅极与活化区镍硅化物厚度比的方法,包括:在形成多晶硅栅极和活化区的硅片上,首先使用活化区的光罩通过光刻刻蚀打开活化区的硅化物阻挡层;在打开活化区的硅化物阻挡层之后第一次沉积第一厚度的镍,进行第一次第一温度退火,形成镍的硅化物,然后湿法清洗去除硅片上未反应的镍;使用包含多晶硅栅极的光罩通过光刻刻蚀打开包含多晶硅栅极区域的硅化物阻挡层;第二次沉积第二厚度的镍,进行第二次第一温度退火,通过湿法清洗去除硅片上未反应的镍,再进行第二温度退火,最终在多晶硅栅极和活化区形成低阻的镍硅化物。
Description
技术领域
本发明涉及半导体制造领域,更具体地说,本发明涉及一种降低多晶硅栅极与活化区镍硅化物厚度比的方法。
背景技术
在半导体加工工业中,作为一种处理以形成半导体装置的半导体结构的预先界定的区域上集成低电阻材料的方法,形成自对准硅化物是众所周知的。具体地,自对准硅化物工艺,是一种使半导体结构的硅区域与金属反应以形成硅化物区域的方法。该自对准的硅化物可在半导体结构上选择形成,而不必图案化或蚀刻已沉积的硅化物,藉以形成一些低电阻的区域。
随着制程的微缩,至65nm及其以下,镍已经被普遍使用来与硅材料反应以便在半导体结构上形成自对准硅化物的金属。硅化镍在三种镍的硅化物中表现出最低的表面电阻,因此是我们所需要形成的相,但其对温度很敏感,因此在退火时需要非常小心。而且在加热的过程中,镍非常容易深入地扩散进入硅中,形成spking或者嵌边(piping)的缺陷,因此对于镍的厚度和退火的温度要求都很高,工艺窗口很窄。
形成硅化镍的传统工艺通常包括以下步骤:首先沉积氧化硅和/或氮化硅,通过光刻刻蚀将需要形成镍硅化物的区域暴露出来,对暴露的硅表面进行预清洗,除去自然氧化物;在清洗后的硅表面上沉积镍或者镍合金;在第一温度(约250-300℃)下进行低温快速热处理,使镍或者镍合金的至少一部分与硅反应,以形成高电阻一硅化二镍;移除未反应的镍或镍合金;在第二温度(约500℃)下进行热退火处理,使所述高电阻硅化镍转化为低电阻硅化镍。
而随着线宽的降低,通过物理气相沉积的镍在多晶硅栅极上的厚度与在活化区的厚度比越来越高,从而使得多晶硅栅极上形成的镍硅化物较厚,这导致硅片上Efuse结构中作为桥梁的镍硅化物难以通过电迁移被熔断,从而导致电路的失效。而如果降低沉积的镍的厚度,从而减少多晶硅栅极上的镍硅化物的厚度,这又会使得活化区的镍硅化物厚度不够,易发生镍的piping,从而发生器件的失效。如何在保持活化区的镍硅化物厚度的同时降低多晶硅栅极上的镍硅化物的厚度,也就是降低栅极与活化区镍硅化物厚度比成为业界的难题。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷,提供一种能够降低多晶硅栅极与活化区镍硅化物厚度比的方法。
为了实现上述技术目的,根据本发明,提供了一种降低多晶硅栅极与活化区镍硅化物厚度比的方法,其包括依次执行:
第一步骤:在形成多晶硅栅极和活化区的硅片上,首先使用活化区的光罩通过光刻刻蚀打开活化区的硅化物阻挡层;
第二步骤:在打开活化区的硅化物阻挡层之后第一次沉积第一厚度的镍,进行第一次第一温度退火,形成镍的硅化物,然后湿法清洗去除硅片上未反应的镍;
第三步骤:使用包含多晶硅栅极的光罩通过光刻刻蚀打开包含多晶硅栅极区域的硅化物阻挡层;
第四步骤:第二次沉积第二厚度的镍,进行第二次第一温度退火,通过湿法清洗去除硅片上未反应的镍,再进行第二温度退火,最终在多晶硅栅极和活化区形成低阻的镍硅化物。
优选地,第一温度退火时退火的第一温度为220-330℃,退火时间为10-60s。
优选地,第二温度退火时退火的第二温度为380-550℃,退火时间为10-60s。
优选地,在第二步骤中,第一次沉积第一厚度的镍是通过物理气相沉积的方式完成的,第一厚度优选地为50-200A。
优选地,在第二步骤中,在沉积镍之后再镍上沉积Ti或者TiN层,而且优选地Ti或者TiN层的厚度为50-200A。
优选地,包含多晶硅栅极的光罩中除了包含多晶硅栅极区之外,还包括除活化区之外其它需要形成镍硅化物的区域。
优选地,湿法清洗去除硅片上未反应的镍采用的是SC2。
优选地,在第四步骤中,第二次沉积第二厚度的镍是通过物理气相沉积的方式完成的;第二厚度优选地为30-150A。
优选地,在第四步骤中,在沉积镍之后再镍上沉积Ti或者TiN层,而且Ti或者TiN层的厚度为50-200A。
优选地,活化区的硅化物阻挡层以及多晶硅栅极区域的硅化物阻挡层的硅化物阻挡层均由氧化硅层和/或氮化硅层形成,而且氧化硅层和/或氮化硅层的厚度均为50-500A之间。
附图说明
结合附图,并通过参考下面的详细描述,将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征,其中:
图1示意性地示出了根据本发明优选实施例的降低多晶硅栅极与活化区镍硅化物厚度比的方法的流程图。
需要说明的是,附图用于说明本发明,而非限制本发明。注意,表示结构的附图可能并非按比例绘制。并且,附图中,相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂,下面结合具体实施例和附图对本发明的内容进行详细描述。
多晶硅栅极上的镍硅化物的厚度决定了其是否能够在特定的条件下熔断。而活化区的镍硅化物的厚度决定了piping等缺陷的数量,因此必须在多晶硅栅极和活化区的镍硅化物的厚度之间寻找一个平衡,因此必须降低多晶硅栅极和活化区的镍硅化物的厚度比。
由此,本发明涉及一种降低栅极与活化区镍硅化物厚度比的方法。本发明中,通过首先打开活化区的硅化物阻挡层(salicide block layer,SAB),在活化区先沉积一定厚度的镍,通过第一次第一温度退火形成一层镍硅化物,通过湿法去除未反应的镍,然后打开多晶硅栅极区,在多晶硅栅极区和活化区沉积第二层镍,通过第二次第一温度退火和第一次第二温度退火最终形成低阻的镍硅化物,实现了降低多晶硅栅极和活化区镍硅化物的厚度比,从而使得Efuse能够在特定的条件下生效,同时减少piping等缺陷的产生,从而提高产品良率。
下面将具体描述本发明的优选实施例。
图1示意性地示出了根据本发明优选实施例的降低多晶硅栅极与活化区镍硅化物厚度比的方法的流程图。
如图1所示,根据本发明第一实施例的降低多晶硅栅极与活化区镍硅化物厚度比的方法包括依次执行:
第一步骤S1:在形成多晶硅栅极和活化区的硅片上,首先使用活化区的光罩通过光刻刻蚀打开活化区的硅化物阻挡层;
第二步骤S2:在打开活化区的硅化物阻挡层之后第一次沉积第一厚度的镍,进行第一次第一温度退火,形成镍的硅化物,然后湿法清洗去除硅片上未反应的镍;
在第二步骤S2中,优选地,第一次沉积第一厚度的镍是通过物理气相沉积的方式完成的,第一厚度优选地为50-200A;而且,优选地,可选择地为保护镍不被氧化,经常在沉积镍之后再镍上沉积Ti或者TiN层,而且优选地Ti或者TiN层的厚度为50-200A;优选地,湿法清洗去除硅片上未反应的镍采用的是SC2;
第三步骤S3:使用包含多晶硅栅极的光罩通过光刻刻蚀打开包含多晶硅栅极区域的硅化物阻挡层;
优选地,包含多晶硅栅极的光罩中除了包含多晶硅栅极区之外,还包括除活化区之外其它需要形成镍硅化物的区域;
第四步骤S4:第二次沉积第二厚度的镍,进行第二次第一温度退火,通过湿法清洗去除硅片上未反应的镍,再进行第二温度退火,最终在多晶硅栅极和活化区形成低阻的镍硅化物。类似地,湿法清洗去除硅片上未反应的镍采用的是SC2。
优选地,在第四步骤S4中,第二次沉积第二厚度的镍是通过物理气相沉积的方式完成的;第二厚度优选地为30-150A;为保护镍不被氧化,优选地在沉积镍之后再镍上沉积Ti或者TiN层,而且Ti或者TiN层的厚度优选地为50-200A。
优选地,活化区的硅化物阻挡层由氧化硅层和/或氮化硅层形成,而且氧化硅层和/或氮化硅层的厚度均为50-500A之间。类似地,多晶硅栅极区域的硅化物阻挡层的硅化物阻挡层由氧化硅层和/或氮化硅层形成,而且氧化硅层和/或氮化硅层的厚度均为50-500A之间。
优选地,第一温度退火时退火的第一温度为220-330℃,退火时间为10-60s。
优选地,第二温度退火时退火的第二温度为380-550℃,退火时间为10-60s。
可以看出,在本发明中,需要首先打开活化区的硅化物阻挡层并进行相应处理之后,再打开包含多晶硅栅极区域的硅化物阻挡层并进行相应处理之后,从而使得本发明至少具有如下优点:
1.降低了多晶硅栅极镍硅化物的厚度,从而使得Efuse能够在特定的条件下生效,避免器件失效;
2.提高了活化区镍硅化物的厚度,减少piping等缺陷的产生,从而提高产品良率。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种降低多晶硅栅极与活化区镍硅化物厚度比的方法,其特征在于包括依次执行:
第一步骤:在形成多晶硅栅极和活化区的硅片上,首先使用活化区的光罩通过光刻刻蚀打开活化区的硅化物阻挡层;
第二步骤:在打开活化区的硅化物阻挡层之后第一次沉积第一厚度的镍,进行第一次第一温度退火,形成镍的硅化物,然后湿法清洗去除硅片上未反应的镍;
第三步骤:使用包含多晶硅栅极的光罩通过光刻刻蚀打开包含多晶硅栅极区域的硅化物阻挡层;
第四步骤:第二次沉积第二厚度的镍,进行第二次第一温度退火,通过湿法清洗去除硅片上未反应的镍,再进行第二温度退火,最终在多晶硅栅极和活化区形成低阻的镍硅化物;
其中,第一次沉积第一厚度的镍是通过物理气相沉积的方式完成的,第一厚度优选地为50-200 Å;
第二次沉积第二厚度的镍是通过物理气相沉积的方式完成的;第二厚度优选地为30-150 Å。
2.根据权利要求1所述的降低多晶硅栅极与活化区镍硅化物厚度比的方法,其特征在于,第一温度退火时退火的第一温度为220-330℃,退火时间为10-60s。
3.根据权利要求1或2所述的降低多晶硅栅极与活化区镍硅化物厚度比的方法,其特征在于,第二温度退火时退火的第二温度为380-550℃,退火时间为10-60s。
4.根据权利要求1或2所述的降低多晶硅栅极与活化区镍硅化物厚度比的 方法,其特征在于,在第二步骤中,在沉积镍之后再镍上沉积Ti或者TiN层,而且优选地Ti或者TiN层的厚度为50-200 Å。
5.根据权利要求1或2所述的降低多晶硅栅极与活化区镍硅化物厚度比的方法,其特征在于,包含多晶硅栅极的光罩中除了包含多晶硅栅极区之外,还包括除活化区之外其它需要形成镍硅化物的区域。
6.根据权利要求1或2所述的降低多晶硅栅极与活化区镍硅化物厚度比的方法,其特征在于,湿法清洗去除硅片上未反应的镍采用的是SC2。
7.根据权利要求1或2所述的降低多晶硅栅极与活化区镍硅化物厚度比的方法,其特征在于,在第四步骤中,在沉积镍之后再镍上沉积Ti或者TiN层,而且Ti或者TiN层的厚度为50-200 Å。
8.根据权利要求1或2所述的降低多晶硅栅极与活化区镍硅化物厚度比的方法,其特征在于,活化区的硅化物阻挡层以及多晶硅栅极区域的硅化物阻挡层的硅化物阻挡层均由氧化硅层和/或氮化硅层形成,而且氧化硅层和/或氮化硅层的厚度均为50-500 Å之间。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6022795A (en) * | 1998-05-07 | 2000-02-08 | United Microelectronics Corp. | Salicide formation process |
CN1943027A (zh) * | 2004-02-25 | 2007-04-04 | 国际商业机器公司 | Cmos硅化物金属栅集成 |
CN102074468A (zh) * | 2009-11-25 | 2011-05-25 | 中国科学院微电子研究所 | 一种实现源漏和栅分开硅化的方法 |
CN102087969A (zh) * | 2009-12-02 | 2011-06-08 | 中国科学院微电子研究所 | 一种全硅化金属栅的制备方法 |
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2014
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6022795A (en) * | 1998-05-07 | 2000-02-08 | United Microelectronics Corp. | Salicide formation process |
CN1943027A (zh) * | 2004-02-25 | 2007-04-04 | 国际商业机器公司 | Cmos硅化物金属栅集成 |
CN102074468A (zh) * | 2009-11-25 | 2011-05-25 | 中国科学院微电子研究所 | 一种实现源漏和栅分开硅化的方法 |
CN102087969A (zh) * | 2009-12-02 | 2011-06-08 | 中国科学院微电子研究所 | 一种全硅化金属栅的制备方法 |
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Legal Events
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
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